DC−DCコンバータ
【課題】寄生インダクタンスの低減を図ることができ、ひいては、スイッチング損失の低減を図ることのできるDC−DCコンバータを提供する。
【解決手段】ゲートドライバ回路10、パワーMOSFET20a、MOSトランジスタ20b、ダイオード30a、出力平滑用コイル40a及び出力平滑用コンデンサ40bを、例えば単結晶シリコンSiからなる同一の半導体チップ60内に近接配置するとともに、この半導体チップ60に形成された配線層を通じてこれら構成要素を電気的に接続する。
【解決手段】ゲートドライバ回路10、パワーMOSFET20a、MOSトランジスタ20b、ダイオード30a、出力平滑用コイル40a及び出力平滑用コンデンサ40bを、例えば単結晶シリコンSiからなる同一の半導体チップ60内に近接配置するとともに、この半導体チップ60に形成された配線層を通じてこれら構成要素を電気的に接続する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、直流電源が生成する直流電圧の電圧値を昇圧または降圧する同期整流型のDC−DCコンバータに関する。
【背景技術】
【0002】
従来、この種のDC−DCコンバータとして、例えば特許文献1に記載の技術が知られている。この文献に記載の技術では、ハイサイドのスイッチング用パワーMOSFETをPチャネル型の縦型MOSFETで構成するとともに、ローサイドの同期整流用のパワーMOSFETをNチャネル型の縦型MOSFETで構成する。そして、ハイサイドの縦型MOSFETが作製された半導体チップ及びローサイドの縦型MOSFETが作製された半導体チップを同一のダイパッドに搭載し、このダイパッドを通じてこれら両半導体チップを電気的に接続している。これにより、ハイサイドの縦型MOSFETとローサイドの縦型MOSFETとをボンディングワイヤで接続する場合に比較して、寄生インダクタンスを低減することができるようになるため、当該DC−DCコンバータのスイッチング損失の低減を図ることができるようになる。
【特許文献1】特開2006−156748号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
しかしながら、上記従来技術は、基本的に、複数のベアチップを1つのパッケージ内に封入するとともにボンディングワイヤにてこれら複数のベアチップ間の電気的な接続を行う、いわゆるMCM(Multi Chip Module)構造が採用されている。そのため、例えば所定直流電圧を生成する直流電源と上記ハイサイドの縦型MOSFETとの間を電気的に接続するボンディングワイヤ等、上記ハイサイドの縦型MOSFETとローサイドの縦型MOSFETとの間以外の構成要素間を電気的に接続するボンディングワイヤに含まれる寄生インダクタンスを低減することは難しい。したがって、DC−DCコンバータ内に含まれる寄生インダクタンスの低減、ひいては、スイッチング損失の低減を図るには限界があり、依然として改善の余地がある。
【0004】
本発明は、上記実情に鑑みてなされたものであって、その目的は、寄生インダクタンスの低減を図ることができ、ひいては、スイッチング損失の低減を図ることのできるDC−DCコンバータを提供することになる。
【課題を解決するための手段】
【0005】
こうした目的を達成するため、請求項1に記載の発明では、所定の第1電圧値の直流電圧を生成する直流電源と、スイッチング用のパワー素子及び整流用の整流部が前記直流電源に順次直列接続されることで、これらパワー素子及び整流部が前記直流電源の高電位側及び低電位側にそれぞれ配置される第1直列回路と、前記パワー素子に電気的に接続されて該パワー素子のスイッチングを行うゲートドライバ回路と、出力平滑用のコイル及び出力平滑用のコンデンサが前記パワー素子と前記整流部との接続部に順次直列に接続される第2直列回路であって前記整流部に並列に接続される第2直列回路とを備え、前記ゲートドライバ回路による前記パワー素子のスイッチングを通じて、前記直流電源が生成する前記第1電圧値の直流電圧を、該第1電圧値とは異なる第2電圧値の直流電圧に変換する同期整流型のDC−DCコンバータとして、前記ゲートドライバ回路及び前記第1直列回路は、同一のチップ内に近接配置されているとともに、前記チップに形成された配線層によって電気的に接続されていることとした。
【0006】
DC−DCコンバータとしてのこのような構成では、まず、スイッチング用のパワー素子及び整流用の整流部によって構成される第1直列回路に対し、第1電圧値の直流電圧が直流電源から供給される。ここで、ゲートドライバ回路を通じて高電位側のパワー素子がオンされると、「直流電源→パワー素子→出力平滑用のコイル(第2直列回路)」といった電流経路をたどって電流が流れ、出力平滑用のコイルに磁界エネルギーが蓄えられる。そして、出力平滑用のコイルと出力平滑用のコンデンサとの接続部における電圧の電圧値は、出力平滑用のコイルの両端にかかる電圧値分だけ第1電圧値よりも低い電圧値となる。
【0007】
一方、ゲートドライバ回路を通じて高電位側のパワー素子がオフされると、基本的に、直流電源からの電流の供給が途絶えるとともに、「・・・→(整流部)→出力平滑用のコイル(第2直列回路)→出力平滑用のコンデンサ(第2直列回路)→整流部→(出力平滑用のコイル)→・・・」といった閉回路が構成されることになる。そして、出力平滑用のコイルは、蓄えられた磁界エネルギーを電気エネルギーとして放電することで、上記パワー素子がオンされていた時と同様の電流を上記閉回路に流そうとする。したがって、出力平滑用のコイルと出力平滑用のコンデンサとの接続部における電圧の電圧値は、上記電圧値が維持される。そして、直流電源にて生成される直流電圧の第1電圧値は、ゲートドライバ回路を通じたパワー素子のオンオフ割合(デューティ比)、換言すれば、出力平滑用のコイルに蓄える磁界エネルギーに応じて定まる第2電圧値に変換されるようになる。
【0008】
上記構成によれば、ゲートドライバ回路、第1直列回路を構成するパワー素子、及び、第1直列回路を構成する整流部は、同一のチップ内に近接配置されることから、パワー素子と整流部とを電気的に接続する配線層の長さはより短縮されるようになる。したがって、これらパワー素子と整流部との間の寄生インダクタンスを低減することができるようになる。また、パワー素子や整流部等のように同一のチップ内に近接配置されるわけではないものの、直流電源とパワー素子とを電気的に接続する経路を短縮することはできる。そのため、直流電源とパワー素子との間の寄生インダクタンスを低減することができるようにもなる。このように、DC−DCコンバータとしての上記構成によれば、当該DC−DCコンバータに含まれる寄生インダクタンスの低減を図ることができるようになり、ひいては、スイッチング損失の低減を図ることができるようになる。
【0009】
上記請求項1に記載の構成において、例えば請求項2に記載の発明では、前記ゲートドライバ回路及び前記第1直列回路に加え、前記第2直列回路を構成する前記出力平滑用のコイルも、同一チップ内で近接配置されているとともに、前記チップに形成された配線層によって電気的に接続されていることとした。これにより、パワー素子と第2直列回路を構成する出力平滑用のコイルとを電気的に接続する配線層の長さをより短縮することができるようになり、これらパワー素子と第2直列回路との間の寄生インダクタンスを低減することができるようになる。ひいては、スイッチング損失の低減を図ることができるようになる。
【0010】
また、上記請求項2に記載の構成において、例えば請求項3に記載の発明では、前記ゲートドライバ回路及び前記第1直列回路に加え、前記第2直列回路を構成する前記出力平滑用のコンデンサも、同一チップ内で近接配置されているとともに、前記チップに形成された配線層によって電気的に接続されていることとした。これにより、第1直列回路を構成するパワー素子と第2直列回路を構成する出力平滑用のコイルとを電気的に接続する配線層の長さはもとより、第2直列回路を構成する出力平滑用のコイルと第2直列回路を構成する出力平滑用のコンデンサとを電気的に接続する配線層の長さも、より短縮されるようになる。そのため、これら第2直列回路を構成する出力平滑用のコイルと同じく第2直列回路を構成する出力平滑用のコンデンサとの間の寄生インダクタンスを低減することができるようになる。そしてひいては、スイッチング損失の低減を図ることができるようになる。
【0011】
こうした請求項1〜3のいずれかに記載の構成においては、例えば請求項4に記載の発明のように、前記整流部はダイオードにて構成されていることとしてもよい。あるいは、例えば請求項5に記載の発明のように、前記整流部は、MOSトランジスタにて構成された同期整流部であり、前記ゲートドライバ回路は、前記MOSトランジスタに電気的に接続されて、該MOSトランジスタのスイッチングを行うこととしてもよい。またあるいは、例えば請求項6に記載の発明のように、前記整流部は、MOSトランジスタ及びダイオードの並列回路にて構成された同期整流部であり、前記ゲートドライバ回路は、前記MOSトランジスタに電気的に接続されて、該MOSトランジスタのスイッチングを行うこととしてもよい。
【0012】
ちなみに、上記請求項5あるいは請求項6に記載の構成では、上記請求項4に記載の構成よりも次の点で優れている。すなわち、ゲートドライバ回路を通じて高電位側のパワー素子がオフとされるとともに低電位側のMOSトランジスタ素子がオンとされたとき、直流電源からの電流の供給が途絶えるとともに、「・・・→MOSトランジスタ素子(同期整流部)→出力平滑用のコイル(第2直列回路)→出力平滑用のコンデンサ(第2直列回路)→MOSトランジスタ素子→(出力平滑用のコイル)→・・・」といった閉回路が構成され、この閉回路中を電流が流れることになる。MOSトランジスタ素子を電流が流れる際のオン抵抗値は、上記請求項4に記載のダイオードと比較して非常に小さくなる。そのため、スイッチング損失をより小さくすることができるようになる。
【0013】
また、こうした請求項5あるいは6に記載の構成においては、ゲートドライバ回路によってMOSトランジスタ素子がオフからオンにされたとき、MOSトランジスタ素子内部のチャネルが形成されるまでにある程度の時間が必要となり、そうしたチャネルが形成されるまでの間、MOSトランジスタ素子が構造的に内蔵するボディダイオードを介して電流が流れることになる。ただし、そうしたボディダイオードは、少数キャリアで動作するPN接合ダイオードであるため、逆回復時間が比較的長い。そのため、そうした逆回復時間の間、想定されただけの電流が出力平滑用のコイルに流れないことが生じるおそれがある。
【0014】
その点、例えば請求項7に記載の発明のように、前記同期整流部を構成するMOSトランジスタは、前記チップの表面側から裏面側に向けて形成されたトレンチの内部に金属が埋め込まれて構成されるショットキーダイオードを内蔵していることが望ましい。ショットキーダイオードは、ボディダイオードとは異なり、多数キャリアにて動作する。そのため、ボディダイオードよりも逆回復時間が短いため、想定された量の電流が出力平滑用のコイルに流れない時間をより短くすることができるようになる。しかも、このショットキーダイオードは、MOSトランジスタ素子に内蔵されているため、ショットキーダイオードを独立して新たに備える必要がなくなる。
【0015】
なお、こうした構成において、例えば請求項8に記載の発明のように、前記出力平滑用のコンデンサは、前記チップの表面側から裏面側に向けて形成された複数のトレンチの内部に絶縁体が埋め込まれて構成されるコンデンサであることが望ましい。これにより、チップ面積を小さくすることができるようになる。
【0016】
また、上記請求項1〜8のいずれかに記載の構成において、例えば請求項9に記載の発明のように、前記チップは、埋め込み絶縁膜を内部に有するSOI構造のチップであり、前記チップの前記ゲートドライバ回路が形成される部分と前記チップの前記パワー素子が形成される部分とは、トレンチが形成されることで電気的に分離されていることとしても、チップ面積を小さくすることができるようになる。
【発明を実施するための最良の形態】
【0017】
(第1の実施の形態)
以下、本発明に係るDC−DCコンバータの第1の実施の形態について、図1を参照しつつ説明する。なお、図1は、本実施の形態のDC−DCコンバータの等価回路の一例を示す模式図である。また、本実施の形態のDC−DCコンバータは、所定の第1電圧値の直流電圧をこの第1電圧値よりも低い第2電圧値の直流電圧に降圧変換する同期整流型のDC−DCコンバータ、いわゆるバックコンバータとして具体化されている。
【0018】
図1に示すように、DC−DCコンバータ1は、基本的に、所定の第1電圧値V1の直流電圧を生成する直流電源Vdd、スイッチングを行うゲートドライバ回路10、第1直列回路20、第2直列回路40及び第2電圧値V2の直流電圧を出力する出力端子50等々を備えている。ここで、第1直列回路20は、スイッチング用のパワーMOSFET(パワー素子)20a及び同期整流用の同期整流部30を有しており、第2直列回路40は、出力平滑用コイル40a及び出力平滑用コンデンサ40bを有している。
【0019】
詳しくは、ゲートドライバ回路10は、図示しない論理回路によって構成され、直流電源Vdd及びグランドGNDにそれぞれ電気的に接続されている。ゲートドライバ回路10は、当該ゲートドライバ回路10が駆動するための電源の供給を上記直流電源Vddから受けている。また、ゲートドライバ回路10は、例えばLDMOS(Laterally Diffused MOS)からなるパワーMOSFET20a(本実施の形態ではPチャンネル型)のゲートG、及び、同じくLDMOSからなるMOSトランジスタ20bのゲートGにそれぞれ電気的に接続されており、これらパワーMOSFET20a及びMOSトランジスタ20bのオンオフのスイッチングを行う。なお、ゲートドライバ回路10によるスイッチングについては後述する。
【0020】
第1直列回路20は、スイッチング用のパワーMOSFET20a及び同期整流部30(正確にはMOSトランジスタ20b)が上記直流電源Vddに順次直列接続されることで、これらパワーMOSFET20a及びMOSトランジスタ20bが直流電源Vddの高電位側及び低電位側にそれぞれ配置されている。なお、上記同期整流部30は、MOSトランジスタ20bとダイオード30aとの並列回路にて構成されている。MOSトランジスタ20bは、そのドレインDが上記パワーMOSFET20aのドレインDと電気的に接続されており、そのソースSがグランドGNDに電気的に接続されている。また、ダイオード30aは、いわゆるフリーホイールダイオードとして機能するダイオードであり、その一端はパワーMOSFET20aのドレインDに電気的に接続されており、その他端はグランドGNDに電気的に接続されている。
【0021】
第2直列回路40は、出力平滑用コイル40a及び出力平滑用コンデンサ40bが、パワーMOSFET20aとMOSトランジスタ20bとの接続部に順次直列に接続されている。そして、第2直列回路40は、図1に示されるように、ダイオード30aと並列に接続されている。
【0022】
なお、図1中に実線で示すインダクタンスL1、及び、破線で示すインダクタンスL2〜L7は、当該DC−DCコンバータ1に寄生する寄生インダクタンスをそれぞれ示している。すなわち、直流電源Vddとゲートドライバ回路10との間には寄生インダクタンスL1が存在し、直流電源VddとパワーMOSFET20aとの間には寄生インダクタンスL2が存在する。また、パワーMOSFET20aとMOSトランジスタ20bとの間には、寄生インダクタンスL3が存在し、これらパワーMOSFET20aとMOSトランジスタ20bとの間には、寄生インダクタンスL4が存在する。そして、平滑用コンデンサ40bとグランドGNDとの間には寄生インダクタンスL5が存在する。さらに、ゲートドライバ回路10とグランドGNDとの間には、寄生インダクタンスL6が存在し、MOSトランジスタ20bとグランドGNDとの間には、寄生インダクタンスL7が存在する。こうした寄生インダクタンスL1〜L7についても後述する。
【0023】
以上のようにして構成されたDC−DCコンバータ1が直流電源Vddの第1電圧値V1を該第1電圧値V1よりも低い第2電圧値V2に降圧変換するに際しては、まず、高電位側のパワーMOSFET20aをゲートドライバ回路10を通じてオンとする。パワーMOSFET20aがオンとされると、該パワーMOSFET20aのゲートG直下にチャネルが形成され、電流Ionは「直流電源Vdd→寄生インダクタンスL1→(寄生インダクタンスL2)→パワーMOSFET20a→(寄生インダクタンスL3)→(寄生インダクタンスL4)→出力平滑用コイル40a」といった電流経路をたどって流れる。そして、出力平滑用コイル40aに磁界エネルギーが蓄えられ、出力平滑用コイル40aと出力平滑用コンデンサ40bとの接続部における電圧値、すなわち、出力端子50における出力電圧値Voutは、出力平滑用コイル40aの両端にかかる電圧値分だけ第1電圧値V1よりも低い電圧値となる。ちなみに、このとき、低電位側のMOSトランジスタ20bはオンとされないため、このMOSトランジスタ20bには電流は流れない。
【0024】
次に、こうした状態において、高電位側のパワーMOSFET20aをゲートドライバ回路10を通じてオフとする。パワーMOSFET20aがオフとされると、該パワーMOSFET20aのゲートG直下にはチャネルが形成されなくなるため、直流電源Vddからの電流の供給が途絶えるとともに、「・・・→ダイオード30a→出力平滑用コイル40a→出力平滑用コンデンサ40b→(寄生インダクタL5)→ダイオード30a→・・・」といった閉回路が構成されることになる。
【0025】
そして、出力平滑用コイル40aは、蓄えられた磁界エネルギーを電気エネルギーとして放電することで、パワーMOSFET20aがオンされていた時と同様の電流Ionを上記閉回路に流そうとする。したがって、出力端子50における出力電圧値Voutは、上記電圧値が維持される。そして、直流電源Vddにて生成される直流電圧の第1電圧値V1は、ゲートドライバ回路10を通じたパワーMOSFET20aのオンオフ割合(デューティ比)、換言すれば、出力平滑用コイル40aに蓄える磁界エネルギーに応じて定まる第2電圧値V2に変換されるようになる。ちなみに、ゲートドライバ回路10は、高電位側のパワーMOSFET20aをオフとすると、低電位側のMOSトランジスタ20bは直ちにオンされるのではなく、MOSトランジスタ20bのゲート直下にチャネルが形成されるまでにある程度の時間が必要であるため、上記閉回路に電流が流れるものの、MOSトランジスタ20bのゲート直下にチャネルが形成されると、該MOSトランジスタ20bのオン抵抗の方がダイオード30aよりも小さいため、「・・・→MOSトランジスタ20b→(寄生インダクタンスL4)→出力平滑用コイル40a→出力平滑用コンデンサ40b→(寄生インダクタL5)→MOSトランジスタ20b→・・・」といった閉回路が構成され、電流Ioffが流れることになる。
【0026】
こうして直流電源Vddにて生成される上記第1電圧値V1は、ゲートドライバ回路10を通じたパワーMOSFET20a及びMOSトランジスタ20bのスイッチングを通じたオンオフ割合(デューティ比)、換言すれば、出力平滑用のコイルに蓄える磁界エネルギーに応じて定まる第2電圧値V2に降圧変換されることになる。なお、こうしたスイッチング操作については公知であるため、ここでのこれ以上の説明を割愛する。
【0027】
ところで、課題の欄にも記載したように、こうした構成要素(ゲートドライバ回路10、パワーMOSFET20a、MOSトランジスタ20b、ダイオード30a、出力平滑用コイル40a及び出力平滑用コンデンサ40b)を複数のベアチップにおのおの形成するとともに、これら複数のベアチップを1つのパッケージ内に封入し、ボンディングワイヤにてこれら複数のベアチップ間の電気的な接続を行う、いわゆるMCM構造を採用したとしても、これら構成要素間を電気的に接続するボンディングワイヤに含まれる寄生インダクタンスL1〜L7は依然として大きい。そのため、DC−DCコンバータ内に含まれる寄生インダクタンスの低減、ひいては、スイッチング損失の低減を図るには限界があり、依然として改善の余地が残されている。
【0028】
そこで、本実施の形態では、図1に破線にて示すように、ゲートドライバ回路10、パワーMOSFET20a、MOSトランジスタ20b、ダイオード30a、出力平滑用コイル40a及び出力平滑用コンデンサ40bを、例えば単結晶シリコンSiからなる同一の半導体チップ60内に近接配置するとともに、この半導体チップ60に形成された配線層を通じてこれら構成要素を電気的に接続することとした。
【0029】
これら構成要素が近接配置されることから、構成要素間を電気的に接続する配線層の長さはより短縮されるようになる。したがって、パワーMOSFET20aとMOSトランジスタ20bとの間の寄生インダクタンスL3、パワーMOSFET20aとダイオード30aとの間の寄生インダクタンスL4、及び、平滑用コンデンサ40bとグランドGNDとの寄生インダクタンスL5をそれぞれ低減することができるようになる。また、同一の半導体チップ60内に近接配置されるわけではないものの、直流電源VddとパワーMOSFET20aとを電気的に接続する電流経路を短縮することはできるため、直流電源VddとパワーMOSFET20aとの間の寄生インダクタンスL2を低減することができるようにもなる。
【0030】
ちなみに、寄生インダクタンスL2はゲートドライバ回路10によるパワーMOSFET20aのスイッチング損失に大きく影響を与えることが発明者らによって確認されている。すなわち、既述したように、本実施の形態のDC−DCコンバータ1では、パワーMOSFET20aとしてPチャネル型のLDMOSを採用しており、図1に示したように、ゲートドライバ回路10及びパワーMOSFET20aは、共通の直流電源Vddに電気的に接続されている。通常、パワーMOSFET20aは、そのソースSとゲートGとの間の電位差に基づいてスイッチングが行われるため、ゲートドライバ回路10とパワーMOSFET20aのソースSとの間に存在する寄生インダクタンスL2が大きいと、ゲートドライバ回路10によるパワーMOSFET20aのスイッチング損失が大きくなってしまう。
【0031】
そうしたパワーMOSFET20aのスイッチング損失の寄生インダクタンスL2への依存性について、図2及び図3を参照しつつさらに説明する。なお、図2は、パワーMOSFET20aのスイッチング損失の寄生インダクタンスL2への依存性を解析するための回路の一例を示した図である。図3は、こうした解析用回路を用いたシミュレーションを通じて取得された、寄生インダクタンスとスイッチング損失との関係を示した図である。
【0032】
図2に示されるように、解析用回路101では、ハイサイドのPチャンネル型のパワーMOSFET20a(図1参照)に相当するパワーMOSFETとして、ローサイドのnチャンネル型のLDMOS120bが採用されている。これに伴い、先の図1に示した寄生インダクタンスL2は解析用回路101を構成するインダクタンスLsに相当し、ドライバ回路10及びパワーMOSFET20aのソースSが共通の直流電源Vddに電気的に接続されていること(図1参照)は、ドライバ回路及びLDMOS120bのソースが共通のグランドに接続されていることに相当する。なお、解析用回路101では、寄生インダクタンスL2の大きさがスイッチング損失に与える影響を解析するための回路であるため、寄生インダクタンスL3に相当するインダクタンスLdの大きさを「23nH」に固定し、インダクタンスLsの大きさを変化させるシミュレーションを実行している。
【0033】
こうした解析用回路101を用いたシミュレーション結果を図3に示す。この図3においては、LDMOS120bのゲートGのシート抵抗値が例えば「25[Ω/□]」である場合(従来技術に相当)のデータを「△」にて示し、LDMOS120bのゲートGのシート抵抗値が例えば「1[Ω/□]」である場合(本実施の形態に相当)のデータを「○」にて示している。なお、LDMOS120bのゲートGのシート抵抗を「1[Ω/□]」に低下することのできる理由については後述する。
【0034】
図3に示されるように、LDMOS120bのゲートの抵抗値が例えば「25[Ω/□]」であり、且つ、ドライバ回路及びLDMOS120bのソースが共通のグランドGNDに電気的に接続されない(シグナルグランド及びパワーグランドが共通ではない)場合においては、インダクタンスLsの大きさが「1→10→30→50→100[nH]」のように順次大きくなると、LDMOS120bのスイッチング損失もこれに伴って「77.9→87.1→191→161→248[nJ/pulse]」と概ね順次大きくなっている。
【0035】
同様に、LDMOS120bのゲートGの抵抗値が例えば「1[Ω/□]」であり、且つ、シグナルグランド及びパワーグランドを共通にする場合においては、インダクタンスLsの大きさが「1→10→30→50→100[nH]」のように順次大きくなると、LDMOS120bのスイッチング損失もこれに伴って「40.6→67.3→88.8→122→226[nJ/pulse]」のように順次大きくなる。
【0036】
このように、インダクタンスLsが大きいほど、あるいは、LDMOS120bのゲートの抵抗値が大きいほど、LDMOS120bのスイッチング損失が大きくなるため、インダクタンスLsの大きさを小さくする、あるいは、LDMOS120bのゲートの抵抗値を小さくすることで、LDMOS120bのスイッチング損失を小さくすることができることがわかる。そして実際には、従来技術では、インダクタンスLsの大きさがおよそ「10nH〜100nH」となるところ、本実施の形態では、インダクタンスLsの大きさはおよそ「数nH」となり、極めて低減されるようになる。
【0037】
また、本実施の形態のDC−DCコンバータ1では、パワーMOSFET20aのゲートGをシリサイドにて形成することとした。これにより、シリサイドを用いない場合(従来技術に相当)においてはゲートGのシート抵抗値がおよそ「25Ω/□」であるところ、シリサイドにて形成されたゲートGのシート抵抗値はおよそ「1Ω/□」となり、ゲートGのシート抵抗値を低減することができるようになる。これにより、上記ゲートドライバ回路10を通じて高い周波数でスイッチングする際のスイッチング損失を、「87.1[nJ/pulse]」から「40.6[nJ/pulse]」へ、およそ「54%」低減することができるようになる。
【0038】
このように、上記DC−DCコンバータ1によれば、当該DC−DCコンバータ1に含まれる寄生インダクタンスL1〜L7並びにパワーMOSトランジスタ20aのゲートGのシート抵抗を低減することができるようになり、ひいては、スイッチング損失の低減を図ることができるようになる。
【0039】
(第2の実施の形態)
次に、本発明に係るDC−DCコンバータの第2の実施の形態について、図4を参照しつつ説明する。なお、この図4において、先の図1に示した要素と同一の要素にはそれぞれ同一の符号を付して示しており、それら各要素についての重複する説明を割愛する。
【0040】
本実施の形態のDC−DCコンバータも、先の図1に示した第1の実施の形態に準じた構成となっている。ただし、本実施の形態では、第1の実施の形態とは異なり、ゲートドライバ回路10、パワーMOSFET20a、MOSトランジスタ20b、ダイオード30a、出力平滑用コイル40a及び出力平滑用コンデンサ40bを、例えばSOI構造を有する同一のSOIチップ60a内に近接配置するとともに、このSOIチップ60aに形成された配線層を通じて上記構成要素を電気的に接続するようにしている。さらに、SOIチップ60aのゲートドライバ回路10が形成される部分とSOIチップ60aのパワーMOSFET20aが形成される部分との間にトレンチを形成し、電気的に分離するようにしている。
【0041】
詳しくは、そうしたSOIチップ60aのうちのゲートドライバ回路10及びパワーMOSFET20aが形成された部分の側面断面構造を図4に模式的に示す。この図4に示されるように、SOIチップ60aは、例えば単結晶シリコンSi等からなる半導体層61、例えば酸化シリコンSiO2からなる埋め込み絶縁膜62及び例えば単結晶シリコンSi等からなる半導体基板(図示略)が積層されたSOI基板の半導体層に、上記DC−DCコンバータ2の各構成要素が作り込まれ、各小片にダイシングされて作製されている。
【0042】
DC−DCコンバータ2を構成するゲートドライバ回路10及びパワーMOSFET20aは、埋め込み絶縁膜62上の半導体層61に形成されている。また、ゲートドライバ回路10とパワーMOSFET20aとの間には、半導体層61上表面から埋め込み絶縁膜62に至るトレンチTが所定の幅Wにて形成されており、このトレンチTには、例えば酸化シリコンSiO2等が埋め込まれている。なお、こうしたSOI構造及びトレンチ分離については公知であるので、ここでのこれ以上の説明を割愛する。
【0043】
DC−DCコンバータ2としてのこのような構造によれば、特にゲートドライバ回路10とパワーMOSFET20aとの間に発生することの多い電位干渉を抑制することができるようになる。そのため、上記トレンチ分離を採用しない場合にあっては上記所定の幅wを「数10μm」程度としなければ上記電位干渉を抑制することができず影響を受けてしまうところ、上記所定の幅wを「数μm」程度とすることでも十分に上記電位干渉を抑制することができるようになる。すなわち、ゲートドライバ回路10及びパワーMOSFET20aを、SOIチップ60a内にてより近接した位置に配置することができるようになるため、配線による寄生インダクタンスをさらに低減することができるようになる。
【0044】
(第3の実施の形態)
次に、本発明に係るDC−DCコンバータの第3の実施の形態について、図5を参照しつつ説明する。なお、この図5において、先の図1及び図4に示した要素と同一の要素にはそれぞれ同一の符号を付して示しており、それら各要素についての重複する説明を割愛する。
【0045】
本実施の形態のDC−DCコンバータも、先の図4に示した第2の実施の形態に準じた構成となっている。ただし、本実施の形態では、同期整流用のMOSトランジスタは、SOIチップの表面側から裏面側に向けて形成されたトレンチの内部に金属が埋め込まれて構成されるショットキーダイオードを内蔵するようにしている。
【0046】
詳しくは、そうした同期整流用のMOSトランジスタの側面断面構造を図5に示す。この図5に示されるように、SOIチップ60aは、例えば単結晶シリコンSi等からなる基本的に低濃度N導電型の半導体層61、例えば酸化シリコンSiO2からなる埋め込み絶縁膜62及び例えば単結晶シリコンSi等からなる半導体基板(図示略)が積層されたSOI基板の半導体層61に、上記DC−DCコンバータ3を構成するMOSトランジスタ21が作りこまれている。
【0047】
図5に示すように、例えばアルミニウム(Al)等の金属にてドレイン配線及びソース配線が半導体層61の上表面の所定の位置に形成され、そうしたドレイン配線とソース配線との間に、例えば多結晶シリコン(Poly−Si)にてゲートが形成されている。なお、このゲートは、LOCOS酸化膜にてドレイン配線と絶縁分離されている。
【0048】
また、図5に示されるように、半導体層61のソース配線及びゲート直下の部分には、ゲートに電圧が印加されることでチャネルとなる、低濃度P導電型領域(ボディ領域)が形成されているとともに、半導体層61のドレイン配線直下の部分には、該ドレイン配線とコンタクトを取るための高濃度N導電型領域が形成されている。また、図5に示されるように、上記ボディ領域内には、ソース配線とコンタクトを取るため及びボディ領域の電位を固定するための高濃度P導電型領域と、このボディ領域にチャネルが形成されたときに電流を流すための高濃度N導電型領域とが形成されている。なお、こうしたいわゆるLDMOS構造については公知であるため、ここでのこれ以上の説明を割愛する。
【0049】
ところで、先の図1に示されるように、直流電源Vddにて生成される第1電圧値V1の電圧を第2電圧値V2の電圧に降圧変換するに際し、ゲートドライバ回路10によってMOSトランジスタ20bがオフからオンにされたとき、MOSトランジスタ20b内部のチャネルが形成されるまでにある程度の時間が必要となり、そうしたチャネルが形成されるまでの間、MOSトランジスタ20bが構造的に内蔵するボディダイオードを介して電流が流れることになる。ただし、そうしたボディダイオードは、少数キャリアで動作するPN接合ダイオードであるため、逆回復時間が比較的長い。そのため、そうした逆回復時間の間、想定されただけの電流が出力平滑用コイル40aに流れないことが生じるおそれがある。
【0050】
そこで、本実施の形態では、図5に示されるように、上記ボディ領域に形成された高濃度P導電型領域に隣接した位置であり、且つ、上記半導体層61の上記ソース配線直下の部分に、半導体層61の上表面から裏面側に向けてトレンチT1を所定の幅及び深さにて形成している。ちなみに、ボディ領域は、通常、半導体層61の深層に至るほどその濃度が低くなるため、トレンチT1を形成する深さは、そうした濃度が所定の濃度を下回る深さに到達するような深さに設定されている。そして、図5に示されるように、例えばアルミニウム(Al)等の金属をトレンチT1の内部に埋め込むとともに、この埋め込まれた金属を上記ソース配線と一体にする。このようにして、トレンチ型のショットキーダイオード70を形成する。
【0051】
ショットキーダイオード70は、ボディダイオードとは異なり、多数キャリアにて動作する。そのため、DC−DCコンバータ3としての上記構造によれば、ボディダイオードよりも逆回復時間が短くなり、想定された量の電流が出力平滑用コイル40aに流れない時間をより短縮することができるようになり、しかも、このショットキーダイオード70は、MOSトランジスタ21に内蔵されているため、ショットキーダイオード70を独立して新たに備える必要がなくなる。
【0052】
また、直流電源Vddにて生成される第1電圧値V1の電圧を第2電圧値V2の電圧に降圧変換するに際し、ゲートドライバ回路10によってMOSトランジスタ21がオンからオフにされると(MOSトランジスタ21のターンオフ時)、MOSトランジスタ21のドレイン−ソース間にサージ電圧が生じる。そして、寄生インダクタンスL3の大きさは、こうしたサージ電圧の大きさに大きく影響することが発明者らによって確認されている。
【0053】
以下、図6〜図8を参照しつつ、サージ電圧の寄生インダクタンスL3への依存性についてさらに説明する。なお、図6は、サージ電圧の寄生インダクタンスL3への依存性を解析するための解析用回路の一例を示した図である。
【0054】
図6に示されるように、解析用回路102は、先の図2に示した解析用回路101に準じた構成となっている。すなわち、解析用回路102でも、ハイサイドのPチャンネル型のMOSトランジスタ21(図4参照)に相当するパワーMOSFETとして、ローサイドのnチャンネル型のLDMOS120aが採用されている。そして、これに伴い、先の図1に示した寄生インダクタンスL3は解析用回路102を構成するインダクタンスLdに相当し、同じく図1に示した寄生インダクタンスL2は解析用回路102を構成するインダクタンスLsに相当し、ドライバ回路10及びMOSトランジスタ21のソースSが共通の直流電源Vddに電気的に接続されていること(図1参照)はドライバ回路及びLDMOS120aのソースが共通のグランドに接続されていることに相当する。ただし、解析用回路102では、インダクタンスLdの大きさがサージ電圧の大きさに与える影響を解析するための回路であるため、寄生インダクタンスL2に相当するインダクタンスLsの大きさを「1nH」に固定し、インダクタンスLdの大きさを変化させるシミュレーションを実行している。
【0055】
図7は、そうしたサージ電圧が発生したときの、トランジスタのドレイン−ソース間における電圧値の推移及びドレイン電流値の推移を併せて示した図である。なお、この図7は、サージ電圧の定義を明らかにするための図であり、インダクタンスLdの大きさが「23[nH]」であるとき(従来技術に相当)の、トランジスタに印加される電圧値及びトランジスタに流れる電流値の推移を示している。図7に実線にて示すように、例えば「2.37[μ秒]」において、トランジスタのゲート−ドレイン間に所定電圧が印加されてトランジスタがオフとなると、例えば「2.38[μ秒]」において、トランジスタのドレイン−ソース間の電圧が急峻に立ち上がり、およそ「25[V]」程度に上昇し、その後、即座に、およそ「12[V]」程度に立ち下がる。そして、およそ「15[V]」程度に再び上昇し、例えば「2.40[μ秒]」以降、安定して推移するようになる。このようなサージ電圧が発生するに伴って、図7に破線にて示すように、トランジスタに流れるドレイン電流は推移する。すなわち、ドレイン−ソース間の電圧が急峻に立ち上がるおよそ「2.38[μ秒]」までは、およそ「0.7[A]」のドレイン電流が安定して流れるものの、ドレイン−ソース間の電圧の急峻な立ち上がり及びその後の立ち下がりに伴い、ドレイン電流も一旦逆流しその後流れなくなる。そして、「2.40[μ秒]」以降、ドレイン電流はほぼ「0[A]」に安定する(完全に流れなくなる)。ここで、図7に矢指するように、ドレイン−ソース間電圧のピークであるおよそ「25[V]」から、安定して推移するときのドレイン−ソース間電圧であるおよそ「15[V]」を差し引いた、およそ「10[V]」が、インダクタンスLdが「23[nH]」に対するサージ電圧となる。
【0056】
図8に、インダクタンスLdとそうしたサージ電圧との関係を示す。この図8に示すように、インダクタンスLdが「1→10→23→50[nH]」のように順次大きくなると、サージ電圧が「1.74→6.06→9.83→15.4[V]」のように順次大きくなる。このように、インダクタンスLdが大きいほど、LDMOS120aに印加するサージ電圧が大きくなるため、インダクタンスLdの大きさを小さくすることで、LDMOS120aのサージ電圧を小さくすることができることがわかる。
【0057】
そして実際には、従来技術では、インダクタンスLdの大きさがおよそ「9.83[V]」となるところ、本実施の形態では、そうしたインダクタンスLdの大きさはおよそ「1.74[V]」となり、大きく低減されるようになる。なお、インダクタンスLdの大きさが大きくなるとLDMOS120aに印加されるサージ電圧が大きくなることは既述した通りであるが、さらに、サージ電圧が大きくなることに起因して、LDMOS120aがブレークダウンしてしまうことが懸念される。そうした大きなサージ電圧が印加してもLDMOS120aにブレークダウンが生じないようにするにはLDMOS120aの耐圧を大きくする必要があり、耐圧を大きくするためにはLDMOS120aの体格を大きくせざるを得ない。しかしながら、本実施の形態では、インダクタンスLdの大きさが非常に小さくなるため、LDMOS120aの耐圧をそれほど大きくする必要がなくなり、ひいては、LDMOS120aの体格の小型化を図ることができるようになる。
【0058】
(第4の実施の形態)
次に、本発明に係るDC−DCコンバータの第4の実施の形態について、図9を参照しつつ説明する。なお、この図9において、先の図1〜図8に示した要素と同一の要素にはそれぞれ同一の符号を付して示しており、それら各要素についての重複する説明を割愛する。
【0059】
本実施の形態のDC−DCコンバータも、先の図1に示した第1の実施の形態に準じた構成となっている。ただし、本実施の形態では、出力平滑用のコンデンサ40bは、半導体チップ60の表面側から裏面側に向けて形成された複数のトレンチT2の内部に容量絶縁膜が埋め込まれて構成されるようにしている。
【0060】
詳しくは、図9に示されるように、例えば低濃度N導電型の半導体チップ60の上表面から裏面側に向けて複数のトレンチT2が所定の幅及び深さ並びに間隔にて形成されている。こうして形成された複数のトレンチT2の内部に、容量絶縁膜が埋め込まれ、トレンチキャパシタが形成される。これにより、平滑用コンデンサ40bが半導体チップ60上に占める面積を縮小することができるようになるため、チップ面積を小さくすることができるようになる。
【0061】
(他の実施の形態)
なお、本発明に係るDC−DCコンバータは、上記第1〜第4の実施の形態にて例示した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、種々に変形して実施することが可能である。すなわち、上記実施の形態を適宜変更した例えば次の形態として実施することもできる。
【0062】
上記第1の実施の形態では、パワーMOSFET20aのゲートGをシリサイドにて形成することとしたがこれに限らない。他に例えば、配線で使用する金属(例えばアルミニウム(Al)など)をいわゆる裏打ちをすることで、パワーMOSFET20aのゲートGに転用しこれを形成してもよい。これにより、パワーMOSFET20aのゲートGのシート抵抗値の低減をさらに図ることができるようになる。
【0063】
上記第3の実施の形態では、先の図5に示したように、DC−DCコンバータ3は、同期整流用のMOSトランジスタ21を、SOIチップ60aの表面側から裏面側に向けて形成されたトレンチT1の内部に金属が埋め込まれて構成されるショットキーダイオード70を内蔵するようにしていたが、これに限らない。先の図5に対応する図として図10に示すように、DC−DCコンバータ3aを構成する同期整流用のMOSトランジスタ21を、通常の半導体チップ60の表面側から裏面側に向けて形成されたトレンチT1の内部に金属が埋め込まれて構成されるショットキーダイオード70を内蔵するようにしてもよい。要は、DC−DCコンバータはSOI構造を有するSOIチップに作りこまなくとも、バルク半導体チップに作りこむこととしてもよい。
【0064】
上記第3の実施の形態(変形例を含む)では、先の図5に示したように、DC−DCコンバータ3は、MOSトランジスタ21が内蔵するトレンチ型のショットキーダイオード70として、半導体層61のソース配線直下の部分にトレンチT1を形成し、その内部に金属を埋め込むとともに、この埋め込まれた金属をソース配線と一体に形成していたが、この構造に限らない。他に例えば、図11(a)及び(b)に示す構造を有する、PN接合ダイオードと組み合わされたショットキーダイオード70a及び70bを内蔵することとしてもよい。
【0065】
詳しくは、図11(a)に示す構造を有するショットキーダイオード70aを作製するにあたって、まず、例えば低濃度N導電型を有する半導体層61のソース配線(図示略)直下の部分に、所定の幅及び所定の深さにてトレンチT1を形成し、このトレンチT1先端部近傍に高濃度P導電型領域を形成する。この高濃度P導電型領域が形成された後に、トレンチT1内部に例えばアルミニウム(Al)などの金属を埋め込み、図示しないソース配線と一体に形成する。これにより、トレンチT1先端部近傍の高濃度P型導電体領域及び低濃度N型半導体層61によりPN接合ダイオードが構成され、トレンチT1内部に埋め込まれた金属及び低濃度N導電型半導体層61によりショットキーダイオードが構成されるようになる。このように、MOSトランジスタ21が内蔵するトレンチ型のショットキーダイオードとして、PN接合ダイオードと並列に組み合わされたショットキーダイオード70aを採用することとしてもよい。これによっても、上記第3の実施の形態に準じた効果を得ることができるようになる。
【0066】
一方、図11(b)に示す構造を有するショットキーダイオード70bを作製するにあたって、まず、例えば低濃度N導電型を有する半導体層61のソース配線(図示略)直下の部分に、高濃度P導電型領域を形成する。この高濃度P導電型領域を形成のち、高濃度P導電型領域を貫通する所定の幅及び所定の深さにてトレンチT1を形成する。そして、例えばアルミニウム(Al)などの金属をトレンチT1に埋め込み、図示しないソース配線と一体に形成する。これにより、トレンチT1基端部近傍の高濃度P導電型領域及び低濃度N型半導体層61によりPN接合ダイオードが構成され、トレンチT1内部に埋め込まれた金属及び低濃度N導電型半導体層61によりショットキーダイオードが構成されるようになる。このように、MOSトランジスタ21が内蔵するトレンチ型のショットキーダイオードとして、PN接合ダイオードと並列に組み合わされたショットキーダイオード70bを採用することとしてもよい。これによっても、上記第3の実施の形態に準じた効果を得ることができるようになる。
【0067】
なお、ショットキーダイオード70、70a、70bについては、MOSトランジスタ20bに内蔵する構造としなくともよい。すなわち、ショットキーダイオードをMOSトランジスタ20bとは独立して設けることとしても、所期の目的を達成することはできる。
【0068】
上記各実施の形態(変形例を含む)では、先の図1に示したように、MOSトランジスタ20b及びダイオード30aの並列回路にて同期整流部30を構成していたが、こうした構成に限らない。他に例えば、MOSトランジスタ20bを割愛しダイオード30aのみで同期整流部を構成することとしてもよく、あるいは、MOSトランジスタ20bのみで同期整流部を構成することとしてもよい。これによっても、所期の目的を達成することはできる。
【0069】
上記各実施の形態(変形例を含む)では、先の図1に破線にて示したように、ゲートドライバ回路10、パワーMOSFET20a、MOSトランジスタ20b、ダイオード30a、出力平滑用コイル40a及び出力平滑用コンデンサ40bを、同一の半導体チップ60内に近接配置するとともに、この半導体チップ60に形成された配線層を通じてこれら構成要素を電気的に接続することとしたが、これに限らない。平滑用コンデンサ40bあるいは出力平滑用コイル40aについては、半導体チップ60内に近接配置し、配線層を通じてこれらを電気的に接続しなくてもよい。すなわち、平滑用コンデンサ40bを除き、ゲートドライバ回路10、パワーMOSFET20a、MOSトランジスタ20b、ダイオード30a及び出力平滑用コイル40aを、同一の半導体チップ60内に近接配置する、あるいは、出力平滑用コイル40a及び平滑用コンデンサ40b(第2直列回路40)を除き、ゲートドライバ回路10、パワーMOSFET20a、MOSトランジスタ20b及びダイオード30aを、同一の半導体チップ60内に近接配置することとしてもよい。これによっても、寄生インダクタンスL2〜L4、L6及びL7の大きさを低減することができ、ひいては、スイッチング損失の低減を図ることはできる。
【0070】
上記各実施の形態(変形例を含む)では、同期整流型のDC−DCコンバータを、所定の第1電圧値V1の直流電圧をこの第1電圧値V1よりも低い第2電圧値V2の直流電圧に降圧変換する、いわゆるバックコンバータとして具体化していたが、これに限らない。他に例えば、所定の第1電圧値V1の直流電圧をこの第1電圧値V1よりも高い第3電圧値V3の直流電圧値に昇圧変換する、いわゆるブーストコンバータとして具体化しても、同様に有効である。
【図面の簡単な説明】
【0071】
【図1】本発明に係るDC−DCコンバータの第1の実施の形態について、その等価回路の一例を示す模式図。
【図2】パワーMOSFET20aのスイッチング損失の、寄生インダクタンスL2への依存性を解析するための回路である解析用回路の一例を示した図。
【図3】寄生インダクタンスL2に相当するインダクタンスLsと、パワーMOSFET20aに相当するLDMOS120bのスイッチング損失との関係を示す図。
【図4】本発明に係るDC−DCコンバータの第2の実施の形態について、SOIチップのうちのゲートドライバ回路及びパワーMOSFETが形成された部分を模式的に示す側面断面図。
【図5】本発明に係るDC−DCコンバータの第3の実施の形態について、ショットキーダイオードを内蔵する、同期整流用のMOSトランジスタの側面断面図。
【図6】サージ電圧の、寄生インダクタンスL3への依存性を解析するための解析用回路の一例を示した図である。
【図7】サージ電圧が発生したときの、トランジスタのドレイン−ソース間における電圧値及び電流値の推移を併せて示す図。
【図8】寄生インダクタンスL3に相当するインダクタンスLdと、パワーMOSFET20aに相当するLDMOS120aのドレイン−ソース間に発生するサージ電圧との関係を示す図。
【図9】本発明に係るDC−DCコンバータの第4の実施の形態について、平滑用コンデンサの側面断面図。
【図10】第3の実施の形態の変形例について、ショットキーダイオードを内蔵する、同期整流用のMOSトランジスタの側面断面図。
【図11】(a)及び(b)は、第3の実施の形態の他の変形例を示す側面断面図。
【符号の説明】
【0072】
1、2、3、3a…、DC−DCコンバータ、10…ゲートドライバ回路、20…第1直列回路、20a…パワーMOSFET、20b…MOSトランジスタ、30…同期整流部、30a…ダイオード、40…第2直列回路、40a…平滑用コイル、40b…平滑用コンデンサ、50…出力端子、60…半導体チップ、60a…SOIチップ、61…半導体層、62…埋め込み絶縁膜、70、70a、70b…ショットキーダイオード、T、T1、T2…トレンチ、L1〜L7…寄生インダクタンス、Vdd…直流電源、GND…グランド。
【技術分野】
【0001】
本発明は、直流電源が生成する直流電圧の電圧値を昇圧または降圧する同期整流型のDC−DCコンバータに関する。
【背景技術】
【0002】
従来、この種のDC−DCコンバータとして、例えば特許文献1に記載の技術が知られている。この文献に記載の技術では、ハイサイドのスイッチング用パワーMOSFETをPチャネル型の縦型MOSFETで構成するとともに、ローサイドの同期整流用のパワーMOSFETをNチャネル型の縦型MOSFETで構成する。そして、ハイサイドの縦型MOSFETが作製された半導体チップ及びローサイドの縦型MOSFETが作製された半導体チップを同一のダイパッドに搭載し、このダイパッドを通じてこれら両半導体チップを電気的に接続している。これにより、ハイサイドの縦型MOSFETとローサイドの縦型MOSFETとをボンディングワイヤで接続する場合に比較して、寄生インダクタンスを低減することができるようになるため、当該DC−DCコンバータのスイッチング損失の低減を図ることができるようになる。
【特許文献1】特開2006−156748号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
しかしながら、上記従来技術は、基本的に、複数のベアチップを1つのパッケージ内に封入するとともにボンディングワイヤにてこれら複数のベアチップ間の電気的な接続を行う、いわゆるMCM(Multi Chip Module)構造が採用されている。そのため、例えば所定直流電圧を生成する直流電源と上記ハイサイドの縦型MOSFETとの間を電気的に接続するボンディングワイヤ等、上記ハイサイドの縦型MOSFETとローサイドの縦型MOSFETとの間以外の構成要素間を電気的に接続するボンディングワイヤに含まれる寄生インダクタンスを低減することは難しい。したがって、DC−DCコンバータ内に含まれる寄生インダクタンスの低減、ひいては、スイッチング損失の低減を図るには限界があり、依然として改善の余地がある。
【0004】
本発明は、上記実情に鑑みてなされたものであって、その目的は、寄生インダクタンスの低減を図ることができ、ひいては、スイッチング損失の低減を図ることのできるDC−DCコンバータを提供することになる。
【課題を解決するための手段】
【0005】
こうした目的を達成するため、請求項1に記載の発明では、所定の第1電圧値の直流電圧を生成する直流電源と、スイッチング用のパワー素子及び整流用の整流部が前記直流電源に順次直列接続されることで、これらパワー素子及び整流部が前記直流電源の高電位側及び低電位側にそれぞれ配置される第1直列回路と、前記パワー素子に電気的に接続されて該パワー素子のスイッチングを行うゲートドライバ回路と、出力平滑用のコイル及び出力平滑用のコンデンサが前記パワー素子と前記整流部との接続部に順次直列に接続される第2直列回路であって前記整流部に並列に接続される第2直列回路とを備え、前記ゲートドライバ回路による前記パワー素子のスイッチングを通じて、前記直流電源が生成する前記第1電圧値の直流電圧を、該第1電圧値とは異なる第2電圧値の直流電圧に変換する同期整流型のDC−DCコンバータとして、前記ゲートドライバ回路及び前記第1直列回路は、同一のチップ内に近接配置されているとともに、前記チップに形成された配線層によって電気的に接続されていることとした。
【0006】
DC−DCコンバータとしてのこのような構成では、まず、スイッチング用のパワー素子及び整流用の整流部によって構成される第1直列回路に対し、第1電圧値の直流電圧が直流電源から供給される。ここで、ゲートドライバ回路を通じて高電位側のパワー素子がオンされると、「直流電源→パワー素子→出力平滑用のコイル(第2直列回路)」といった電流経路をたどって電流が流れ、出力平滑用のコイルに磁界エネルギーが蓄えられる。そして、出力平滑用のコイルと出力平滑用のコンデンサとの接続部における電圧の電圧値は、出力平滑用のコイルの両端にかかる電圧値分だけ第1電圧値よりも低い電圧値となる。
【0007】
一方、ゲートドライバ回路を通じて高電位側のパワー素子がオフされると、基本的に、直流電源からの電流の供給が途絶えるとともに、「・・・→(整流部)→出力平滑用のコイル(第2直列回路)→出力平滑用のコンデンサ(第2直列回路)→整流部→(出力平滑用のコイル)→・・・」といった閉回路が構成されることになる。そして、出力平滑用のコイルは、蓄えられた磁界エネルギーを電気エネルギーとして放電することで、上記パワー素子がオンされていた時と同様の電流を上記閉回路に流そうとする。したがって、出力平滑用のコイルと出力平滑用のコンデンサとの接続部における電圧の電圧値は、上記電圧値が維持される。そして、直流電源にて生成される直流電圧の第1電圧値は、ゲートドライバ回路を通じたパワー素子のオンオフ割合(デューティ比)、換言すれば、出力平滑用のコイルに蓄える磁界エネルギーに応じて定まる第2電圧値に変換されるようになる。
【0008】
上記構成によれば、ゲートドライバ回路、第1直列回路を構成するパワー素子、及び、第1直列回路を構成する整流部は、同一のチップ内に近接配置されることから、パワー素子と整流部とを電気的に接続する配線層の長さはより短縮されるようになる。したがって、これらパワー素子と整流部との間の寄生インダクタンスを低減することができるようになる。また、パワー素子や整流部等のように同一のチップ内に近接配置されるわけではないものの、直流電源とパワー素子とを電気的に接続する経路を短縮することはできる。そのため、直流電源とパワー素子との間の寄生インダクタンスを低減することができるようにもなる。このように、DC−DCコンバータとしての上記構成によれば、当該DC−DCコンバータに含まれる寄生インダクタンスの低減を図ることができるようになり、ひいては、スイッチング損失の低減を図ることができるようになる。
【0009】
上記請求項1に記載の構成において、例えば請求項2に記載の発明では、前記ゲートドライバ回路及び前記第1直列回路に加え、前記第2直列回路を構成する前記出力平滑用のコイルも、同一チップ内で近接配置されているとともに、前記チップに形成された配線層によって電気的に接続されていることとした。これにより、パワー素子と第2直列回路を構成する出力平滑用のコイルとを電気的に接続する配線層の長さをより短縮することができるようになり、これらパワー素子と第2直列回路との間の寄生インダクタンスを低減することができるようになる。ひいては、スイッチング損失の低減を図ることができるようになる。
【0010】
また、上記請求項2に記載の構成において、例えば請求項3に記載の発明では、前記ゲートドライバ回路及び前記第1直列回路に加え、前記第2直列回路を構成する前記出力平滑用のコンデンサも、同一チップ内で近接配置されているとともに、前記チップに形成された配線層によって電気的に接続されていることとした。これにより、第1直列回路を構成するパワー素子と第2直列回路を構成する出力平滑用のコイルとを電気的に接続する配線層の長さはもとより、第2直列回路を構成する出力平滑用のコイルと第2直列回路を構成する出力平滑用のコンデンサとを電気的に接続する配線層の長さも、より短縮されるようになる。そのため、これら第2直列回路を構成する出力平滑用のコイルと同じく第2直列回路を構成する出力平滑用のコンデンサとの間の寄生インダクタンスを低減することができるようになる。そしてひいては、スイッチング損失の低減を図ることができるようになる。
【0011】
こうした請求項1〜3のいずれかに記載の構成においては、例えば請求項4に記載の発明のように、前記整流部はダイオードにて構成されていることとしてもよい。あるいは、例えば請求項5に記載の発明のように、前記整流部は、MOSトランジスタにて構成された同期整流部であり、前記ゲートドライバ回路は、前記MOSトランジスタに電気的に接続されて、該MOSトランジスタのスイッチングを行うこととしてもよい。またあるいは、例えば請求項6に記載の発明のように、前記整流部は、MOSトランジスタ及びダイオードの並列回路にて構成された同期整流部であり、前記ゲートドライバ回路は、前記MOSトランジスタに電気的に接続されて、該MOSトランジスタのスイッチングを行うこととしてもよい。
【0012】
ちなみに、上記請求項5あるいは請求項6に記載の構成では、上記請求項4に記載の構成よりも次の点で優れている。すなわち、ゲートドライバ回路を通じて高電位側のパワー素子がオフとされるとともに低電位側のMOSトランジスタ素子がオンとされたとき、直流電源からの電流の供給が途絶えるとともに、「・・・→MOSトランジスタ素子(同期整流部)→出力平滑用のコイル(第2直列回路)→出力平滑用のコンデンサ(第2直列回路)→MOSトランジスタ素子→(出力平滑用のコイル)→・・・」といった閉回路が構成され、この閉回路中を電流が流れることになる。MOSトランジスタ素子を電流が流れる際のオン抵抗値は、上記請求項4に記載のダイオードと比較して非常に小さくなる。そのため、スイッチング損失をより小さくすることができるようになる。
【0013】
また、こうした請求項5あるいは6に記載の構成においては、ゲートドライバ回路によってMOSトランジスタ素子がオフからオンにされたとき、MOSトランジスタ素子内部のチャネルが形成されるまでにある程度の時間が必要となり、そうしたチャネルが形成されるまでの間、MOSトランジスタ素子が構造的に内蔵するボディダイオードを介して電流が流れることになる。ただし、そうしたボディダイオードは、少数キャリアで動作するPN接合ダイオードであるため、逆回復時間が比較的長い。そのため、そうした逆回復時間の間、想定されただけの電流が出力平滑用のコイルに流れないことが生じるおそれがある。
【0014】
その点、例えば請求項7に記載の発明のように、前記同期整流部を構成するMOSトランジスタは、前記チップの表面側から裏面側に向けて形成されたトレンチの内部に金属が埋め込まれて構成されるショットキーダイオードを内蔵していることが望ましい。ショットキーダイオードは、ボディダイオードとは異なり、多数キャリアにて動作する。そのため、ボディダイオードよりも逆回復時間が短いため、想定された量の電流が出力平滑用のコイルに流れない時間をより短くすることができるようになる。しかも、このショットキーダイオードは、MOSトランジスタ素子に内蔵されているため、ショットキーダイオードを独立して新たに備える必要がなくなる。
【0015】
なお、こうした構成において、例えば請求項8に記載の発明のように、前記出力平滑用のコンデンサは、前記チップの表面側から裏面側に向けて形成された複数のトレンチの内部に絶縁体が埋め込まれて構成されるコンデンサであることが望ましい。これにより、チップ面積を小さくすることができるようになる。
【0016】
また、上記請求項1〜8のいずれかに記載の構成において、例えば請求項9に記載の発明のように、前記チップは、埋め込み絶縁膜を内部に有するSOI構造のチップであり、前記チップの前記ゲートドライバ回路が形成される部分と前記チップの前記パワー素子が形成される部分とは、トレンチが形成されることで電気的に分離されていることとしても、チップ面積を小さくすることができるようになる。
【発明を実施するための最良の形態】
【0017】
(第1の実施の形態)
以下、本発明に係るDC−DCコンバータの第1の実施の形態について、図1を参照しつつ説明する。なお、図1は、本実施の形態のDC−DCコンバータの等価回路の一例を示す模式図である。また、本実施の形態のDC−DCコンバータは、所定の第1電圧値の直流電圧をこの第1電圧値よりも低い第2電圧値の直流電圧に降圧変換する同期整流型のDC−DCコンバータ、いわゆるバックコンバータとして具体化されている。
【0018】
図1に示すように、DC−DCコンバータ1は、基本的に、所定の第1電圧値V1の直流電圧を生成する直流電源Vdd、スイッチングを行うゲートドライバ回路10、第1直列回路20、第2直列回路40及び第2電圧値V2の直流電圧を出力する出力端子50等々を備えている。ここで、第1直列回路20は、スイッチング用のパワーMOSFET(パワー素子)20a及び同期整流用の同期整流部30を有しており、第2直列回路40は、出力平滑用コイル40a及び出力平滑用コンデンサ40bを有している。
【0019】
詳しくは、ゲートドライバ回路10は、図示しない論理回路によって構成され、直流電源Vdd及びグランドGNDにそれぞれ電気的に接続されている。ゲートドライバ回路10は、当該ゲートドライバ回路10が駆動するための電源の供給を上記直流電源Vddから受けている。また、ゲートドライバ回路10は、例えばLDMOS(Laterally Diffused MOS)からなるパワーMOSFET20a(本実施の形態ではPチャンネル型)のゲートG、及び、同じくLDMOSからなるMOSトランジスタ20bのゲートGにそれぞれ電気的に接続されており、これらパワーMOSFET20a及びMOSトランジスタ20bのオンオフのスイッチングを行う。なお、ゲートドライバ回路10によるスイッチングについては後述する。
【0020】
第1直列回路20は、スイッチング用のパワーMOSFET20a及び同期整流部30(正確にはMOSトランジスタ20b)が上記直流電源Vddに順次直列接続されることで、これらパワーMOSFET20a及びMOSトランジスタ20bが直流電源Vddの高電位側及び低電位側にそれぞれ配置されている。なお、上記同期整流部30は、MOSトランジスタ20bとダイオード30aとの並列回路にて構成されている。MOSトランジスタ20bは、そのドレインDが上記パワーMOSFET20aのドレインDと電気的に接続されており、そのソースSがグランドGNDに電気的に接続されている。また、ダイオード30aは、いわゆるフリーホイールダイオードとして機能するダイオードであり、その一端はパワーMOSFET20aのドレインDに電気的に接続されており、その他端はグランドGNDに電気的に接続されている。
【0021】
第2直列回路40は、出力平滑用コイル40a及び出力平滑用コンデンサ40bが、パワーMOSFET20aとMOSトランジスタ20bとの接続部に順次直列に接続されている。そして、第2直列回路40は、図1に示されるように、ダイオード30aと並列に接続されている。
【0022】
なお、図1中に実線で示すインダクタンスL1、及び、破線で示すインダクタンスL2〜L7は、当該DC−DCコンバータ1に寄生する寄生インダクタンスをそれぞれ示している。すなわち、直流電源Vddとゲートドライバ回路10との間には寄生インダクタンスL1が存在し、直流電源VddとパワーMOSFET20aとの間には寄生インダクタンスL2が存在する。また、パワーMOSFET20aとMOSトランジスタ20bとの間には、寄生インダクタンスL3が存在し、これらパワーMOSFET20aとMOSトランジスタ20bとの間には、寄生インダクタンスL4が存在する。そして、平滑用コンデンサ40bとグランドGNDとの間には寄生インダクタンスL5が存在する。さらに、ゲートドライバ回路10とグランドGNDとの間には、寄生インダクタンスL6が存在し、MOSトランジスタ20bとグランドGNDとの間には、寄生インダクタンスL7が存在する。こうした寄生インダクタンスL1〜L7についても後述する。
【0023】
以上のようにして構成されたDC−DCコンバータ1が直流電源Vddの第1電圧値V1を該第1電圧値V1よりも低い第2電圧値V2に降圧変換するに際しては、まず、高電位側のパワーMOSFET20aをゲートドライバ回路10を通じてオンとする。パワーMOSFET20aがオンとされると、該パワーMOSFET20aのゲートG直下にチャネルが形成され、電流Ionは「直流電源Vdd→寄生インダクタンスL1→(寄生インダクタンスL2)→パワーMOSFET20a→(寄生インダクタンスL3)→(寄生インダクタンスL4)→出力平滑用コイル40a」といった電流経路をたどって流れる。そして、出力平滑用コイル40aに磁界エネルギーが蓄えられ、出力平滑用コイル40aと出力平滑用コンデンサ40bとの接続部における電圧値、すなわち、出力端子50における出力電圧値Voutは、出力平滑用コイル40aの両端にかかる電圧値分だけ第1電圧値V1よりも低い電圧値となる。ちなみに、このとき、低電位側のMOSトランジスタ20bはオンとされないため、このMOSトランジスタ20bには電流は流れない。
【0024】
次に、こうした状態において、高電位側のパワーMOSFET20aをゲートドライバ回路10を通じてオフとする。パワーMOSFET20aがオフとされると、該パワーMOSFET20aのゲートG直下にはチャネルが形成されなくなるため、直流電源Vddからの電流の供給が途絶えるとともに、「・・・→ダイオード30a→出力平滑用コイル40a→出力平滑用コンデンサ40b→(寄生インダクタL5)→ダイオード30a→・・・」といった閉回路が構成されることになる。
【0025】
そして、出力平滑用コイル40aは、蓄えられた磁界エネルギーを電気エネルギーとして放電することで、パワーMOSFET20aがオンされていた時と同様の電流Ionを上記閉回路に流そうとする。したがって、出力端子50における出力電圧値Voutは、上記電圧値が維持される。そして、直流電源Vddにて生成される直流電圧の第1電圧値V1は、ゲートドライバ回路10を通じたパワーMOSFET20aのオンオフ割合(デューティ比)、換言すれば、出力平滑用コイル40aに蓄える磁界エネルギーに応じて定まる第2電圧値V2に変換されるようになる。ちなみに、ゲートドライバ回路10は、高電位側のパワーMOSFET20aをオフとすると、低電位側のMOSトランジスタ20bは直ちにオンされるのではなく、MOSトランジスタ20bのゲート直下にチャネルが形成されるまでにある程度の時間が必要であるため、上記閉回路に電流が流れるものの、MOSトランジスタ20bのゲート直下にチャネルが形成されると、該MOSトランジスタ20bのオン抵抗の方がダイオード30aよりも小さいため、「・・・→MOSトランジスタ20b→(寄生インダクタンスL4)→出力平滑用コイル40a→出力平滑用コンデンサ40b→(寄生インダクタL5)→MOSトランジスタ20b→・・・」といった閉回路が構成され、電流Ioffが流れることになる。
【0026】
こうして直流電源Vddにて生成される上記第1電圧値V1は、ゲートドライバ回路10を通じたパワーMOSFET20a及びMOSトランジスタ20bのスイッチングを通じたオンオフ割合(デューティ比)、換言すれば、出力平滑用のコイルに蓄える磁界エネルギーに応じて定まる第2電圧値V2に降圧変換されることになる。なお、こうしたスイッチング操作については公知であるため、ここでのこれ以上の説明を割愛する。
【0027】
ところで、課題の欄にも記載したように、こうした構成要素(ゲートドライバ回路10、パワーMOSFET20a、MOSトランジスタ20b、ダイオード30a、出力平滑用コイル40a及び出力平滑用コンデンサ40b)を複数のベアチップにおのおの形成するとともに、これら複数のベアチップを1つのパッケージ内に封入し、ボンディングワイヤにてこれら複数のベアチップ間の電気的な接続を行う、いわゆるMCM構造を採用したとしても、これら構成要素間を電気的に接続するボンディングワイヤに含まれる寄生インダクタンスL1〜L7は依然として大きい。そのため、DC−DCコンバータ内に含まれる寄生インダクタンスの低減、ひいては、スイッチング損失の低減を図るには限界があり、依然として改善の余地が残されている。
【0028】
そこで、本実施の形態では、図1に破線にて示すように、ゲートドライバ回路10、パワーMOSFET20a、MOSトランジスタ20b、ダイオード30a、出力平滑用コイル40a及び出力平滑用コンデンサ40bを、例えば単結晶シリコンSiからなる同一の半導体チップ60内に近接配置するとともに、この半導体チップ60に形成された配線層を通じてこれら構成要素を電気的に接続することとした。
【0029】
これら構成要素が近接配置されることから、構成要素間を電気的に接続する配線層の長さはより短縮されるようになる。したがって、パワーMOSFET20aとMOSトランジスタ20bとの間の寄生インダクタンスL3、パワーMOSFET20aとダイオード30aとの間の寄生インダクタンスL4、及び、平滑用コンデンサ40bとグランドGNDとの寄生インダクタンスL5をそれぞれ低減することができるようになる。また、同一の半導体チップ60内に近接配置されるわけではないものの、直流電源VddとパワーMOSFET20aとを電気的に接続する電流経路を短縮することはできるため、直流電源VddとパワーMOSFET20aとの間の寄生インダクタンスL2を低減することができるようにもなる。
【0030】
ちなみに、寄生インダクタンスL2はゲートドライバ回路10によるパワーMOSFET20aのスイッチング損失に大きく影響を与えることが発明者らによって確認されている。すなわち、既述したように、本実施の形態のDC−DCコンバータ1では、パワーMOSFET20aとしてPチャネル型のLDMOSを採用しており、図1に示したように、ゲートドライバ回路10及びパワーMOSFET20aは、共通の直流電源Vddに電気的に接続されている。通常、パワーMOSFET20aは、そのソースSとゲートGとの間の電位差に基づいてスイッチングが行われるため、ゲートドライバ回路10とパワーMOSFET20aのソースSとの間に存在する寄生インダクタンスL2が大きいと、ゲートドライバ回路10によるパワーMOSFET20aのスイッチング損失が大きくなってしまう。
【0031】
そうしたパワーMOSFET20aのスイッチング損失の寄生インダクタンスL2への依存性について、図2及び図3を参照しつつさらに説明する。なお、図2は、パワーMOSFET20aのスイッチング損失の寄生インダクタンスL2への依存性を解析するための回路の一例を示した図である。図3は、こうした解析用回路を用いたシミュレーションを通じて取得された、寄生インダクタンスとスイッチング損失との関係を示した図である。
【0032】
図2に示されるように、解析用回路101では、ハイサイドのPチャンネル型のパワーMOSFET20a(図1参照)に相当するパワーMOSFETとして、ローサイドのnチャンネル型のLDMOS120bが採用されている。これに伴い、先の図1に示した寄生インダクタンスL2は解析用回路101を構成するインダクタンスLsに相当し、ドライバ回路10及びパワーMOSFET20aのソースSが共通の直流電源Vddに電気的に接続されていること(図1参照)は、ドライバ回路及びLDMOS120bのソースが共通のグランドに接続されていることに相当する。なお、解析用回路101では、寄生インダクタンスL2の大きさがスイッチング損失に与える影響を解析するための回路であるため、寄生インダクタンスL3に相当するインダクタンスLdの大きさを「23nH」に固定し、インダクタンスLsの大きさを変化させるシミュレーションを実行している。
【0033】
こうした解析用回路101を用いたシミュレーション結果を図3に示す。この図3においては、LDMOS120bのゲートGのシート抵抗値が例えば「25[Ω/□]」である場合(従来技術に相当)のデータを「△」にて示し、LDMOS120bのゲートGのシート抵抗値が例えば「1[Ω/□]」である場合(本実施の形態に相当)のデータを「○」にて示している。なお、LDMOS120bのゲートGのシート抵抗を「1[Ω/□]」に低下することのできる理由については後述する。
【0034】
図3に示されるように、LDMOS120bのゲートの抵抗値が例えば「25[Ω/□]」であり、且つ、ドライバ回路及びLDMOS120bのソースが共通のグランドGNDに電気的に接続されない(シグナルグランド及びパワーグランドが共通ではない)場合においては、インダクタンスLsの大きさが「1→10→30→50→100[nH]」のように順次大きくなると、LDMOS120bのスイッチング損失もこれに伴って「77.9→87.1→191→161→248[nJ/pulse]」と概ね順次大きくなっている。
【0035】
同様に、LDMOS120bのゲートGの抵抗値が例えば「1[Ω/□]」であり、且つ、シグナルグランド及びパワーグランドを共通にする場合においては、インダクタンスLsの大きさが「1→10→30→50→100[nH]」のように順次大きくなると、LDMOS120bのスイッチング損失もこれに伴って「40.6→67.3→88.8→122→226[nJ/pulse]」のように順次大きくなる。
【0036】
このように、インダクタンスLsが大きいほど、あるいは、LDMOS120bのゲートの抵抗値が大きいほど、LDMOS120bのスイッチング損失が大きくなるため、インダクタンスLsの大きさを小さくする、あるいは、LDMOS120bのゲートの抵抗値を小さくすることで、LDMOS120bのスイッチング損失を小さくすることができることがわかる。そして実際には、従来技術では、インダクタンスLsの大きさがおよそ「10nH〜100nH」となるところ、本実施の形態では、インダクタンスLsの大きさはおよそ「数nH」となり、極めて低減されるようになる。
【0037】
また、本実施の形態のDC−DCコンバータ1では、パワーMOSFET20aのゲートGをシリサイドにて形成することとした。これにより、シリサイドを用いない場合(従来技術に相当)においてはゲートGのシート抵抗値がおよそ「25Ω/□」であるところ、シリサイドにて形成されたゲートGのシート抵抗値はおよそ「1Ω/□」となり、ゲートGのシート抵抗値を低減することができるようになる。これにより、上記ゲートドライバ回路10を通じて高い周波数でスイッチングする際のスイッチング損失を、「87.1[nJ/pulse]」から「40.6[nJ/pulse]」へ、およそ「54%」低減することができるようになる。
【0038】
このように、上記DC−DCコンバータ1によれば、当該DC−DCコンバータ1に含まれる寄生インダクタンスL1〜L7並びにパワーMOSトランジスタ20aのゲートGのシート抵抗を低減することができるようになり、ひいては、スイッチング損失の低減を図ることができるようになる。
【0039】
(第2の実施の形態)
次に、本発明に係るDC−DCコンバータの第2の実施の形態について、図4を参照しつつ説明する。なお、この図4において、先の図1に示した要素と同一の要素にはそれぞれ同一の符号を付して示しており、それら各要素についての重複する説明を割愛する。
【0040】
本実施の形態のDC−DCコンバータも、先の図1に示した第1の実施の形態に準じた構成となっている。ただし、本実施の形態では、第1の実施の形態とは異なり、ゲートドライバ回路10、パワーMOSFET20a、MOSトランジスタ20b、ダイオード30a、出力平滑用コイル40a及び出力平滑用コンデンサ40bを、例えばSOI構造を有する同一のSOIチップ60a内に近接配置するとともに、このSOIチップ60aに形成された配線層を通じて上記構成要素を電気的に接続するようにしている。さらに、SOIチップ60aのゲートドライバ回路10が形成される部分とSOIチップ60aのパワーMOSFET20aが形成される部分との間にトレンチを形成し、電気的に分離するようにしている。
【0041】
詳しくは、そうしたSOIチップ60aのうちのゲートドライバ回路10及びパワーMOSFET20aが形成された部分の側面断面構造を図4に模式的に示す。この図4に示されるように、SOIチップ60aは、例えば単結晶シリコンSi等からなる半導体層61、例えば酸化シリコンSiO2からなる埋め込み絶縁膜62及び例えば単結晶シリコンSi等からなる半導体基板(図示略)が積層されたSOI基板の半導体層に、上記DC−DCコンバータ2の各構成要素が作り込まれ、各小片にダイシングされて作製されている。
【0042】
DC−DCコンバータ2を構成するゲートドライバ回路10及びパワーMOSFET20aは、埋め込み絶縁膜62上の半導体層61に形成されている。また、ゲートドライバ回路10とパワーMOSFET20aとの間には、半導体層61上表面から埋め込み絶縁膜62に至るトレンチTが所定の幅Wにて形成されており、このトレンチTには、例えば酸化シリコンSiO2等が埋め込まれている。なお、こうしたSOI構造及びトレンチ分離については公知であるので、ここでのこれ以上の説明を割愛する。
【0043】
DC−DCコンバータ2としてのこのような構造によれば、特にゲートドライバ回路10とパワーMOSFET20aとの間に発生することの多い電位干渉を抑制することができるようになる。そのため、上記トレンチ分離を採用しない場合にあっては上記所定の幅wを「数10μm」程度としなければ上記電位干渉を抑制することができず影響を受けてしまうところ、上記所定の幅wを「数μm」程度とすることでも十分に上記電位干渉を抑制することができるようになる。すなわち、ゲートドライバ回路10及びパワーMOSFET20aを、SOIチップ60a内にてより近接した位置に配置することができるようになるため、配線による寄生インダクタンスをさらに低減することができるようになる。
【0044】
(第3の実施の形態)
次に、本発明に係るDC−DCコンバータの第3の実施の形態について、図5を参照しつつ説明する。なお、この図5において、先の図1及び図4に示した要素と同一の要素にはそれぞれ同一の符号を付して示しており、それら各要素についての重複する説明を割愛する。
【0045】
本実施の形態のDC−DCコンバータも、先の図4に示した第2の実施の形態に準じた構成となっている。ただし、本実施の形態では、同期整流用のMOSトランジスタは、SOIチップの表面側から裏面側に向けて形成されたトレンチの内部に金属が埋め込まれて構成されるショットキーダイオードを内蔵するようにしている。
【0046】
詳しくは、そうした同期整流用のMOSトランジスタの側面断面構造を図5に示す。この図5に示されるように、SOIチップ60aは、例えば単結晶シリコンSi等からなる基本的に低濃度N導電型の半導体層61、例えば酸化シリコンSiO2からなる埋め込み絶縁膜62及び例えば単結晶シリコンSi等からなる半導体基板(図示略)が積層されたSOI基板の半導体層61に、上記DC−DCコンバータ3を構成するMOSトランジスタ21が作りこまれている。
【0047】
図5に示すように、例えばアルミニウム(Al)等の金属にてドレイン配線及びソース配線が半導体層61の上表面の所定の位置に形成され、そうしたドレイン配線とソース配線との間に、例えば多結晶シリコン(Poly−Si)にてゲートが形成されている。なお、このゲートは、LOCOS酸化膜にてドレイン配線と絶縁分離されている。
【0048】
また、図5に示されるように、半導体層61のソース配線及びゲート直下の部分には、ゲートに電圧が印加されることでチャネルとなる、低濃度P導電型領域(ボディ領域)が形成されているとともに、半導体層61のドレイン配線直下の部分には、該ドレイン配線とコンタクトを取るための高濃度N導電型領域が形成されている。また、図5に示されるように、上記ボディ領域内には、ソース配線とコンタクトを取るため及びボディ領域の電位を固定するための高濃度P導電型領域と、このボディ領域にチャネルが形成されたときに電流を流すための高濃度N導電型領域とが形成されている。なお、こうしたいわゆるLDMOS構造については公知であるため、ここでのこれ以上の説明を割愛する。
【0049】
ところで、先の図1に示されるように、直流電源Vddにて生成される第1電圧値V1の電圧を第2電圧値V2の電圧に降圧変換するに際し、ゲートドライバ回路10によってMOSトランジスタ20bがオフからオンにされたとき、MOSトランジスタ20b内部のチャネルが形成されるまでにある程度の時間が必要となり、そうしたチャネルが形成されるまでの間、MOSトランジスタ20bが構造的に内蔵するボディダイオードを介して電流が流れることになる。ただし、そうしたボディダイオードは、少数キャリアで動作するPN接合ダイオードであるため、逆回復時間が比較的長い。そのため、そうした逆回復時間の間、想定されただけの電流が出力平滑用コイル40aに流れないことが生じるおそれがある。
【0050】
そこで、本実施の形態では、図5に示されるように、上記ボディ領域に形成された高濃度P導電型領域に隣接した位置であり、且つ、上記半導体層61の上記ソース配線直下の部分に、半導体層61の上表面から裏面側に向けてトレンチT1を所定の幅及び深さにて形成している。ちなみに、ボディ領域は、通常、半導体層61の深層に至るほどその濃度が低くなるため、トレンチT1を形成する深さは、そうした濃度が所定の濃度を下回る深さに到達するような深さに設定されている。そして、図5に示されるように、例えばアルミニウム(Al)等の金属をトレンチT1の内部に埋め込むとともに、この埋め込まれた金属を上記ソース配線と一体にする。このようにして、トレンチ型のショットキーダイオード70を形成する。
【0051】
ショットキーダイオード70は、ボディダイオードとは異なり、多数キャリアにて動作する。そのため、DC−DCコンバータ3としての上記構造によれば、ボディダイオードよりも逆回復時間が短くなり、想定された量の電流が出力平滑用コイル40aに流れない時間をより短縮することができるようになり、しかも、このショットキーダイオード70は、MOSトランジスタ21に内蔵されているため、ショットキーダイオード70を独立して新たに備える必要がなくなる。
【0052】
また、直流電源Vddにて生成される第1電圧値V1の電圧を第2電圧値V2の電圧に降圧変換するに際し、ゲートドライバ回路10によってMOSトランジスタ21がオンからオフにされると(MOSトランジスタ21のターンオフ時)、MOSトランジスタ21のドレイン−ソース間にサージ電圧が生じる。そして、寄生インダクタンスL3の大きさは、こうしたサージ電圧の大きさに大きく影響することが発明者らによって確認されている。
【0053】
以下、図6〜図8を参照しつつ、サージ電圧の寄生インダクタンスL3への依存性についてさらに説明する。なお、図6は、サージ電圧の寄生インダクタンスL3への依存性を解析するための解析用回路の一例を示した図である。
【0054】
図6に示されるように、解析用回路102は、先の図2に示した解析用回路101に準じた構成となっている。すなわち、解析用回路102でも、ハイサイドのPチャンネル型のMOSトランジスタ21(図4参照)に相当するパワーMOSFETとして、ローサイドのnチャンネル型のLDMOS120aが採用されている。そして、これに伴い、先の図1に示した寄生インダクタンスL3は解析用回路102を構成するインダクタンスLdに相当し、同じく図1に示した寄生インダクタンスL2は解析用回路102を構成するインダクタンスLsに相当し、ドライバ回路10及びMOSトランジスタ21のソースSが共通の直流電源Vddに電気的に接続されていること(図1参照)はドライバ回路及びLDMOS120aのソースが共通のグランドに接続されていることに相当する。ただし、解析用回路102では、インダクタンスLdの大きさがサージ電圧の大きさに与える影響を解析するための回路であるため、寄生インダクタンスL2に相当するインダクタンスLsの大きさを「1nH」に固定し、インダクタンスLdの大きさを変化させるシミュレーションを実行している。
【0055】
図7は、そうしたサージ電圧が発生したときの、トランジスタのドレイン−ソース間における電圧値の推移及びドレイン電流値の推移を併せて示した図である。なお、この図7は、サージ電圧の定義を明らかにするための図であり、インダクタンスLdの大きさが「23[nH]」であるとき(従来技術に相当)の、トランジスタに印加される電圧値及びトランジスタに流れる電流値の推移を示している。図7に実線にて示すように、例えば「2.37[μ秒]」において、トランジスタのゲート−ドレイン間に所定電圧が印加されてトランジスタがオフとなると、例えば「2.38[μ秒]」において、トランジスタのドレイン−ソース間の電圧が急峻に立ち上がり、およそ「25[V]」程度に上昇し、その後、即座に、およそ「12[V]」程度に立ち下がる。そして、およそ「15[V]」程度に再び上昇し、例えば「2.40[μ秒]」以降、安定して推移するようになる。このようなサージ電圧が発生するに伴って、図7に破線にて示すように、トランジスタに流れるドレイン電流は推移する。すなわち、ドレイン−ソース間の電圧が急峻に立ち上がるおよそ「2.38[μ秒]」までは、およそ「0.7[A]」のドレイン電流が安定して流れるものの、ドレイン−ソース間の電圧の急峻な立ち上がり及びその後の立ち下がりに伴い、ドレイン電流も一旦逆流しその後流れなくなる。そして、「2.40[μ秒]」以降、ドレイン電流はほぼ「0[A]」に安定する(完全に流れなくなる)。ここで、図7に矢指するように、ドレイン−ソース間電圧のピークであるおよそ「25[V]」から、安定して推移するときのドレイン−ソース間電圧であるおよそ「15[V]」を差し引いた、およそ「10[V]」が、インダクタンスLdが「23[nH]」に対するサージ電圧となる。
【0056】
図8に、インダクタンスLdとそうしたサージ電圧との関係を示す。この図8に示すように、インダクタンスLdが「1→10→23→50[nH]」のように順次大きくなると、サージ電圧が「1.74→6.06→9.83→15.4[V]」のように順次大きくなる。このように、インダクタンスLdが大きいほど、LDMOS120aに印加するサージ電圧が大きくなるため、インダクタンスLdの大きさを小さくすることで、LDMOS120aのサージ電圧を小さくすることができることがわかる。
【0057】
そして実際には、従来技術では、インダクタンスLdの大きさがおよそ「9.83[V]」となるところ、本実施の形態では、そうしたインダクタンスLdの大きさはおよそ「1.74[V]」となり、大きく低減されるようになる。なお、インダクタンスLdの大きさが大きくなるとLDMOS120aに印加されるサージ電圧が大きくなることは既述した通りであるが、さらに、サージ電圧が大きくなることに起因して、LDMOS120aがブレークダウンしてしまうことが懸念される。そうした大きなサージ電圧が印加してもLDMOS120aにブレークダウンが生じないようにするにはLDMOS120aの耐圧を大きくする必要があり、耐圧を大きくするためにはLDMOS120aの体格を大きくせざるを得ない。しかしながら、本実施の形態では、インダクタンスLdの大きさが非常に小さくなるため、LDMOS120aの耐圧をそれほど大きくする必要がなくなり、ひいては、LDMOS120aの体格の小型化を図ることができるようになる。
【0058】
(第4の実施の形態)
次に、本発明に係るDC−DCコンバータの第4の実施の形態について、図9を参照しつつ説明する。なお、この図9において、先の図1〜図8に示した要素と同一の要素にはそれぞれ同一の符号を付して示しており、それら各要素についての重複する説明を割愛する。
【0059】
本実施の形態のDC−DCコンバータも、先の図1に示した第1の実施の形態に準じた構成となっている。ただし、本実施の形態では、出力平滑用のコンデンサ40bは、半導体チップ60の表面側から裏面側に向けて形成された複数のトレンチT2の内部に容量絶縁膜が埋め込まれて構成されるようにしている。
【0060】
詳しくは、図9に示されるように、例えば低濃度N導電型の半導体チップ60の上表面から裏面側に向けて複数のトレンチT2が所定の幅及び深さ並びに間隔にて形成されている。こうして形成された複数のトレンチT2の内部に、容量絶縁膜が埋め込まれ、トレンチキャパシタが形成される。これにより、平滑用コンデンサ40bが半導体チップ60上に占める面積を縮小することができるようになるため、チップ面積を小さくすることができるようになる。
【0061】
(他の実施の形態)
なお、本発明に係るDC−DCコンバータは、上記第1〜第4の実施の形態にて例示した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、種々に変形して実施することが可能である。すなわち、上記実施の形態を適宜変更した例えば次の形態として実施することもできる。
【0062】
上記第1の実施の形態では、パワーMOSFET20aのゲートGをシリサイドにて形成することとしたがこれに限らない。他に例えば、配線で使用する金属(例えばアルミニウム(Al)など)をいわゆる裏打ちをすることで、パワーMOSFET20aのゲートGに転用しこれを形成してもよい。これにより、パワーMOSFET20aのゲートGのシート抵抗値の低減をさらに図ることができるようになる。
【0063】
上記第3の実施の形態では、先の図5に示したように、DC−DCコンバータ3は、同期整流用のMOSトランジスタ21を、SOIチップ60aの表面側から裏面側に向けて形成されたトレンチT1の内部に金属が埋め込まれて構成されるショットキーダイオード70を内蔵するようにしていたが、これに限らない。先の図5に対応する図として図10に示すように、DC−DCコンバータ3aを構成する同期整流用のMOSトランジスタ21を、通常の半導体チップ60の表面側から裏面側に向けて形成されたトレンチT1の内部に金属が埋め込まれて構成されるショットキーダイオード70を内蔵するようにしてもよい。要は、DC−DCコンバータはSOI構造を有するSOIチップに作りこまなくとも、バルク半導体チップに作りこむこととしてもよい。
【0064】
上記第3の実施の形態(変形例を含む)では、先の図5に示したように、DC−DCコンバータ3は、MOSトランジスタ21が内蔵するトレンチ型のショットキーダイオード70として、半導体層61のソース配線直下の部分にトレンチT1を形成し、その内部に金属を埋め込むとともに、この埋め込まれた金属をソース配線と一体に形成していたが、この構造に限らない。他に例えば、図11(a)及び(b)に示す構造を有する、PN接合ダイオードと組み合わされたショットキーダイオード70a及び70bを内蔵することとしてもよい。
【0065】
詳しくは、図11(a)に示す構造を有するショットキーダイオード70aを作製するにあたって、まず、例えば低濃度N導電型を有する半導体層61のソース配線(図示略)直下の部分に、所定の幅及び所定の深さにてトレンチT1を形成し、このトレンチT1先端部近傍に高濃度P導電型領域を形成する。この高濃度P導電型領域が形成された後に、トレンチT1内部に例えばアルミニウム(Al)などの金属を埋め込み、図示しないソース配線と一体に形成する。これにより、トレンチT1先端部近傍の高濃度P型導電体領域及び低濃度N型半導体層61によりPN接合ダイオードが構成され、トレンチT1内部に埋め込まれた金属及び低濃度N導電型半導体層61によりショットキーダイオードが構成されるようになる。このように、MOSトランジスタ21が内蔵するトレンチ型のショットキーダイオードとして、PN接合ダイオードと並列に組み合わされたショットキーダイオード70aを採用することとしてもよい。これによっても、上記第3の実施の形態に準じた効果を得ることができるようになる。
【0066】
一方、図11(b)に示す構造を有するショットキーダイオード70bを作製するにあたって、まず、例えば低濃度N導電型を有する半導体層61のソース配線(図示略)直下の部分に、高濃度P導電型領域を形成する。この高濃度P導電型領域を形成のち、高濃度P導電型領域を貫通する所定の幅及び所定の深さにてトレンチT1を形成する。そして、例えばアルミニウム(Al)などの金属をトレンチT1に埋め込み、図示しないソース配線と一体に形成する。これにより、トレンチT1基端部近傍の高濃度P導電型領域及び低濃度N型半導体層61によりPN接合ダイオードが構成され、トレンチT1内部に埋め込まれた金属及び低濃度N導電型半導体層61によりショットキーダイオードが構成されるようになる。このように、MOSトランジスタ21が内蔵するトレンチ型のショットキーダイオードとして、PN接合ダイオードと並列に組み合わされたショットキーダイオード70bを採用することとしてもよい。これによっても、上記第3の実施の形態に準じた効果を得ることができるようになる。
【0067】
なお、ショットキーダイオード70、70a、70bについては、MOSトランジスタ20bに内蔵する構造としなくともよい。すなわち、ショットキーダイオードをMOSトランジスタ20bとは独立して設けることとしても、所期の目的を達成することはできる。
【0068】
上記各実施の形態(変形例を含む)では、先の図1に示したように、MOSトランジスタ20b及びダイオード30aの並列回路にて同期整流部30を構成していたが、こうした構成に限らない。他に例えば、MOSトランジスタ20bを割愛しダイオード30aのみで同期整流部を構成することとしてもよく、あるいは、MOSトランジスタ20bのみで同期整流部を構成することとしてもよい。これによっても、所期の目的を達成することはできる。
【0069】
上記各実施の形態(変形例を含む)では、先の図1に破線にて示したように、ゲートドライバ回路10、パワーMOSFET20a、MOSトランジスタ20b、ダイオード30a、出力平滑用コイル40a及び出力平滑用コンデンサ40bを、同一の半導体チップ60内に近接配置するとともに、この半導体チップ60に形成された配線層を通じてこれら構成要素を電気的に接続することとしたが、これに限らない。平滑用コンデンサ40bあるいは出力平滑用コイル40aについては、半導体チップ60内に近接配置し、配線層を通じてこれらを電気的に接続しなくてもよい。すなわち、平滑用コンデンサ40bを除き、ゲートドライバ回路10、パワーMOSFET20a、MOSトランジスタ20b、ダイオード30a及び出力平滑用コイル40aを、同一の半導体チップ60内に近接配置する、あるいは、出力平滑用コイル40a及び平滑用コンデンサ40b(第2直列回路40)を除き、ゲートドライバ回路10、パワーMOSFET20a、MOSトランジスタ20b及びダイオード30aを、同一の半導体チップ60内に近接配置することとしてもよい。これによっても、寄生インダクタンスL2〜L4、L6及びL7の大きさを低減することができ、ひいては、スイッチング損失の低減を図ることはできる。
【0070】
上記各実施の形態(変形例を含む)では、同期整流型のDC−DCコンバータを、所定の第1電圧値V1の直流電圧をこの第1電圧値V1よりも低い第2電圧値V2の直流電圧に降圧変換する、いわゆるバックコンバータとして具体化していたが、これに限らない。他に例えば、所定の第1電圧値V1の直流電圧をこの第1電圧値V1よりも高い第3電圧値V3の直流電圧値に昇圧変換する、いわゆるブーストコンバータとして具体化しても、同様に有効である。
【図面の簡単な説明】
【0071】
【図1】本発明に係るDC−DCコンバータの第1の実施の形態について、その等価回路の一例を示す模式図。
【図2】パワーMOSFET20aのスイッチング損失の、寄生インダクタンスL2への依存性を解析するための回路である解析用回路の一例を示した図。
【図3】寄生インダクタンスL2に相当するインダクタンスLsと、パワーMOSFET20aに相当するLDMOS120bのスイッチング損失との関係を示す図。
【図4】本発明に係るDC−DCコンバータの第2の実施の形態について、SOIチップのうちのゲートドライバ回路及びパワーMOSFETが形成された部分を模式的に示す側面断面図。
【図5】本発明に係るDC−DCコンバータの第3の実施の形態について、ショットキーダイオードを内蔵する、同期整流用のMOSトランジスタの側面断面図。
【図6】サージ電圧の、寄生インダクタンスL3への依存性を解析するための解析用回路の一例を示した図である。
【図7】サージ電圧が発生したときの、トランジスタのドレイン−ソース間における電圧値及び電流値の推移を併せて示す図。
【図8】寄生インダクタンスL3に相当するインダクタンスLdと、パワーMOSFET20aに相当するLDMOS120aのドレイン−ソース間に発生するサージ電圧との関係を示す図。
【図9】本発明に係るDC−DCコンバータの第4の実施の形態について、平滑用コンデンサの側面断面図。
【図10】第3の実施の形態の変形例について、ショットキーダイオードを内蔵する、同期整流用のMOSトランジスタの側面断面図。
【図11】(a)及び(b)は、第3の実施の形態の他の変形例を示す側面断面図。
【符号の説明】
【0072】
1、2、3、3a…、DC−DCコンバータ、10…ゲートドライバ回路、20…第1直列回路、20a…パワーMOSFET、20b…MOSトランジスタ、30…同期整流部、30a…ダイオード、40…第2直列回路、40a…平滑用コイル、40b…平滑用コンデンサ、50…出力端子、60…半導体チップ、60a…SOIチップ、61…半導体層、62…埋め込み絶縁膜、70、70a、70b…ショットキーダイオード、T、T1、T2…トレンチ、L1〜L7…寄生インダクタンス、Vdd…直流電源、GND…グランド。
【特許請求の範囲】
【請求項1】
所定の第1電圧値の直流電圧を生成する直流電源と、
スイッチング用のパワー素子及び整流用の整流部が前記直流電源に順次直列接続されることで、これらパワー素子及び整流部が前記直流電源の高電位側及び低電位側にそれぞれ配置される第1直列回路と、
前記パワー素子に電気的に接続されて該パワー素子のスイッチングを行うゲートドライバ回路と、
出力平滑用のコイル及び出力平滑用のコンデンサが前記パワー素子と前記整流部との接続部に順次直列に接続される第2直列回路であって前記整流部に並列に接続される第2直列回路とを備え、
前記ゲートドライバ回路による前記パワー素子のスイッチングを通じて、前記直流電源が生成する前記第1電圧値の直流電圧を、該第1電圧値とは異なる第2電圧値の直流電圧に変換する同期整流型のDC−DCコンバータであって、
前記ゲートドライバ回路及び前記第1直列回路は、同一のチップ内に近接配置されているとともに、前記チップに形成された配線層によって電気的に接続されていることを特徴とするDC−DCコンバータ。
【請求項2】
前記ゲートドライバ回路及び前記第1直列回路に加え、前記第2直列回路を構成する前記出力平滑用のコイルも、同一チップ内で近接配置されているとともに、前記チップに形成された配線層によって電気的に接続されていることを特徴とする請求項1に記載のDC−DCコンバータ。
【請求項3】
前記ゲートドライバ回路及び前記第1直列回路に加え、前記第2直列回路を構成する前記出力平滑用のコンデンサも、同一チップ内で近接配置されているとともに、前記チップに形成された配線層によって電気的に接続されていることを特徴とする請求項2に記載のDC−DCコンバータ。
【請求項4】
前記整流部はダイオードにて構成されていることを特徴とする請求項1〜3のいずれか一項に記載のDC−DCコンバータ。
【請求項5】
前記整流部は、MOSトランジスタにて構成される同期整流部であり、
前記ゲートドライバ回路は、前記MOSトランジスタに電気的に接続されて、該MOSトランジスタのスイッチングを行うことを特徴とする請求項1〜3のいずれか一項に記載のDC−DCコンバータ。
【請求項6】
前記整流部は、MOSトランジスタ及びダイオードの並列回路にて構成される同期整流部であり、
前記ゲートドライバ回路は、前記MOSトランジスタに電気的に接続されて、該MOSトランジスタのスイッチングを行うことを特徴とする請求項1〜3のいずれか一項に記載のDC−DCコンバータ。
【請求項7】
前記同期整流部を構成するMOSトランジスタは、前記チップの表面側から裏面側に向けて形成されたトレンチの内部に金属が埋め込まれて構成されるショットキーダイオードを内蔵していることを特徴とする請求項5または6に記載のDC−DCコンバータ。
【請求項8】
前記出力平滑用のコンデンサは、前記チップの表面側から裏面側に向けて形成された複数のトレンチの内部に絶縁体が埋め込まれて構成されるコンデンサであることを特徴とする請求項1〜7のいずれか一項に記載のDC−DCコンバータ。
【請求項9】
前記チップは、埋め込み絶縁膜を内部に有するSOI構造のチップであり、
前記チップの前記ゲートドライバ回路が形成される部分と前記チップの前記パワー素子が形成される部分とは、トレンチが形成されることで電気的に分離されていることを特徴とする請求項1〜8のいずれか一項に記載のDC−DCコンバータ。
【請求項1】
所定の第1電圧値の直流電圧を生成する直流電源と、
スイッチング用のパワー素子及び整流用の整流部が前記直流電源に順次直列接続されることで、これらパワー素子及び整流部が前記直流電源の高電位側及び低電位側にそれぞれ配置される第1直列回路と、
前記パワー素子に電気的に接続されて該パワー素子のスイッチングを行うゲートドライバ回路と、
出力平滑用のコイル及び出力平滑用のコンデンサが前記パワー素子と前記整流部との接続部に順次直列に接続される第2直列回路であって前記整流部に並列に接続される第2直列回路とを備え、
前記ゲートドライバ回路による前記パワー素子のスイッチングを通じて、前記直流電源が生成する前記第1電圧値の直流電圧を、該第1電圧値とは異なる第2電圧値の直流電圧に変換する同期整流型のDC−DCコンバータであって、
前記ゲートドライバ回路及び前記第1直列回路は、同一のチップ内に近接配置されているとともに、前記チップに形成された配線層によって電気的に接続されていることを特徴とするDC−DCコンバータ。
【請求項2】
前記ゲートドライバ回路及び前記第1直列回路に加え、前記第2直列回路を構成する前記出力平滑用のコイルも、同一チップ内で近接配置されているとともに、前記チップに形成された配線層によって電気的に接続されていることを特徴とする請求項1に記載のDC−DCコンバータ。
【請求項3】
前記ゲートドライバ回路及び前記第1直列回路に加え、前記第2直列回路を構成する前記出力平滑用のコンデンサも、同一チップ内で近接配置されているとともに、前記チップに形成された配線層によって電気的に接続されていることを特徴とする請求項2に記載のDC−DCコンバータ。
【請求項4】
前記整流部はダイオードにて構成されていることを特徴とする請求項1〜3のいずれか一項に記載のDC−DCコンバータ。
【請求項5】
前記整流部は、MOSトランジスタにて構成される同期整流部であり、
前記ゲートドライバ回路は、前記MOSトランジスタに電気的に接続されて、該MOSトランジスタのスイッチングを行うことを特徴とする請求項1〜3のいずれか一項に記載のDC−DCコンバータ。
【請求項6】
前記整流部は、MOSトランジスタ及びダイオードの並列回路にて構成される同期整流部であり、
前記ゲートドライバ回路は、前記MOSトランジスタに電気的に接続されて、該MOSトランジスタのスイッチングを行うことを特徴とする請求項1〜3のいずれか一項に記載のDC−DCコンバータ。
【請求項7】
前記同期整流部を構成するMOSトランジスタは、前記チップの表面側から裏面側に向けて形成されたトレンチの内部に金属が埋め込まれて構成されるショットキーダイオードを内蔵していることを特徴とする請求項5または6に記載のDC−DCコンバータ。
【請求項8】
前記出力平滑用のコンデンサは、前記チップの表面側から裏面側に向けて形成された複数のトレンチの内部に絶縁体が埋め込まれて構成されるコンデンサであることを特徴とする請求項1〜7のいずれか一項に記載のDC−DCコンバータ。
【請求項9】
前記チップは、埋め込み絶縁膜を内部に有するSOI構造のチップであり、
前記チップの前記ゲートドライバ回路が形成される部分と前記チップの前記パワー素子が形成される部分とは、トレンチが形成されることで電気的に分離されていることを特徴とする請求項1〜8のいずれか一項に記載のDC−DCコンバータ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2009−124052(P2009−124052A)
【公開日】平成21年6月4日(2009.6.4)
【国際特許分類】
【出願番号】特願2007−298570(P2007−298570)
【出願日】平成19年11月16日(2007.11.16)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
【公開日】平成21年6月4日(2009.6.4)
【国際特許分類】
【出願日】平成19年11月16日(2007.11.16)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
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