【課題】リーク電流の少ない静電気保護素子を提供する。
【解決手段】半導体基板１００ｎと、半導体基板内に形成され、第１の導電型の不純物が拡散された第１のウェル１０１と、第１のウェル内に、第１のウェルの一部の領域を挟んで形成され、第２の導電型の不純物が拡散されたコレクタ領域１１０及びエミッタ領域１１２と、第１のウェル内に、前記エミッタ領域と分離する第１の分離領域１０２を挟んで形成され、第１のウェル内に拡散された不純物の濃度よりも高い濃度の、第１の導電型の不純物が拡散されたベース拡散領域１１４と、前記エミッタ領域下方から前記エミッタ領域と前記ベース拡散領域との間までの第１のウェル内の領域に形成され、第２の導電型の不純物が拡散された拡散領域１０３ａとを備えた静電気保護素子。 （もっと読む）

高電圧および高周波数動作を必要とするＲＦＩＣのための改良されたＥＳＤ保護回路が開示される。プリチャージ回路およびダイオードネットにコンバインされたカスコード接地ゲートＮＦＥＴ（ＧＧＮＦＥＴ）は低キャパシタンスおよび高ターンオン電圧の正のＥＳＤ保護クランプをもたらす。正のＥＳＤ保護クランプは正電圧のＥＳＤパルスの期間中にＩＣに保護を提供する。負のＥＳＤ保護クランプの例示的な実施形態が開示され、ここでは、負のＥＳＤ電圧パルスに対して保護を提供するための、ダイオードネットと一緒にバイアス回路またはチャージポンプとカスコード接地スナップバックゲートＮＦＥＴとの組合せを提供するように、プリチャージ回路の代わりにバイアス回路またはチャージポンプが使用される。正および負のＥＳＤ保護クランプの組合せは、正または負電圧のＥＳＤパルスの期間中にＩＣに保護を提供する。 （もっと読む）

過電圧クランプ構造および過電圧クランプ構造を形成する方法が提供される。いくつかの実施形態において、過電圧クランプ構造は、基板（７０８）と、基板の上に配置されるボンドパッド（７００）と、ボンドパッドの下の基板に形成されるプレーナー高電圧ＭＯＳデバイス（１００ｃ）とを含む。高電圧ＭＯＳデバイス（１００ｃ）は、基板に形成される井戸（１００、１１５）と、井戸に形成されるドープされた浅い領域（１３０、１３５、１４０、１４５）と、井戸の上に配置されるゲート（１６０）とを含み得る。いくつかの実施形態において、クランプ構造は、第１のスナップバック後にソフトな故障の漏れを示さず、デバイスエリアを有意に減少させながら、ＥＳＤロバストネスを大幅に延ばす。
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【課題】 製造コストを上昇させることなくＳＯＩ構造の高耐圧半導体集積回路装置に組み込むことができるとともに、チップ面積の増大を抑制できるＥＳＤ保護素子を提供する。
【解決手段】
ＥＳＤ保護素子は、埋め込み絶縁膜２上に形成され、素子分離領域１７で囲まれた第１導電型半導体層３、半導体層３に形成された第１導電型第１半導体領域８、第１導電型第１半導体領域８から離間して半導体層３に形成された第２導電型第１半導体領域１６、第２導電型第１半導体領域１６に形成され、それより高不純物濃度の第２導電型第２半導体領域１０、第２導電型第２半導体領域１０に形成された高不純物濃度の第１導電型第２半導体領域９からなる構造を有している。また、第１電極１２および第２電極１３は高耐圧半導体回路に電気的に接続され、第２導電型第１および第２半導体領域１６、１０は電気的にフローティング状態となっている。 （もっと読む）

【課題】 占有面積の増加もなく、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を得ることを目的とする。
【解決手段】 絶縁膜が埋め込まれたトレンチ素子分離領域と、凹部に周囲をゲート絶縁膜で覆われたゲート電極が埋め込まれたトレンチチャネル領域と、絶縁膜が埋め込まれた凹部の周囲を濃いＮ型の拡散層で覆ったトレンチドレイン領域とが形成されており、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域には、トレンチチャネル領域が形成され、なおかつＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域には、トレンチドレイン領域が形成されている。 （もっと読む）

【課題】 占有面積の増加を少なく、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を提供する。
【解決手段】 ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域は、トレンチ分離領域の側面および下面に設置されたドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレイン延設領域を介して、ドレイン領域と同一の導電型の不純物拡散領域によって形成されたドレインコンタクト領域と電気的に接続している半導体装置とした。 （もっと読む）

【課題】 外部から瞬間的なパルスが入力されてもレジスタ等を復旧することが可能な半
導体回路及び半導体回路装置を提供する。
【解決手段】 外部と入出力情報を受け渡す端子部２１ａと、前記端子部２１ａの入力電
圧と、第１の参照電圧とを比較し、前記端子部２１ａの入力電圧が前記第１の参照電圧よ
り高い場合に、第１の信号を送信する第１のＩ／Ｏディテクタ部２１ｂと、前記第１の信
号を受信した場合に、リセット信号を送信するリセット部２４と、Ｉ/Ｏディテクタ部２
１ｂからの信号をラッチするラッチ部を具備することを特徴とする半導体回路。 （もっと読む）

【課題】 占有面積の大きな増加なく、十分なＥＳＤ保護機能を持たせたシャロートレンチ分離構造を有するＥＳＤ保護素子を得ることを目的とする。
【解決手段】 素子分離にシャロートレンチ構造を有するＥＳＤ保護素子を有する半導体装置において、ＥＳＤ保護素子は、中央に外部接続端子からの信号を受けるＮ型の領域が配置され、外部接続端子からの信号を受けるＮ型の領域の側面ならびに底面を囲むようにＰ型の領域が配置され、Ｐ型の領域の側面および底面を囲むように埋め込みＮ型の領域が配置され、埋め込みＮ型の領域の周囲にＰ型の基板端子領域が配置され、Ｐ型の基板端子領域の周囲にトレンチ分離領域が配置された半導体装置とした。 （もっと読む）

【課題】 バンプパッドおよびプローブテスト用パッドを介して流入する静電気から保護され得る半導体装置を提供すること。
【解決手段】 チップオンチップ（Ｃｈｉｐ Ｏｎ Ｃｈｉｐ）構造を有する半導体集積装置において、データ入力のためのバンプパッドと、バンプパッドを介して外部から流入する静電気を放電させる第１静電気放電部と、バンプパッドより大きいサイズを有し、データ入力のためのプローブテスト用パッドと、プローブテスト用パッドを介して外部から流入する静電気を放電させる第２静電気放電部と、バンプパッドまたはプローブテスト用パッドから伝達されるデータをバッファリングする入力バッファ部とを備える。 （もっと読む）

【課題】ＳＯＩ基板のシリコン半導体層を薄膜化することによって横型の半導体装置の耐圧を高め、しかも大電流の通電時にシリコン半導体層が熱破壊されるまでの時間が短くなることを防止する。
【解決手段】ＩＧＢＴ１では、支持基板１１と埋め込み酸化シリコン層１２とシリコン半導体層１３と絶縁層２３とが順に形成されている。シリコン半導体層１３は、エミッタ電極２０に接しているエミッタ領域１４と、コレクタ電極２１に接しているコレクタ領域１５と、ボディ領域１７及びバッファ領域１９の一部とドリフト領域１６とからなる中央半導体領域とを備えている。絶縁層２３の一部は、酸化シリコンよりも熱伝導性が高い材料で形成されているとともにドリフト領域１６の真上に広がっている高熱伝導層２７である。 （もっと読む）

【課題】ラッチアップを利用したＥＳＤ保護のための半導体装置において、ラッチアップ発生電圧を任意の値に設定すること。
【解決手段】半導体装置３００は、Ｐ型基板３０１と、Ｐ型基板３０１の表面に形成されたＮ型ウェル領域３０２と、Ｎ型ウェル領域３０２の表面上のＰ＋型拡散領域３０３及びＮ＋型拡散領域３０４と、Ｐ型基板３０１とＮ型ウェル領域３０２との境界上に配置された酸化膜３０５と、酸化膜３０５の一部の上に配置されたポリＳｉ３０６と、Ｐ型基板３０１の表面上のＰ＋型拡散領域３０７及びＮ＋型拡散領域３０８とを備える。フローティング電極３０９は、ポリＳｉ３０６及びＮ型ウェル領域３０２とそれぞれ容量結合するように配置されている。ポリＳｉ３０６は接地されている。 （もっと読む）

【課題】保護素子のターンオン電圧を決める制約を少なくする。
【解決手段】半導体基板１、Ｐウェル２、エミッタ領域５Ｂ、第１コレクタ領域６Ｂ、第２コレクタ領域８Ｂおよび抵抗性接続領域９を有する。第１および第２コレクタ領域６Ｂ,８Ｂは、エミッタ領域５Ｂと所定の距離以上だけ離れ、お互いの間も互いに離れており、その間が抵抗性接続領域９によって接続されている。抵抗性接続領域９は薄膜抵抗層によって代替できる。 （もっと読む）

【課題】 アバランシェ耐量が高く、保護する高耐圧トランジスタと同製造工程を用いて形成できる高耐圧ESD保護ダイオードを提供する。
【解決手段】 カソード領域８を構成するN型低濃度半導体基板１とアノード領域７を構成するP型低濃度拡散領域１４から形成されるPN接合部の基板表面上に、ゲート酸化膜１２を形成し、ゲート酸化膜１２とフィールド酸化膜４にまたがって設けられたゲート電極１３をゲートプラグ２８を介してアノード電極２０と電気的に接続することを特徴とする構造により、アバランシェ降伏時にPN接合における電界が緩和し、高アバランシェ耐量を得る。またフィールド酸化膜４の長さを変化させることで、耐圧を調整できる。 （もっと読む）

【課題】保護対象回路に印加されるストレス電圧を緩和しつつ、低い動作電圧でＥＳＤサージの放電動作を行うことができる静電保護回路を提供する。
【解決手段】半導体装置が、電源線と、電源線に接続された電源線パッドと、接地線と、接地線に接続された接地線パッドと、信号入力パッドと、電源線パッド、接地線パッド、及び信号入力パッドのうちの第１パッドに印加されたＥＳＤサージを第１パッドと異なる第２パッドに放電するように構成されたメイン保護回路部と、保護対象回路と、保護対象回路に接続される接続ノードと、信号入力パッドと接続ノードとの間に接続された抵抗素子と、サブ保護回路部とを備えている。サブ保護回路部が、ソースが接続ノードに接続され、ドレインが接地線に接続され、ゲートとバックゲートが電源線に接続されたＰＭＯＳトランジスタと、ソースが接続ノードに接続され、ドレインが電源線に接続され、ゲートとバックゲートが接地線に接続されたＮＭＯＳトランジスタの少なくとも一方を備える。 （もっと読む）

【課題】工程の増加や占有面積の大きな増加なく、十分なＥＳＤ保護機能を持たせたシャロートレンチ分離構造を有するＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を提供する。
【解決手段】素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置において、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域に接したＰ型の領域に側面および底面を囲まれた前記外部接続端子からの信号を受けるＮ型の領域を形成した。 （もっと読む）

【課題】基板上に集積回路（半導体素子）を実装してなる半導体装置において、集積回路における発熱の抑制を行うと共に、静電気放電によるノイズから内部回路を保護する。
【解決手段】複数の出力セル１０１を有する液晶ドライバにおいて、出力セル１０１の構成要素であるオペアンプ１０５は、半導体素子である液晶ドライバ内に形成された電源配線１０９ａに接続されている。また、半導体素子を実装する基板上にバイパス配線２０１が形成され、バイパス配線２０１は、電源配線１０９ａに対して、全ての出力セルのオペアンプ１０５毎にバンプ２０３を介して接続される。さらに、バイパス配線２０１は、第１の部分２０１ａと第２の部分２０１ｂとによって半導体素子の電源配線１０９上のＥＳＤ保護素子２０５を挟んで配置される。 （もっと読む）

【課題】酸化物半導体を用いた整流特性の良い非線形素子（例えば、ダイオード）を提供する。
【解決手段】水素濃度が５×１０^１９／ｃｍ^３以下である酸化物半導体を有するトランジスタにおいて、酸化物半導体に接するソース電極の仕事関数φｍｓと、酸化物半導体に接するドレイン電極の仕事関数φｍｄと、酸化物半導体の電子親和力χが、φｍｓ＞χ≧φｍｄの関係になるように構成し、トランジスタのゲートとドレインを電気的に接続することで、整流特性の良い非線形素子を実現することができる。 （もっと読む）

【課題】ダイオードと電流制限抵抗の配置関係を最適化することにより、半導体集積装置の短辺方向の縮小し、占有面積が狭く製造単価の安い半導体集積装置を実現する。
【解決手段】ダイオードを分割して個々のサイズを小さくし、横方向配置の分割ダイオード１，２間で、かつ横方向配置の分割ダイオード３，４間に電流制限抵抗６を横方向に配置することにより、半導体集積装置の短辺方向の寸法縮小が可能となる静電気保護回路１０のレイアウトを得ることができる。 （もっと読む）

【課題】 半導体装置の内部回路をＥＳＤ破壊から保護しつつ、電源電圧の瞬間的な変動による誤動作を防止する。
【解決手段】 第１の電源端子および第２の電源端子と、第１の電源端子と第２の電源端子との間に接続された内部回路と、第１の電源端子と第２の電源端子との間において内部回路と並列に接続された保護回路と、を備え、保護回路は、第１の電源端子と第２の電源端子との間において内部回路と並列に接続された抵抗及び第１のコンデンサの直列回路と、直列回路と並列に接続されるとともに、抵抗と第１のコンデンサとの接続点の電圧に応じて制御される第１のＭＯＳトランジスタと、抵抗と並列に接続され、第１の電源端子と第２の電源端子との間に電源電圧が印加されてから遅延してオンとなり第１のＭＯＳトランジスタをオフするように接続点の電圧を変化させるスイッチ回路と、を備える。 （もっと読む）

【課題】スリムな細長の集積回路装置及びこれを含む電子機器の提供。
【解決手段】集積回路装置は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮと、ＣＢ１〜ＣＢＮのＤ２方向側に設けられる第１のインターフェース領域１２と、ＣＢ１〜ＣＢＮのＤ４方向側に設けられる第２のインターフェース領域１４を含む。回路ブロックＣＢ１〜ＣＢＮはデータドライバブロックＤＢとそれ以外の回路ブロックを含み、第１のインターフェース領域１２、回路ブロックＣＢ１〜ＣＢＮ、第２のインターフェース領域１４のＤ２方向での幅を、各々、Ｗ１、ＷＢ、Ｗ２とした場合、集積回路装置のＤ２方向での幅ＷはＷ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２となる。 （もっと読む）