【課題】電子機器、例えばＥＣＵの小型化を妨げることなく、電子機器を静電気から保護することが可能な配線システムを提供する。
【解決手段】電子素子が実装される配線パターン５〜１２を有する回路基板２と、電気部品が接続される電気配線２３〜３０と、電気配線２３〜３０に接続された端子１４〜２１が複数配列された端子配列部１３とを備えており、端子配列部１３は、互いに隣接して配置された第１端子１６と第２端子１５とを含み、第１端子１６は、配線パターンのうち、接地経路を有する配線パターン７、または電気配線のうち、接地経路を有する電気配線２５に接続されており、第２端子１５は、配線パターンのうち、静電気Ｖに対して易破壊性の電子素子２２が実装される配線パターン６に接続されている。 （もっと読む）

【課題】ドレイン端での局所的な電流集中を防止して静電放電に対する耐性を向上させる。
【解決手段】Ｎ型高濃度埋め込み領域１０２の上面にＮ型低濃度領域１０３とＮ型ウエル領域１０４とＮ型高濃度埋め込みコンタクト領域１０５を順次隣接して配置し、Ｎ型低濃度領域１０３の上面にＰ型低濃度領域１０６を配置し、ドレイン電極１１３Ｄが接続される第１のＮ型高濃度領域１０７をＮ型高濃度埋め込みコンタクト領域１０５の上面に配置し、ソース電極１１３Ｓが接続される第２のＮ型高濃度領域１０８とＰ型高濃度領域１０９をＰ型低濃度領域１０６の上面にチャネル幅方向に並べて配置し、第１のＮ型高濃度領域１０７からＮ型ウエル領域１０４の上面を経由しＰ型低濃度領域１０６の上面に向けて素子分離領域１１０を配置し、Ｐ型低濃度領域１０６の上面に位置する箇所の上面にゲート酸化膜を介してゲート電極１１１を配置し、Ｐ型低濃度領域１０６のうちのゲート電極１１１の下部にチャネルが形成されるようにした。 （もっと読む）

【課題】 ＵＳＢコネクタと被保護部品間の信号ラインに接続されるＥＳＤ破壊の保護装置として、双方向ｐｎ接合ダイオードが用いられるが、従来の構造では製造工程が複雑、煩雑で保護装置の低コスト化や耐圧の汎用性に限界があった。
【解決手段】 ｐ半導体基板上にｐ型半導体層を積層し、その表面に互いに離間する第１ｎ＋型不純物領域および第２ｎ＋型不純物領域を設け、これらの周囲に互いに離間する第１ｐ＋型不純物領域と第２ｐ＋型不純物領域を設け、第１ｎ＋型不純物領域とコンタクトし、入力端子に電気的に接続する第１電極と、第２ｎ＋型不純物領域にコンタクトし、接地端子に電気的に接続する第２電極とを設ける。第１ｎ＋型不純物領域および第２ｎ＋型不純物領域は１４０μｍ以上離間され、それぞれ角丸四角形状でｐ＋型半導体基板の対角線に沿って配置される。 （もっと読む）

【課題】集積回路のコア部のロジックトランジスタ（ＭＯＳＦＥＴ、ＭＩＳＦＥＴ）は、世代が進むごとに動作電圧をスケーリングすることで微細化が可能である。しかし、高耐圧部のトランジスタ（ＭＯＳＦＥＴ、ＭＩＳＦＥＴ）は比較的高い電源電圧で動作するために縮小化が困難であり、同様に電源セル内の静電気放電（ＥＳＤ）保護回路は、静電気(外来サージ)から半導体集積回路内の素子を保護するために耐圧が高いことが必須であり、電荷を逃がすために大面積である必要がある。従って、集積回路の微細化のためには、微細化が可能なトランジスタ構造が必須である。
【解決手段】本願発明は、ソース側にのみハロー領域を有するソースドレイン非対称構造の一対のＭＩＳＦＥＴから構成されたＣＭＩＳインバータをＥＳＤ保護回路部に有する半導体集積回路装置である。 （もっと読む）

【課題】 ＵＳＢコネクタと被保護部品間の信号ラインに接続されるＥＳＤ破壊の保護装置として、双方向ｐｎ接合ダイオードが用いられるが、従来の構造では製造工程が複雑、煩雑で保護装置の低コスト化や耐圧の汎用性に限界があった。
【解決手段】 ｐ半導体基板上にｐ型半導体層を積層し、その表面に互いに離間する第１ｎ＋型不純物領域および第２ｎ＋型不純物領域を設け、これらの直下にこれらの底面より小さい第１ｐ＋＋型不純物領域と第２ｐ＋＋型不純物領域を設け、第１ｎ＋型不純物領域とコンタクトし、入力端子に電気的に接続する第１電極と、第２ｎ＋型不純物領域にコンタクトし、接地端子に電気的に接続する第２電極とを設ける。第１ｎ＋型不純物領域および第２ｎ＋型不純物領域は１４０μｍ以上離間され、それぞれ角丸四角形状でｐ＋型半導体基板の対角線に沿って配置される。 （もっと読む）

【課題】トレンチゲート型パワーＭＯＳＦＥＴのゲート電極の微細化に伴って、トレンチ底部の曲率が大きくなり、その部分に電界が集中し、ゲート酸化膜（絶縁膜）の劣化が起きる。このゲート絶縁膜の劣化は、Ｎチャネル型パワーＭＯＳＦＥＴの場合、ゲート側バイアスが負である場合に起こりやすく、Ｐチャネル型パワーＭＯＳＦＥＴの場合、ゲート側バイアスが正である場合に起こりやすい。
【解決手段】本願発明は、絶縁ゲート型パワー系トランジスタ等をチップ内に具備する半導体装置であって、ゲート保護素子は双方向ツェナーダイオードを具備し、前記双方向ツェナーダイオードは、そのゲート側がマイナスバイアスされたときの耐圧と、そのゲート側がプラスバイアスされたときの耐圧とは相互に異なるように、複数の濃度の異なるＰ型不純物領域（またはＰ型不純物領域）を有する。 （もっと読む）

【課題】意図しない低周波信号の入力を防止することにより、規格値を超過するドレイン電流を発生することを回避できる接合形電界効果トランジスタを用いた増幅回路装置を提供する。
【解決手段】Ｊ−ＦＥＴ１の封止部材内で、ゲートと直列に容量を付加し、当該容量とＪ−ＦＥＴ１のゲート−ソース間に接続される抵抗２とによってハイパスフィルタ５を構成する。ハイパスフィルタ５の遮断周波数を２０Ｈｚ未満に設定することで、音声信号を低下させることなく、可聴周波数帯の下限より低い周波数を遮断できる。チップを構成する基板の裏面にイオン注入によりｎ型不純物層を設け、ｐ＋型半導体基板とｐｎ接合を形成して接合容量をハイパスフィルタ５の容量４とする。 （もっと読む）

【課題】従来に比して高いＥＳＤ耐量性能を有するＥＳＤ保護回路を備えた半導体装置、およびその製造方法を提供する。
【解決手段】内部回路に用いられる第１の半導体素子と、静電気による内部回路の破壊を抑制するＥＳＤ保護回路として用いられる第２の半導体素子とを備える半導体装置の製造方法であって、基板に第１の半導体素子および第２の半導体素子各々についての端子領域層を形成する端子領域層形成ステップと、基板上の前記第２の半導体素子の端子領域層を除く領域について結晶欠陥を形成させる処理を施す欠陥形成ステップと、金属膜を第１の半導体素子および第２の半導体素子各々の端子領域層表面に形成する金属膜形成ステップと、金属膜と、第１の半導体素子および第２の半導体素子各々の端子領域層とをシリサイド化するシリサイド化ステップとを含む、半導体装置の製造方法である。 （もっと読む）

【課題】小面積で、ＥＳＤ強度を向上させた保護回路を提供する。
【解決手段】接地電位線から電源電圧線への方向が電流の順方向となる第１のダイオードと、接地電位線から信号線への方向が電流の順方向となる第２のダイオードと、接地電位線から電源電圧線への方向が電流の順方向となる第３のダイオードと、信号線から電源電圧線への方向が電流の順方向となる第４のダイオードと、を有する。第１および第２のダイオードは、接地電位線に接続された第１の拡散層を共有し、第３および第４のダイオードは、電源電圧線に接続された、第１の拡散層とは異種の導電性の第２の拡散層を共有している構成である。 （もっと読む）

【課題】小さな面積で電源端子との間に保護素子が設けられていないオープンドレイン信号端子のＥＳＤ保護を図る半導体装置を提供する。
【解決手段】第１導電型ウェルの表面にソースが第２の電源に接続され、ドレインがオープンドレイン信号端子に接続された第２導電型ＭＩＳトランジスタを設ける。ＭＩＳトランジスタの電流が流れる方向と並行にＭＩＳトランジスタの両側に第２導電型の第１領域を設け、オープンドレイン信号端子に接続する。その全体を第２の電源に接続された第１導電型ガードリングで囲い、さらにその外側を第１の電源に接続された第２導電型ガードリングで囲う。 （もっと読む）

【課題】電源分離時の内部回路破壊を抑制すると共に、設計検証が容易な半導体装置を提供すること。
【解決手段】半導体装置は、第１電源系と、第２電源系と、第１電源系と第２電源系とを電気的に接続する信号配線と、を備える。第１電源系は、電源配線と、接地配線と、信号配線が接続され、第２電源系からの信号が入力される入力回路と、電源配線と接地配線との間に配され、信号配線とノードを直接形成していない第１保護素子と、を有する。第１保護素子は、容量素子を有すると共に、デバイス帯電モデルにおける静電放電時に入力回路の電源電位ノード又は接地電位ノードの電位変化を緩和させる。 （もっと読む）

【課題】安定した静電気保護機能を有する半導体装置を提供すること。
【解決手段】半導体装置は、シリコン柱を有するシリコン基板、シリコン柱の側壁に沿って形成されたゲート電極、ゲート電極とシリコン柱との間に形成されたゲート絶縁膜シリコン柱の上部に形成された上部拡散層、及びシリコン基板において上部拡散層より下方に形成された下部拡散層、を有する縦型ＭＯＳトランジスタと、下部拡散層と電気的に接続されたパッドと、を備える。サージ電圧が印加された際に下部拡散層と基板との間においてブレイクダウンが発生する。 （もっと読む）

【課題】ＥＳＤ（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）回路内の寄生抵抗を低減させる。
【解決手段】基板、基板内に形成され第１導電型を有する外部ウェル、外部ウェル内に形成され第１導電型に反対になる第２導電型を有する内部ウェル、内部ウェルの表面に配される第１導電型の第１高濃度ドーピング領域、内部ウェルの表面に配される第２導電型の第２高濃度ドーピング領域、外部ウェルの表面に配される第１導電型の第３高濃度ドーピング領域、を含み、第２高濃度ドーピング領域は、第１高濃度ドーピング領域と第３高濃度ドーピング領域との間でそれぞれから離隔され、第１高濃度ドーピング領域と第２高濃度ドーピング領域との間、第２高濃度ドーピング領域と第３高濃度ドーピング領域との間、の空間のうち少なくともいずれか一つには、素子分離構造体が存在してないＥＳＤ保護素子。 （もっと読む）

【課題】保護素子としてサイリスタを用いる場合に、サイリスタのトリガ電圧をホールド電圧から独立して変更することができるようにする。
【解決手段】第１の第１導電型拡散層１２０、第１の第２導電型拡散層１３０、第２の第１導電型拡散層１５０、及び第２の第２導電型拡散層１４０はこの順に並んでいる。そして第２の第２導電型拡散層１４０及び第１導電型層１００が互いに接する領域におけるこれらの不純物濃度は、第２の第２導電型拡散層１４０の底面に位置する部分よりも、第２の第２導電型拡散層１４０の側面に位置する部分のほうが高い。 （もっと読む）

【課題】 静電気を集積回路装置の特定の端子に誘導し、さらに静電気が誘導される端子を含む特定の出力セルのみで静電気耐圧を強化することで大多数の入出力セルのサイズを小さくすること。
【解決手段】 電気光学装置２００は、電気光学パネル１００と、それを駆動する集積回路装置１とを含む。電気光学パネルは、第１基体１１０に形成された複数のセグメント電極１１２と、第２基体１２０に形成された共通電極１２２とを含む。集積回路装置は、複数のセグメント電極専用端子ＳＥＧ１〜ＳＥＧｍ−２と、共通電極専用端子ＴＰ０，ＴＰ１とを含む。電気光学装置２００は、複数のセグメント電極と複数のセグメント電極専用端子とをそれぞれ接続する複数の第１配線２２０と、共通電極と少なくとも一つの共通電極専用端子とを接続する第２配線２３０とを含み、第２配線のインピーダンスが複数の第１配線の各々のインピーダンスよりも小さい。 （もっと読む）

【課題】バイポーラトランジスタにおいてオフ耐圧及び破壊電流量の双方を高くする。
【解決手段】第２のベース領域１１６は、ディープウェル１１２の表層に形成されており、平面視において第１のベース領域１１４とシンカー１１０との間に位置している。そして第２のベース領域１１６は、第１のベース領域１１４に接続しており、第１のベース領域１１６よりも不純物濃度が高く、かつ第１のベース領域１１６よりも深さが浅い。埋込層１０８は、半導体層１０６に形成され、上面がディープウェル１１２及びシンカー１１０に接しており、ディープウェル１１２よりも不純物濃度が高い。 （もっと読む）

【課題】ドレインオフセット領域を有する高周波増幅用ＭＯＳＦＥＴにおいて、微細化およびオン抵抗低減を図る。
【解決手段】ソース領域１０、ドレイン領域９およびリーチスルー層３（４）上に電極引き出し用の導体プラグ１３（ｐ１）が設けられている。その導体プラグ１３（ｐ１）にそれぞれ第１層配線１１ｓ、１１ｄ（Ｍ１）が接続され、さらにそれら第１層配線１１ｓ、１１ｄ（Ｍ１）に対して、導体プラグ１３（ｐ１）上で裏打ち用の第２層配線１２ｓ、１２ｄが接続されている。 （もっと読む）

【課題】ドレインオフセット領域を有する高周波増幅用ＭＯＳＦＥＴにおいて、微細化およびオン抵抗低減を図る。
【解決手段】ソース領域１０、ドレイン領域９およびリーチスルー層３（４）上に電極引き出し用の導体プラグ１３（ｐ１）が設けられている。その導体プラグ１３（ｐ１）にそれぞれ第１層配線１１ｓ、１１ｄ（Ｍ１）が接続され、さらにそれら第１層配線１１ｓ、１１ｄ（Ｍ１）に対して、導体プラグ１３（ｐ１）上で裏打ち用の第２層配線１２ｓ、１２ｄが接続されている。 （もっと読む）

【課題】
電源生成回路の動作に起因して静電保護回路の誤動作を抑制する集積回路装置を提供する。
【解決手段】
集積回路装置は，外部端子に接続された第１，第２の電源線との間に設けられ，第１，第２の電源線間の電圧の増大に応答して所定の時定数期間中に前記第１，第２の電源線間に電流経路を形成する静電気保護回路と，第１の電源線の電圧に基づいて電源制御を行い，当該電源制御のスイッチングのタイミングに対応して制御信号を生成する電源生成回路とを有し，静電気保護回路は，制御信号に応答して所定の時定数期間を短くする調整回路を有する。 （もっと読む）

【課題】占有面積を増大させずに、電源投入開始後のチップ動作時にＥＳＤ保護素子で発生するリーク電流を低減することができるＥＳＤ保護素子を提供する。
【解決手段】電源ライン及び接地ラインを含む電子回路が形成された半導体基板１０と、半導体基板１０において電源ライン（Ｖｄｄ）及び接地ライン（Ｖｓｓ）間に設けられ、サイリスタＳＣＲ及びサイリスタを駆動するトリガーダイオードＴＤを含む静電気放電保護素子とを有し、トリガーダイオードは、半導体基板１０に形成されたアノード拡散層２２と、アノード拡散層２２から離間して半導体基板１０に形成されたカソード拡散層２１と、アノード拡散層２２及びカソード拡散層２１間において半導体基板１０上にゲート絶縁膜１６を介して形成されたゲート電極１７とを有し、外部電源に接続された外部端子（パッド電極２７）がゲート電極１７に電気的に接続されている構成とする。 （もっと読む）