【課題】 ＭＯＳＦＥＴのゲート電極を基板の周囲において引き出すゲート引き出し配線の引き出し部は、素子領域内と同等の効率で機能するＭＯＳＦＥＴのトランジスタセルＣを配置することができない非動作領域となる。つまり、ゲート引き出し配線を、例えばチップの４辺に沿って配置すると、非動作領域が増加し、素子領域の面積拡大や、チップ面積の縮小に限界があった。
【解決手段】 ゲート引き出し配線と、ゲート引き出し配線と保護ダイオードとを接続する導電体とを、チップの同一辺に沿って曲折しない一直線状に配置する。又これらの上に重畳して延在し、これらと保護ダイオードを接続する第１ゲート電極層の曲折部を１以下とする。更に保護ダイオードを導電体またはゲート引き出し配線と隣接して配置し、保護ダイオードの一部をゲートパッド部に近接して配置する。 （もっと読む）

【課題】異常な過電圧から内部回路を確実に保護することができる過電圧保護回路を提供する。
【解決手段】過電圧保護回路２Ａは、整流素子Ｄ１０と、互いに並列に接続された第１段から第ｎ段（ｎは２以上の整数）のスイッチング素子ＮＭ_１〜ＮＭ_ｎとを備える。スイッチング素子ＮＭ_１〜ＮＭ_ｎは、整流素子Ｄ１０の出力端からの出力電圧が印加される第１から第ｎの制御端をそれぞれ有する。また、スイッチング素子ＮＭ_１〜ＮＭ_ｎの各々は、第１端子３及び第２端子４にそれぞれ接続された被制御端を有する。整流素子Ｄ１０は、第１端子３から過電圧が入力されたとき、スイッチング素子ＮＭ_１〜ＮＭ_ｎをオン状態にする制御電圧を出力する。 （もっと読む）

【課題】半導体集積回路に設けられた端子に発生するＥＳＤへの対策を施すために同半導体集積回路に設けられた、ダイオードが破壊されることを防止する、ダイオード保護回路、ＬＮＢ、およびアンテナシステムを実現する。
【解決手段】保護抵抗Ｒ_{ＣＮＴ＿ＩＮ}は、ダイオードＤ_３およびＤ_４を流れる電流ΔＩ_{ＣＮＴ＿ＩＮ}に応じて、保護抵抗Ｒ_{ＣＮＴ＿ＩＮ}に印加された電圧を、ダイオードＤ_３および／またはＤ_４がショートモードで破壊しない電圧にまで降下させる。 （もっと読む）

【課題】内部回路を静電破壊から保護すると共に、入力端子に電池が誤って逆接続された場合でも、保護トランジスタ４の破壊を防止することができる入力保護回路を提供する。
【解決手段】入力端子１と内部回路２の信号入力端は配線３によって接続されている。
入力端子１に近い箇所の配線３と接地の間にＰチャネル型の第１の保護トランジスタ４Ａが接続されている。第１の保護トランジスタ４Ａと配線３の接続点よりも内部回路２に近い箇所の配線３に保護抵抗５が挿入されている。第１の保護トランジスタ４Ａにおいて、ソースＳは配線３に接続され、ドレインＤ１は接地され、ゲートＧ１とバックゲートＢ１とは電気的に共通接続されている。 （もっと読む）

【課題】ＬＤＭＯＳトランジスタとＥＳＤ保護素子とを有する半導体装置において、製造工程が簡単であるとともに、所望の特性を確保しつつ従来に比べてより一層の高密度化が可能な半導体装置及びその製造方法を提供する。
【解決手段】ＬＤＭＯＳトランジスタ形成領域のゲート電極１８ａと素子分離膜１１ｂの重なり幅をＡ1、ゲート電極１８ａとドレイン領域２３ｂとの間隔をＢ1とし、ＥＳＤ保護素子形成領域のゲート電極１８と素子分離膜１１ｃとの重なり幅をＡ2、ゲート電極１８ｂとアノード領域２２ｃとの間隔をＢ2としたときに、Ａ1≧Ａ2、且つＢ1＜Ｂ2の関係を満足するように、ゲート電極１８ａ、素子分離膜１１ｂ、ドレイン領域２０ａ、ゲート電極１８ｂ、素子分離膜１１ｃ及び前記アノード領域２２ｃを形成する （もっと読む）

【課題】電源および／またはグランドを介したスプリアス・ノイズ対策と、端子数の削減との両立を可能とする、半導体集積回路パッケージ、およびそれを備えた受信装置を実現する。
【解決手段】ＭＯＰ−ＩＣ３は、Ｉ／Ｏ ＰＡＤ２において、所定数のグランド端子６ｂおよび７ｂに関して、アナログ回路がグランド端子６ｂと接続されており、デジタル回路がグランド端子７ｂと接続されており、グランド端子６ｂおよび７ｂはいずれも、ダウンボンド１０および１１によりそれぞれ、リードフレーム４の裏面共通グランド５に接続されている。 （もっと読む）

【課題】ＥＳＤ保護回路および入出力回路を持たない構造の集積回路チップ間のチップ間通信を行う多重集積回路チップ構造を提供する。
【解決手段】多重集積回路チップ構造は、テストおよびバーン・イン手順中に外部テスト・システムと通信するためのＥＳＤ保護回路３８７および入出力回路３８９を有するインターフェース回路３８５をテストするため集積回路の内部回路を選択的に接続するチップ間インターフェース回路３６０を有する。多重配線集積回路チップ構造は、集積回路チップを相互に物理的かつ電気的に接続するため１つ以上の第２の集積回路チップ３１０へ取付けられた第１の集積回路チップ３０５を有する。 （もっと読む）

【課題】ダミーアクティブ領域の配置に伴うチップ面積の増大を引き起こすことなく、半導体基板の表面の平坦性を向上させる。
【解決手段】ダミーアクティブ領域であるｎ型埋込み層３の上部には、厚い膜厚を有する高耐圧ＭＩＳＦＥＴのゲート絶縁膜７が形成されており、このゲート絶縁膜７の上部には、内部回路の抵抗素子ＩＲが形成されている。ｎ型埋込み層３と抵抗素子ＩＲとの間に厚いゲート絶縁膜７を介在させることにより、基板１（ｎ型埋込み層３）と抵抗素子ＩＲとの間に形成されるカップリング容量が低減される構造になっている。 （もっと読む）

【課題】比較的小さい面積で形成することができ、かつ、素子サイズの微小化が進んでも保護素子として動作させることを可能にする、保護素子を提供する。
【解決手段】半導体基板１に形成された、第１導電型のウェル領域３と、この第１導電型のウェル領域３に隣接して形成された、第２導電型のウェル領域４と、第１導電型のウェル領域３に形成された、第２導電型チャネルのＭＯＳトランジスタと、第１導電型のウェル領域３とＭＯＳトランジスタのソース領域とＭＯＳトランジスタのゲートとに電気的に接続された第１の配線と、ＭＯＳトランジスタのドレイン領域と第２導電型のウェル領域４とに電気的に接続された第２の配線とを含む保護素子を構成する。 （もっと読む）

【課題】 出力ポートの絶縁破壊電圧より低い絶縁破壊電圧を有することが可能な静電放電保護素子を備える半導体装置を提供する。
【解決手段】 半導体装置は、第１ＬＤＭＯＳ素子１を含む出力ポートと、出力ポートを静電放電から保護し、第２ＬＤＭＯＳ素子４及びバイポーラトランジスタ３から構成される静電放電保護素子２と、を備える。第１ＬＤＭＯＳ素子１および第２ＬＤＭＯＳ素子４は、それぞれゲート、第１導電型のドレイン領域、第２導電型のボディ領域、及び第１導電型のドレイン領域と第２導電型のボディ領域との間に形成された素子分離領域を備える。このとき、第２ＬＤＭＯＳ素子４の絶縁破壊電圧は、第１ＬＤＭＯＳ素子１の絶縁破壊電圧より低い。これにより、第１ＬＤＭＯＳ素子１の静電破壊を防止することができる。 （もっと読む）

【課題】ＥＳＤ保護回路の配線部の寄生容量を低減する。
【解決手段】一つの実施形態によれば、ＥＳＤ保護回路は、複数のダイオードから構成されるＥＳＤ保護ダイオード、第一の空隙部、及び第二の空隙部が設けられる。ＥＳＤ保護ダイオードは、信号線と低電位側電源の間に設けられ、信号線に印加される静電気が入力される。第一の空隙部は、信号線と複数のダイオードの少なくともいずれか１つを接続する第一の配線と複数のダイオードが形成される半導体基板の間に設けられる。第二の空隙部は、複数のダイオードの間を接続する第二の配線と半導体基板の間に設けられる。 （もっと読む）

【課題】過度にシステムの中にスキューを増加させずに、増加した数の入力／出力デバイスを有するシステムを提供する。
【解決手段】論理回路を備えるコアと、処理コアからおよび処理コアへ信号を伝送するための、複数のインターフェースデバイスであって、２つのタイプのインターフェースデバイスを備える、複数のインターフェースデバイスと、コアに電力を送達するための、電力インターフェースデバイスである、１つのタイプと、コアと集積回路の外部のデバイスとの間で、データ信号を伝送するための信号インターフェースデバイスである、第２のタイプと、を備え、複数のインターフェースデバイスは、コアの外縁に向かう外側列、およびコアの中心により近い外側列の内側にある内側列の、２列に配設され、内側列は、２つのタイプのインターフェースデバイスのうちの一方を備え、外側列は、２つのタイプのインターフェースデバイスのうちの他方を備える、集積回路が開示される。 （もっと読む）

【課題】ＥＳＤ保護特性のすぐれたＥＳＤ保護回路を含む半導体装置を構築することが課題となる。
【解決手段】静電気によるサージ電圧が印加されたときだけオン状態になるように、抵抗素子２０と容量素子２１で形成されるＲＣタイマーとＰＬＤＭＯＳトランジスタ５とからなるＲＣタイマー付き放電部１を形成する。また、ＮＭＯＳオフトランジスタ１０、１５のそれぞれのソース電極１３とドレイン電極１６同士を接続したノイズ発生防止部２を形成する。前記ＲＣタイマー付き放電部１のＰＬＤＭＯＳトランジスタ５のソース電極６を電源ライン３に接続する。また、該ＰＬＤＭＯＳトランジスタ５のドレイン電極８と前記ＮＭＯＳオフトランジスタ１０のドレイン電極１１とを接続する。ＮＭＯＳオフトランジスタ１５のソース電極１８を接地ライン４に接続する。 （もっと読む）

【課題】比較的簡易な構成であり、かつ、Ｖｔ１を３つ以上の多くの電圧値に設定することを可能にする、ＥＳＤ（静電気放電）対策用の保護素子を提供する。
【解決手段】半導体層に形成された、ソース領域１２及びドレイン領域１３と、半導体層上にゲート絶縁膜１４を介して形成されたゲート１５と、ソース領域１２の表面に接続され、グラウンドに電気的に接続されたソース電極と、ドレイン領域１２の表面に接続され、サージ入力が入力されるドレイン電極と、ソース電極とゲート１５との間に接続されたダイオード２１（２１Ａ，２１Ｂ）とを含んで、回路素子を保護するための保護素子を構成する。 （もっと読む）

【課題】半導体装置を高集積化する。
【解決手段】本実施形態の半導体装置は、絶縁体内に設けられ、半導体集積回路を含んでいる半導体基板７０と、絶縁体の開口部ＰＯＰを介してその上面が露出するパッド９０と、パッド９０下方において半導体基板７０のキャパシタ領域９１内に設けられる複数のキャパシタ１と、を具備し、キャパシタ１は、所定の被覆率を満たすように、パッド９０下方のキャパシタ領域９１内に設けられ、キャパシタ１の２つの電極にそれぞれ接続されるコンタクト１８Ａ，１８Ｇは、開口部ＰＯＰと上下に重ならない位置に設けられている。 （もっと読む）

【課題】積層チップシステムにおいて、各チップのＩＯ回路の大きさを、そのドライブ能力やＥＳＤ耐性能力を維持した上で、従来のサイズから縮小し、積層システムでは積層数に応じてＩＯ数を変化させることができる半導体装置を提供する。
【解決手段】積層チップシステムにおいて、各チップは、各ＩＯ用の貫通ビア接続用パッド２０１に接続するＩＯ回路２０２、スイッチ回路２０６にてＩＯチャネル２０７を構成し、このＩＯチャネル２０７を最大積層予定数のＩＯチャネル分まとめて接続してＩＯグループを構成し、このＩＯグループを１個以上持つ。各ＩＯ用の貫通ビア接続用パッド２０１は、貫通ビアにて別層のチップの同一位置のＩＯ端子と接続される。インターポーザにおいては、実際の積層数が最大積層予定数に満たない場合はインターポーザ上で隣接するＩＯグループ内のＩＯ用の接続用パッドが導体で接続されている。 （もっと読む）

【課題】絶縁ゲート型電界効果トランジスタを製造する途中で、絶縁ゲート型電界効果トランジスタに悪影響を与えるチャージアップが生じているのを検出することができる半導体装置製造工程におけるチャージアップ検出方法を提供する。
【解決手段】絶縁体１０上の半導体層１２に、素子分離領域１８によって素子分離された絶縁ゲート型電界効果トランジスタ用の第１の活性層１６と検出素子用の第２の活性層１６とを形成し、前記第１の活性層と第２の活性層上に第１および第２の絶縁膜２２をそれぞれ形成し、少なくとも第１および第２の絶縁膜２２上に第１および第２の導体２４をそれぞれ形成し、第１および第２の導体２４に電荷が供給される処理を行い、その後、第２の活性層１６の形状を検出する。 （もっと読む）

【課題】被保護回路を静電気放電から保護しつつ、周期性ノイズの印加によって被保護回路が誤動作することを抑制する静電気保護回路を提供する。
【解決手段】静電気放電から、被保護回路を保護する静電気保護回路であって、被保護回路への静電気放電の印加を抑制する抑制回路と、電圧レベルが周期的に変化する周期性ノイズが印加された際に、抑制回路の駆動をオフする制御回路と、を有する。 （もっと読む）

【課題】 相互接続ラインを形成するための新規な方法を提供する。
【解決手段】 細線相互接続部（６０）は基体（１０）の表面内又はその上に形成された半導体回路（４２）の上に位置する第１の誘電体層（１２）内に設けられる。パシベーション層（１８）は誘電体層の上に付着され、第２の厚い誘電体層（２０）はパシベーション層の表面上に形成される。厚くて幅広い相互接続ラインは第２の厚い誘電体層内に形成される。第１の誘電体層はまた、基体の表面上に付着されたパシベーション層の表面上に幅広くて厚い相互接続ネットワークを形成するように、省略することができる。 （もっと読む）

【課題】半導体集積回路において、入力端子のオープン異常を、素子の追加量を抑えつつ且つ入力特性に影響を与えずに、検出可能にする。
【解決手段】マイコン２１は、センサ信号を入力するための入力端子２３が、プリント基板１１の信号配線１６に接続される。また、マイコン２１において、電源電圧（５Ｖ）のラインとグランドラインとの各々と、入力端子２３との間には、寄生ダイオードＤ１，Ｄ２がサージ電圧保護用のクランプダイオードとして機能するトランジスタ（ＭＯＳＦＥＴ）Ｔ１，Ｔ２が接続されている。そして、マイコン２１は、例えばトランジスタＴ２の方をハーフオン状態に駆動する駆動回路２９を有しており、トランジスタＴ２をオフさせているときの入力端子２３の電圧と、トランジスタＴ２をハーフオン状態に駆動したときの入力端子２３の電圧とに基づいて、入力端子２３が信号配線１６と非接続になった異常（オープン異常）の有無を判定する。 （もっと読む）