半導体装置
【課題】半導体装置を高集積化する。
【解決手段】本実施形態の半導体装置は、絶縁体内に設けられ、半導体集積回路を含んでいる半導体基板70と、絶縁体の開口部POPを介してその上面が露出するパッド90と、パッド90下方において半導体基板70のキャパシタ領域91内に設けられる複数のキャパシタ1と、を具備し、キャパシタ1は、所定の被覆率を満たすように、パッド90下方のキャパシタ領域91内に設けられ、キャパシタ1の2つの電極にそれぞれ接続されるコンタクト18A,18Gは、開口部POPと上下に重ならない位置に設けられている。
【解決手段】本実施形態の半導体装置は、絶縁体内に設けられ、半導体集積回路を含んでいる半導体基板70と、絶縁体の開口部POPを介してその上面が露出するパッド90と、パッド90下方において半導体基板70のキャパシタ領域91内に設けられる複数のキャパシタ1と、を具備し、キャパシタ1は、所定の被覆率を満たすように、パッド90下方のキャパシタ領域91内に設けられ、キャパシタ1の2つの電極にそれぞれ接続されるコンタクト18A,18Gは、開口部POPと上下に重ならない位置に設けられている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
半導体チップは、チップに設けられたパッドにワイヤをボンディングすることによって、電子機器の基板に電気的に接続される。
【0003】
パッドに対するワイヤのボンディング時、ボンディングによる機械的応力が、パッド及びパッド下方の部材に、与えられる。また、ボンディング時に限らず、製品テスト時において、テスト装置のプローブ針による機械的応力が、パッド及びパッド下方の部材に与えられる。
【0004】
ボンディング時及びテスト時に生じる機械的応力が、パッド下方の部材に対する構造的ダメージの原因となり、配線の断線(ショート)、層間絶縁膜又はコンタクトのクラックなどを引き起こす可能性がある。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2004−288786号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
半導体装置の高集積化を図る技術を提供する。
【課題を解決するための手段】
【0007】
本実施形態の半導体装置は、絶縁体内に設けられ、半導体集積回路を含んでいる半導体チップと、前記絶縁体に形成された開口部を介して、その上面が露出するパッドと、前記パッド下方において、前記半導体チップのキャパシタ領域内に設けられる複数のキャパシタと、を具備し、前記キャパシタは、所定の被覆率を満たすように、前記キャパシタ領域内に設けられ、前記キャパシタの2つの電極にそれぞれ接続されるコンタクトは、前記開口部と上下に重ならない位置に設けられている。
【図面の簡単な説明】
【0008】
【図1】実施形態の半導体装置の全体構造を示す図。
【図2】実施形態の半導体装置の回路構成の一例を示すブロック図。
【図3】実施形態の半導体装置のレイアウトの一例を示す平面図。
【図4】メモリ素子の構造の一例を示す断面図。
【図5】実施形態の半導体装置のレイアウトの一例を示す平面図。
【図6】実施形態の半導体装置の構造の一例を示す断面図。
【図7】実施形態の半導体装置の構造の一例を示す断面図。
【図8】実施形態の半導体装置のレイアウトの一例を示す平面図。
【図9】実施形態の半導体装置の構造の一例を示す断面図。
【図10】実施形態の半導体装置のレイアウトの一例を示す平面図。
【図11】実施形態の半導体装置の構造の一例を示す断面図。
【図12】実施形態の半導体装置のレイアウトの一例を示す平面図。
【図13】実施形態の半導体装置の構造の一例を示す断面図。
【図14】適用例を説明するための図。
【図15】適用例を説明するための図。
【発明を実施するための形態】
【0009】
[実施形態]
以下、図面を参照しながら、実施形態に係る半導体装置について説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【0010】
(1) 第1の実施形態
図1乃至図7を参照して、第1の実施形態の半導体装置について、説明する。
【0011】
図1は、本実施形態の半導体装置9を示している。
図1に示される本実施形態の半導体装置9において、半導体集積回路が形成された半導体チップ(半導体基板)が、絶縁体99に覆われている。
【0012】
パッド90は、絶縁体99の辺に沿うように、絶縁体99の上面(表面)の端部に設けられている。パッド90に対するボンディングによって、絶縁体99内の半導体チップと他の装置とが電気的に接続され、電子機器が形成される。但し、複数のパッドのうち、ボンディングされないパッドも存在する。以下では、パッド90の配列する方向に沿う方向のことを、パッド配列方向とも呼ぶ。
半導体装置9は、例えば、半導体メモリである。
【0013】
図2は、半導体装置としての半導体メモリの回路構成の一例を示すブロック図である。
【0014】
メモリ領域100は、複数のメモリセルトランジスタとセレクトトランジスタとを有する。各メモリセルトランジスタMTのゲートには、ワード線WLが接続されている。
【0015】
例えば、NAND型フラッシュメモリにおいて、複数のメモリセルトランジスタMTの電流経路は直列に接続されている。電流経路が直列接続された複数のメモリセルトランジスタMTの構成のことを、NANDストリングとよぶ。
【0016】
NANDストリングの一端及び他端に、セレクトトランジスタST1,ST2がそれぞれ接続される。一方のセレクトトランジスタST1の電流経路の一端が、NANDストリングのドレイン側に接続され、そのセレクトトランジスタST1の電流経路の他端は、ビット線BLに接続される。他方のセレクトトランジスタST2の電流経路の一端は、NANDストリングのソース側に接続され、そのセレクトトランジスタST2の電流経路の他端は、ソース線SLに接続される。
【0017】
セレクトトランジスタST1,ST2のゲートは、セレクトゲート線にそれぞれ接続されている。
【0018】
NANDストリング及びその両端に接続されるセレクトトランジスタから形成される構成NUのことを、NANDセルユニットNUとよぶ。
【0019】
複数のNANDセルユニットNUが、メモリ領域100内に設けられている。
【0020】
ロウ制御回路101は、メモリ領域100のロウを制御する。ロウ制御回路101は、ワード線及びセレクトゲート線に接続される。ロウ制御回路101は、アドレスバッファ102からのアドレス信号に基づいて選択されたメモリセルトランジスタにアクセスするために、ワード線及びセレクトゲート線を駆動する。
【0021】
カラムデコーダ103は、アドレスバッファ102からのアドレス信号に基づいて、メモリ領域100のカラムを選択するように、センスアンプ108を駆動する。
【0022】
センスアンプ108は、ビット線BLに接続される。センスアンプ108は、データ読み出し時、ビット線BLの電位変動を検知して、メモリセルトランジスタMTが記憶しているデータを判別する。センスアンプ108は、データ書き込み時、書き込むべきデータを保持する。また、センスアンプ108は、ベリファイ時の判定結果を一時的に保持する。
【0023】
データ入出力バッファ107は、外部から入力されたデータ、或いは、センスアンプ108を介してメモリ領域100から出力されたデータを、一時的に保持する。
【0024】
ウェル・ソース線電位制御回路104は、メモリセルトランジスタ(NANDセルユニットNU)に対する動作に応じて、メモリセルトランジスタMTが設けられたウェル領域(半導体領域)の電位、及び、ソース線SLの電位を制御する。
【0025】
電源系回路110は、外部からの電圧をチップ内の各回路101〜109に出力する。電源系回路110は、複数のキャパシタ1によって形成される安定化回路を有している。
【0026】
電位生成回路109は、電源系回路110からの電圧を昇圧し、プログラム電圧や消去電圧を生成する。電位生成回路109は、生成した電位を、ロウ制御回路101及びウェル・ソース線電位制御回路104に出力する。電位生成回路109は、電圧を昇圧するためのチャージポンプ120を有する。チャージポンプ120は、複数のキャパシタを含んでいる。
【0027】
メモリチップの全体的な動作は、外部装置(例えば、ホスト)からの制御信号に基づき、コマンドインターフェイス105及びステートマシーン106により制御される。そして、フラッシュメモリの動作(書き込み、読み出し又は消去)に応じて、ロウ制御回路102、カラムデコーダ103、ウェル・ソース線電位制御回路104、データ入出力バッファ107、センスアンプ108、電位生成回路109が、それぞれ制御される。
【0028】
図3は、半導体装置9内の半導体チップに形成されている各回路のレイアウトの一例を示している。
【0029】
半導体チップ70内には、メモリ領域100が設けられ、メモリ領域100に隣接するように、周辺領域190が設けられている。周辺領域190内には、上述のロウ制御回路102、電位生成回路109、電源系回路110及びステートマシーン106などの、メモリ領域を駆動させるための複数の回路が設けられている。
【0030】
半導体チップ70の端部には、パッド90を配置するための領域(パッド配置領域とよぶ)が設けられている。
【0031】
また、半導体集積回路に対する保護素子が形成された保護素子領域92が、半導体チップ70の端部に設けられている。保護素子領域92内には、例えば、ESD保護素子が設けられている。パッド配置領域91及び保護素子領域92よりチップ70の内側(メモリ領域側)の領域に、周辺領域190が設けられている。
【0032】
メモリ領域100内には、例えば、複数のメモリセルアレイ200が設けられている。図3においては、図示の簡単化のため、2つのメモリセルアレイ(第1及び第2のメモリセルアレイ)200が図示されているが、メモリセルアレイの個数はこれに限定されない。2つのメモリセルアレイ200は互いに隣接している。
【0033】
1つのメモリセルアレイ200に対応するように、1つのセンスアンプ108が周辺領域190内に設けられている。センスアンプ108は、メモリセルアレイ200の一端に設けられている。2つのメモリセルアレイ200にそれぞれ対応している2つのセンスアンプ108は互いに隣接している。
【0034】
ここで、図3に示される例では、センスアンプ108がメモリセルアレイ200の一方(一端)に集中して配置されている(以下、「片側センスアンプ構造」と称する場合がある)。片側センスアンプ構造に対して、メモリセルアレイ200を挟むようにメモリセルアレイ200の両側(一端及び他端)にセンスアンプが配置されている場合もある(以下、「両側センスアンプ構造」と称する場合がある)。通常、電源を供給するためのパッド(電源パッド)90は、メモリセルアレイ200の一端側に配置されている。
【0035】
両側センスアンプ構造を用いた場合、他端側に設けられたセンスアンプに電源を供給するために、隣接するメモリセルアレイ200間に、電源配線を通す必要がある。一方、片側センスアンプ構造を用いた場合、電源パッド90に隣接するようにセンスアンプ108を配置することによって、メモリセルアレイ200間に電源配線を通す領域を確保する必要が無くなり、チップ面積を縮小化することができる。
【0036】
両側センスアンプ構造において、電源配線を通す領域は、周辺回路(例えば、ロウデコーダ)を配置できないデッドスペースとなることが多かった。そのため、両側センスアンプ構造では、電源配線の直下領域にキャパシタを配置することができた。これに対して、片側センスアンプ構造を用いた場合、隣接するメモリセルアレイ200間の面積が小さくなり、キャパシタを配置するのに十分なスペースを確保するのが困難になった。そこで、本実施形態のように、パッド90の直下領域にキャパシタ1を配置することにより、片側センスアンプ構造を用いた場合であっても、半導体装置の面積が増加するのを抑制できる。すなわち、片側センスアンプ構造を用い、かつ、センスアンプ108に隣接する領域のパッド90の直下にキャパシタ1を配置することによって、センスアンプ108への電源供給線を設けるためのスペースを削減できる。
【0037】
尚、図3において、メモリセルアレイ200が2つの場合を例に挙げて、説明したが、メモリセルアレイ200が、1つの場合でも上述の例と同様の効果がある。メモリセルアレイ200が1つで、且つ、両側センスアンプ構造を用いた場合でも、メモリセルアレイ200の両側に配線を通す必要があるからである。
【0038】
図4は、メモリセルアレイ200内に設けられる1つのNANDセルユニットNUの断面構造を示している。
【0039】
図4に示すように、メモリセルトランジスタMTは、例えば、電荷蓄積層と制御ゲート電極とから形成される積層ゲート構造の電界効果トランジスタである。
【0040】
電荷蓄積層3Aは、半導体基板70表面に形成されたゲート絶縁膜2A上に設けられる。制御ゲート電極5Aは、電荷蓄積層3A上に形成されたゲート間絶縁膜4を介して、電荷蓄積層3A上に積層されている。電荷蓄積層3Aは、トランジスタのチャネル幅方向において、メモリセルトランジスタMTごとに分離されている。
【0041】
電荷蓄積層3Aは、例えば、ポリシリコンからなる浮遊ゲート電極でもよし、窒化シリコンからなるトラップ層でもよい。
【0042】
ゲート間絶縁膜4Aは、例えば、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜と窒化シリコン膜の積層膜(例えば、ONO膜)からなる。ゲート間絶縁膜は、酸化ハフニウムや酸化アルミニウムなどの高誘電体絶縁膜(high−k膜)でもよい。
【0043】
制御ゲート電極5Aは、例えば、ワード線として機能し、トランジスタのチャネル幅方向に延在する。制御ゲート電極5Aは、チャネル幅方向に配列されている複数のメモリセルトランジスタに共有されている。
【0044】
NANDセルユニットNUにおいて、チャネル長方向に隣接するメモリセルトランジスタMTがソース/ドレイン拡散層6Aを共有することによって、複数のメモリセルトランジスタMTが直列接続されている。
【0045】
セレクトトランジスタST1,ST2が、NANDストリング(直列接続されたメモリセルトランジスタ)とソース/ドレイン拡散層6Aを共有することによって、セレクトトランジスタはST1,ST2がNANDストリングの一端及び他端に接続されている。
【0046】
セレクトトランジスタST1,ST2は、メモリセルトランジスタMTの形成と同時に実質的に同じ工程によって形成される。浮遊ゲート電極3Aと同時に形成される第1の電極層3Bは、半導体チップ70表面に形成されたゲート絶縁膜2B上に設けられる。制御ゲート電極5Aと同時に形成される第2の電極層5Bは、第1の電極層3B上に積層される。第1の電極層3Bと第2の電極層5Bとの間に、ゲート間絶縁膜4Aと同時に形成される絶縁膜4Bが設けられている。絶縁膜4B内には、開口部が形成され、2つの電極層3B,5Bは、その開口部を介して電気的に接続されている。
【0047】
第2の電極層5Bは、ワード線としての制御ゲート電極5Aと同様に、セレクトゲート線として用いられ、チャネル幅方向に延在している。セレクトゲート線としての第2の電極層5Bは、チャネル幅方向に配列されている複数のセレクトトランジスタST1,ST2で共有されている。
【0048】
セレクトトランジスタST1のソース/ドレイン拡散層6Dは、ビット線コンタクトBCを経由して、第1のメタル層M0に接続される。第1のメタル層M0は、基板表面に垂直方向において基板側からパッド側へ数えて第1番目の配線レベルに位置している。
【0049】
第1のメタル層M0は、ビアコンタクトV1を経由して、ビット線BLとしての第2のメタル層M1に接続される。第2のメタル層M1は、基板側からパッド側へ数えて第2番目の配線レベルに位置している。
【0050】
セレクトトランジスタST2のソース/ドレイン拡散層6Sは、ソース線コンタクトSCを経由して、ソース線SLに接続される。
【0051】
各トランジスタMT,ST1,ST2を覆うように、第1の層間絶縁膜71が、半導体基板70上に設けられている。第1の層間絶縁膜71上に、第2の層間絶縁膜72が設けられている。第2の層間絶縁膜72上及びメタル層M1上に、第3の層間絶縁膜73が設けられている。第3の層間絶縁膜73内には、第3のメタル層M2が設けられている。第3のメタル層M2は、基板側からパッド側へ数えて3番目の配線レベルに位置している。
【0052】
そして、メタル層M2及び層間絶縁膜73上に、絶縁体74が設けられている。図4において、絶縁体74は、単層構造で図示されているが、保護膜やパッシベーション膜を含む積層構造でもよい。なお、絶縁膜74を覆うように、別途に封止層が設けられてもよい。
【0053】
パッド90は、例えば、第3のメタル層M2と同じ配線レベルに設けられた導電体(メタル層)から形成される。パッド90は、各層間絶縁膜71,72,73内に埋め込まれたコンタクトを介して、下層の配線及び回路に接続されている。
【0054】
本実施形態の半導体装置9において、パッド90の下方において、キャパシタ領域91が半導体チップ70上に設けられている。キャパシタ領域91内には、複数のキャパシタ1が設けられている。
【0055】
例えば、キャパシタ領域91は、半導体チップ70の辺に対して平行な方向(パッド90の配列方向)において、保護素子領域92に隣接している。キャパシタ領域91は、半導体チップ70の辺に対して交差する方向(パッド90の配列方向に交差する方向)において、例えば、センスアンプ108が設けられた領域に、隣接してもよい。また、キャパシタ領域91は、例えば、チャージポンプ120のキャパシタ129が設けられた領域120Aに、隣接していてもよい。
【0056】
図5乃至図7を用いて、パッド下方に設けられたキャパシタ領域91の構造について、説明する。
【0057】
図5は、パッド90及びパッド90下方のキャパシタ領域91のレイアウトを示す模式的な平面図である。尚、図5において、図示の明確化のため、パッド90の構造は独立した矩形上のパターンで示されているが、パッド90から引き出された配線によって、パッド90が、半導体チップ表面に形成された回路に接続されているのは、もちろんである。
【0058】
図6及び図7は、パッド90下方のキャパシタ領域の断面構造を模式的に示している。図6は、半導体チップ70の辺に対して平行方向(パッド配列方向)に沿うキャパシタ領域91及びキャパシタ1の断面構造を、図5のVI−VI線に対応するように、模式的に示している。図7は、半導体チップ70の辺に対して垂直方向(パッド配列方向に交差する方向)に沿うキャパシタ領域91及びキャパシタ1の断面構造を、図5のVII−VII線に対応するように、模式的に示している。
【0059】
尚、図6において、保護素子領域92の断面構造も図示している。図7において、チャージポンプ領域120Aの断面構造も図示している。
【0060】
図5に示されるように、パッド90の上面は、絶縁体に形成された開口部POPによって、露出している。以下では、パッド上面を露出させるために絶縁体に形成された開口部POPのことを、パッド開口部POPとよぶ。パッド90は、半導体基板70側から数えて3番目の配線レベルに位置している。パッドの露出した部分に、ワイヤが取り付けられる。
【0061】
1つのキャパシタ領域91内に、複数のキャパシタ11,12,13が設けられる。尚、図5においては、3個のキャパシタ11,12,13が図示されているが、これに限定されない。但し、キャパシタ領域91内に設けられるキャパシタの個数は、2個以上であることが好ましい。
【0062】
複数のキャパシタ11,12,13は、例えば、パッド配列方向に交差する方向に隣接するように、キャパシタ領域91内にレイアウトされる。なお、複数のキャパシタ11,12,13は、パッド配列方向に平行な方向に隣接するように、キャパシタ領域91内にレイアウトされていても良い。以下では、各キャパシタ11,12,13を区別しない場合には、単に、キャパシタ1と表記する。
【0063】
図5乃至図7に示されるように、キャパシタ1は、半導体領域10、絶縁膜12及び電極15を、含んでいる。キャパシタ1は、例えば、MOSキャパシタである。
【0064】
半導体領域10は、例えば、半導体基板70内に形成された絶縁膜79によって、キャパシタ11,12,13ごとに、キャパシタ領域91内の半導体基板(チップ)70内に区画されている。絶縁膜79は、STI(Shallow Trench Isolation)構造を有する。半導体領域10は、例えば、パッド配列方向に沿って延在している。半導体領域10は、キャパシタ1の駆動時に半導体領域10内にチャネルが形成されることによって、キャパシタ1の一方の電極(キャパシタ電極)として用いられる。
半導体領域10は、ドナー又はアクセプタを含むウェル領域であり、n型ウェル領域でもよいし、p型ウェル領域でもよい。
【0065】
絶縁膜12は、半導体領域10上に設けられている。以下では、絶縁膜12のことを、キャパシタ絶縁膜12とよぶ。
【0066】
電極15は、キャパシタ絶縁膜12上に設けられている。電極15は、キャパシタ絶縁膜12を挟んで、半導体領域10に対向している。絶縁膜12を挟んで半導体領域10と電極15とが対向する部分に、キャパシタ1の静電容量が形成される。電極15は、キャパシタ1の他方の電極として用いられる。以下では、電極15のことを、キャパシタ電極15或いはゲート電極15とよぶ。
【0067】
キャパシタ電極15は、半導体領域の延在方向と同じ方向、つまり、パッド配列方向に沿って、延在している。
尚、ここで示される半導体領域10/キャパシタ電極15の延在方向とパッド配列方向(絶縁体の辺)との関係は、一例であって、半導体領域10及びキャパシタ電極15は、パッド配列方向と交差する方向に延在していてもよい。
【0068】
図6に示されるように、パッド配列方向(キャパシタ電極の延在方向)において、キャパシタ電極15の一端は、素子分離絶縁膜79上面を覆い、キャパシタ電極15の他端は、素子分離絶縁膜を覆わない。これによって、キャパシタ電極15の他端側において、半導体領域10内の上面が露出し、半導体領域10に対するコンタクトを形成するための領域(コンタクト形成領域)が確保されている。図7に示されるように、パッド配列方向に交差する方向において、キャパシタ電極15の端部は、素子分離絶縁膜79上面を覆ってもよい。その結果、キャパシタ1の容量をさらに大きくすることができる。
【0069】
尚、図6及び図7において、図示の簡単化のため、キャパシタ電極15が単層構造の導電体から形成される例が示されている。但し、キャパシタ1がメモリ領域と共通の工程で形成される場合、キャパシタ電極15も、図4に示されるセレクトトランジスタST1,ST2のゲート電極3B,5Bと同様に、2つの電極層が開口部を有する絶縁膜を挟んで積層され、この開口により2つの電極層が電気的に接続された構造を有していてもよい。
【0070】
半導体領域10内には、拡散層16が設けられている。拡散層16上には、コンタクト18Aが設けられている。拡散層16の不純物濃度は、半導体領域10の不純物濃度より高く設定されている。このように、半導体領域10の一端に、少なくとも1つのコンタクト18Aが接続されている。
【0071】
コンタクト18Aは、層間絶縁膜71内のコンタクトホール内に埋め込まれている。コンタクト18Aは、例えば、メタル層M0Aに接続されている。メタル層M0Aは、基板側から数えて1番目の配線レベルに位置する。キャパシタ電極15に、少なくとも1つのコンタクト18Gが接続されている。
【0072】
コンタクト18Gは、コンタクト18Aが設けられている側と反対側におけるキャパシタ電極15の端部に設けられている。コンタクト18Gは、層間絶縁膜71内のコンタクトホール内に埋め込まれ、例えば、メタル層M0Gに接続されている。
【0073】
コンタクト18A,18Bに電位差が設定されることによって、キャパシタ1が駆動される。半導体領域10がp型の半導体領域である場合、キャパシタ1の駆動時、キャパシタ電極15下方の半導体領域10内に、チャネルが形成され、形成されたチャネルがキャパシタ1の電極として機能する。半導体領域10がn型の半導体領域である場合、半導体領域10がキャパシタ1の電極として機能する。
【0074】
キャパシタ1及びそれに接続されるコンタクト18A,18Gは、層間絶縁膜71,72,73及び絶縁体74によって覆われている。
【0075】
本実施形態の半導体装置において、キャパシタに接続されるコンタクト18A,18Gは、基板表面に対して垂直方向(膜の積層方向)において、パッド開口部POPに対して上下に重ならない位置に、レイアウトされている。コンタクト18Gは、例えば、基板表面に対して垂直方向において、素子分離絶縁膜79上方にレイアウトされている。例えば、コンタクト18A,18G上方には、絶縁層(絶縁体)74が設けられている。
【0076】
また、コンタクト18A,18Gに接続されるメタル層M0A,M0Gも、コンタクト18A,18Gと同様に、基板表面に対して垂直方向において、パッド開口部POPに上下に重ならない位置にレイアウトされる。また、キャパシタ電極15の中央部は、パッド開口部POPの下方にレイアウトされている。パッド開口部POP内において、絶縁体74がパッド90上面から除去され、パッド表面は露出している。
【0077】
尚、コンタクト18A,18G及びメタル層がパッド開口部と上下に重ならない位置に設けられていれば、キャパシタ1と他の回路との接続関係に応じて、コンタクト18A,18Gが、メタル層M0A,M0Gより上層の配線レベルのメタル層に接続されてもよいのは、もちろんである。
【0078】
キャパシタ領域91において、基板表面に対して垂直方向においてパッド開口部POPとキャパシタ電極15との間に、配線としてのメタル層は設けられていない。これは、ボンディング時またはテスト時に生じる機械的応力によって、パッド90下方において配線またはコンタクトが断線する(オープンする)を回避するためである。また、例えば、パッド90下方において、ボンディングワイヤが第3の層間絶縁膜73を突き抜けてしまうことに起因して、ボンディングワイヤがコンタクトV2やメタル層M1に誤接触することによって生じる短絡(ショート)を、回避できる。
【0079】
複数のキャパシタ11,12,13は、所定の被覆率を満たすように、キャパシタ領域91内に設けられている。ここで、キャパシタ領域91内の被覆率とは、基板内の所定の面積内においてパターンを加工できる許容範囲(上限値及び下限値)を示している。すなわち、被覆率は、キャパシタ領域91を基板表面に対して垂直方向から見た場合、その領域91内における半導体領域10とそれ以外の領域(素子分離領域79)の割合(比率、面積)や、ゲート電極15とそれ以外の部材(キャパシタ電極15と同じ配線レベルに存在する層間絶縁膜71)の割合(比率)を示している。被覆率は、素子分離絶縁膜79の寸法やキャパシタ電極15の寸法を調整することによって、所定の値に調整される。
【0080】
ここで、所定の領域内における半導体領域10及びキャパシタ電極15の割合(以下、単に被覆率と称する場合がある)を許容範囲の上限値まで大きくすることにより、キャパシタの静電容量を大きくできる。しかし、キャパシタ領域91内におけるキャパシタの構成要素を大きくした場合、パッド90の下方領域の全てを、半導体領域10またはキャパシタ電極15で覆うことは難しい場合が多い。そのため、パッド90の下方領域において、半導体領域10、または、キャパシタ電極15の一部を分断する必要がある。しかし、パッド90の下方領域にコンタクト18Gなどを配置すると、上記のように、ボンディング時又はテスト時に生じる機械的応力によって、配線などのオープンやショートなどが発生してしまう。そのため、本実施形態において、キャパシタ領域91内の被覆率の許容値を満たしつつ、パッド90の下方領域からコンタクト18Gなどの形成位置をずらしている。
【0081】
図3及び図6に示されるように、保護素子領域92が、キャパシタ領域91に隣接して、半導体基板70内に設けられる。
【0082】
保護素子領域92内には、例えば、ESD保護素子PEとして、例えば、ダイオードPE又はキャパシタ(図示せず)が設けられている。ダイオードPEは、アノードとしての半導体領域30と、カソードとしての半導体領域36とを含んでいる。尚、ESD保護素子PEは、ダイオードに限定されず、MOSトランジスタなどでもよい。例えば、この保護素子領域92内に設けられる保護素子に対するキャパシタとして、キャパシタ領域91に設けられるキャパシタ1を用いることもできる。その結果として、キャパシタ1とESD保護素子PEを近接して配置することができ、回路レイアウトを容易にすることができる。
【0083】
アノードとしての半導体領域30は、p型ウェル領域30である。カソードとしての半導体領域36は、n型拡散層36である。n型拡散層36は、p型ウェル領域30内に設けられている。
【0084】
p型ウェル領域30のコンタクト形成領域内に、コンタクト38Bが接続される。
アノードとしてのp型ウェル領域30は、コンタクト38B、メタル層M0及びビアプラグV1を介して、メタル層M1に接続されている。p型ウェル領域30は、メタル層M1に接続されたビアプラグV2を介して、メタル層M2に接続されている。n型拡散層3のコンタクト形成領域内に、コンタクト38Aが接続されている。コンタクト38Aは、例えば、メタル層M0及びビアプラグV1を介して、メタル層M1に接続される。
【0085】
コンタクト38A,38Bとコンタクト形成領域との間に生じる寄生抵抗を低減するために、高濃度の不純物拡散層やシリサイド層が、コンタクト領域として、p型ウェル領域30内及びn型拡散層36内に設けられてもよい。
【0086】
図3及び図6に示されるように、保護素子領域92がキャパシタ領域91に隣接している場合、ESD保護素子としてのダイオードPEの特性に及ぼす影響及びプロセスの効率化の観点から、キャパシタ1の半導体領域10は、p型ウェル領域であることが好ましい。
【0087】
図3及び図7に示されるように、例えば、チャージポンプ領域120Aは、例えば、センスアンプ108が設けられる領域に隣接して、半導体基板70内に設けられる。チャージポンプ領域120A内には、チャージポンプを形成するための複数のキャパシタ129が設けられる。
【0088】
チャージポンプ用のキャパシタ129は、キャパシタ領域91内のキャパシタ1と同様に、MOSキャパシタであり、例えば、半導体領域(ウェル領域)10A、絶縁膜(キャパシタ絶縁膜)12A及びキャパシタ電極15Aを含んでいる。
【0089】
半導体領域10Aは、p型又はn型ウェル領域である。キャパシタ絶縁膜12Aは、半導体領域10A上に設けられている。キャパシタ電極15Aは、キャパシタ絶縁膜12A上に設けられている。半導体領域10A及びキャパシタ電極15Aのそれぞれに、コンタクト(図示せず)が接続されている。半導体領域10Aの延在方向に沿うキャパシタ129の断面構造は、図6に示されるキャパシタ1の断面構造と実質的に同じであるため、図示を省略する。
【0090】
チャージポンプ領域120A内のキャパシタ129の被覆率は、例えば、キャパシタ領域91内のキャパシタ1の被覆率以上である。ここで、チャージポンプ領域120Aにおいて、高い電圧を発生させるために大きなキャパシタ129が設けられたり、小さい電圧を発生させるための比較的小さなキャパシタ129も設けられたりする。そのため、チャージポンプ領域120A内には、複数の大きさのキャパシタ129が存在している。ここで、チャージポンプ領域120Aにおける、高い電圧を発生させるための大きなキャパシタ(以下、ラージキャパシタ1とよぶ場合もある)の容量を最も大きくする場合が多い。すなわち、チャージポンプ領域120A内のラージキャパシタ129の被覆率を許容範囲の上限値まで大きくしている。
【0091】
また、キャパシタ領域91内のキャパシタ1は電源の安定化に用いられる場合が多いため、キャパシタ1の容量を大きくする場合が多い。そのため、チャージポンプ領域120A内のラージキャパシタ1の被覆率は、キャパシタ領域91内のキャパシタ1の被覆率と同じ場合がある。
【0092】
すなわち、チャージポンプ領域120A内のラージキャパシタ129の被覆率が、キャパシタ領域91内のキャパシタ1の被覆率以上になるように、1つのキャパシタ領域91内に、複数のキャパシタ11,12,13が形成されている場合がある。
【0093】
本実施形態の半導体装置(例えば、フラッシュメモリ)において、絶縁体内に設けられたパッド90及びパッド開口部POP下方に、複数のキャパシタ1が配置されたキャパシタ領域91が設けられている。複数のキャパシタ1は、所定の被覆率を満たすように、パッド開口部POP下方のキャパシタ領域91内に形成される。
【0094】
本実施形態のように、半導体装置の製造工程中において機械的応力が与えられるパッド開口部下方の半導体基板(半導体チップ)上に、ダミーパターンが設けられる代わりに、複数のキャパシタ1が設けられる。キャパシタ1のキャパシタ電極15は、パッド90の下方に位置しているが、パッド90とキャパシタ電極15の距離は、パッド90と配線M0Gとの距離よりも長い。その結果として、半導体装置の特性の劣化及び製造歩留まりの劣化を引き起こさずに、パッド90下方の領域を素子形成領域として有効に利用できる。したがって、本実施形態の半導体装置は、半導体基板の高集積化を実現できる。
【0095】
キャパシタの電極のような平面なパターンが所定の被覆率を満たすように、パッド下方に配置されることによって、キャパシタのパターンが、ボンディング時のような機械的応力によるダメージを吸収する。これによって、本実施形態の半導体装置は、半導体装置の耐圧性を維持できる。
【0096】
本実施形態の半導体装置において、キャパシタ1に含まれる半導体領域10及びキャパシタ電極15には、コンタクト18A,18G及び配線(メタル層)M0A,M0Gがそれぞれ接続される。これらのコンタクト18A,18G及び配線M0A,M0Gは、基板表面に対して垂直方向においてパッド開口部POPと上下に重ならないように、レイアウトされる。
【0097】
それゆえ、パッド90に対するボンディング時、機械的応力がパッド90下方に印加されたとしても、部材の破壊を引き起こす可能性がある大きな応力が、コンタクト18A,18G及び配線M0A,M0Gに直接与えられることが抑制される。この結果として、クラックのような構造的ダメージが、キャパシタ1に発生するのを抑制でき、半導体装置の製造歩留まりの劣化を抑制できる。
【0098】
また、パッド90及びパッド開口部POPの面積に対応するように、キャパシタ電極15及び素子分離絶縁膜79の被覆率を調整する。この場合、1つのキャパシタ領域内のキャパシタ1の個数を、増加又は減少させればよい。また、半導体領域10と素子分離絶縁膜76の比率を変更してもよいし、または、キャパシタ電極15とそれ以外の領域(キャパシタ電極15と同じ配線レベルに存在する層間絶縁膜71)の比率を変更してもよい。それゆえ、本実施形態のように、パッド90の下方に、キャパシタ領域91が設けられたとしても、半導体装置の製造工程やレイアウトの大幅な変更は不要である。
【0099】
以上のように、本実施形態によれば、高集積化した半導体装置を提供できる。
【0100】
(2) 第2の実施形態
図8及び図9を用いて、第2の実施形態の半導体装置について、説明する。
【0101】
図8は、第2の実施形態の半導体装置におけるパッド90下方に設けられたキャパシタ領域91の平面レイアウトを模式的に示している。図9は、第2の実施形態の半導体装置におけるキャパシタの断面構造を、図8のIX−IX線に対応するように、模式的に示している。
【0102】
第2の実施形態の半導体装置において、図8及び図9に示されるように、キャパシタ1Aの半導体領域10の延在方向(長手方向、第1の方向)の両端に、コンタクト18Aがそれぞれ設けられている。半導体領域10の一端及び他端に設けられたコンタクト18Aは、半導体領域10上で互いに対向している。また、キャパシタ1Aのキャパシタ電極15の延在方向の両端に、コンタクト18Gが設けられている。キャパシタ電極15の一端及び他端に設けられたコンタクト18Gは、キャパシタ電極15上で互いに対向している。
【0103】
半導体領域10の両端に設けられたコンタクト18Aは、基板表面に対して垂直方向において、パッド開口部POPと上下に重ならない位置に、半導体領域10上にレイアウトされている。また、キャパシタ電極15の両端に設けられたコンタクト18Gも、パッド開口部POPと上下に重ならない位置に、キャパシタ電極15上にレイアウトされている。
【0104】
パッド90の面積が大きくなると、パッド開口部POPの開口面積も大きくなる。コンタクト18A,18Gがパッド開口部POPと上下に重ならない位置にレイアウトされる場合、半導体領域10及びキャパシタ電極15の寸法も大きくなる。半導体領域10及びキャパシタ電極15の面積増大に伴って、半導体領域10及びキャパシタ電極15の抵抗値や、キャパシタ1の駆動時に半導体領域10内に形成されるチャネルの抵抗値が、増大する。これに起因して、パッド下方のキャパシタにおける安定化キャパシタとしての機能が低下する可能性がある。
【0105】
本実施形態のように、コンタクト18A,18Bが部材の延在方向における半導体領域10及びキャパシタ電極15の両端にそれぞれ設けられることによって、キャパシタ1Aの面積が大きくなっても、半導体領域10及びキャパシタ電極15に、比較的均一に電圧を印加することができる。それゆえ、本実施形態の半導体装置は、抵抗値の増大に起因するキャパシタ1Aの特性劣化を緩和できる。
【0106】
また、半導体領域10及びキャパシタ電極15の両端に、コンタクト18A,18Gがそれぞれ設けられることによって、キャパシタ1と他の回路を接続するための配線レイアウトの設計自由度を向上できる。
【0107】
以上のように、第2の実施形態の半導体装置によれば、第1の実施形態と同様の効果が得られるとともに、パッド90下方に設けられたキャパシタの特性劣化を抑制できる。
【0108】
(3) 第3の実施形態
図10及び図11を用いて、第3の実施形態の半導体装置について、説明する。
【0109】
図10は、第3の実施形態の半導体装置におけるパッド90下方に設けられたキャパシタ領域91の平面レイアウトを模式的に示している。図11は、第3の実施形態の半導体装置におけるキャパシタ1Bの断面構造を、図10のXI−XI線に対応するように、模式的に示している。
【0110】
第3の実施形態の半導体装置において、図10及び図11に示されるように、キャパシタ1Bの半導体領域10に接続されるコンタクト18Aは、半導体領域10の延在方向(長手方向)の端部にレイアウトされている。これに対して、キャパシタ1Bのキャパシタ電極15に接続されるコンタクト18Gは、半導体領域10の延在方向(パッド配列方向)に交差する方向(半導体領域10の幅方向、第2の方向)において、キャパシタ電極15上にレイアウトされている。
【0111】
半導体領域10の幅方向(例えば、パッド配列方向に交差する方向)において、キャパシタ電極15の寸法(幅)は、半導体領域10の寸法(幅)より大きい。
【0112】
コンタクト18Gは、例えば、半導体領域10の幅方向において半導体領域10に隣接している素子分離絶縁膜79上方に配置されている。
【0113】
本実施形態のように、コンタクト18Gが半導体領域10の幅方向におけるキャパシタ電極15の端部に接続されている場合であっても、コンタクト18G及びそれに接続されるメタル層M0Gは、パッド開口部POPと上下に重ならない位置に、キャパシタ電極10上に設けられている。
【0114】
また、コンタクト18Gは、基板表面に対して垂直方向において半導体領域10と上下に重ならない位置に配置されている。これによって、例えば、コンタクトホールの形成時におけるオーバーエッチングのようなプロセス不良によって、コンタクト18Gが、キャパシタ電極15を貫通し、半導体領域10に接触するのを防止できる。
【0115】
したがって、第3の実施形態の半導体装置によれば、第1及び第2の実施形態と同様の効果が得られるとともに、半導体装置の製造歩留まりの劣化を抑制できる。
【0116】
(4) 第4の実施形態
図12及び図13を用いて、第4の実施形態の半導体装置について説明する。
【0117】
図12は、第4の実施形態の半導体装置におけるパッド90下方に設けられたキャパシタ領域91の平面レイアウトを模式的に示している。図13は、第3の実施形態の半導体装置におけるキャパシタの断面構造を、図12のXIII−XIII線に対応するように、模式的に示している。
【0118】
図4を用いて説明したように、フラッシュメモリにおいて、メモリセルトランジスタMTは、ゲート間絶縁膜4Aを挟んで浮遊ゲート電極(電荷蓄積層)3Aと制御ゲート電極5Aとが積層されたゲート構造を有している。
それゆえ、図12及び図13に示されるように、キャパシタ領域91内に設けられたキャパシタ1Cが、メモリセルトランジスタMTの積層ゲート構造と実質的に同様の積層体を含み、絶縁膜14を挟んで積層された2つの導電体が、キャパシタ1Aの電極13,15として用いられてもよい。
【0119】
図13に示されるように、半導体領域10上に、第1のキャパシタ絶縁膜12が設けられている。第1のキャパシタ絶縁膜13上に、第1のキャパシタ電極13が設けられている。第1のキャパシタ電極13は、メモリセルトランジスタMTの浮遊ゲート電極3Aと共有の工程及び同じ材料によって形成される。また、第1のキャパシタ電極13と浮遊ゲート電極3Aは同じ層(高さ)に位置していると言える。キャパシタ電極13は、例えば、導電性を有するポリシリコンである。キャパシタ電極13は、ダミー層19を経由して、コンタクト18F及びメタル層M0Fに接続されている。ダミー層19は、絶縁膜14内に形成された開口部を介して、キャパシタ電極13に電気的に接続されている。
【0120】
コンタクト18F及びダミー層19は、キャパシタ電極13の延在方向において、キャパシタ電極13の一端及び他端に接続されている。
【0121】
キャパシタ絶縁膜12を挟んでキャパシタ電極13と半導体領域10とが対向している部分に、静電容量が形成される。絶縁膜13を挟んで対向している半導体領域10及びキャパシタ電極13は、MOSキャパシタを形成している。
【0122】
また、第1のキャパシタ電極13上に、第2のキャパシタ絶縁膜14が設けられている。第2のキャパシタ絶縁膜14は、メモリセルトランジスタMTのゲート間絶縁膜4Aと共通の工程によって形成される。キャパシタ絶縁膜14は、ゲート間絶縁膜4Aと同じ材料(例えば、ONO膜)によって形成される。また、キャパシタ絶縁膜14とゲート間絶縁膜4Aは同じ層(高さ)に位置していると言える。キャパシタ絶縁膜14上には、第2のキャパシタ電極15が設けられている。第2のキャパシタ電極15及びダミー層19は、メモリセルトランジスタMTの制御ゲート電極5Aと共通の工程及び同じ材料によって形成される。また、第2のキャパシタ電極15及びダミー層19は、制御ゲート電極5Aと同じ層(高さ)に位置していると言える。第2のキャパシタ電極15とダミー層19との間には、スリット(溝)が設けられている。ダミー層19は、第2のキャパシタ電極15から分離されている。
【0123】
キャパシタ電極15の延在方向において、キャパシタ電極15の一端及び他端に、コンタクト18G及びメタル層M0Gが接続されている。
【0124】
尚、図13において、本例のキャパシタの構成を示すために、キャパシタ電極13,15に接続されるコンタクト18F,18Gが半導体領域10上方に配置されているように図示されている。ただし、コンタクト18F,18Gと半導体領域10との接触を防ぐために、図12に示されるように、コンタクト18F,18Gは、半導体領域10と上下に重ならない位置にレイアウトされることが好ましい。
【0125】
コンタクト18A,18F,18Gは、図6に示される例と同様に、半導体領域10及び電極13,15の一端にのみ接続されてもよい。
【0126】
キャパシタ絶縁膜14を挟んでキャパシタ電極13とキャパシタ電極15とが対向している部分に、静電容量が形成される。絶縁膜14を挟んで対向している2つのキャパシタ電極13,15は、例えば、平行平板キャパシタを形成している。但し、電極13の不純物濃度が低ければ、MOSキャパシタとして駆動する場合もある。
【0127】
本実施形態の半導体装置のように、積層ゲート電極とほぼ同じ構成の積層体を利用してキャパシタ1Cを形成した場合においても、複数のキャパシタ1Cは、半導体領域10、キャパシタ電極13,15及びキャパシタ絶縁膜12,14が所定の被覆率を満たすように、パッド90下方のキャパシタ領域91内に設けられている。これによって、本実施形態の半導体装置は、パッド下方に印加される機械的応力に対する耐圧性を維持できる。
【0128】
そして、本実施形態の半導体装置において、第1乃至第3の実施形態と同様に、半導体領域10及びキャパシタ電極13,15にそれぞれ接続される各コンタクト18A,18F,18Gは、基板表面に対して垂直方向において、パッド開口部POPと上下に重ならない位置にレイアウトされている。これによって、本実施形態の半導体装置は、ボンディング時の機械的応力によるコンタクト及び層間絶縁膜の破壊が、低減される。
【0129】
本実施形態のように、積層ゲート電極と同じ構成の積層体を利用して、キャパシタ電極13,15の積層方向において複数のキャパシタ(静電容量)を形成することによって、膜の積層方向における素子(キャパシタ)の集積度を向上できる。
【0130】
したがって、第4の実施形態の半導体装置によれば、第1乃至第3の実施形態と同様の効果が得られるとともに、半導体装置の高集積化をさらに図ることができる。
【0131】
(5) 適用例
図14を用いて、実施形態の半導体装置の適用例について、説明する。
【0132】
フラッシュメモリのような半導体装置において、機能や入出力される信号が異なるパッドが、複数個設けられる。
【0133】
例えば、電圧Vcc及び電圧Vssなどの外部電源Vxが印加されるパッド(電源パッドとよぶ)やデータの入出力用のパッド(I/Oパッドとよぶ)が、半導体装置9に設けられている。
【0134】
また、チップアドレスの切り替えや電源仕様の切り替えのためのパッド、ready/busy信号が入力されるパッド(R/Bパッドとよぶ)、或いは、テスト用のパッドのようなボンディングされないパッドも、半導体装置9に設けられる。例えば、アドレス/仕様の切り替えのためのパッドは、固定電位に設定され、R/Bパッドは、トグルされる。
【0135】
第1乃至第4の実施形態で述べたように、各実施形態の半導体装置は、パッド90下方に複数のキャパシタ1が設けられている。パッド90としてのメタル層M2とキャパシタ1の電極15との間に生じる寄生容量を考慮することが、半導体装置の動作特性の劣化を抑制するためにより好ましい。
【0136】
例えば、高速でデータの通信を行うためのI/Oパッドは、容量を小さくすることが好ましい。また、パッドに対してピン容量が規定されている場合もある。
【0137】
それゆえ、I/Oパッドやピン容量が規定されたパッドの下方には、本実施形態の半導体装置におけるキャパシタ1を設けないことが好ましい。
【0138】
例えば、図14に示されるように、I/Oパッド90(I/O)のように、ピン容量が規定されているパッドの下方において、素子としての機能を有さない構造DPが、設けられている。以下では、素子としての機能を有さない構造DPのことを、ダミーパターンDPとよぶ。また、ダミーパターンDPが設けられた領域99のことを、ダミーパターン領域99とよぶ。
【0139】
例えば、ダミーパターンDPは、絶縁体77と、絶縁体77上の導電体15Dとを含んでいる。絶縁体77は、例えば、半導体基板70内に埋め込まれ、絶縁体77の上部は、半導体基板70表面から突出している。絶縁体70は、例えば、STI構造を有している。絶縁体70は、例えば、素子分離絶縁膜79と共通の工程で形成される。
【0140】
導電体15Dは、絶縁体77の上面及び側面の一部を覆うように、絶縁体77上に設けられている。導電体15は、例えば、キャパシタ電極15と共通の工程で形成される。
【0141】
ダミーパターンDPは、図14の手前方向又は奥行き方向に延在し、ライン状の平面パターンを有している。
【0142】
このように、I/Oパッドの下方においてダミーパターンDPを有するダミーパターン領域99が設けられることによって、I/Oパッドは、キャパシタ電極とパッドとの間の寄生容量の影響をほとんど受けない。そして、I/Oパッドは、ピン容量の規定を満たすことができる。また、ピン容量が規定されたパッド90の下方において、ダミーパターンDPの形成によって、所定の被覆率を満たすことができ、機械的応力がパッドに印加された場合の耐圧性を確保できる。
【0143】
外部電源パッド90(Vx)は、例えば、寄生容量がパッドとキャパシタ電極15との間に生じても、その寄生容量がパッドの特性に及ぼす影響は小さい。それゆえ、外部電源パッド90のような、電位が固定されるパッドの下方に、複数のキャパシタ1を有するキャパシタ領域91が設けられてもよい。すなわち、外部電源パッド90と、外部電源パッド90の下方のキャパシタ1が電気的に接続され、電源に対する安定化キャパシタとして用いられる。
【0144】
外部電源パッド90(Vx)の下方に、キャパシタ1が設けられた場合、例えば、図15に示すように、外部電源パッド90(Vx)とキャパシタ1とを接続することができる。ここでは、外部電源パッド90(Vx)とキャパシタ電極15とが、コンタクトプラグ18G、ビアプラグV1,V2及びメタル層M0G,M1を介して接続される。なお、拡散層16は、コンタクトプラグ18A及びメタル層M0Aなどを介して、グランド電位(グランド電源)に接続される。これによって、その外部電源パッドと安定化キャパシタとを接続する配線長を短くでき、配線抵抗を小さくできる。その結果、外部からのノイズを効果的に除去でき、安定した電源をチップ内に供給できる。
【0145】
また、電源パッド90と同様に、固定電位に設定されるパッド、ピン容量が規定されていないパッド又はボンディングされないパッドの下方において、キャパシタ領域91が確保され、その領域91内に複数のキャパシタ1が設けられてもよい。
【0146】
以上のように、パッドに要求される機能/特性を考慮することによって、半導体装置の特性劣化を引き起こさずに、半導体装置のパッド(パッド開口部)下方の領域を有効に利用できる。
【0147】
したがって、本実施形態によれば、半導体装置の集積度を向上できる。
【0148】
[その他]
上述の実施形態において、NAND型フラッシュメモリが、半導体チップに形成される半導体集積回路として例示されている。ただし、これに限定されず、半導体集積回路は、他の回路構成(例えば、NOR型)のフラッシュメモリ、DRAM、SRAM、MRAM、ReRAM、PCRAMなどの半導体メモリでもよいし、ロジック回路でもよいし、或いは、半導体メモリとロジック回路とが混載されたシステムLSIでもよい。
【0149】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0150】
9:半導体装置、1,1A:キャパシタ、70:半導体チップ、90:パッド、POP:パッド開口部、91:キャパシタ領域、10:半導体領域、15:キャパシタ電極、12:絶縁膜、18A,18G:コンタクト。
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
半導体チップは、チップに設けられたパッドにワイヤをボンディングすることによって、電子機器の基板に電気的に接続される。
【0003】
パッドに対するワイヤのボンディング時、ボンディングによる機械的応力が、パッド及びパッド下方の部材に、与えられる。また、ボンディング時に限らず、製品テスト時において、テスト装置のプローブ針による機械的応力が、パッド及びパッド下方の部材に与えられる。
【0004】
ボンディング時及びテスト時に生じる機械的応力が、パッド下方の部材に対する構造的ダメージの原因となり、配線の断線(ショート)、層間絶縁膜又はコンタクトのクラックなどを引き起こす可能性がある。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2004−288786号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
半導体装置の高集積化を図る技術を提供する。
【課題を解決するための手段】
【0007】
本実施形態の半導体装置は、絶縁体内に設けられ、半導体集積回路を含んでいる半導体チップと、前記絶縁体に形成された開口部を介して、その上面が露出するパッドと、前記パッド下方において、前記半導体チップのキャパシタ領域内に設けられる複数のキャパシタと、を具備し、前記キャパシタは、所定の被覆率を満たすように、前記キャパシタ領域内に設けられ、前記キャパシタの2つの電極にそれぞれ接続されるコンタクトは、前記開口部と上下に重ならない位置に設けられている。
【図面の簡単な説明】
【0008】
【図1】実施形態の半導体装置の全体構造を示す図。
【図2】実施形態の半導体装置の回路構成の一例を示すブロック図。
【図3】実施形態の半導体装置のレイアウトの一例を示す平面図。
【図4】メモリ素子の構造の一例を示す断面図。
【図5】実施形態の半導体装置のレイアウトの一例を示す平面図。
【図6】実施形態の半導体装置の構造の一例を示す断面図。
【図7】実施形態の半導体装置の構造の一例を示す断面図。
【図8】実施形態の半導体装置のレイアウトの一例を示す平面図。
【図9】実施形態の半導体装置の構造の一例を示す断面図。
【図10】実施形態の半導体装置のレイアウトの一例を示す平面図。
【図11】実施形態の半導体装置の構造の一例を示す断面図。
【図12】実施形態の半導体装置のレイアウトの一例を示す平面図。
【図13】実施形態の半導体装置の構造の一例を示す断面図。
【図14】適用例を説明するための図。
【図15】適用例を説明するための図。
【発明を実施するための形態】
【0009】
[実施形態]
以下、図面を参照しながら、実施形態に係る半導体装置について説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【0010】
(1) 第1の実施形態
図1乃至図7を参照して、第1の実施形態の半導体装置について、説明する。
【0011】
図1は、本実施形態の半導体装置9を示している。
図1に示される本実施形態の半導体装置9において、半導体集積回路が形成された半導体チップ(半導体基板)が、絶縁体99に覆われている。
【0012】
パッド90は、絶縁体99の辺に沿うように、絶縁体99の上面(表面)の端部に設けられている。パッド90に対するボンディングによって、絶縁体99内の半導体チップと他の装置とが電気的に接続され、電子機器が形成される。但し、複数のパッドのうち、ボンディングされないパッドも存在する。以下では、パッド90の配列する方向に沿う方向のことを、パッド配列方向とも呼ぶ。
半導体装置9は、例えば、半導体メモリである。
【0013】
図2は、半導体装置としての半導体メモリの回路構成の一例を示すブロック図である。
【0014】
メモリ領域100は、複数のメモリセルトランジスタとセレクトトランジスタとを有する。各メモリセルトランジスタMTのゲートには、ワード線WLが接続されている。
【0015】
例えば、NAND型フラッシュメモリにおいて、複数のメモリセルトランジスタMTの電流経路は直列に接続されている。電流経路が直列接続された複数のメモリセルトランジスタMTの構成のことを、NANDストリングとよぶ。
【0016】
NANDストリングの一端及び他端に、セレクトトランジスタST1,ST2がそれぞれ接続される。一方のセレクトトランジスタST1の電流経路の一端が、NANDストリングのドレイン側に接続され、そのセレクトトランジスタST1の電流経路の他端は、ビット線BLに接続される。他方のセレクトトランジスタST2の電流経路の一端は、NANDストリングのソース側に接続され、そのセレクトトランジスタST2の電流経路の他端は、ソース線SLに接続される。
【0017】
セレクトトランジスタST1,ST2のゲートは、セレクトゲート線にそれぞれ接続されている。
【0018】
NANDストリング及びその両端に接続されるセレクトトランジスタから形成される構成NUのことを、NANDセルユニットNUとよぶ。
【0019】
複数のNANDセルユニットNUが、メモリ領域100内に設けられている。
【0020】
ロウ制御回路101は、メモリ領域100のロウを制御する。ロウ制御回路101は、ワード線及びセレクトゲート線に接続される。ロウ制御回路101は、アドレスバッファ102からのアドレス信号に基づいて選択されたメモリセルトランジスタにアクセスするために、ワード線及びセレクトゲート線を駆動する。
【0021】
カラムデコーダ103は、アドレスバッファ102からのアドレス信号に基づいて、メモリ領域100のカラムを選択するように、センスアンプ108を駆動する。
【0022】
センスアンプ108は、ビット線BLに接続される。センスアンプ108は、データ読み出し時、ビット線BLの電位変動を検知して、メモリセルトランジスタMTが記憶しているデータを判別する。センスアンプ108は、データ書き込み時、書き込むべきデータを保持する。また、センスアンプ108は、ベリファイ時の判定結果を一時的に保持する。
【0023】
データ入出力バッファ107は、外部から入力されたデータ、或いは、センスアンプ108を介してメモリ領域100から出力されたデータを、一時的に保持する。
【0024】
ウェル・ソース線電位制御回路104は、メモリセルトランジスタ(NANDセルユニットNU)に対する動作に応じて、メモリセルトランジスタMTが設けられたウェル領域(半導体領域)の電位、及び、ソース線SLの電位を制御する。
【0025】
電源系回路110は、外部からの電圧をチップ内の各回路101〜109に出力する。電源系回路110は、複数のキャパシタ1によって形成される安定化回路を有している。
【0026】
電位生成回路109は、電源系回路110からの電圧を昇圧し、プログラム電圧や消去電圧を生成する。電位生成回路109は、生成した電位を、ロウ制御回路101及びウェル・ソース線電位制御回路104に出力する。電位生成回路109は、電圧を昇圧するためのチャージポンプ120を有する。チャージポンプ120は、複数のキャパシタを含んでいる。
【0027】
メモリチップの全体的な動作は、外部装置(例えば、ホスト)からの制御信号に基づき、コマンドインターフェイス105及びステートマシーン106により制御される。そして、フラッシュメモリの動作(書き込み、読み出し又は消去)に応じて、ロウ制御回路102、カラムデコーダ103、ウェル・ソース線電位制御回路104、データ入出力バッファ107、センスアンプ108、電位生成回路109が、それぞれ制御される。
【0028】
図3は、半導体装置9内の半導体チップに形成されている各回路のレイアウトの一例を示している。
【0029】
半導体チップ70内には、メモリ領域100が設けられ、メモリ領域100に隣接するように、周辺領域190が設けられている。周辺領域190内には、上述のロウ制御回路102、電位生成回路109、電源系回路110及びステートマシーン106などの、メモリ領域を駆動させるための複数の回路が設けられている。
【0030】
半導体チップ70の端部には、パッド90を配置するための領域(パッド配置領域とよぶ)が設けられている。
【0031】
また、半導体集積回路に対する保護素子が形成された保護素子領域92が、半導体チップ70の端部に設けられている。保護素子領域92内には、例えば、ESD保護素子が設けられている。パッド配置領域91及び保護素子領域92よりチップ70の内側(メモリ領域側)の領域に、周辺領域190が設けられている。
【0032】
メモリ領域100内には、例えば、複数のメモリセルアレイ200が設けられている。図3においては、図示の簡単化のため、2つのメモリセルアレイ(第1及び第2のメモリセルアレイ)200が図示されているが、メモリセルアレイの個数はこれに限定されない。2つのメモリセルアレイ200は互いに隣接している。
【0033】
1つのメモリセルアレイ200に対応するように、1つのセンスアンプ108が周辺領域190内に設けられている。センスアンプ108は、メモリセルアレイ200の一端に設けられている。2つのメモリセルアレイ200にそれぞれ対応している2つのセンスアンプ108は互いに隣接している。
【0034】
ここで、図3に示される例では、センスアンプ108がメモリセルアレイ200の一方(一端)に集中して配置されている(以下、「片側センスアンプ構造」と称する場合がある)。片側センスアンプ構造に対して、メモリセルアレイ200を挟むようにメモリセルアレイ200の両側(一端及び他端)にセンスアンプが配置されている場合もある(以下、「両側センスアンプ構造」と称する場合がある)。通常、電源を供給するためのパッド(電源パッド)90は、メモリセルアレイ200の一端側に配置されている。
【0035】
両側センスアンプ構造を用いた場合、他端側に設けられたセンスアンプに電源を供給するために、隣接するメモリセルアレイ200間に、電源配線を通す必要がある。一方、片側センスアンプ構造を用いた場合、電源パッド90に隣接するようにセンスアンプ108を配置することによって、メモリセルアレイ200間に電源配線を通す領域を確保する必要が無くなり、チップ面積を縮小化することができる。
【0036】
両側センスアンプ構造において、電源配線を通す領域は、周辺回路(例えば、ロウデコーダ)を配置できないデッドスペースとなることが多かった。そのため、両側センスアンプ構造では、電源配線の直下領域にキャパシタを配置することができた。これに対して、片側センスアンプ構造を用いた場合、隣接するメモリセルアレイ200間の面積が小さくなり、キャパシタを配置するのに十分なスペースを確保するのが困難になった。そこで、本実施形態のように、パッド90の直下領域にキャパシタ1を配置することにより、片側センスアンプ構造を用いた場合であっても、半導体装置の面積が増加するのを抑制できる。すなわち、片側センスアンプ構造を用い、かつ、センスアンプ108に隣接する領域のパッド90の直下にキャパシタ1を配置することによって、センスアンプ108への電源供給線を設けるためのスペースを削減できる。
【0037】
尚、図3において、メモリセルアレイ200が2つの場合を例に挙げて、説明したが、メモリセルアレイ200が、1つの場合でも上述の例と同様の効果がある。メモリセルアレイ200が1つで、且つ、両側センスアンプ構造を用いた場合でも、メモリセルアレイ200の両側に配線を通す必要があるからである。
【0038】
図4は、メモリセルアレイ200内に設けられる1つのNANDセルユニットNUの断面構造を示している。
【0039】
図4に示すように、メモリセルトランジスタMTは、例えば、電荷蓄積層と制御ゲート電極とから形成される積層ゲート構造の電界効果トランジスタである。
【0040】
電荷蓄積層3Aは、半導体基板70表面に形成されたゲート絶縁膜2A上に設けられる。制御ゲート電極5Aは、電荷蓄積層3A上に形成されたゲート間絶縁膜4を介して、電荷蓄積層3A上に積層されている。電荷蓄積層3Aは、トランジスタのチャネル幅方向において、メモリセルトランジスタMTごとに分離されている。
【0041】
電荷蓄積層3Aは、例えば、ポリシリコンからなる浮遊ゲート電極でもよし、窒化シリコンからなるトラップ層でもよい。
【0042】
ゲート間絶縁膜4Aは、例えば、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜と窒化シリコン膜の積層膜(例えば、ONO膜)からなる。ゲート間絶縁膜は、酸化ハフニウムや酸化アルミニウムなどの高誘電体絶縁膜(high−k膜)でもよい。
【0043】
制御ゲート電極5Aは、例えば、ワード線として機能し、トランジスタのチャネル幅方向に延在する。制御ゲート電極5Aは、チャネル幅方向に配列されている複数のメモリセルトランジスタに共有されている。
【0044】
NANDセルユニットNUにおいて、チャネル長方向に隣接するメモリセルトランジスタMTがソース/ドレイン拡散層6Aを共有することによって、複数のメモリセルトランジスタMTが直列接続されている。
【0045】
セレクトトランジスタST1,ST2が、NANDストリング(直列接続されたメモリセルトランジスタ)とソース/ドレイン拡散層6Aを共有することによって、セレクトトランジスタはST1,ST2がNANDストリングの一端及び他端に接続されている。
【0046】
セレクトトランジスタST1,ST2は、メモリセルトランジスタMTの形成と同時に実質的に同じ工程によって形成される。浮遊ゲート電極3Aと同時に形成される第1の電極層3Bは、半導体チップ70表面に形成されたゲート絶縁膜2B上に設けられる。制御ゲート電極5Aと同時に形成される第2の電極層5Bは、第1の電極層3B上に積層される。第1の電極層3Bと第2の電極層5Bとの間に、ゲート間絶縁膜4Aと同時に形成される絶縁膜4Bが設けられている。絶縁膜4B内には、開口部が形成され、2つの電極層3B,5Bは、その開口部を介して電気的に接続されている。
【0047】
第2の電極層5Bは、ワード線としての制御ゲート電極5Aと同様に、セレクトゲート線として用いられ、チャネル幅方向に延在している。セレクトゲート線としての第2の電極層5Bは、チャネル幅方向に配列されている複数のセレクトトランジスタST1,ST2で共有されている。
【0048】
セレクトトランジスタST1のソース/ドレイン拡散層6Dは、ビット線コンタクトBCを経由して、第1のメタル層M0に接続される。第1のメタル層M0は、基板表面に垂直方向において基板側からパッド側へ数えて第1番目の配線レベルに位置している。
【0049】
第1のメタル層M0は、ビアコンタクトV1を経由して、ビット線BLとしての第2のメタル層M1に接続される。第2のメタル層M1は、基板側からパッド側へ数えて第2番目の配線レベルに位置している。
【0050】
セレクトトランジスタST2のソース/ドレイン拡散層6Sは、ソース線コンタクトSCを経由して、ソース線SLに接続される。
【0051】
各トランジスタMT,ST1,ST2を覆うように、第1の層間絶縁膜71が、半導体基板70上に設けられている。第1の層間絶縁膜71上に、第2の層間絶縁膜72が設けられている。第2の層間絶縁膜72上及びメタル層M1上に、第3の層間絶縁膜73が設けられている。第3の層間絶縁膜73内には、第3のメタル層M2が設けられている。第3のメタル層M2は、基板側からパッド側へ数えて3番目の配線レベルに位置している。
【0052】
そして、メタル層M2及び層間絶縁膜73上に、絶縁体74が設けられている。図4において、絶縁体74は、単層構造で図示されているが、保護膜やパッシベーション膜を含む積層構造でもよい。なお、絶縁膜74を覆うように、別途に封止層が設けられてもよい。
【0053】
パッド90は、例えば、第3のメタル層M2と同じ配線レベルに設けられた導電体(メタル層)から形成される。パッド90は、各層間絶縁膜71,72,73内に埋め込まれたコンタクトを介して、下層の配線及び回路に接続されている。
【0054】
本実施形態の半導体装置9において、パッド90の下方において、キャパシタ領域91が半導体チップ70上に設けられている。キャパシタ領域91内には、複数のキャパシタ1が設けられている。
【0055】
例えば、キャパシタ領域91は、半導体チップ70の辺に対して平行な方向(パッド90の配列方向)において、保護素子領域92に隣接している。キャパシタ領域91は、半導体チップ70の辺に対して交差する方向(パッド90の配列方向に交差する方向)において、例えば、センスアンプ108が設けられた領域に、隣接してもよい。また、キャパシタ領域91は、例えば、チャージポンプ120のキャパシタ129が設けられた領域120Aに、隣接していてもよい。
【0056】
図5乃至図7を用いて、パッド下方に設けられたキャパシタ領域91の構造について、説明する。
【0057】
図5は、パッド90及びパッド90下方のキャパシタ領域91のレイアウトを示す模式的な平面図である。尚、図5において、図示の明確化のため、パッド90の構造は独立した矩形上のパターンで示されているが、パッド90から引き出された配線によって、パッド90が、半導体チップ表面に形成された回路に接続されているのは、もちろんである。
【0058】
図6及び図7は、パッド90下方のキャパシタ領域の断面構造を模式的に示している。図6は、半導体チップ70の辺に対して平行方向(パッド配列方向)に沿うキャパシタ領域91及びキャパシタ1の断面構造を、図5のVI−VI線に対応するように、模式的に示している。図7は、半導体チップ70の辺に対して垂直方向(パッド配列方向に交差する方向)に沿うキャパシタ領域91及びキャパシタ1の断面構造を、図5のVII−VII線に対応するように、模式的に示している。
【0059】
尚、図6において、保護素子領域92の断面構造も図示している。図7において、チャージポンプ領域120Aの断面構造も図示している。
【0060】
図5に示されるように、パッド90の上面は、絶縁体に形成された開口部POPによって、露出している。以下では、パッド上面を露出させるために絶縁体に形成された開口部POPのことを、パッド開口部POPとよぶ。パッド90は、半導体基板70側から数えて3番目の配線レベルに位置している。パッドの露出した部分に、ワイヤが取り付けられる。
【0061】
1つのキャパシタ領域91内に、複数のキャパシタ11,12,13が設けられる。尚、図5においては、3個のキャパシタ11,12,13が図示されているが、これに限定されない。但し、キャパシタ領域91内に設けられるキャパシタの個数は、2個以上であることが好ましい。
【0062】
複数のキャパシタ11,12,13は、例えば、パッド配列方向に交差する方向に隣接するように、キャパシタ領域91内にレイアウトされる。なお、複数のキャパシタ11,12,13は、パッド配列方向に平行な方向に隣接するように、キャパシタ領域91内にレイアウトされていても良い。以下では、各キャパシタ11,12,13を区別しない場合には、単に、キャパシタ1と表記する。
【0063】
図5乃至図7に示されるように、キャパシタ1は、半導体領域10、絶縁膜12及び電極15を、含んでいる。キャパシタ1は、例えば、MOSキャパシタである。
【0064】
半導体領域10は、例えば、半導体基板70内に形成された絶縁膜79によって、キャパシタ11,12,13ごとに、キャパシタ領域91内の半導体基板(チップ)70内に区画されている。絶縁膜79は、STI(Shallow Trench Isolation)構造を有する。半導体領域10は、例えば、パッド配列方向に沿って延在している。半導体領域10は、キャパシタ1の駆動時に半導体領域10内にチャネルが形成されることによって、キャパシタ1の一方の電極(キャパシタ電極)として用いられる。
半導体領域10は、ドナー又はアクセプタを含むウェル領域であり、n型ウェル領域でもよいし、p型ウェル領域でもよい。
【0065】
絶縁膜12は、半導体領域10上に設けられている。以下では、絶縁膜12のことを、キャパシタ絶縁膜12とよぶ。
【0066】
電極15は、キャパシタ絶縁膜12上に設けられている。電極15は、キャパシタ絶縁膜12を挟んで、半導体領域10に対向している。絶縁膜12を挟んで半導体領域10と電極15とが対向する部分に、キャパシタ1の静電容量が形成される。電極15は、キャパシタ1の他方の電極として用いられる。以下では、電極15のことを、キャパシタ電極15或いはゲート電極15とよぶ。
【0067】
キャパシタ電極15は、半導体領域の延在方向と同じ方向、つまり、パッド配列方向に沿って、延在している。
尚、ここで示される半導体領域10/キャパシタ電極15の延在方向とパッド配列方向(絶縁体の辺)との関係は、一例であって、半導体領域10及びキャパシタ電極15は、パッド配列方向と交差する方向に延在していてもよい。
【0068】
図6に示されるように、パッド配列方向(キャパシタ電極の延在方向)において、キャパシタ電極15の一端は、素子分離絶縁膜79上面を覆い、キャパシタ電極15の他端は、素子分離絶縁膜を覆わない。これによって、キャパシタ電極15の他端側において、半導体領域10内の上面が露出し、半導体領域10に対するコンタクトを形成するための領域(コンタクト形成領域)が確保されている。図7に示されるように、パッド配列方向に交差する方向において、キャパシタ電極15の端部は、素子分離絶縁膜79上面を覆ってもよい。その結果、キャパシタ1の容量をさらに大きくすることができる。
【0069】
尚、図6及び図7において、図示の簡単化のため、キャパシタ電極15が単層構造の導電体から形成される例が示されている。但し、キャパシタ1がメモリ領域と共通の工程で形成される場合、キャパシタ電極15も、図4に示されるセレクトトランジスタST1,ST2のゲート電極3B,5Bと同様に、2つの電極層が開口部を有する絶縁膜を挟んで積層され、この開口により2つの電極層が電気的に接続された構造を有していてもよい。
【0070】
半導体領域10内には、拡散層16が設けられている。拡散層16上には、コンタクト18Aが設けられている。拡散層16の不純物濃度は、半導体領域10の不純物濃度より高く設定されている。このように、半導体領域10の一端に、少なくとも1つのコンタクト18Aが接続されている。
【0071】
コンタクト18Aは、層間絶縁膜71内のコンタクトホール内に埋め込まれている。コンタクト18Aは、例えば、メタル層M0Aに接続されている。メタル層M0Aは、基板側から数えて1番目の配線レベルに位置する。キャパシタ電極15に、少なくとも1つのコンタクト18Gが接続されている。
【0072】
コンタクト18Gは、コンタクト18Aが設けられている側と反対側におけるキャパシタ電極15の端部に設けられている。コンタクト18Gは、層間絶縁膜71内のコンタクトホール内に埋め込まれ、例えば、メタル層M0Gに接続されている。
【0073】
コンタクト18A,18Bに電位差が設定されることによって、キャパシタ1が駆動される。半導体領域10がp型の半導体領域である場合、キャパシタ1の駆動時、キャパシタ電極15下方の半導体領域10内に、チャネルが形成され、形成されたチャネルがキャパシタ1の電極として機能する。半導体領域10がn型の半導体領域である場合、半導体領域10がキャパシタ1の電極として機能する。
【0074】
キャパシタ1及びそれに接続されるコンタクト18A,18Gは、層間絶縁膜71,72,73及び絶縁体74によって覆われている。
【0075】
本実施形態の半導体装置において、キャパシタに接続されるコンタクト18A,18Gは、基板表面に対して垂直方向(膜の積層方向)において、パッド開口部POPに対して上下に重ならない位置に、レイアウトされている。コンタクト18Gは、例えば、基板表面に対して垂直方向において、素子分離絶縁膜79上方にレイアウトされている。例えば、コンタクト18A,18G上方には、絶縁層(絶縁体)74が設けられている。
【0076】
また、コンタクト18A,18Gに接続されるメタル層M0A,M0Gも、コンタクト18A,18Gと同様に、基板表面に対して垂直方向において、パッド開口部POPに上下に重ならない位置にレイアウトされる。また、キャパシタ電極15の中央部は、パッド開口部POPの下方にレイアウトされている。パッド開口部POP内において、絶縁体74がパッド90上面から除去され、パッド表面は露出している。
【0077】
尚、コンタクト18A,18G及びメタル層がパッド開口部と上下に重ならない位置に設けられていれば、キャパシタ1と他の回路との接続関係に応じて、コンタクト18A,18Gが、メタル層M0A,M0Gより上層の配線レベルのメタル層に接続されてもよいのは、もちろんである。
【0078】
キャパシタ領域91において、基板表面に対して垂直方向においてパッド開口部POPとキャパシタ電極15との間に、配線としてのメタル層は設けられていない。これは、ボンディング時またはテスト時に生じる機械的応力によって、パッド90下方において配線またはコンタクトが断線する(オープンする)を回避するためである。また、例えば、パッド90下方において、ボンディングワイヤが第3の層間絶縁膜73を突き抜けてしまうことに起因して、ボンディングワイヤがコンタクトV2やメタル層M1に誤接触することによって生じる短絡(ショート)を、回避できる。
【0079】
複数のキャパシタ11,12,13は、所定の被覆率を満たすように、キャパシタ領域91内に設けられている。ここで、キャパシタ領域91内の被覆率とは、基板内の所定の面積内においてパターンを加工できる許容範囲(上限値及び下限値)を示している。すなわち、被覆率は、キャパシタ領域91を基板表面に対して垂直方向から見た場合、その領域91内における半導体領域10とそれ以外の領域(素子分離領域79)の割合(比率、面積)や、ゲート電極15とそれ以外の部材(キャパシタ電極15と同じ配線レベルに存在する層間絶縁膜71)の割合(比率)を示している。被覆率は、素子分離絶縁膜79の寸法やキャパシタ電極15の寸法を調整することによって、所定の値に調整される。
【0080】
ここで、所定の領域内における半導体領域10及びキャパシタ電極15の割合(以下、単に被覆率と称する場合がある)を許容範囲の上限値まで大きくすることにより、キャパシタの静電容量を大きくできる。しかし、キャパシタ領域91内におけるキャパシタの構成要素を大きくした場合、パッド90の下方領域の全てを、半導体領域10またはキャパシタ電極15で覆うことは難しい場合が多い。そのため、パッド90の下方領域において、半導体領域10、または、キャパシタ電極15の一部を分断する必要がある。しかし、パッド90の下方領域にコンタクト18Gなどを配置すると、上記のように、ボンディング時又はテスト時に生じる機械的応力によって、配線などのオープンやショートなどが発生してしまう。そのため、本実施形態において、キャパシタ領域91内の被覆率の許容値を満たしつつ、パッド90の下方領域からコンタクト18Gなどの形成位置をずらしている。
【0081】
図3及び図6に示されるように、保護素子領域92が、キャパシタ領域91に隣接して、半導体基板70内に設けられる。
【0082】
保護素子領域92内には、例えば、ESD保護素子PEとして、例えば、ダイオードPE又はキャパシタ(図示せず)が設けられている。ダイオードPEは、アノードとしての半導体領域30と、カソードとしての半導体領域36とを含んでいる。尚、ESD保護素子PEは、ダイオードに限定されず、MOSトランジスタなどでもよい。例えば、この保護素子領域92内に設けられる保護素子に対するキャパシタとして、キャパシタ領域91に設けられるキャパシタ1を用いることもできる。その結果として、キャパシタ1とESD保護素子PEを近接して配置することができ、回路レイアウトを容易にすることができる。
【0083】
アノードとしての半導体領域30は、p型ウェル領域30である。カソードとしての半導体領域36は、n型拡散層36である。n型拡散層36は、p型ウェル領域30内に設けられている。
【0084】
p型ウェル領域30のコンタクト形成領域内に、コンタクト38Bが接続される。
アノードとしてのp型ウェル領域30は、コンタクト38B、メタル層M0及びビアプラグV1を介して、メタル層M1に接続されている。p型ウェル領域30は、メタル層M1に接続されたビアプラグV2を介して、メタル層M2に接続されている。n型拡散層3のコンタクト形成領域内に、コンタクト38Aが接続されている。コンタクト38Aは、例えば、メタル層M0及びビアプラグV1を介して、メタル層M1に接続される。
【0085】
コンタクト38A,38Bとコンタクト形成領域との間に生じる寄生抵抗を低減するために、高濃度の不純物拡散層やシリサイド層が、コンタクト領域として、p型ウェル領域30内及びn型拡散層36内に設けられてもよい。
【0086】
図3及び図6に示されるように、保護素子領域92がキャパシタ領域91に隣接している場合、ESD保護素子としてのダイオードPEの特性に及ぼす影響及びプロセスの効率化の観点から、キャパシタ1の半導体領域10は、p型ウェル領域であることが好ましい。
【0087】
図3及び図7に示されるように、例えば、チャージポンプ領域120Aは、例えば、センスアンプ108が設けられる領域に隣接して、半導体基板70内に設けられる。チャージポンプ領域120A内には、チャージポンプを形成するための複数のキャパシタ129が設けられる。
【0088】
チャージポンプ用のキャパシタ129は、キャパシタ領域91内のキャパシタ1と同様に、MOSキャパシタであり、例えば、半導体領域(ウェル領域)10A、絶縁膜(キャパシタ絶縁膜)12A及びキャパシタ電極15Aを含んでいる。
【0089】
半導体領域10Aは、p型又はn型ウェル領域である。キャパシタ絶縁膜12Aは、半導体領域10A上に設けられている。キャパシタ電極15Aは、キャパシタ絶縁膜12A上に設けられている。半導体領域10A及びキャパシタ電極15Aのそれぞれに、コンタクト(図示せず)が接続されている。半導体領域10Aの延在方向に沿うキャパシタ129の断面構造は、図6に示されるキャパシタ1の断面構造と実質的に同じであるため、図示を省略する。
【0090】
チャージポンプ領域120A内のキャパシタ129の被覆率は、例えば、キャパシタ領域91内のキャパシタ1の被覆率以上である。ここで、チャージポンプ領域120Aにおいて、高い電圧を発生させるために大きなキャパシタ129が設けられたり、小さい電圧を発生させるための比較的小さなキャパシタ129も設けられたりする。そのため、チャージポンプ領域120A内には、複数の大きさのキャパシタ129が存在している。ここで、チャージポンプ領域120Aにおける、高い電圧を発生させるための大きなキャパシタ(以下、ラージキャパシタ1とよぶ場合もある)の容量を最も大きくする場合が多い。すなわち、チャージポンプ領域120A内のラージキャパシタ129の被覆率を許容範囲の上限値まで大きくしている。
【0091】
また、キャパシタ領域91内のキャパシタ1は電源の安定化に用いられる場合が多いため、キャパシタ1の容量を大きくする場合が多い。そのため、チャージポンプ領域120A内のラージキャパシタ1の被覆率は、キャパシタ領域91内のキャパシタ1の被覆率と同じ場合がある。
【0092】
すなわち、チャージポンプ領域120A内のラージキャパシタ129の被覆率が、キャパシタ領域91内のキャパシタ1の被覆率以上になるように、1つのキャパシタ領域91内に、複数のキャパシタ11,12,13が形成されている場合がある。
【0093】
本実施形態の半導体装置(例えば、フラッシュメモリ)において、絶縁体内に設けられたパッド90及びパッド開口部POP下方に、複数のキャパシタ1が配置されたキャパシタ領域91が設けられている。複数のキャパシタ1は、所定の被覆率を満たすように、パッド開口部POP下方のキャパシタ領域91内に形成される。
【0094】
本実施形態のように、半導体装置の製造工程中において機械的応力が与えられるパッド開口部下方の半導体基板(半導体チップ)上に、ダミーパターンが設けられる代わりに、複数のキャパシタ1が設けられる。キャパシタ1のキャパシタ電極15は、パッド90の下方に位置しているが、パッド90とキャパシタ電極15の距離は、パッド90と配線M0Gとの距離よりも長い。その結果として、半導体装置の特性の劣化及び製造歩留まりの劣化を引き起こさずに、パッド90下方の領域を素子形成領域として有効に利用できる。したがって、本実施形態の半導体装置は、半導体基板の高集積化を実現できる。
【0095】
キャパシタの電極のような平面なパターンが所定の被覆率を満たすように、パッド下方に配置されることによって、キャパシタのパターンが、ボンディング時のような機械的応力によるダメージを吸収する。これによって、本実施形態の半導体装置は、半導体装置の耐圧性を維持できる。
【0096】
本実施形態の半導体装置において、キャパシタ1に含まれる半導体領域10及びキャパシタ電極15には、コンタクト18A,18G及び配線(メタル層)M0A,M0Gがそれぞれ接続される。これらのコンタクト18A,18G及び配線M0A,M0Gは、基板表面に対して垂直方向においてパッド開口部POPと上下に重ならないように、レイアウトされる。
【0097】
それゆえ、パッド90に対するボンディング時、機械的応力がパッド90下方に印加されたとしても、部材の破壊を引き起こす可能性がある大きな応力が、コンタクト18A,18G及び配線M0A,M0Gに直接与えられることが抑制される。この結果として、クラックのような構造的ダメージが、キャパシタ1に発生するのを抑制でき、半導体装置の製造歩留まりの劣化を抑制できる。
【0098】
また、パッド90及びパッド開口部POPの面積に対応するように、キャパシタ電極15及び素子分離絶縁膜79の被覆率を調整する。この場合、1つのキャパシタ領域内のキャパシタ1の個数を、増加又は減少させればよい。また、半導体領域10と素子分離絶縁膜76の比率を変更してもよいし、または、キャパシタ電極15とそれ以外の領域(キャパシタ電極15と同じ配線レベルに存在する層間絶縁膜71)の比率を変更してもよい。それゆえ、本実施形態のように、パッド90の下方に、キャパシタ領域91が設けられたとしても、半導体装置の製造工程やレイアウトの大幅な変更は不要である。
【0099】
以上のように、本実施形態によれば、高集積化した半導体装置を提供できる。
【0100】
(2) 第2の実施形態
図8及び図9を用いて、第2の実施形態の半導体装置について、説明する。
【0101】
図8は、第2の実施形態の半導体装置におけるパッド90下方に設けられたキャパシタ領域91の平面レイアウトを模式的に示している。図9は、第2の実施形態の半導体装置におけるキャパシタの断面構造を、図8のIX−IX線に対応するように、模式的に示している。
【0102】
第2の実施形態の半導体装置において、図8及び図9に示されるように、キャパシタ1Aの半導体領域10の延在方向(長手方向、第1の方向)の両端に、コンタクト18Aがそれぞれ設けられている。半導体領域10の一端及び他端に設けられたコンタクト18Aは、半導体領域10上で互いに対向している。また、キャパシタ1Aのキャパシタ電極15の延在方向の両端に、コンタクト18Gが設けられている。キャパシタ電極15の一端及び他端に設けられたコンタクト18Gは、キャパシタ電極15上で互いに対向している。
【0103】
半導体領域10の両端に設けられたコンタクト18Aは、基板表面に対して垂直方向において、パッド開口部POPと上下に重ならない位置に、半導体領域10上にレイアウトされている。また、キャパシタ電極15の両端に設けられたコンタクト18Gも、パッド開口部POPと上下に重ならない位置に、キャパシタ電極15上にレイアウトされている。
【0104】
パッド90の面積が大きくなると、パッド開口部POPの開口面積も大きくなる。コンタクト18A,18Gがパッド開口部POPと上下に重ならない位置にレイアウトされる場合、半導体領域10及びキャパシタ電極15の寸法も大きくなる。半導体領域10及びキャパシタ電極15の面積増大に伴って、半導体領域10及びキャパシタ電極15の抵抗値や、キャパシタ1の駆動時に半導体領域10内に形成されるチャネルの抵抗値が、増大する。これに起因して、パッド下方のキャパシタにおける安定化キャパシタとしての機能が低下する可能性がある。
【0105】
本実施形態のように、コンタクト18A,18Bが部材の延在方向における半導体領域10及びキャパシタ電極15の両端にそれぞれ設けられることによって、キャパシタ1Aの面積が大きくなっても、半導体領域10及びキャパシタ電極15に、比較的均一に電圧を印加することができる。それゆえ、本実施形態の半導体装置は、抵抗値の増大に起因するキャパシタ1Aの特性劣化を緩和できる。
【0106】
また、半導体領域10及びキャパシタ電極15の両端に、コンタクト18A,18Gがそれぞれ設けられることによって、キャパシタ1と他の回路を接続するための配線レイアウトの設計自由度を向上できる。
【0107】
以上のように、第2の実施形態の半導体装置によれば、第1の実施形態と同様の効果が得られるとともに、パッド90下方に設けられたキャパシタの特性劣化を抑制できる。
【0108】
(3) 第3の実施形態
図10及び図11を用いて、第3の実施形態の半導体装置について、説明する。
【0109】
図10は、第3の実施形態の半導体装置におけるパッド90下方に設けられたキャパシタ領域91の平面レイアウトを模式的に示している。図11は、第3の実施形態の半導体装置におけるキャパシタ1Bの断面構造を、図10のXI−XI線に対応するように、模式的に示している。
【0110】
第3の実施形態の半導体装置において、図10及び図11に示されるように、キャパシタ1Bの半導体領域10に接続されるコンタクト18Aは、半導体領域10の延在方向(長手方向)の端部にレイアウトされている。これに対して、キャパシタ1Bのキャパシタ電極15に接続されるコンタクト18Gは、半導体領域10の延在方向(パッド配列方向)に交差する方向(半導体領域10の幅方向、第2の方向)において、キャパシタ電極15上にレイアウトされている。
【0111】
半導体領域10の幅方向(例えば、パッド配列方向に交差する方向)において、キャパシタ電極15の寸法(幅)は、半導体領域10の寸法(幅)より大きい。
【0112】
コンタクト18Gは、例えば、半導体領域10の幅方向において半導体領域10に隣接している素子分離絶縁膜79上方に配置されている。
【0113】
本実施形態のように、コンタクト18Gが半導体領域10の幅方向におけるキャパシタ電極15の端部に接続されている場合であっても、コンタクト18G及びそれに接続されるメタル層M0Gは、パッド開口部POPと上下に重ならない位置に、キャパシタ電極10上に設けられている。
【0114】
また、コンタクト18Gは、基板表面に対して垂直方向において半導体領域10と上下に重ならない位置に配置されている。これによって、例えば、コンタクトホールの形成時におけるオーバーエッチングのようなプロセス不良によって、コンタクト18Gが、キャパシタ電極15を貫通し、半導体領域10に接触するのを防止できる。
【0115】
したがって、第3の実施形態の半導体装置によれば、第1及び第2の実施形態と同様の効果が得られるとともに、半導体装置の製造歩留まりの劣化を抑制できる。
【0116】
(4) 第4の実施形態
図12及び図13を用いて、第4の実施形態の半導体装置について説明する。
【0117】
図12は、第4の実施形態の半導体装置におけるパッド90下方に設けられたキャパシタ領域91の平面レイアウトを模式的に示している。図13は、第3の実施形態の半導体装置におけるキャパシタの断面構造を、図12のXIII−XIII線に対応するように、模式的に示している。
【0118】
図4を用いて説明したように、フラッシュメモリにおいて、メモリセルトランジスタMTは、ゲート間絶縁膜4Aを挟んで浮遊ゲート電極(電荷蓄積層)3Aと制御ゲート電極5Aとが積層されたゲート構造を有している。
それゆえ、図12及び図13に示されるように、キャパシタ領域91内に設けられたキャパシタ1Cが、メモリセルトランジスタMTの積層ゲート構造と実質的に同様の積層体を含み、絶縁膜14を挟んで積層された2つの導電体が、キャパシタ1Aの電極13,15として用いられてもよい。
【0119】
図13に示されるように、半導体領域10上に、第1のキャパシタ絶縁膜12が設けられている。第1のキャパシタ絶縁膜13上に、第1のキャパシタ電極13が設けられている。第1のキャパシタ電極13は、メモリセルトランジスタMTの浮遊ゲート電極3Aと共有の工程及び同じ材料によって形成される。また、第1のキャパシタ電極13と浮遊ゲート電極3Aは同じ層(高さ)に位置していると言える。キャパシタ電極13は、例えば、導電性を有するポリシリコンである。キャパシタ電極13は、ダミー層19を経由して、コンタクト18F及びメタル層M0Fに接続されている。ダミー層19は、絶縁膜14内に形成された開口部を介して、キャパシタ電極13に電気的に接続されている。
【0120】
コンタクト18F及びダミー層19は、キャパシタ電極13の延在方向において、キャパシタ電極13の一端及び他端に接続されている。
【0121】
キャパシタ絶縁膜12を挟んでキャパシタ電極13と半導体領域10とが対向している部分に、静電容量が形成される。絶縁膜13を挟んで対向している半導体領域10及びキャパシタ電極13は、MOSキャパシタを形成している。
【0122】
また、第1のキャパシタ電極13上に、第2のキャパシタ絶縁膜14が設けられている。第2のキャパシタ絶縁膜14は、メモリセルトランジスタMTのゲート間絶縁膜4Aと共通の工程によって形成される。キャパシタ絶縁膜14は、ゲート間絶縁膜4Aと同じ材料(例えば、ONO膜)によって形成される。また、キャパシタ絶縁膜14とゲート間絶縁膜4Aは同じ層(高さ)に位置していると言える。キャパシタ絶縁膜14上には、第2のキャパシタ電極15が設けられている。第2のキャパシタ電極15及びダミー層19は、メモリセルトランジスタMTの制御ゲート電極5Aと共通の工程及び同じ材料によって形成される。また、第2のキャパシタ電極15及びダミー層19は、制御ゲート電極5Aと同じ層(高さ)に位置していると言える。第2のキャパシタ電極15とダミー層19との間には、スリット(溝)が設けられている。ダミー層19は、第2のキャパシタ電極15から分離されている。
【0123】
キャパシタ電極15の延在方向において、キャパシタ電極15の一端及び他端に、コンタクト18G及びメタル層M0Gが接続されている。
【0124】
尚、図13において、本例のキャパシタの構成を示すために、キャパシタ電極13,15に接続されるコンタクト18F,18Gが半導体領域10上方に配置されているように図示されている。ただし、コンタクト18F,18Gと半導体領域10との接触を防ぐために、図12に示されるように、コンタクト18F,18Gは、半導体領域10と上下に重ならない位置にレイアウトされることが好ましい。
【0125】
コンタクト18A,18F,18Gは、図6に示される例と同様に、半導体領域10及び電極13,15の一端にのみ接続されてもよい。
【0126】
キャパシタ絶縁膜14を挟んでキャパシタ電極13とキャパシタ電極15とが対向している部分に、静電容量が形成される。絶縁膜14を挟んで対向している2つのキャパシタ電極13,15は、例えば、平行平板キャパシタを形成している。但し、電極13の不純物濃度が低ければ、MOSキャパシタとして駆動する場合もある。
【0127】
本実施形態の半導体装置のように、積層ゲート電極とほぼ同じ構成の積層体を利用してキャパシタ1Cを形成した場合においても、複数のキャパシタ1Cは、半導体領域10、キャパシタ電極13,15及びキャパシタ絶縁膜12,14が所定の被覆率を満たすように、パッド90下方のキャパシタ領域91内に設けられている。これによって、本実施形態の半導体装置は、パッド下方に印加される機械的応力に対する耐圧性を維持できる。
【0128】
そして、本実施形態の半導体装置において、第1乃至第3の実施形態と同様に、半導体領域10及びキャパシタ電極13,15にそれぞれ接続される各コンタクト18A,18F,18Gは、基板表面に対して垂直方向において、パッド開口部POPと上下に重ならない位置にレイアウトされている。これによって、本実施形態の半導体装置は、ボンディング時の機械的応力によるコンタクト及び層間絶縁膜の破壊が、低減される。
【0129】
本実施形態のように、積層ゲート電極と同じ構成の積層体を利用して、キャパシタ電極13,15の積層方向において複数のキャパシタ(静電容量)を形成することによって、膜の積層方向における素子(キャパシタ)の集積度を向上できる。
【0130】
したがって、第4の実施形態の半導体装置によれば、第1乃至第3の実施形態と同様の効果が得られるとともに、半導体装置の高集積化をさらに図ることができる。
【0131】
(5) 適用例
図14を用いて、実施形態の半導体装置の適用例について、説明する。
【0132】
フラッシュメモリのような半導体装置において、機能や入出力される信号が異なるパッドが、複数個設けられる。
【0133】
例えば、電圧Vcc及び電圧Vssなどの外部電源Vxが印加されるパッド(電源パッドとよぶ)やデータの入出力用のパッド(I/Oパッドとよぶ)が、半導体装置9に設けられている。
【0134】
また、チップアドレスの切り替えや電源仕様の切り替えのためのパッド、ready/busy信号が入力されるパッド(R/Bパッドとよぶ)、或いは、テスト用のパッドのようなボンディングされないパッドも、半導体装置9に設けられる。例えば、アドレス/仕様の切り替えのためのパッドは、固定電位に設定され、R/Bパッドは、トグルされる。
【0135】
第1乃至第4の実施形態で述べたように、各実施形態の半導体装置は、パッド90下方に複数のキャパシタ1が設けられている。パッド90としてのメタル層M2とキャパシタ1の電極15との間に生じる寄生容量を考慮することが、半導体装置の動作特性の劣化を抑制するためにより好ましい。
【0136】
例えば、高速でデータの通信を行うためのI/Oパッドは、容量を小さくすることが好ましい。また、パッドに対してピン容量が規定されている場合もある。
【0137】
それゆえ、I/Oパッドやピン容量が規定されたパッドの下方には、本実施形態の半導体装置におけるキャパシタ1を設けないことが好ましい。
【0138】
例えば、図14に示されるように、I/Oパッド90(I/O)のように、ピン容量が規定されているパッドの下方において、素子としての機能を有さない構造DPが、設けられている。以下では、素子としての機能を有さない構造DPのことを、ダミーパターンDPとよぶ。また、ダミーパターンDPが設けられた領域99のことを、ダミーパターン領域99とよぶ。
【0139】
例えば、ダミーパターンDPは、絶縁体77と、絶縁体77上の導電体15Dとを含んでいる。絶縁体77は、例えば、半導体基板70内に埋め込まれ、絶縁体77の上部は、半導体基板70表面から突出している。絶縁体70は、例えば、STI構造を有している。絶縁体70は、例えば、素子分離絶縁膜79と共通の工程で形成される。
【0140】
導電体15Dは、絶縁体77の上面及び側面の一部を覆うように、絶縁体77上に設けられている。導電体15は、例えば、キャパシタ電極15と共通の工程で形成される。
【0141】
ダミーパターンDPは、図14の手前方向又は奥行き方向に延在し、ライン状の平面パターンを有している。
【0142】
このように、I/Oパッドの下方においてダミーパターンDPを有するダミーパターン領域99が設けられることによって、I/Oパッドは、キャパシタ電極とパッドとの間の寄生容量の影響をほとんど受けない。そして、I/Oパッドは、ピン容量の規定を満たすことができる。また、ピン容量が規定されたパッド90の下方において、ダミーパターンDPの形成によって、所定の被覆率を満たすことができ、機械的応力がパッドに印加された場合の耐圧性を確保できる。
【0143】
外部電源パッド90(Vx)は、例えば、寄生容量がパッドとキャパシタ電極15との間に生じても、その寄生容量がパッドの特性に及ぼす影響は小さい。それゆえ、外部電源パッド90のような、電位が固定されるパッドの下方に、複数のキャパシタ1を有するキャパシタ領域91が設けられてもよい。すなわち、外部電源パッド90と、外部電源パッド90の下方のキャパシタ1が電気的に接続され、電源に対する安定化キャパシタとして用いられる。
【0144】
外部電源パッド90(Vx)の下方に、キャパシタ1が設けられた場合、例えば、図15に示すように、外部電源パッド90(Vx)とキャパシタ1とを接続することができる。ここでは、外部電源パッド90(Vx)とキャパシタ電極15とが、コンタクトプラグ18G、ビアプラグV1,V2及びメタル層M0G,M1を介して接続される。なお、拡散層16は、コンタクトプラグ18A及びメタル層M0Aなどを介して、グランド電位(グランド電源)に接続される。これによって、その外部電源パッドと安定化キャパシタとを接続する配線長を短くでき、配線抵抗を小さくできる。その結果、外部からのノイズを効果的に除去でき、安定した電源をチップ内に供給できる。
【0145】
また、電源パッド90と同様に、固定電位に設定されるパッド、ピン容量が規定されていないパッド又はボンディングされないパッドの下方において、キャパシタ領域91が確保され、その領域91内に複数のキャパシタ1が設けられてもよい。
【0146】
以上のように、パッドに要求される機能/特性を考慮することによって、半導体装置の特性劣化を引き起こさずに、半導体装置のパッド(パッド開口部)下方の領域を有効に利用できる。
【0147】
したがって、本実施形態によれば、半導体装置の集積度を向上できる。
【0148】
[その他]
上述の実施形態において、NAND型フラッシュメモリが、半導体チップに形成される半導体集積回路として例示されている。ただし、これに限定されず、半導体集積回路は、他の回路構成(例えば、NOR型)のフラッシュメモリ、DRAM、SRAM、MRAM、ReRAM、PCRAMなどの半導体メモリでもよいし、ロジック回路でもよいし、或いは、半導体メモリとロジック回路とが混載されたシステムLSIでもよい。
【0149】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0150】
9:半導体装置、1,1A:キャパシタ、70:半導体チップ、90:パッド、POP:パッド開口部、91:キャパシタ領域、10:半導体領域、15:キャパシタ電極、12:絶縁膜、18A,18G:コンタクト。
【特許請求の範囲】
【請求項1】
絶縁体内に設けられ、半導体集積回路を含んでいる半導体チップと、
前記絶縁体に形成された開口部を介して、その上面が露出するパッドと、
前記パッド下方において、前記半導体チップのキャパシタ領域内に設けられる複数のキャパシタと、
を具備し、
前記キャパシタは、所定の被覆率を満たすように、前記キャパシタ領域内に設けられ、
前記キャパシタの2つの電極にそれぞれ接続されるコンタクトは、前記開口部と上下に重ならない位置に設けられていることを特徴とする半導体装置。
【請求項2】
前記キャパシタは、
前記キャパシタ領域内の半導体領域と、
前記半導体領域上の第1の絶縁膜と、
前記絶縁膜上の第1の電極と、
前記半導体領域の一端及び他端上の第1及び第2コンタクトと、
前記第1の電極の一端及び他端上の第3及び第4のコンタクトと、
を有し、
前記第1及び第2のコンタクトは、第1の方向において互いに対向するように、前記半導体領域上に設けられ、
前記第3及び第4のコンタクトは、前記第1の方向に交差する第2の方向において互いに対向するように、前記第1の電極上に設けられていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記パッドは、ピン容量が規定されていないパッドであることを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
前記半導体チップは、前記キャパシタ領域に隣接する保護素子領域を有し、
前記キャパシタ領域及び前記保護素子領域は、p型の半導体領域を含んでいる、ことを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
【請求項5】
前記半導体集積回路は、
メモリセルアレイと、
前記第メモリセルアレイの一端と前記キャパシタ領域との間に設けられるセンスアンプと、
を含んでいることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。
【請求項6】
前記パッドは、電源パッドであることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
【請求項1】
絶縁体内に設けられ、半導体集積回路を含んでいる半導体チップと、
前記絶縁体に形成された開口部を介して、その上面が露出するパッドと、
前記パッド下方において、前記半導体チップのキャパシタ領域内に設けられる複数のキャパシタと、
を具備し、
前記キャパシタは、所定の被覆率を満たすように、前記キャパシタ領域内に設けられ、
前記キャパシタの2つの電極にそれぞれ接続されるコンタクトは、前記開口部と上下に重ならない位置に設けられていることを特徴とする半導体装置。
【請求項2】
前記キャパシタは、
前記キャパシタ領域内の半導体領域と、
前記半導体領域上の第1の絶縁膜と、
前記絶縁膜上の第1の電極と、
前記半導体領域の一端及び他端上の第1及び第2コンタクトと、
前記第1の電極の一端及び他端上の第3及び第4のコンタクトと、
を有し、
前記第1及び第2のコンタクトは、第1の方向において互いに対向するように、前記半導体領域上に設けられ、
前記第3及び第4のコンタクトは、前記第1の方向に交差する第2の方向において互いに対向するように、前記第1の電極上に設けられていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記パッドは、ピン容量が規定されていないパッドであることを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
前記半導体チップは、前記キャパシタ領域に隣接する保護素子領域を有し、
前記キャパシタ領域及び前記保護素子領域は、p型の半導体領域を含んでいる、ことを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
【請求項5】
前記半導体集積回路は、
メモリセルアレイと、
前記第メモリセルアレイの一端と前記キャパシタ領域との間に設けられるセンスアンプと、
を含んでいることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。
【請求項6】
前記パッドは、電源パッドであることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2012−138513(P2012−138513A)
【公開日】平成24年7月19日(2012.7.19)
【国際特許分類】
【出願番号】特願2010−290998(P2010−290998)
【出願日】平成22年12月27日(2010.12.27)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成24年7月19日(2012.7.19)
【国際特許分類】
【出願日】平成22年12月27日(2010.12.27)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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