【課題】半導体集積回路装置の性能を下げることなく、コスト低減及び小型化を図ることができる半導体集積回路装置を提供する。
【解決手段】内部回路と、外部から入力された入力信号を内部回路に供給及び内部回路から供給された出力信号を外部に出力する入出力回路と、を有する半導体集積回路装置であって、内部回路に駆動電圧を供給するための内部回路用電源端子と、入出力回路に駆動電圧を供給するための入出力回路用電源端子と、内部回路及び入出力回路に共通のグランド電圧を供給するための共通グランド端子と、を有し、内部回路用電源端子、入出力回路用電源端子、及び共通グランド端子が隣り合って配置されることによって当該３つの端子から単位端子群が形成されていること。 （もっと読む）

【課題】信頼性に優れた半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、誘導性負荷と基準電圧ラインとの間に並列接続される第２のスイッチング素子と第３のスイッチング素子とを有するローサイドスイッチング素子と、第３のスイッチング素子をオンオフする制御回路とを備えている。ローサイドスイッチング素子における誘導性負荷に接続される端子にサージが印加されたとき、制御回路から供給される信号に依らずに、サージ電流は第３のスイッチング素子を介して基準電圧ラインへと放電される。前記端子にサージよりも小さい定格電圧以内の電圧が印加された状態では、第３のスイッチング素子は制御回路から供給される信号に応じてオンオフされる。 （もっと読む）

【課題】消費電力を低減することができるとともに、コストを低減することができる半導体装置を提供する。
【解決手段】複数のチップ１，２を同一パッケージ内に内蔵する半導体装置１００であって、チップ１，２は、チップ１，２と外部とを接続する外部接続用の信号Ｉ／Ｏ端子１０１，２０１と、チップ１，２間を接続するチップ間接続用の信号Ｉ／Ｏ端子１０２，２０２と、を備え、チップ間接続用の信号Ｉ／Ｏ端子１０２，２０２の信号電圧振幅は、外部接続用の信号Ｉ／Ｏ端子１０１，２０１の信号電圧振幅よりも小さいように構成した。 （もっと読む）

【課題】 工程の増加や占有面積の増加もなくオフリーク電流を小さく抑えた、十分なＥＳＤ保護機能を持たせたシャロートレンチ分離構造を有するＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を提供する。
【解決手段】 素子分離にシャロートレンチ分離領域５０１を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート電極３０１下面のゲート絶縁膜を介してＰ型シリコン基板表面に形成されたチャネル領域の表面に、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域２０２から一定の距離を隔てたオフセット領域６０１を介して、濃いＰ型の不純物濃度領域からなるＰ型ブレークダウン領域４０１を形成した半導体装置とした。 （もっと読む）

【課題】チップ面積を増加させずに、半導体チップの主面上に占める配線領域を拡大する。
【解決手段】半導体チップの主面上に形成された例えばＭＩＳトランジスタなどを含んで構成される内部回路７から、例えばダイオードからなる保護素子１１および保護素子１２に電気的に接続する信号配線８を保護素子１１と保護素子１２との間の配線１３上の取り出し口２９から引き出して、信号配線８が占める信号配線領域１０を、保護素子１２上および電極パッド９下に設ける。 （もっと読む）

【課題】高融点金属を含む多層配線を使用してトランジスタに導入される配線がトランジスタのチャネル幅方向と垂直の方向から導入される場合においても、ＥＳＤ保護用のＭＯＳトランジスタの全体で均一に動作させることのできる半導体装置を得る。
【解決手段】複数のドレイン領域と複数のソース領域が交互に配置され、前記ドレイン領域と前記ソース領域の間にゲート電極が配置された、複数のトランジスタが一体化した構造を有するＥＳＤ保護用のＭＯＳトランジスタにおいて、ドレイン領域上に形成されるサリサイド金属領域とゲート電極との距離を、ドレイン領域上のコンタクトと基板コンタクトからの距離に応じて形成した。 （もっと読む）

【課題】隣接する端子間にサージ電圧が印加された場合に、隣接する端子の間に接続された回路素子をサージ電圧による静電破壊から保護する。
【解決手段】半導体集積回路１００は、端子Ｐ０〜Ｐ１４、ダイオード接続されたＭＯＳトランジスタＭＮ０〜ＭＮ１５、保護ダイオード回路ＨＤ０〜ＨＤ１４、電池放電用ＭＯＳトランジスタＴ１〜Ｔ１４、電池電圧検出制御回路１０及び過電圧保護用のクランプ回路２０を含んで構成される。そして、電池放電用ＭＯＳトランジスタＴ１〜Ｔ１４は、端子Ｐ０〜Ｐ１４の隣接する各端子間にそれぞれ接続されている。ダイオード接続されたＭＯＳトランジスタＭＮ１〜ＭＮ１４は、端子Ｐ０〜Ｐ１４の隣接する各端子間にそれぞれ接続される。 （もっと読む）

【課題】隣接する端子間にサージ電圧が印加された場合に、隣接する端子の間に接続された回路素子をサージ電圧による静電破壊から保護すると共に過電圧保護回路の回路規模を削減する。
【解決手段】半導体集積回路２００は、端子Ｐ０〜Ｐ１４、ダイオード接続されたＭＯＳトランジスタＭＮ０〜ＭＮ１５、保護ダイオード回路ＨＤ１、ＨＤ３、ＨＤ５、ＨＤ７、ＨＤ９、ＨＤ１１、ＨＤ１３、電池放電用ＭＯＳトランジスタＴ１〜Ｔ１４、電池電圧検出制御回路１０、ダイオード接続されたＭＯＳトランジスタＭＰ１１〜ＭＰ１７を含んで構成される。ダイオード接続されたＭＯＳトランジスタＭＮ１〜ＭＮ１４は、端子Ｐ０〜Ｐ１４の隣接する各端子間にそれぞれ接続される。ダイオード接続されたＭＯＳトランジスタＭＰ１１〜ＭＰ１７は、２つのセルに１個ずつ設けられている。 （もっと読む）

【課題】ＣＭＯＳの微細プロセスに混載可能な高耐圧の静電サージ保護回路、ＤＣ−ＤＣコンバータ制御回路及びＤＣ−ＤＣコンバータを提供する。
【解決手段】ＣＭＯＳと、前記ＣＭＯＳを構成するトランジスタよりも高耐圧の第１のトランジスタと、が形成された半導体基板をコレクタとして有する第２のトランジスタと、前記第２のトランジスタのベースと前記コレクタとの間に接続され、過電圧によりブレークダウンし前記第２のトランジスタのエミッタ・コレクタ間電圧をクランプするツェナーダイオードと、を備えたことを特徴とする静電サージ保護回路が提供される。 （もっと読む）

【課題】信号電圧が電源電圧を正負両方向に越えるようなチップ端子に対し適切に動作するＥＳＤ保護回路を提供する。
【解決手段】ＥＳＤ保護回路は、端子に一端のＰ側が接続されグラウンドに他端のＮ側が接続されるＰＮＰＮ接合と、グラウンドにＰ側が接続されるＰＮ接合のＮ側にソース及びゲートが接続され、前記の端子にドレインが接続されるＰＭＯＳトランジスタとを含む。 （もっと読む）

【課題】誤作動の発生を抑制することができる保護回路及び半導体装置を提供する。
【解決手段】一端が電源配線ＶＤＤに、他端がインバータ１１６の入力端子１１６Ａに各々接続され、一端から特定流路に予め定められた周波数特性を有するサージ電流が流入した場合、サージ電流によって生じる磁界を打ち消す磁界を発生させるように誘導起電力を発生させてサージ電流の流れを妨げることにより、入力端子１１６Ａに対して閾値電圧未満の電圧を印加し、一端から周波数特性を有さない駆動用電流が流入した場合、入力端子１１６Ａに対して閾値電圧以上の電圧を印加する電流調整部１４を保護回路１０に設ける。 （もっと読む）

【課題】 工程の増加や占有面積の増加もなくオフリーク電流を小さく抑えた、十分なＥＳＤ保護機能を持たせたシャロートレンチ分離構造を有するＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を提供する。
【解決手段】 素子分離にシャロートレンチ分離領域を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域の一部分のみが前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート絶縁膜を介して前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート電極と重なり合う重畳部を形成する半導体装置とした。 （もっと読む）

【課題】特定周波数のノイズ等を防ぐことができ、かつＥＳＤ保護素子のトリガー電圧を調整できるＥＳＤ保護回路及び半導体装置を提供する。
【解決手段】静電気放電保護回路は、信号線に接続された第１の主端子と、グラウンド線に接続された第２の主端子と、制御電圧を印加するための制御端子とを有し、制御端子に、トリガー電圧よりも高い制御電圧が印加されることで動作する静電気放電保護素子２１１と、信号線上に配置された第１の回路素子と、第１の回路素子と保護対象の回路との間の第１のノードで信号線に接続され、グラウンド線上の第２のノードでグラウンド線に接続された第２の回路素子とを含むフィルタ回路２１２と、第１のノードと第２の回路素子との間の第３のノードに接続された入力部と、上記制御端子に接続された出力部とを有し、バッファ又はインバータを含み、上記制御端子に制御電圧を印加する制御電圧印加回路２１３とを備える。 （もっと読む）

【課題】ＭＯＳトランジスタ、容量素子を有する半導体装置の製造コストを削減できる製造方法を提供する。
【解決手段】ＭＯＳトランジスタのゲート電極が第１のポリシリコン膜から成り、容量が第１のポリシリコン膜と容量膜と第２のポリシリコン膜から成り、ノーマリーオフトランジスタと容量下部電極の低抵抗化を同時に行い、Ｎ型ＭＯＳトランジスタと容量上部電極の低抵抗化を同時に行うことを特徴とする半導体回路装置の製造方法。 （もっと読む）

【課題】 占有面積の増加がなく、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を提供する。
【解決手段】 内部素子のＮ型ＭＯＳトランジスタやその他の内部素子をＥＳＤによる破壊から保護するためのＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域の下部に、濃いＮ型の不純物を有するシリコン領域からなる埋め込みＮ型領域を配置した半導体装置とした。 （もっと読む）

【課題】簡易な工程で保護ダイオードが有する寄生容量を内部回路から分離し、半導体集積回路の高速化を実現することが可能な半導体集積回路および電子回路を提供することを目的とする。
【解決手段】信号端子１２０と内部回路１３２とを接続する信号ライン１３４と、信号ライン１３４から分岐して接続されるヒューズ素子Ｆ１と、ヒューズ素子Ｆ１を介して信号ライン１３４と接続し、正電源ＶＤＤまたは負電源ＶＳＳが直接接続される通電端子１３６と、ヒューズ素子Ｆ１の通電端子１３６側に接続され、信号ライン１３４と正電源ＶＤＤまたは負電源ＶＳＳとの間をそれぞれ逆方向に接続する保護ダイオードＤ１、Ｄ２と、を備えることを特徴とする。 （もっと読む）

【課題】 低耐圧回路から高耐圧回路までの各回路に対するＥＳＤ保護機能を有し、しかも小さいレイアウト面積で実現できるＥＳＤ保護回路を提供する。
【解決手段】 低電圧を出力する電源端子ＶＣＣ＿ｌに接続するノードＮＬと接地線の間にＥＳＤ保護素子１３を備え、中間電圧を出力する電源端子ＶＣＣ＿ｍに接続するノードＮＭとノードＮＬの間にＥＳＤ保護素子１２を備え、高電圧を出力する電源端子ＶＣＣ＿ｈに接続するノードＮＨとノードＮＭの間にＥＳＤ保護素子１１を備える。接地線ＶＳＳと、ノードＮＬ，ＮＭ，ＮＨの各間には、それぞれ低耐圧の被保護素子１８，中間耐圧の被保護素子１７，高耐圧の被保護素子１６が接続される。ＥＳＤ保護素子１１，１２，１３によって被保護素子１６のＥＳＤ保護を行い、ＥＳＤ保護素子１２，１３によって被保護素子１７のＥＳＤ保護を行い、ＥＳＤ保護素子１３によって被保護素子１８のＥＳＤ保護を行う。 （もっと読む）

【課題】横方向二重拡散ＭＯＳトランジスタ（ＬＤＭＯＳ）の特性を悪化させることがなく、回路素子サイズの増大や各素子の製造時のばらつきの影響を抑えることができる、半導体素子の保護回路を提供する。
【解決手段】ＬＤＭＯＳ１１０のバックゲートの出力をトリガーとして用い、ＬＤＭＯＳのドレインに接続される出力端子１２０に印加されるＥＳＤサージを、直列に接続された高耐圧ＭＯＳ１４０及び低耐圧ＭＯＳ１４２を経て接地端子１２２に流す。 （もっと読む）

【課題】異なる電源系統から電源電圧を供給される出力回路と入力回路とを含む半導体装置において、ＥＳＤサージ電圧が出力回路を介して入力回路にそのまま印加されることによって入力回路が破壊されることを有効に抑制する。
【解決手段】半導体装置が、第１電源パッド１１と、第１接地パッド１２と、第１電源線１３と、第１接地線１４と、出力回路１５と、第２電源パッド２１と、第２接地パッド２２と、第２電源線２３と、第２接地線２４と、入力回路２５と、信号線２０と、メインＥＳＤ保護素子１６と、保護ダイオード対Ｄ１と、ＰＭＯＳトランジスタＰ２とを備えている。出力回路１５がＰＭＯＳトランジスタＰ３を含み、入力回路２５がＮＭＯＳトランジスタＮ１を含む。ＰＭＯＳトランジスタＰ２は、ソースが信号線２０に接続され、ドレインが第２接地線２４に接続され、ゲートとバックゲートが第２電源線２３に接続されている。 （もっと読む）

【課題】耐ＥＳＤ保護性能及び耐ラッチアップ性能の双方が優れ、レイアウト面積が小さい静電気放電保護素子を提供する。
【解決手段】静電気放電保護素子は、半導体基板の表面に形成され前記半導体基板の表面に垂直な方向から見て矩形である第１の第１導電型ウエルと、半導体基板の表面に第１の第１導電型ウエルを囲むように形成され第１の第１導電型ウエルにおける第１方向に直交する第２方向に延びる端縁に接し第１方向に延びる端縁には接しておらず基準電位が印加される第２の第１導電型ウエルと、を有する。前記第１の第１導電型ウエルの前記第１方向に延びる端縁と前記第２の第１導電型ウエルとの間の領域の抵抗率は、前記第１及び第２の第１導電型ウエルの抵抗率よりも高い。 （もっと読む）