半導体素子の保護回路
【課題】横方向二重拡散ＭＯＳトランジスタ（ＬＤＭＯＳ）の特性を悪化させることがなく、回路素子サイズの増大や各素子の製造時のばらつきの影響を抑えることができる、半導体素子の保護回路を提供する。
【解決手段】ＬＤＭＯＳ１１０のバックゲートの出力をトリガーとして用い、ＬＤＭＯＳのドレインに接続される出力端子１２０に印加されるＥＳＤサージを、直列に接続された高耐圧ＭＯＳ１４０及び低耐圧ＭＯＳ１４２を経て接地端子１２２に流す。
【解決手段】ＬＤＭＯＳ１１０のバックゲートの出力をトリガーとして用い、ＬＤＭＯＳのドレインに接続される出力端子１２０に印加されるＥＳＤサージを、直列に接続された高耐圧ＭＯＳ１４０及び低耐圧ＭＯＳ１４２を経て接地端子１２２に流す。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体素子の保護回路、特に、出力トランジスタとして用いられる横方向二重拡散ＭＯＳトランジスタ（ＬＤＭＯＳ：Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を保護する回路に関する。
【背景技術】
【０００２】
図７を参照して、電源電圧が１０Ｖ以上であるような回路でも使用可能な高耐圧ＭＯＳ（ＨＶＭＯＳ）について説明する。図７は、ＨＶＭＯＳを説明するための概略図であって、主要部の切断端面を示している。
【０００３】
Ｐ型のシリコン基板２０上にＮ型埋込層２５が形成され、Ｎ型埋込層２５が形成されたシリコン基板２０上に、Ｎ型エピタキシャル層３０が形成されている。Ｎ型エピタキシャル層３０には、Ｐ型ウェル３２が形成されている。Ｐ型ウェル３２上には、フィールド酸化膜４０が形成されていて、ゲート領域４２、ドレイン領域４４及びソース領域４６を規定している。
【０００４】
ゲート領域４２では、Ｎ型エピタキシャル層３０上に、ゲート酸化膜５２及びゲート電極５４が順次に形成されている。
【０００５】
ドレイン領域４４及びソース領域４６では、Ｎ型の拡散層３４及び３６が形成されている。また、ゲート領域４２とドレイン領域４４の間、及び、ゲート領域４２とソース領域４６の間の、フィールド酸化膜４０の下には、ドレイン領域４４の拡散層（ドレイン）３４の電界緩和のために、Ｎ型の低濃度拡散層３５及び３７が形成されている。
【０００６】
ＨＶＭＯＳ１０では、ゲート長を長くすることにより、空乏層がドレイン３４からソース領域４６の拡散層（ソース）３６に到達するのを防ぎ、これによりドレイン耐圧を確保する。ＨＶＭＯＳ１０では、ドレイン耐圧の確保のため、ゲート長が長く、また、低濃度拡散層３５及び３７が設けられているために、オン抵抗が高くなる。
【０００７】
これに対し、ＬＤＭＯＳは、ＨＶＭＯＳと同様の高耐圧でありながら、低オン抵抗化が容易である。このため、ＬＤＭＯＳは、ＤＣ／ＤＣコンバータや、スイッチング素子などのＰｏｗｅｒ ＭＯＳデバイスに用いられる。図８を参照して、ＬＤＭＯＳについて説明する。図８は、ＬＤＭＯＳを説明するための概略図であって、主要部の切断端面を示している。
【０００８】
Ｐ型のシリコン基板２０上にＮ型埋込層２５が形成され、Ｎ型埋込層２５が形成されたシリコン基板２０上に、Ｎ型エピタキシャル層３０が形成されている。Ｎ型エピタキシャル層３０上には、フィールド酸化膜６０が形成されていて、ドレイン領域６２及びソース領域６４を規定している。
【０００９】
ソース領域６４のドレイン領域６２側には、Ｎ型エピタキシャル層３０上に、ゲート酸化膜５２及びゲート電極５４が順次に形成されている。また、ソース領域６４では、ゲート電極５４が形成されていない領域６６と、この領域６６に隣接する、ゲート電極５４及びフィールド酸化膜６０の下部の一部領域とに、Ｐ型ボディ３３が形成されている。Ｐ型ボディ３３には、Ｎ型の拡散層であるソース３８と、Ｐ型ボディ３３の電位取り出しのためのＰ型コンタクト３９とが形成されている。また、ドレイン領域６２には、Ｎ型の拡散層であるドレイン３４が形成されている。
【００１０】
このＬＤＭＯＳ１１では、Ｐ型ボディ３３とソース３８の拡散による広がりの差を利用してチャネルを形成する。このため、短いチャネルの形成が可能になるので、低オン抵抗化が容易である。
【００１１】
また、ＬＤＭＯＳ１１では、Ｎ型エピタキシャル層３０の部分が、ＨＶＭＯＳ１０の低濃度拡散層３５及び３７と同様にドレインの電界を緩和する。このＮ型エピタキシャル層３０の不純物濃度は、ＨＶＭＯＳ１０の低濃度拡散層３５及び３７と同程度であるが、Ｎ型エピタキシャル層３０の厚みが数μｍから数十μｍ程度あるので、ＨＶＭＯＳ１０の低濃度拡散層３５及び３７に比べて抵抗値が低く抑えられる。
【００１２】
ＬＤＭＯＳでは、大電流駆動と低オン抵抗のために、５０００μｍ〜３００００μｍの大ゲート幅を用いることが多い。また、アクティブ余裕を設計基準の最小値とするなどして、寄生抵抗となる部分を低減し、低オン抵抗にしている。
【００１３】
しかしながら、ＬＤＭＯＳは５０００μｍ〜３００００μｍとゲート幅を大きくしても、静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）耐量が低いという短所を有している。図９（Ａ）及び（Ｂ）を参照して、ＥＳＤ耐量の例として人体帯電モデル（ＨＢＭ：Ｈｕｍａｎ Ｂｅｉｎｇ Ｍｏｄｅｌ）耐量とゲート幅の関係について説明する。図９（Ｂ）は、図９（Ａ）のゲート幅Ｗが２０００μｍ以下の部分を拡大して示したものである。
【００１４】
図９（Ａ）及び（Ｂ）では、横軸にゲート幅Ｗ［μｍ］を取って示し、縦軸にＨＢＭ耐量［Ｖ］を取って示している。ここで、ＨＢＭ耐量は、ＨＢＭ試験において、ドレインとソース間にリークが発生した時若しくは、ドレインとソース間が短絡した時の電圧としている。図９（Ａ）及び（Ｂ）では、ＬＤＭＯＳのＨＢＭ耐量（図９中、■で示す。）と、印加電圧が６Ｖ以下であるような低耐圧ＭＯＳ（ＬＶＭＯＳ）のＨＢＭ耐量（図９中、●で示す。）を示している。
【００１５】
ＬＶＭＯＳ（●）は、ＨＢＭ耐量のゲート幅Ｗに対する依存度が大きく、４７０Ｖ／１００μｍ程度である。このため、ゲート幅Ｗを大きくすれば、ＨＢＭ耐量が向上する。
【００１６】
これに対し、ＬＤＭＯＳ（■）では、ＨＢＭ耐量のゲート幅Ｗに対する依存度が小さく、４Ｖ／１００μｍ程度である。このため、ゲート幅Ｗを増加させることによる、ＥＳＤ耐量の向上は困難である。そこで、ＬＤＭＯＳを用いる場合は、ＥＳＤ耐量の向上のため、保護素子を付加するのが一般的である（例えば、特許文献１及び２参照）。
【００１７】
図１０を参照して、保護素子を付加する構成として、特許文献１に開示されている、ＬＤＭＯＳにサイリスタを組み込むことによりＥＳＤ耐量を向上させる構造について説明する。図１０は、ＬＤＭＯＳにサイリスタを組み込む構成を説明するための概略図であって、主要部の切断端面を示している。
【００１８】
図８を参照して説明した従来のＬＤＭＯＳでは、ＥＳＤサージが印加されると、ドレイン３４−Ｐ型ボディ３３−ソース３８で構成される寄生ＮＰＮがオン状態になる。寄生ＮＰＮがオン状態になった後は、ドレイン３４の端部で局所的電界集中が発生し、その部分への電流集中が起こる。このため、ＥＳＤ耐量のゲート幅に対する依存度が小さくなり、所望のＥＳＤ耐量を得るのが困難である。
【００１９】
これに対し、図１０に示す構造では、ドレイン領域６２にサイリスタのアノード３１となるＰ型の領域を設けていて、いわゆるサイリスタを組み込んだ構造となっている。このサイリスタが組み込まれたＬＤＭＯＳ１２では、寄生ＮＰＮがオン状態になると、サイリスタがオン状態となる。この結果、大電流を流すことができるので、ＥＳＤ耐量が向上する。
【００２０】
図１１を参照して、保護素子としてＮＭＯＳ（保護ＮＭＯＳ）を付加する構造について説明する。図１１は、ＬＤＭＯＳに保護ＮＭＯＳを付加した構成を説明するための回路図である。
【００２１】
保護ＮＭＯＳ１０７は、出力トランジスタであるＬＤＭＯＳ１１０のドレインに接続されている出力端子１２０と、ＬＤＭＯＳ１１０のソースに接続されている接地端子１２２との間にＬＤＭＯＳ１１０と並列に設けられている。この構造では、ＬＤＭＯＳ１１０と保護ＮＭＯＳ１０７とは、互いに分離して構成されていて、メタル配線で接続される。
【００２２】
図１２を参照して、図１１を参照して説明したＬＤＭＯＳに保護ＮＭＯＳを付加した構成での動作を説明する。図１２は、ＬＤＭＯＳに保護ＮＭＯＳを付加した構成での動作を説明するための電流−電圧（ＩＶ）特性図である。図１２では、横軸に出力端子に印加される電圧［Ｖ］を取って示し、縦軸にＬＤＭＯＳ（図１２中、■で示す。）あるいは保護ＮＭＯＳ（図１２中、◆で示す。）を流れる電流［Ａ］を取って示している。
【００２３】
この場合、保護ＮＭＯＳの寄生バイポーラ動作点電圧Ｖｔ１を、電源電圧の最大値ＶＤＤＭＡＸよりも高く、かつ、ＬＤＭＯＳのバイポーラ動作点電圧Ｖｔ３よりも低く設定しておけば、電源電圧の最大値ＶＤＤＭＡＸよりも高いＥＳＤ電圧が出力端子１２０に印加された場合に、ＬＤＭＯＳ１１０がバイポーラ動作を開始する前に、保護ＮＭＯＳ１０７がバイポーラ動作を開始するので、ＬＤＭＯＳ１１０の破壊を防ぐことができる。
【００２４】
図１３を参照して、特許文献２に開示されている、サイリスタとトリガー素子を用いる構造について説明する。図１３は、サイリスタとトリガー素子を用いる構造を説明するための回路図である。
【００２５】
この構造では、出力トランジスタ１１１のソースと接地端子（ＧＮＤ）１２２の間に抵抗素子１０６を備えている。ドレインとソースの間に電流が流れると、ソースの電位が、抵抗素子１０６での電圧降下の分だけ高くなる。このソースの電位上昇により、トリガー素子１０８がオン状態となり、これによりサイリスタ１０９にトリガーがかかる。この結果、出力トランジスタ１１１が保護される。
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】特開２００１−３２００４７号公報
【特許文献２】特開２００９−１２３７５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２７】
しかしながら、図１０、１１及び１３を参照して説明した従来技術の構成は、それぞれ解決すべき課題を有している。
【００２８】
図１４（Ａ）及び（Ｂ）を参照して、ＬＤＭＯＳの素子面積について説明する。図１４（Ａ）及び（Ｂ）は、ＬＤＭＯＳの素子面積について説明するための上面図である。図１４（Ａ）は、図８を参照して説明したＬＤＭＯＳに対応し、図１４（Ｂ）は、図１０を参照して説明したＬＤＭＯＳに対応する。
【００２９】
図１４（Ｂ）に示す構成は、ドレイン領域にサイリスタ動作用のアノード３１を付け加えたことにより、図１４（Ａ）に示す構成に比べて、ＬＤＭＯＳの素子面積が増大する。なお、このアノード３１は、ドレイン３４と同サイズである。従って、ゲート幅が大きいＬＤＭＯＳでは、このアノード３１を付加したことによる、素子面積の増大の影響も大きくなる。
【００３０】
また、図１１を参照して説明した構成では、保護ＮＭＯＳ１０７のバイポーラ動作点電圧Ｖｔ１が、ＥＳＤデザインウインドウ（ＥＤＷ：ＥＳＤ Ｄｅｓｉｇｎ Ｗｉｎｄｏｗ）内に収める必要がある。ここで、ＥＤＷは保護ＮＭＯＳのバイポーラ動作点電圧Ｖｔ１のとりうる範囲を示すものであり、電源電圧の最大値ＶＤＤＭＡＸ以上、ＬＤＭＯＳのバイポーラ動作点電圧Ｖｔ３以下の範囲である。
【００３１】
バイポーラ動作点電圧Ｖｔ１が、電源電圧の最大値ＶＤＤＭＡＸよりも小さいと、電源電圧の最大値ＶＤＤＭＡＸ近傍まで電圧を上昇させると、保護ＮＭＯＳがバイポーラ動作を起こし、他の素子に適切な電圧を印加することができない場合がある。一方、バイポーラ動作点電圧Ｖｔ１が、ＬＤＭＯＳ１１０のバイポーラ動作点電圧Ｖｔ３よりも大きいと、保護ＮＭＯＳ１０７がバイポーラ動作を開始する前に、ＬＤＭＯＳ１１０がＥＳＤサージに応答してバイポーラ動作を開始してしまい、ＬＤＭＯＳ１１０の破壊を招くことになる。このため、保護ＮＭＯＳ１０７のバイポーラ動作点電圧Ｖｔ１をＥＤＷ内に収める必要がある。
【００３２】
ここで、例えばＮ型エピタキシャル層３０の不純物濃度を高めることで、ＬＤＭＯＳのオン抵抗を低くすることができるが、この場合、ドレイン耐圧Ｖｔ２も低くなる。従って、ＬＤＭＯＳを出力トランジスタとして用いる場合など、低オン抵抗化が必要なときは、ドレイン耐圧Ｖｔ２は可能な限り小さくするのが良い。このため、ＥＤＷの幅は３〜４Ｖ程度になることもある。
【００３３】
しかしながら、保護ＮＭＯＳ１０７のバイポーラ動作点電圧Ｖｔ１や、ＬＤＭＯＳ１１０のバイポーラ動作点電圧Ｖｔ３の、製造の際に生じるばらつきを吸収するためには、ＥＤＷは１０Ｖ程度必要となる。
【００３４】
従って、図１１を参照して説明した構成を採用するには困難が伴う。
【００３５】
また、図１３を参照して説明した構成では、サイリスタ１０９にトリガーをかけるために、出力トランジスタ１１１のソースと接地端子１２２の間に抵抗素子１０６を挿入している。
【００３６】
しかしながら、低オン抵抗を特徴とするＬＤＭＯＳを出力トランジスタとして用いる場合、ＬＤＭＯＳのソースと接地端子の間に設けられた抵抗素子によりオン抵抗が増大することになるので、現実的ではない。
【００３７】
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、出力トランジスタとして用いられるＬＤＭＯＳの保護回路であって、ＬＤＭＯＳの特性を悪化させることがなく、かつ、回路素子サイズの増大や各素子の製造時のばらつきの影響を抑えることができる、半導体素子の保護回路を提供することにある。
【課題を解決するための手段】
【００３８】
上述した目的を達成するために、この発明の保護回路は、ＬＤＭＯＳの基板電流（バックゲートの出力）をトリガーとして用い、ＬＤＭＯＳの第１主電極領域（ドレイン）に接続される出力端子に印加されるＥＳＤサージを、直列に接続された高耐圧ＭＯＳ及び低耐圧ＭＯＳを経て接地端子に流す。
【００３９】
このために、第１の発明に係る保護回路は、ＬＤＭＯＳのドレインに接続される出力端子と、ＬＤＭＯＳの第２主電極領域（ソース）に接続される接地端子の間に、ＬＤＭＯＳと並列に設けられ、高耐圧ＭＯＳ、低耐圧ＭＯＳ及び抵抗素子を備えて構成される。
【００４０】
高耐圧ＭＯＳのドレインは、出力端子に接続され、ソース及びバックゲートが低耐圧ＭＯＳのドレインに接続され、制御電極（ゲート）が、抵抗素子を経て接地端子に接続される。また、低耐圧ＭＯＳのソース、ゲート及びバックゲートが接地端子に接続され、ＬＤＭＯＳのバックゲートが高耐圧ＭＯＳのゲートに接続されている。
【００４１】
上述した保護回路の好適実施形態によれば、高耐圧ＭＯＳのドレインが、出力端子にダイオードを経て接続される仮想出力端子に接続されるのが良い。
【００４２】
また、第２の発明に係る保護回路は、ＬＤＭＯＳのドレインに接続される出力端子と、前記ＬＤＭＯＳのソースに接続される接地端子の間に、当該ＬＤＭＯＳと並列に設けられ、トリガー用ＬＤＭＯＳ、高耐圧ＭＯＳ、低耐圧ＭＯＳ及び抵抗素子を備えて構成される。
【００４３】
高耐圧ＭＯＳのドレインが出力端子に接続され、ソース及びバックゲートが低耐圧ＭＯＳのドレインに接続され、ゲートが、抵抗素子を経て接地端子に接続される。また、低耐圧ＭＯＳのソース、ゲート及びバックゲートが接地端子に接続され、トリガー用ＬＤＭＯＳのドレインが出力端子に接続され、トリガー用ＬＤＭＯＳのバックゲートが高耐圧ＭＯＳのゲートに接続されている。
【００４４】
上述した保護回路の好適実施形態によれば、高耐圧ＭＯＳのドレイン及びトリガー用ＬＤＭＯＳのドレインが、出力端子にダイオードを経て接続される仮想出力端子に接続されるのが良い。
【発明の効果】
【００４５】
この発明のＬＤＭＯＳを保護する保護回路によれば、ＬＤＭＯＳの特性を悪化させることがなく、回路素子サイズの増大や各素子の製造時のばらつきの影響を抑えることができる。
【図面の簡単な説明】
【００４６】
【図１】第１実施形態の保護回路の回路図である。
【図２】第２実施形態の保護回路の回路図である。
【図３】第３実施形態の保護回路の回路図である。
【図４】第４実施形態の保護回路の回路図である。
【図５】第５実施形態の保護回路の回路図である。
【図６】第６実施形態の保護回路の回路図である。
【図７】ＨＶＭＯＳを説明するための概略図である。
【図８】ＬＤＭＯＳを説明するための概略図である。
【図９】ＥＳＤ耐量の例としてＨＢＭ耐量とゲート幅の関係について説明するための概略図である。
【図１０】ＬＤＭＯＳにサイリスタを組み込む構成について説明するための概略図である。
【図１１】ＬＤＭＯＳに保護ＮＭＯＳを付加する構成を説明するための概略図である。
【図１２】ＬＤＭＯＳに保護ＮＭＯＳを付加した構成での動作を説明するための特性図である。
【図１３】サイリスタとトリガー素子を用いる構造を説明するための特性図である。
【図１４】ＬＤＭＯＳの素子面積について説明するための上面図である。
【発明を実施するための形態】
【００４７】
以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の形状、大きさ及び配置関係については、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の材質及び数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されるものではなく、この発明の構成の範囲を逸脱せずにこの発明の効果を達成できる多くの変更又は変形を行うことができる。
【００４８】
（第１実施形態）
図１を参照して、第１実施形態の保護回路として、出力トランジスタとして用いられるＬＤＭＯＳを保護する回路について説明する。図１は、第１実施形態の保護回路の回路図である。
【００４９】
第１実施形態の保護回路１３０は、ＬＤＭＯＳ１１０のドレインに接続される出力端子１２０と、ＬＤＭＯＳ１１０のソースに接続される接地端子１２２との間に、ＬＤＭＯＳ１１０と並列に設けられる。
【００５０】
保護回路１３０は、高耐圧ＭＯＳ（ＨＶＭＯＳ）１４０、低耐圧ＭＯＳ（ＬＶＭＯＳ）１４２及び抵抗素子１４４を備えて構成される。ＨＶＭＯＳ１４０とＬＶＭＯＳ１４２は、出力端子１２０と接地端子１２２の間に直列に設けられている。すなわち、ＨＶＭＯＳ１４０の第１主電極領域であるドレインが出力端子１２０に接続され、ＨＶＭＯＳ１４０の第２主電極領域であるソースがＬＶＭＯＳ１４２のドレインに接続され、ＬＶＭＯＳ１４２のソースが接地端子１２２に接続されている。
【００５１】
ＨＶＭＯＳ１４０の制御電極であるゲートは、抵抗素子１４４を経て接地端子１２２に接続されている。また、ＨＶＭＯＳ１４０のバックゲートは、ＨＶＭＯＳ１４０のソースに接続されている。すなわち、ＨＶＭＯＳ１４０のソース及びバックゲートが、ＬＶＭＯＳ１４２のドレインに接続されている。ここで、バックゲートは、基板電流を取り出す電極（基板電極）である。
【００５２】
ＬＶＭＯＳ１４２のゲート及びバックゲートは、ＬＶＭＯＳ１４２のソースに接続されている。すなわち、ＬＶＭＯＳ１４２のソース、ゲート及びバックゲートが接地端子１２２に接続されている。
【００５３】
ＬＤＭＯＳ１１０に印加される最大電圧を、ＶＤＤＭＡＸとする。また、ＬＤＭＯＳ１１０のドレイン耐圧をＶｔ２とし、バイポーラ動作点電圧をＶｔ３とする。ＶＤＤＭＡＸが、２４Ｖ程度であるとき、Ｖｔ２及びＶｔ３は、それぞれ３２Ｖ及び４０Ｖに設定される。
【００５４】
ここで、ＬＤＭＯＳ１１０に保護回路１３０が設けられていない場合における、出力端子１２０にＶＤＤＭＡＸを超えるＥＳＤ電圧が印加されたときの動作を説明する。印加電圧がＬＤＭＯＳ１１０のドレイン耐圧Ｖｔ２を超えると、ドレインから、バックゲート等に向けて電流が流れる。さらに、出力端子１２０に印加される電圧が、バイポーラ動作点電圧Ｖｔ３に達するとＬＤＭＯＳ１１０の寄生バイポーラがオン状態になる。ここで、ＬＤＭＯＳの寄生バイポーラがオン状態になり、それによりＥＳＤサージが流れると、ドレイン端部で局所的な電流集中が起こり、ＬＤＭＯＳ１１０の破壊に繋がる。
【００５５】
これに対し、この実施形態では、出力端子１２０に所定の電圧以上の電圧が印加された場合に、ＥＳＤサージを、保護回路１３０を経て接地端子１２２に流すことにより、ＬＤＭＯＳ１１０を保護する。
【００５６】
ここで、ＨＶＭＯＳ１４０及びＬＶＭＯＳ１４２の耐圧の和をＶＤＤＭＡＸよりも高く設定する。このように設定しておけば、通常の動作時には、保護回路１３０に電流が流れない。
【００５７】
この構成で、出力端子１２０にＬＤＭＯＳ１１０のドレイン耐圧Ｖｔ２を超える電圧が印加されると、ＬＤＭＯＳ１１０のドレインから、バックゲートに向けて電流が流れる。この電流は、抵抗素子１４４を経て接地端子１２２に送られる。ＬＤＭＯＳ１１０のバックゲートがＨＶＭＯＳ１４０のゲートに接続されているので、バックゲートに電流が流れると、抵抗素子１４４における電圧降下の分だけ、ＨＶＭＯＳ１４０のゲートの電位が上昇する。
【００５８】
例えば、抵抗素子１４４の抵抗値を１０ｋΩとした場合、バックゲートに流れる電流が１００μＡのとき、ＨＶＭＯＳ１４０のゲートの電位が１Ｖになる。従って、ＨＶＭＯＳ１４０の閾値電圧が１Ｖであれば、ＨＶＭＯＳ１４０がオン状態になる。
【００５９】
このゲート電位の上昇によりＨＶＭＯＳ１４０がオン状態になると、出力端子１２０と接地端子１２２の間の電位がＬＶＭＯＳ１４２のドレイン−ソース間に印加されることになる。この結果、ＬＶＭＯＳ１４２の寄生ＮＰＮがオン状態になり、ＥＳＤ電流がＬＶＭＯＳ１４２を経て接地端子１２２に流れる。
【００６０】
この第１実施形態の保護回路によれば、ＬＤＭＯＳの特性を悪化させることがなく、回路素子サイズの増大や各素子の製造時のばらつきの影響を抑えて、出力トランジスタであるＬＤＭＯＳを保護することができる。
【００６１】
（第２実施形態）
図２を参照して、第２実施形態の保護回路として、出力トランジスタとして用いられるＬＤＭＯＳを保護する回路について説明する。図２は、第２実施形態の保護回路の回路図である。
【００６２】
第２実施形態の保護回路１３１は、トリガー用ＬＤＭＯＳ１４６をさらに備える点が第１実施形態の保護回路と異なっている。ＨＶＭＯＳ１４０、ＬＶＭＯＳ１４２及び抵抗素子１４４の接続関係と、それぞれの構成は、第１実施形態と同様であるので説明を省略する。
【００６３】
トリガー用ＬＤＭＯＳ１４６のドレインは、出力端子１２０に接続され、トリガー用ＬＤＭＯＳ１４６のバックゲートが、ＨＶＭＯＳ１４０のゲートに接続されている。また、トリガー用ＬＤＭＯＳ１４６のソース及びゲートがＨＶＭＯＳ１４０のゲートに接続される。
【００６４】
出力トランジスタであるＬＤＭＯＳ（出力用ＬＤＭＯＳ）１１０とトリガー用ＬＤＭＯＳ１４６とは、同様に構成することができるが、トリガー用ＬＤＭＯＳ１４６のドレイン耐圧が、ＶＤＤＭＡＸより高く、かつ、出力用ＬＤＭＯＳ１１０のドレイン耐圧Ｖｔ２よりも低く設定されている。
【００６５】
このように構成すると、出力端子にＥＳＤサージが印加されると、出力用ＬＤＭＯＳ１１０が印加されたＥＳＤサージに対して動作する前に、トリガー用ＬＤＭＯＳ１４６のバックゲートに電流が流れ、その結果、第１実施形態と同様に、ＨＶＭＯＳ１４０のゲートの電位が上昇する。このゲート電位の上昇により、ＨＶＭＯＳ１４０がオン状態になり、その後、ＬＶＭＯＳ１４２の寄生ＮＰＮがオン状態になるので、ＥＳＤ電流が保護回路１３１を経て接地端子１２２に流れる。
【００６６】
なお、この構成では、トリガー用ＬＤＭＯＳ１４６のドレイン耐圧がＥＤＷ内に入っている必要がある。しかし、トリガー用ＬＤＭＯＳ１４６と出力用ＬＤＭＯＳ１１０とは、同様の構成であるので、製造時のばらつきを同様に受ける。すなわち、トリガー用ＬＤＭＯＳの耐圧が設定値よりも低くなる場合は、出力用ＬＤＭＯＳの耐圧も同程度低くなるのが一般的である。従って、トリガー用ＬＤＭＯＳの製造時のばらつきを考慮して、ドレイン耐圧を設計しておけばよい。
【００６７】
この第２実施形態の保護回路によれば、第１実施形態の保護回路と同様の効果が得られる。さらに、出力用ＬＤＭＯＳのドレイン耐圧Ｖｔ２よりも低い電圧で動作するので、出力用ＬＤＭＯＳの破壊を防ぐことができる。
【００６８】
（第３実施形態）
図３を参照して、第３実施形態の保護回路として、出力トランジスタとして用いられるＬＤＭＯＳを保護する回路について説明する。図３は、第３実施形態の保護回路の回路図である。
【００６９】
第３実施形態の保護回路１３２は、トリガー用ＬＤＭＯＳ１４６のソース及びゲートがそれぞれ、異なる抵抗素子１４８及び１５０を経て接地端子１２２に接続される点が第２実施形態と異なっている。すなわち、第３実施形態では、トリガー用ＬＤＭＯＳ１４６のゲート、ソース及びバックゲートには、それぞれ別の抵抗素子１４４、１４８及び１５０が、独立して設けられている。この構成では、トリガー用ＬＤＭＯＳのゲート、ソース及びバックゲートに対して、それぞれに適した抵抗値の抵抗素子を設けることができる。
【００７０】
例えば、トリガー用ＬＤＭＯＳ１４６のバックゲートは、１００Ωの抵抗素子１４４を介して接地端子１２２に接続されている。トリガー用ＬＤＭＯＳ１４６のソースは、１ｋΩの抵抗素子１４８を介して接地端子１２２に接続されている。また、トリガー用ＬＤＭＯＳ１４６のゲートは、１ｋΩの抵抗素子１５０を介して接地端子１２２に接続されている。
【００７１】
このように、ソース及びゲートに接続される抵抗素子１４８及び１５０の抵抗値を、バックゲートに接続される抵抗素子１４４の抵抗値よりも大きくすると、トリガー用ＬＤＭＯＳ１４６がＥＳＤサージに対して動作した場合に、ＥＳＤサージ電流の多くが、バックゲートに流れるようになり、ソースやゲートに流れる電流が小さくなる。この結果、トリガー用ＬＤＭＯＳ１４６のＥＳＤサージによる破壊を防ぐことができる。
【００７２】
また、一般に、ＬＤＭＯＳのドレイン耐圧は、ゲート膜耐圧よりも大きい。このため、ＥＳＤサージによる電界がドレイン耐圧を超えた場合に、ゲート酸化膜を破壊する恐れがある。しかし、バックゲートに接続される抵抗素子の抵抗値よりもソースに接続される抵抗素子の抵抗値を大きくし、ゲートに接続される抵抗素子の抵抗値をさらに大きくすることにより、ゲート酸化膜の破壊を防ぐことができる。
【００７３】
（第４実施形態）
図４を参照して、第４実施形態の保護回路として、出力トランジスタとして用いられるＬＤＭＯＳを保護する回路について説明する。図４は、第４実施形態の保護回路の回路図である。
【００７４】
第４実施形態の保護回路１３３は、トリガー用ＬＤＭＯＳのソース及びゲートを互いに接続している点が第２実施形態や第３実施形態の保護回路と異なっている。ＨＶＭＯＳ１４０、ＬＶＭＯＳ１４２及び抵抗素子１４４の接続関係と、それぞれの構成は、第１〜３実施形態と同様であるので説明を省略する。
【００７５】
この構成では、トリガー用ＬＤＭＯＳ１４６にＥＳＤサージが印加された際に、ドレインとバックゲート間のダイオード逆方向耐圧により動作する。この場合、ダイオードの逆方向電流が、ＨＶＭＯＳ１４０をオン状態にするので、ゲート酸化膜の破壊など、ＥＳＤサージによるトリガー用ＬＤＭＯＳの破壊を防ぐことができる。また、第３実施形態の保護回路に比べて、ソース及びゲートに設ける抵抗素子が不要となるので、保護回路の面積を縮小することができる。
【００７６】
（第５実施形態）
図５を参照して、第５実施形態の保護回路として、出力トランジスタとして用いられるＬＤＭＯＳを保護する回路について説明する。図５は、第５実施形態の保護回路を説明するための回路図である。
【００７７】
第５実施形態の保護回路１３０は、第１実施形態の保護回路と同様に構成されるが、ＨＶＭＯＳ１４０のドレインが、抵抗素子１２８を介して仮想出力端子１２４に接続されている点が異なっている。この仮想出力端子１２４は、出力端子１２０にダイオード１２６を経て接続される。このダイオード１２６では、出力端子１２０から仮想出力端子１２４に向かう方向が、順方向となっている。
【００７８】
出力端子１２０にＥＳＤ電圧が印加されると、ダイオード１２６の順方向に電流が流れ、仮想出力端子１２４がＥＳＤ電圧と同電位になる。この後の動作は、第１実施形態と同様である。
【００７９】
このように構成すると、複数のＬＤＭＯＳを備える回路に対して、１つの保護回路を設けて、各ＬＤＭＯＳのドレインを仮想出力端子にダイオードを経て接続する構成にすることができる。
【００８０】
図６を参照して、第５実施形態の保護回路の変形例について説明する。図６は、第５実施形態の変形例を説明するための回路図である。
【００８１】
この構成では、複数のＬＤＭＯＳ１１０ａ及び１１０ｂのドレインが、それぞれ出力端子１２０ａ及び１２０ｂに接続されている。また、各出力端子１２０ａ及び１２０ｂは、それぞれダイオード１２６ａ及び１２６ｂを経て、１つの仮想出力端子１２４に接続されている。２つのＬＤＭＯＳ１１０ａ及び１１０ｂに対して、１つの保護回路１３０が設けられている。この構成によれば、出力端子１２０ａ及び１２０ｂのいずれかにＥＳＤ電圧が印加された場合であっても、保護回路１３０が動作する。
【００８２】
従って、第５実施形態の構成によれば、複数のＬＤＭＯＳに対して１つの保護回路を用意すれば良く、チップサイズの縮小化を図ることができる。なお、ここでは、保護回路として図１を参照して説明した第１実施形態の保護回路を備える構成例について説明したが、これに限定されるものではない。保護回路として、第２〜４の実施形態の保護回路を用いても良い。
【符号の説明】
【００８３】
１０ ＨＶＭＯＳ
１１、１２、１１０ ＬＤＭＯＳ
２０ シリコン基板
２５ Ｎ型埋込層
３０ Ｎ型エピタキシャル層
３１ アノード
３２ Ｐ型ウェル
３３ Ｐ型ボディ
３４ 拡散層（ドレイン）
３５、３７ 低濃度拡散層
３６、３８ 拡散層（ソース）
３９ Ｐ型コンタクト
４０、６０ フィールド酸化膜
４２ ゲート領域
４４、６２ ドレイン領域
４６、６４ ソース領域
５２ ゲート酸化膜
５４ ゲート電極
６６ 領域
１０６、１２８、１４４、１４８、１５０ 抵抗素子
１０７ 保護ＮＭＯＳ
１０８ トリガー素子
１０９ サイリスタ
１１１ 出力トランジスタ
１２０ 出力端子
１２２ 接地端子
１２４ 仮想出力端子
１２６ ダイオード
１３０、１３１、１３２、１３３ 保護回路
１４０ ＨＶＭＯＳ
１４２ ＬＶＭＯＳ
１４６ トリガー用ＬＤＭＯＳ
【技術分野】
【０００１】
この発明は、半導体素子の保護回路、特に、出力トランジスタとして用いられる横方向二重拡散ＭＯＳトランジスタ（ＬＤＭＯＳ：Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を保護する回路に関する。
【背景技術】
【０００２】
図７を参照して、電源電圧が１０Ｖ以上であるような回路でも使用可能な高耐圧ＭＯＳ（ＨＶＭＯＳ）について説明する。図７は、ＨＶＭＯＳを説明するための概略図であって、主要部の切断端面を示している。
【０００３】
Ｐ型のシリコン基板２０上にＮ型埋込層２５が形成され、Ｎ型埋込層２５が形成されたシリコン基板２０上に、Ｎ型エピタキシャル層３０が形成されている。Ｎ型エピタキシャル層３０には、Ｐ型ウェル３２が形成されている。Ｐ型ウェル３２上には、フィールド酸化膜４０が形成されていて、ゲート領域４２、ドレイン領域４４及びソース領域４６を規定している。
【０００４】
ゲート領域４２では、Ｎ型エピタキシャル層３０上に、ゲート酸化膜５２及びゲート電極５４が順次に形成されている。
【０００５】
ドレイン領域４４及びソース領域４６では、Ｎ型の拡散層３４及び３６が形成されている。また、ゲート領域４２とドレイン領域４４の間、及び、ゲート領域４２とソース領域４６の間の、フィールド酸化膜４０の下には、ドレイン領域４４の拡散層（ドレイン）３４の電界緩和のために、Ｎ型の低濃度拡散層３５及び３７が形成されている。
【０００６】
ＨＶＭＯＳ１０では、ゲート長を長くすることにより、空乏層がドレイン３４からソース領域４６の拡散層（ソース）３６に到達するのを防ぎ、これによりドレイン耐圧を確保する。ＨＶＭＯＳ１０では、ドレイン耐圧の確保のため、ゲート長が長く、また、低濃度拡散層３５及び３７が設けられているために、オン抵抗が高くなる。
【０００７】
これに対し、ＬＤＭＯＳは、ＨＶＭＯＳと同様の高耐圧でありながら、低オン抵抗化が容易である。このため、ＬＤＭＯＳは、ＤＣ／ＤＣコンバータや、スイッチング素子などのＰｏｗｅｒ ＭＯＳデバイスに用いられる。図８を参照して、ＬＤＭＯＳについて説明する。図８は、ＬＤＭＯＳを説明するための概略図であって、主要部の切断端面を示している。
【０００８】
Ｐ型のシリコン基板２０上にＮ型埋込層２５が形成され、Ｎ型埋込層２５が形成されたシリコン基板２０上に、Ｎ型エピタキシャル層３０が形成されている。Ｎ型エピタキシャル層３０上には、フィールド酸化膜６０が形成されていて、ドレイン領域６２及びソース領域６４を規定している。
【０００９】
ソース領域６４のドレイン領域６２側には、Ｎ型エピタキシャル層３０上に、ゲート酸化膜５２及びゲート電極５４が順次に形成されている。また、ソース領域６４では、ゲート電極５４が形成されていない領域６６と、この領域６６に隣接する、ゲート電極５４及びフィールド酸化膜６０の下部の一部領域とに、Ｐ型ボディ３３が形成されている。Ｐ型ボディ３３には、Ｎ型の拡散層であるソース３８と、Ｐ型ボディ３３の電位取り出しのためのＰ型コンタクト３９とが形成されている。また、ドレイン領域６２には、Ｎ型の拡散層であるドレイン３４が形成されている。
【００１０】
このＬＤＭＯＳ１１では、Ｐ型ボディ３３とソース３８の拡散による広がりの差を利用してチャネルを形成する。このため、短いチャネルの形成が可能になるので、低オン抵抗化が容易である。
【００１１】
また、ＬＤＭＯＳ１１では、Ｎ型エピタキシャル層３０の部分が、ＨＶＭＯＳ１０の低濃度拡散層３５及び３７と同様にドレインの電界を緩和する。このＮ型エピタキシャル層３０の不純物濃度は、ＨＶＭＯＳ１０の低濃度拡散層３５及び３７と同程度であるが、Ｎ型エピタキシャル層３０の厚みが数μｍから数十μｍ程度あるので、ＨＶＭＯＳ１０の低濃度拡散層３５及び３７に比べて抵抗値が低く抑えられる。
【００１２】
ＬＤＭＯＳでは、大電流駆動と低オン抵抗のために、５０００μｍ〜３００００μｍの大ゲート幅を用いることが多い。また、アクティブ余裕を設計基準の最小値とするなどして、寄生抵抗となる部分を低減し、低オン抵抗にしている。
【００１３】
しかしながら、ＬＤＭＯＳは５０００μｍ〜３００００μｍとゲート幅を大きくしても、静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）耐量が低いという短所を有している。図９（Ａ）及び（Ｂ）を参照して、ＥＳＤ耐量の例として人体帯電モデル（ＨＢＭ：Ｈｕｍａｎ Ｂｅｉｎｇ Ｍｏｄｅｌ）耐量とゲート幅の関係について説明する。図９（Ｂ）は、図９（Ａ）のゲート幅Ｗが２０００μｍ以下の部分を拡大して示したものである。
【００１４】
図９（Ａ）及び（Ｂ）では、横軸にゲート幅Ｗ［μｍ］を取って示し、縦軸にＨＢＭ耐量［Ｖ］を取って示している。ここで、ＨＢＭ耐量は、ＨＢＭ試験において、ドレインとソース間にリークが発生した時若しくは、ドレインとソース間が短絡した時の電圧としている。図９（Ａ）及び（Ｂ）では、ＬＤＭＯＳのＨＢＭ耐量（図９中、■で示す。）と、印加電圧が６Ｖ以下であるような低耐圧ＭＯＳ（ＬＶＭＯＳ）のＨＢＭ耐量（図９中、●で示す。）を示している。
【００１５】
ＬＶＭＯＳ（●）は、ＨＢＭ耐量のゲート幅Ｗに対する依存度が大きく、４７０Ｖ／１００μｍ程度である。このため、ゲート幅Ｗを大きくすれば、ＨＢＭ耐量が向上する。
【００１６】
これに対し、ＬＤＭＯＳ（■）では、ＨＢＭ耐量のゲート幅Ｗに対する依存度が小さく、４Ｖ／１００μｍ程度である。このため、ゲート幅Ｗを増加させることによる、ＥＳＤ耐量の向上は困難である。そこで、ＬＤＭＯＳを用いる場合は、ＥＳＤ耐量の向上のため、保護素子を付加するのが一般的である（例えば、特許文献１及び２参照）。
【００１７】
図１０を参照して、保護素子を付加する構成として、特許文献１に開示されている、ＬＤＭＯＳにサイリスタを組み込むことによりＥＳＤ耐量を向上させる構造について説明する。図１０は、ＬＤＭＯＳにサイリスタを組み込む構成を説明するための概略図であって、主要部の切断端面を示している。
【００１８】
図８を参照して説明した従来のＬＤＭＯＳでは、ＥＳＤサージが印加されると、ドレイン３４−Ｐ型ボディ３３−ソース３８で構成される寄生ＮＰＮがオン状態になる。寄生ＮＰＮがオン状態になった後は、ドレイン３４の端部で局所的電界集中が発生し、その部分への電流集中が起こる。このため、ＥＳＤ耐量のゲート幅に対する依存度が小さくなり、所望のＥＳＤ耐量を得るのが困難である。
【００１９】
これに対し、図１０に示す構造では、ドレイン領域６２にサイリスタのアノード３１となるＰ型の領域を設けていて、いわゆるサイリスタを組み込んだ構造となっている。このサイリスタが組み込まれたＬＤＭＯＳ１２では、寄生ＮＰＮがオン状態になると、サイリスタがオン状態となる。この結果、大電流を流すことができるので、ＥＳＤ耐量が向上する。
【００２０】
図１１を参照して、保護素子としてＮＭＯＳ（保護ＮＭＯＳ）を付加する構造について説明する。図１１は、ＬＤＭＯＳに保護ＮＭＯＳを付加した構成を説明するための回路図である。
【００２１】
保護ＮＭＯＳ１０７は、出力トランジスタであるＬＤＭＯＳ１１０のドレインに接続されている出力端子１２０と、ＬＤＭＯＳ１１０のソースに接続されている接地端子１２２との間にＬＤＭＯＳ１１０と並列に設けられている。この構造では、ＬＤＭＯＳ１１０と保護ＮＭＯＳ１０７とは、互いに分離して構成されていて、メタル配線で接続される。
【００２２】
図１２を参照して、図１１を参照して説明したＬＤＭＯＳに保護ＮＭＯＳを付加した構成での動作を説明する。図１２は、ＬＤＭＯＳに保護ＮＭＯＳを付加した構成での動作を説明するための電流−電圧（ＩＶ）特性図である。図１２では、横軸に出力端子に印加される電圧［Ｖ］を取って示し、縦軸にＬＤＭＯＳ（図１２中、■で示す。）あるいは保護ＮＭＯＳ（図１２中、◆で示す。）を流れる電流［Ａ］を取って示している。
【００２３】
この場合、保護ＮＭＯＳの寄生バイポーラ動作点電圧Ｖｔ１を、電源電圧の最大値ＶＤＤＭＡＸよりも高く、かつ、ＬＤＭＯＳのバイポーラ動作点電圧Ｖｔ３よりも低く設定しておけば、電源電圧の最大値ＶＤＤＭＡＸよりも高いＥＳＤ電圧が出力端子１２０に印加された場合に、ＬＤＭＯＳ１１０がバイポーラ動作を開始する前に、保護ＮＭＯＳ１０７がバイポーラ動作を開始するので、ＬＤＭＯＳ１１０の破壊を防ぐことができる。
【００２４】
図１３を参照して、特許文献２に開示されている、サイリスタとトリガー素子を用いる構造について説明する。図１３は、サイリスタとトリガー素子を用いる構造を説明するための回路図である。
【００２５】
この構造では、出力トランジスタ１１１のソースと接地端子（ＧＮＤ）１２２の間に抵抗素子１０６を備えている。ドレインとソースの間に電流が流れると、ソースの電位が、抵抗素子１０６での電圧降下の分だけ高くなる。このソースの電位上昇により、トリガー素子１０８がオン状態となり、これによりサイリスタ１０９にトリガーがかかる。この結果、出力トランジスタ１１１が保護される。
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】特開２００１−３２００４７号公報
【特許文献２】特開２００９−１２３７５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２７】
しかしながら、図１０、１１及び１３を参照して説明した従来技術の構成は、それぞれ解決すべき課題を有している。
【００２８】
図１４（Ａ）及び（Ｂ）を参照して、ＬＤＭＯＳの素子面積について説明する。図１４（Ａ）及び（Ｂ）は、ＬＤＭＯＳの素子面積について説明するための上面図である。図１４（Ａ）は、図８を参照して説明したＬＤＭＯＳに対応し、図１４（Ｂ）は、図１０を参照して説明したＬＤＭＯＳに対応する。
【００２９】
図１４（Ｂ）に示す構成は、ドレイン領域にサイリスタ動作用のアノード３１を付け加えたことにより、図１４（Ａ）に示す構成に比べて、ＬＤＭＯＳの素子面積が増大する。なお、このアノード３１は、ドレイン３４と同サイズである。従って、ゲート幅が大きいＬＤＭＯＳでは、このアノード３１を付加したことによる、素子面積の増大の影響も大きくなる。
【００３０】
また、図１１を参照して説明した構成では、保護ＮＭＯＳ１０７のバイポーラ動作点電圧Ｖｔ１が、ＥＳＤデザインウインドウ（ＥＤＷ：ＥＳＤ Ｄｅｓｉｇｎ Ｗｉｎｄｏｗ）内に収める必要がある。ここで、ＥＤＷは保護ＮＭＯＳのバイポーラ動作点電圧Ｖｔ１のとりうる範囲を示すものであり、電源電圧の最大値ＶＤＤＭＡＸ以上、ＬＤＭＯＳのバイポーラ動作点電圧Ｖｔ３以下の範囲である。
【００３１】
バイポーラ動作点電圧Ｖｔ１が、電源電圧の最大値ＶＤＤＭＡＸよりも小さいと、電源電圧の最大値ＶＤＤＭＡＸ近傍まで電圧を上昇させると、保護ＮＭＯＳがバイポーラ動作を起こし、他の素子に適切な電圧を印加することができない場合がある。一方、バイポーラ動作点電圧Ｖｔ１が、ＬＤＭＯＳ１１０のバイポーラ動作点電圧Ｖｔ３よりも大きいと、保護ＮＭＯＳ１０７がバイポーラ動作を開始する前に、ＬＤＭＯＳ１１０がＥＳＤサージに応答してバイポーラ動作を開始してしまい、ＬＤＭＯＳ１１０の破壊を招くことになる。このため、保護ＮＭＯＳ１０７のバイポーラ動作点電圧Ｖｔ１をＥＤＷ内に収める必要がある。
【００３２】
ここで、例えばＮ型エピタキシャル層３０の不純物濃度を高めることで、ＬＤＭＯＳのオン抵抗を低くすることができるが、この場合、ドレイン耐圧Ｖｔ２も低くなる。従って、ＬＤＭＯＳを出力トランジスタとして用いる場合など、低オン抵抗化が必要なときは、ドレイン耐圧Ｖｔ２は可能な限り小さくするのが良い。このため、ＥＤＷの幅は３〜４Ｖ程度になることもある。
【００３３】
しかしながら、保護ＮＭＯＳ１０７のバイポーラ動作点電圧Ｖｔ１や、ＬＤＭＯＳ１１０のバイポーラ動作点電圧Ｖｔ３の、製造の際に生じるばらつきを吸収するためには、ＥＤＷは１０Ｖ程度必要となる。
【００３４】
従って、図１１を参照して説明した構成を採用するには困難が伴う。
【００３５】
また、図１３を参照して説明した構成では、サイリスタ１０９にトリガーをかけるために、出力トランジスタ１１１のソースと接地端子１２２の間に抵抗素子１０６を挿入している。
【００３６】
しかしながら、低オン抵抗を特徴とするＬＤＭＯＳを出力トランジスタとして用いる場合、ＬＤＭＯＳのソースと接地端子の間に設けられた抵抗素子によりオン抵抗が増大することになるので、現実的ではない。
【００３７】
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、出力トランジスタとして用いられるＬＤＭＯＳの保護回路であって、ＬＤＭＯＳの特性を悪化させることがなく、かつ、回路素子サイズの増大や各素子の製造時のばらつきの影響を抑えることができる、半導体素子の保護回路を提供することにある。
【課題を解決するための手段】
【００３８】
上述した目的を達成するために、この発明の保護回路は、ＬＤＭＯＳの基板電流（バックゲートの出力）をトリガーとして用い、ＬＤＭＯＳの第１主電極領域（ドレイン）に接続される出力端子に印加されるＥＳＤサージを、直列に接続された高耐圧ＭＯＳ及び低耐圧ＭＯＳを経て接地端子に流す。
【００３９】
このために、第１の発明に係る保護回路は、ＬＤＭＯＳのドレインに接続される出力端子と、ＬＤＭＯＳの第２主電極領域（ソース）に接続される接地端子の間に、ＬＤＭＯＳと並列に設けられ、高耐圧ＭＯＳ、低耐圧ＭＯＳ及び抵抗素子を備えて構成される。
【００４０】
高耐圧ＭＯＳのドレインは、出力端子に接続され、ソース及びバックゲートが低耐圧ＭＯＳのドレインに接続され、制御電極（ゲート）が、抵抗素子を経て接地端子に接続される。また、低耐圧ＭＯＳのソース、ゲート及びバックゲートが接地端子に接続され、ＬＤＭＯＳのバックゲートが高耐圧ＭＯＳのゲートに接続されている。
【００４１】
上述した保護回路の好適実施形態によれば、高耐圧ＭＯＳのドレインが、出力端子にダイオードを経て接続される仮想出力端子に接続されるのが良い。
【００４２】
また、第２の発明に係る保護回路は、ＬＤＭＯＳのドレインに接続される出力端子と、前記ＬＤＭＯＳのソースに接続される接地端子の間に、当該ＬＤＭＯＳと並列に設けられ、トリガー用ＬＤＭＯＳ、高耐圧ＭＯＳ、低耐圧ＭＯＳ及び抵抗素子を備えて構成される。
【００４３】
高耐圧ＭＯＳのドレインが出力端子に接続され、ソース及びバックゲートが低耐圧ＭＯＳのドレインに接続され、ゲートが、抵抗素子を経て接地端子に接続される。また、低耐圧ＭＯＳのソース、ゲート及びバックゲートが接地端子に接続され、トリガー用ＬＤＭＯＳのドレインが出力端子に接続され、トリガー用ＬＤＭＯＳのバックゲートが高耐圧ＭＯＳのゲートに接続されている。
【００４４】
上述した保護回路の好適実施形態によれば、高耐圧ＭＯＳのドレイン及びトリガー用ＬＤＭＯＳのドレインが、出力端子にダイオードを経て接続される仮想出力端子に接続されるのが良い。
【発明の効果】
【００４５】
この発明のＬＤＭＯＳを保護する保護回路によれば、ＬＤＭＯＳの特性を悪化させることがなく、回路素子サイズの増大や各素子の製造時のばらつきの影響を抑えることができる。
【図面の簡単な説明】
【００４６】
【図１】第１実施形態の保護回路の回路図である。
【図２】第２実施形態の保護回路の回路図である。
【図３】第３実施形態の保護回路の回路図である。
【図４】第４実施形態の保護回路の回路図である。
【図５】第５実施形態の保護回路の回路図である。
【図６】第６実施形態の保護回路の回路図である。
【図７】ＨＶＭＯＳを説明するための概略図である。
【図８】ＬＤＭＯＳを説明するための概略図である。
【図９】ＥＳＤ耐量の例としてＨＢＭ耐量とゲート幅の関係について説明するための概略図である。
【図１０】ＬＤＭＯＳにサイリスタを組み込む構成について説明するための概略図である。
【図１１】ＬＤＭＯＳに保護ＮＭＯＳを付加する構成を説明するための概略図である。
【図１２】ＬＤＭＯＳに保護ＮＭＯＳを付加した構成での動作を説明するための特性図である。
【図１３】サイリスタとトリガー素子を用いる構造を説明するための特性図である。
【図１４】ＬＤＭＯＳの素子面積について説明するための上面図である。
【発明を実施するための形態】
【００４７】
以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の形状、大きさ及び配置関係については、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の材質及び数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されるものではなく、この発明の構成の範囲を逸脱せずにこの発明の効果を達成できる多くの変更又は変形を行うことができる。
【００４８】
（第１実施形態）
図１を参照して、第１実施形態の保護回路として、出力トランジスタとして用いられるＬＤＭＯＳを保護する回路について説明する。図１は、第１実施形態の保護回路の回路図である。
【００４９】
第１実施形態の保護回路１３０は、ＬＤＭＯＳ１１０のドレインに接続される出力端子１２０と、ＬＤＭＯＳ１１０のソースに接続される接地端子１２２との間に、ＬＤＭＯＳ１１０と並列に設けられる。
【００５０】
保護回路１３０は、高耐圧ＭＯＳ（ＨＶＭＯＳ）１４０、低耐圧ＭＯＳ（ＬＶＭＯＳ）１４２及び抵抗素子１４４を備えて構成される。ＨＶＭＯＳ１４０とＬＶＭＯＳ１４２は、出力端子１２０と接地端子１２２の間に直列に設けられている。すなわち、ＨＶＭＯＳ１４０の第１主電極領域であるドレインが出力端子１２０に接続され、ＨＶＭＯＳ１４０の第２主電極領域であるソースがＬＶＭＯＳ１４２のドレインに接続され、ＬＶＭＯＳ１４２のソースが接地端子１２２に接続されている。
【００５１】
ＨＶＭＯＳ１４０の制御電極であるゲートは、抵抗素子１４４を経て接地端子１２２に接続されている。また、ＨＶＭＯＳ１４０のバックゲートは、ＨＶＭＯＳ１４０のソースに接続されている。すなわち、ＨＶＭＯＳ１４０のソース及びバックゲートが、ＬＶＭＯＳ１４２のドレインに接続されている。ここで、バックゲートは、基板電流を取り出す電極（基板電極）である。
【００５２】
ＬＶＭＯＳ１４２のゲート及びバックゲートは、ＬＶＭＯＳ１４２のソースに接続されている。すなわち、ＬＶＭＯＳ１４２のソース、ゲート及びバックゲートが接地端子１２２に接続されている。
【００５３】
ＬＤＭＯＳ１１０に印加される最大電圧を、ＶＤＤＭＡＸとする。また、ＬＤＭＯＳ１１０のドレイン耐圧をＶｔ２とし、バイポーラ動作点電圧をＶｔ３とする。ＶＤＤＭＡＸが、２４Ｖ程度であるとき、Ｖｔ２及びＶｔ３は、それぞれ３２Ｖ及び４０Ｖに設定される。
【００５４】
ここで、ＬＤＭＯＳ１１０に保護回路１３０が設けられていない場合における、出力端子１２０にＶＤＤＭＡＸを超えるＥＳＤ電圧が印加されたときの動作を説明する。印加電圧がＬＤＭＯＳ１１０のドレイン耐圧Ｖｔ２を超えると、ドレインから、バックゲート等に向けて電流が流れる。さらに、出力端子１２０に印加される電圧が、バイポーラ動作点電圧Ｖｔ３に達するとＬＤＭＯＳ１１０の寄生バイポーラがオン状態になる。ここで、ＬＤＭＯＳの寄生バイポーラがオン状態になり、それによりＥＳＤサージが流れると、ドレイン端部で局所的な電流集中が起こり、ＬＤＭＯＳ１１０の破壊に繋がる。
【００５５】
これに対し、この実施形態では、出力端子１２０に所定の電圧以上の電圧が印加された場合に、ＥＳＤサージを、保護回路１３０を経て接地端子１２２に流すことにより、ＬＤＭＯＳ１１０を保護する。
【００５６】
ここで、ＨＶＭＯＳ１４０及びＬＶＭＯＳ１４２の耐圧の和をＶＤＤＭＡＸよりも高く設定する。このように設定しておけば、通常の動作時には、保護回路１３０に電流が流れない。
【００５７】
この構成で、出力端子１２０にＬＤＭＯＳ１１０のドレイン耐圧Ｖｔ２を超える電圧が印加されると、ＬＤＭＯＳ１１０のドレインから、バックゲートに向けて電流が流れる。この電流は、抵抗素子１４４を経て接地端子１２２に送られる。ＬＤＭＯＳ１１０のバックゲートがＨＶＭＯＳ１４０のゲートに接続されているので、バックゲートに電流が流れると、抵抗素子１４４における電圧降下の分だけ、ＨＶＭＯＳ１４０のゲートの電位が上昇する。
【００５８】
例えば、抵抗素子１４４の抵抗値を１０ｋΩとした場合、バックゲートに流れる電流が１００μＡのとき、ＨＶＭＯＳ１４０のゲートの電位が１Ｖになる。従って、ＨＶＭＯＳ１４０の閾値電圧が１Ｖであれば、ＨＶＭＯＳ１４０がオン状態になる。
【００５９】
このゲート電位の上昇によりＨＶＭＯＳ１４０がオン状態になると、出力端子１２０と接地端子１２２の間の電位がＬＶＭＯＳ１４２のドレイン−ソース間に印加されることになる。この結果、ＬＶＭＯＳ１４２の寄生ＮＰＮがオン状態になり、ＥＳＤ電流がＬＶＭＯＳ１４２を経て接地端子１２２に流れる。
【００６０】
この第１実施形態の保護回路によれば、ＬＤＭＯＳの特性を悪化させることがなく、回路素子サイズの増大や各素子の製造時のばらつきの影響を抑えて、出力トランジスタであるＬＤＭＯＳを保護することができる。
【００６１】
（第２実施形態）
図２を参照して、第２実施形態の保護回路として、出力トランジスタとして用いられるＬＤＭＯＳを保護する回路について説明する。図２は、第２実施形態の保護回路の回路図である。
【００６２】
第２実施形態の保護回路１３１は、トリガー用ＬＤＭＯＳ１４６をさらに備える点が第１実施形態の保護回路と異なっている。ＨＶＭＯＳ１４０、ＬＶＭＯＳ１４２及び抵抗素子１４４の接続関係と、それぞれの構成は、第１実施形態と同様であるので説明を省略する。
【００６３】
トリガー用ＬＤＭＯＳ１４６のドレインは、出力端子１２０に接続され、トリガー用ＬＤＭＯＳ１４６のバックゲートが、ＨＶＭＯＳ１４０のゲートに接続されている。また、トリガー用ＬＤＭＯＳ１４６のソース及びゲートがＨＶＭＯＳ１４０のゲートに接続される。
【００６４】
出力トランジスタであるＬＤＭＯＳ（出力用ＬＤＭＯＳ）１１０とトリガー用ＬＤＭＯＳ１４６とは、同様に構成することができるが、トリガー用ＬＤＭＯＳ１４６のドレイン耐圧が、ＶＤＤＭＡＸより高く、かつ、出力用ＬＤＭＯＳ１１０のドレイン耐圧Ｖｔ２よりも低く設定されている。
【００６５】
このように構成すると、出力端子にＥＳＤサージが印加されると、出力用ＬＤＭＯＳ１１０が印加されたＥＳＤサージに対して動作する前に、トリガー用ＬＤＭＯＳ１４６のバックゲートに電流が流れ、その結果、第１実施形態と同様に、ＨＶＭＯＳ１４０のゲートの電位が上昇する。このゲート電位の上昇により、ＨＶＭＯＳ１４０がオン状態になり、その後、ＬＶＭＯＳ１４２の寄生ＮＰＮがオン状態になるので、ＥＳＤ電流が保護回路１３１を経て接地端子１２２に流れる。
【００６６】
なお、この構成では、トリガー用ＬＤＭＯＳ１４６のドレイン耐圧がＥＤＷ内に入っている必要がある。しかし、トリガー用ＬＤＭＯＳ１４６と出力用ＬＤＭＯＳ１１０とは、同様の構成であるので、製造時のばらつきを同様に受ける。すなわち、トリガー用ＬＤＭＯＳの耐圧が設定値よりも低くなる場合は、出力用ＬＤＭＯＳの耐圧も同程度低くなるのが一般的である。従って、トリガー用ＬＤＭＯＳの製造時のばらつきを考慮して、ドレイン耐圧を設計しておけばよい。
【００６７】
この第２実施形態の保護回路によれば、第１実施形態の保護回路と同様の効果が得られる。さらに、出力用ＬＤＭＯＳのドレイン耐圧Ｖｔ２よりも低い電圧で動作するので、出力用ＬＤＭＯＳの破壊を防ぐことができる。
【００６８】
（第３実施形態）
図３を参照して、第３実施形態の保護回路として、出力トランジスタとして用いられるＬＤＭＯＳを保護する回路について説明する。図３は、第３実施形態の保護回路の回路図である。
【００６９】
第３実施形態の保護回路１３２は、トリガー用ＬＤＭＯＳ１４６のソース及びゲートがそれぞれ、異なる抵抗素子１４８及び１５０を経て接地端子１２２に接続される点が第２実施形態と異なっている。すなわち、第３実施形態では、トリガー用ＬＤＭＯＳ１４６のゲート、ソース及びバックゲートには、それぞれ別の抵抗素子１４４、１４８及び１５０が、独立して設けられている。この構成では、トリガー用ＬＤＭＯＳのゲート、ソース及びバックゲートに対して、それぞれに適した抵抗値の抵抗素子を設けることができる。
【００７０】
例えば、トリガー用ＬＤＭＯＳ１４６のバックゲートは、１００Ωの抵抗素子１４４を介して接地端子１２２に接続されている。トリガー用ＬＤＭＯＳ１４６のソースは、１ｋΩの抵抗素子１４８を介して接地端子１２２に接続されている。また、トリガー用ＬＤＭＯＳ１４６のゲートは、１ｋΩの抵抗素子１５０を介して接地端子１２２に接続されている。
【００７１】
このように、ソース及びゲートに接続される抵抗素子１４８及び１５０の抵抗値を、バックゲートに接続される抵抗素子１４４の抵抗値よりも大きくすると、トリガー用ＬＤＭＯＳ１４６がＥＳＤサージに対して動作した場合に、ＥＳＤサージ電流の多くが、バックゲートに流れるようになり、ソースやゲートに流れる電流が小さくなる。この結果、トリガー用ＬＤＭＯＳ１４６のＥＳＤサージによる破壊を防ぐことができる。
【００７２】
また、一般に、ＬＤＭＯＳのドレイン耐圧は、ゲート膜耐圧よりも大きい。このため、ＥＳＤサージによる電界がドレイン耐圧を超えた場合に、ゲート酸化膜を破壊する恐れがある。しかし、バックゲートに接続される抵抗素子の抵抗値よりもソースに接続される抵抗素子の抵抗値を大きくし、ゲートに接続される抵抗素子の抵抗値をさらに大きくすることにより、ゲート酸化膜の破壊を防ぐことができる。
【００７３】
（第４実施形態）
図４を参照して、第４実施形態の保護回路として、出力トランジスタとして用いられるＬＤＭＯＳを保護する回路について説明する。図４は、第４実施形態の保護回路の回路図である。
【００７４】
第４実施形態の保護回路１３３は、トリガー用ＬＤＭＯＳのソース及びゲートを互いに接続している点が第２実施形態や第３実施形態の保護回路と異なっている。ＨＶＭＯＳ１４０、ＬＶＭＯＳ１４２及び抵抗素子１４４の接続関係と、それぞれの構成は、第１〜３実施形態と同様であるので説明を省略する。
【００７５】
この構成では、トリガー用ＬＤＭＯＳ１４６にＥＳＤサージが印加された際に、ドレインとバックゲート間のダイオード逆方向耐圧により動作する。この場合、ダイオードの逆方向電流が、ＨＶＭＯＳ１４０をオン状態にするので、ゲート酸化膜の破壊など、ＥＳＤサージによるトリガー用ＬＤＭＯＳの破壊を防ぐことができる。また、第３実施形態の保護回路に比べて、ソース及びゲートに設ける抵抗素子が不要となるので、保護回路の面積を縮小することができる。
【００７６】
（第５実施形態）
図５を参照して、第５実施形態の保護回路として、出力トランジスタとして用いられるＬＤＭＯＳを保護する回路について説明する。図５は、第５実施形態の保護回路を説明するための回路図である。
【００７７】
第５実施形態の保護回路１３０は、第１実施形態の保護回路と同様に構成されるが、ＨＶＭＯＳ１４０のドレインが、抵抗素子１２８を介して仮想出力端子１２４に接続されている点が異なっている。この仮想出力端子１２４は、出力端子１２０にダイオード１２６を経て接続される。このダイオード１２６では、出力端子１２０から仮想出力端子１２４に向かう方向が、順方向となっている。
【００７８】
出力端子１２０にＥＳＤ電圧が印加されると、ダイオード１２６の順方向に電流が流れ、仮想出力端子１２４がＥＳＤ電圧と同電位になる。この後の動作は、第１実施形態と同様である。
【００７９】
このように構成すると、複数のＬＤＭＯＳを備える回路に対して、１つの保護回路を設けて、各ＬＤＭＯＳのドレインを仮想出力端子にダイオードを経て接続する構成にすることができる。
【００８０】
図６を参照して、第５実施形態の保護回路の変形例について説明する。図６は、第５実施形態の変形例を説明するための回路図である。
【００８１】
この構成では、複数のＬＤＭＯＳ１１０ａ及び１１０ｂのドレインが、それぞれ出力端子１２０ａ及び１２０ｂに接続されている。また、各出力端子１２０ａ及び１２０ｂは、それぞれダイオード１２６ａ及び１２６ｂを経て、１つの仮想出力端子１２４に接続されている。２つのＬＤＭＯＳ１１０ａ及び１１０ｂに対して、１つの保護回路１３０が設けられている。この構成によれば、出力端子１２０ａ及び１２０ｂのいずれかにＥＳＤ電圧が印加された場合であっても、保護回路１３０が動作する。
【００８２】
従って、第５実施形態の構成によれば、複数のＬＤＭＯＳに対して１つの保護回路を用意すれば良く、チップサイズの縮小化を図ることができる。なお、ここでは、保護回路として図１を参照して説明した第１実施形態の保護回路を備える構成例について説明したが、これに限定されるものではない。保護回路として、第２〜４の実施形態の保護回路を用いても良い。
【符号の説明】
【００８３】
１０ ＨＶＭＯＳ
１１、１２、１１０ ＬＤＭＯＳ
２０ シリコン基板
２５ Ｎ型埋込層
３０ Ｎ型エピタキシャル層
３１ アノード
３２ Ｐ型ウェル
３３ Ｐ型ボディ
３４ 拡散層（ドレイン）
３５、３７ 低濃度拡散層
３６、３８ 拡散層（ソース）
３９ Ｐ型コンタクト
４０、６０ フィールド酸化膜
４２ ゲート領域
４４、６２ ドレイン領域
４６、６４ ソース領域
５２ ゲート酸化膜
５４ ゲート電極
６６ 領域
１０６、１２８、１４４、１４８、１５０ 抵抗素子
１０７ 保護ＮＭＯＳ
１０８ トリガー素子
１０９ サイリスタ
１１１ 出力トランジスタ
１２０ 出力端子
１２２ 接地端子
１２４ 仮想出力端子
１２６ ダイオード
１３０、１３１、１３２、１３３ 保護回路
１４０ ＨＶＭＯＳ
１４２ ＬＶＭＯＳ
１４６ トリガー用ＬＤＭＯＳ
【特許請求の範囲】
【請求項１】
横方向二重拡散ＭＯＳトランジスタの第１主電極領域に接続される出力端子と、前記横方向二重拡散ＭＯＳトランジスタの第２主電極領域に接続される接地端子との間に、前記横方向二重拡散ＭＯＳトランジスタと並列に設けられる保護回路であって、
高耐圧ＭＯＳトランジスタ、低耐圧ＭＯＳトランジスタ及び抵抗素子を備え、
前記高耐圧ＭＯＳトランジスタの第１主電極領域が前記出力端子に接続され、
前記高耐圧ＭＯＳトランジスタの第２主電極領域及び基板電極が、前記低耐圧ＭＯＳトランジスタの第１主電極領域に接続され、
前記高耐圧ＭＯＳトランジスタの制御電極が、前記抵抗素子を経て接地端子に接続され、
前記低耐圧ＭＯＳトランジスタの第２主電極領域、制御電極及び基板電極が、接地端子に接続され、
前記横方向二重拡散ＭＯＳトランジスタの基板電極が、前記高耐圧ＭＯＳトランジスタの制御電極に接続される
ことを特徴とする保護回路。
【請求項２】
横方向二重拡散ＭＯＳトランジスタの第１主電極領域に接続される出力端子と、前記横方向二重拡散ＭＯＳトランジスタの第２主電極領域に接続される接地端子との間に、当該横方向二重拡散ＭＯＳトランジスタと並列に設けられる保護回路であって、
トリガー用横方向二重拡散ＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、低耐圧ＭＯＳトランジスタ及び抵抗素子を備え、
前記高耐圧ＭＯＳトランジスタの第１主電極領域が前記出力端子に接続され、
前記高耐圧ＭＯＳトランジスタの第２主電極領域及び基板電極が、前記低耐圧ＭＯＳトランジスタの第１主電極領域に接続され、
前記高耐圧ＭＯＳトランジスタの制御電極が、前記抵抗素子を経て接地端子に接続され、
前記低耐圧ＭＯＳトランジスタの第２主電極領域、制御電極及び基板電極が、接地端子に接続され、
前記トリガー用横方向二重拡散ＭＯＳトランジスタの第１主電極領域が前記出力端子に接続され、
前記トリガー用横方向二重拡散ＭＯＳトランジスタの基板電極が前記高耐圧ＭＯＳトランジスタの制御電極に接続される
ことを特徴とする保護回路。
【請求項３】
前記トリガー用横方向二重拡散ＭＯＳトランジスタの第２主電極領域及び制御電極が前記高耐圧ＭＯＳトランジスタの制御電極に接続される
ことを特徴とする請求項２に記載の保護回路。
【請求項４】
前記トリガー用横方向二重拡散ＭＯＳトランジスタの第２主電極領域及び制御電極がそれぞれ異なる抵抗素子を経て接地端子に接続される
ことを特徴とする請求項２に記載の保護回路。
【請求項５】
前記トリガー用横方向二重拡散ＭＯＳトランジスタの第２主電極領域及び制御電極が互いに接続される
ことを特徴とする請求項２に記載の保護回路。
【請求項６】
横方向二重拡散ＭＯＳトランジスタの第１主電極領域に接続される出力端子と、前記横方向二重拡散ＭＯＳトランジスタの第２主電極領域に接続される接地端子との間に、前記横方向二重拡散ＭＯＳトランジスタと並列に設けられる保護回路であって、
高耐圧ＭＯＳトランジスタ、低耐圧ＭＯＳトランジスタ及び抵抗素子を備え、
前記高耐圧ＭＯＳトランジスタの第１主電極領域が、仮想出力端子であって、前記出力端子にダイオードを経て接続されている当該仮想出力端子に接続され、
前記高耐圧ＭＯＳトランジスタの第２主電極領域及び基板電極が、前記低耐圧ＭＯＳトランジスタの第１主電極領域に接続され、
前記高耐圧ＭＯＳトランジスタの制御電極が、前記抵抗素子を経て接地端子に接続され、
前記低耐圧ＭＯＳトランジスタの第２主電極領域、制御電極及び基板電極が、接地端子に接続され、
前記横方向二重拡散ＭＯＳトランジスタの基板電極が、前記高耐圧ＭＯＳトランジスタの制御電極に接続される
ことを特徴とする保護回路。
【請求項７】
横方向二重拡散ＭＯＳトランジスタの第１主電極領域に接続される出力端子と、前記横方向二重拡散ＭＯＳトランジスタの第２主電極領域に接続される接地端子との間に、前記横方向二重拡散ＭＯＳトランジスタと並列に設けられる保護回路であって、
トリガー用横方向二重拡散ＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、低耐圧ＭＯＳトランジスタ及び抵抗素子を備え、
前記高耐圧ＭＯＳトランジスタの第１主電極領域が、仮想出力端子であって、前記出力端子にダイオードを経て接続される当該仮想出力端子に接続され、
前記高耐圧ＭＯＳトランジスタの第２主電極領域及び基板電極が前記低耐圧ＭＯＳトランジスタの第１主電極領域に接続され、
前記高耐圧ＭＯＳトランジスタの制御電極が、前記抵抗素子を経て接地端子に接続され、
前記低耐圧ＭＯＳトランジスタの第２主電極領域、制御電極及び基板電極が、接地端子に接続され、
前記トリガー用横方向二重拡散ＭＯＳトランジスタの第１主電極領域が、前記仮想出力端子に接続され、
前記トリガー用横方向二重拡散ＭＯＳトランジスタの基板電極が前記高耐圧ＭＯＳトランジスタの制御電極に接続される
ことを特徴とする保護回路。
【請求項８】
前記トリガー用横方向二重拡散ＭＯＳトランジスタの第２主電極領域及び制御電極が前記高耐圧ＭＯＳトランジスタの制御電極に接続される
ことを特徴とする請求項７に記載の保護回路。
【請求項９】
前記トリガー用横方向二重拡散ＭＯＳトランジスタの第２主電極領域及び制御電極がそれぞれ異なる抵抗素子を経て接地端子に接続される
ことを特徴とする請求項７に記載の保護回路。
【請求項１０】
前記トリガー用横方向二重拡散ＭＯＳトランジスタの第２主電極領域及び制御電極が互いに接続される
ことを特徴とする請求項７に記載の保護回路。
【請求項１１】
前記横方向二重拡散ＭＯＳトランジスタと、該横方向二重拡散ＭＯＳトランジスタの第１主電極領域にそれぞれ接続される前記出力端子が複数設けられていて、
前記複数の前記出力端子が、それぞれダイオードを経て１つの前記仮想出力端子に接続される
ことを特徴とする請求項６〜１０のいずれか一項に記載の保護回路。
【請求項１】
横方向二重拡散ＭＯＳトランジスタの第１主電極領域に接続される出力端子と、前記横方向二重拡散ＭＯＳトランジスタの第２主電極領域に接続される接地端子との間に、前記横方向二重拡散ＭＯＳトランジスタと並列に設けられる保護回路であって、
高耐圧ＭＯＳトランジスタ、低耐圧ＭＯＳトランジスタ及び抵抗素子を備え、
前記高耐圧ＭＯＳトランジスタの第１主電極領域が前記出力端子に接続され、
前記高耐圧ＭＯＳトランジスタの第２主電極領域及び基板電極が、前記低耐圧ＭＯＳトランジスタの第１主電極領域に接続され、
前記高耐圧ＭＯＳトランジスタの制御電極が、前記抵抗素子を経て接地端子に接続され、
前記低耐圧ＭＯＳトランジスタの第２主電極領域、制御電極及び基板電極が、接地端子に接続され、
前記横方向二重拡散ＭＯＳトランジスタの基板電極が、前記高耐圧ＭＯＳトランジスタの制御電極に接続される
ことを特徴とする保護回路。
【請求項２】
横方向二重拡散ＭＯＳトランジスタの第１主電極領域に接続される出力端子と、前記横方向二重拡散ＭＯＳトランジスタの第２主電極領域に接続される接地端子との間に、当該横方向二重拡散ＭＯＳトランジスタと並列に設けられる保護回路であって、
トリガー用横方向二重拡散ＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、低耐圧ＭＯＳトランジスタ及び抵抗素子を備え、
前記高耐圧ＭＯＳトランジスタの第１主電極領域が前記出力端子に接続され、
前記高耐圧ＭＯＳトランジスタの第２主電極領域及び基板電極が、前記低耐圧ＭＯＳトランジスタの第１主電極領域に接続され、
前記高耐圧ＭＯＳトランジスタの制御電極が、前記抵抗素子を経て接地端子に接続され、
前記低耐圧ＭＯＳトランジスタの第２主電極領域、制御電極及び基板電極が、接地端子に接続され、
前記トリガー用横方向二重拡散ＭＯＳトランジスタの第１主電極領域が前記出力端子に接続され、
前記トリガー用横方向二重拡散ＭＯＳトランジスタの基板電極が前記高耐圧ＭＯＳトランジスタの制御電極に接続される
ことを特徴とする保護回路。
【請求項３】
前記トリガー用横方向二重拡散ＭＯＳトランジスタの第２主電極領域及び制御電極が前記高耐圧ＭＯＳトランジスタの制御電極に接続される
ことを特徴とする請求項２に記載の保護回路。
【請求項４】
前記トリガー用横方向二重拡散ＭＯＳトランジスタの第２主電極領域及び制御電極がそれぞれ異なる抵抗素子を経て接地端子に接続される
ことを特徴とする請求項２に記載の保護回路。
【請求項５】
前記トリガー用横方向二重拡散ＭＯＳトランジスタの第２主電極領域及び制御電極が互いに接続される
ことを特徴とする請求項２に記載の保護回路。
【請求項６】
横方向二重拡散ＭＯＳトランジスタの第１主電極領域に接続される出力端子と、前記横方向二重拡散ＭＯＳトランジスタの第２主電極領域に接続される接地端子との間に、前記横方向二重拡散ＭＯＳトランジスタと並列に設けられる保護回路であって、
高耐圧ＭＯＳトランジスタ、低耐圧ＭＯＳトランジスタ及び抵抗素子を備え、
前記高耐圧ＭＯＳトランジスタの第１主電極領域が、仮想出力端子であって、前記出力端子にダイオードを経て接続されている当該仮想出力端子に接続され、
前記高耐圧ＭＯＳトランジスタの第２主電極領域及び基板電極が、前記低耐圧ＭＯＳトランジスタの第１主電極領域に接続され、
前記高耐圧ＭＯＳトランジスタの制御電極が、前記抵抗素子を経て接地端子に接続され、
前記低耐圧ＭＯＳトランジスタの第２主電極領域、制御電極及び基板電極が、接地端子に接続され、
前記横方向二重拡散ＭＯＳトランジスタの基板電極が、前記高耐圧ＭＯＳトランジスタの制御電極に接続される
ことを特徴とする保護回路。
【請求項７】
横方向二重拡散ＭＯＳトランジスタの第１主電極領域に接続される出力端子と、前記横方向二重拡散ＭＯＳトランジスタの第２主電極領域に接続される接地端子との間に、前記横方向二重拡散ＭＯＳトランジスタと並列に設けられる保護回路であって、
トリガー用横方向二重拡散ＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、低耐圧ＭＯＳトランジスタ及び抵抗素子を備え、
前記高耐圧ＭＯＳトランジスタの第１主電極領域が、仮想出力端子であって、前記出力端子にダイオードを経て接続される当該仮想出力端子に接続され、
前記高耐圧ＭＯＳトランジスタの第２主電極領域及び基板電極が前記低耐圧ＭＯＳトランジスタの第１主電極領域に接続され、
前記高耐圧ＭＯＳトランジスタの制御電極が、前記抵抗素子を経て接地端子に接続され、
前記低耐圧ＭＯＳトランジスタの第２主電極領域、制御電極及び基板電極が、接地端子に接続され、
前記トリガー用横方向二重拡散ＭＯＳトランジスタの第１主電極領域が、前記仮想出力端子に接続され、
前記トリガー用横方向二重拡散ＭＯＳトランジスタの基板電極が前記高耐圧ＭＯＳトランジスタの制御電極に接続される
ことを特徴とする保護回路。
【請求項８】
前記トリガー用横方向二重拡散ＭＯＳトランジスタの第２主電極領域及び制御電極が前記高耐圧ＭＯＳトランジスタの制御電極に接続される
ことを特徴とする請求項７に記載の保護回路。
【請求項９】
前記トリガー用横方向二重拡散ＭＯＳトランジスタの第２主電極領域及び制御電極がそれぞれ異なる抵抗素子を経て接地端子に接続される
ことを特徴とする請求項７に記載の保護回路。
【請求項１０】
前記トリガー用横方向二重拡散ＭＯＳトランジスタの第２主電極領域及び制御電極が互いに接続される
ことを特徴とする請求項７に記載の保護回路。
【請求項１１】
前記横方向二重拡散ＭＯＳトランジスタと、該横方向二重拡散ＭＯＳトランジスタの第１主電極領域にそれぞれ接続される前記出力端子が複数設けられていて、
前記複数の前記出力端子が、それぞれダイオードを経て１つの前記仮想出力端子に接続される
ことを特徴とする請求項６〜１０のいずれか一項に記載の保護回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１１−１７６０９１（Ｐ２０１１−１７６０９１Ａ）
【公開日】平成２３年９月８日（２０１１．９．８）
【国際特許分類】
【出願番号】特願２０１０−３８５１４（Ｐ２０１０−３８５１４）
【出願日】平成２２年２月２４日（２０１０．２．２４）
【出願人】（５９１０８９３０５）沖エンジニアリング株式会社 (6)
【Ｆターム（参考）】
【公開日】平成２３年９月８日（２０１１．９．８）
【国際特許分類】
【出願日】平成２２年２月２４日（２０１０．２．２４）
【出願人】（５９１０８９３０５）沖エンジニアリング株式会社 (6)
【Ｆターム（参考）】
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