【課題】共通放電経路との間の異種電源間ＥＳＤ保護回路をそれぞれの電源のパッドの近くに配置することのできる半導体集積装置を提供する。
【解決手段】実施形態の半導体集積装置１は、パッドＰと、自己電源用ＥＳＤ保護回路ＥＳＤ１とを有し、ＶＤＤｃ系統の電源供給に使用の電源用Ｉ／ＯセルＩＯＣ１と、パッドＰと、自己電源用ＥＳＤ保護回路ＥＳＤ１と、異種電源間ＥＳＤ保護回路ＥＳＤ２とを有し、ＶＤＤａ、ＶＤＤｂ系統の電源供給に使用の電源用Ｉ／ＯセルＩＯＣ２とを備える。信号入出力用Ｉ／ＯセルＩＯＣ１００と同一外形寸法の電源用Ｉ／ＯセルＩＯＣ１およびＩＯＣ２が、列状に配置されたＩＯＣ１００と同列に配置され、電源用Ｉ／ＯセルＩＯＣ２の異種電源間ＥＳＤ保護回路ＥＳＤ２へ接続される共通放電経路ＣＤＬが、電源用Ｉ／ＯセルＩＯＣ１から、列状に配置されたＩＯＣ１００を貫通して、電源用Ｉ／ＯセルＩＯＣ２へ配線される。 （もっと読む）

【課題】 寄生バイポーラの生成を抑制しつつ、開発遅延を効果的に防止できるＥＳＤ保護検証装置を提供する。
【解決手段】 回路図データを受け付ける回路図データ取得手段１１ａと、回路図データから外部端子を抽出する外部端子抽出手段１１ｂと、回路図データからＥＳＤ保護素子を抽出するＥＳＤ保護素子抽出手段１１ｃと、寄生バイポーラの発生する可能性のある２つの素子間の関係を規定した第１判定条件に基づき、第１判定条件を満たすＥＳＤ保護素子を対象素子として設定する第１判定手段１１ｄと、配置配線処理において、寄生バイポーラの発生しないように設定されたレイアウト条件を満たすように対象素子の配置処理を実行して、レイアウトデータを作成するレイアウト作成手段１１ｅと、レイアウトデータを出力するレイアウトデータ出力手段１１ｆと、を備える。 （もっと読む）

【課題】ＧａＮ系トランジスタを簡便な構造で適切に保護することができる半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極１１０ｇと保護ダイオード用電極１１５ｐとが互いに接続されている。絶縁膜１１３は、所定値以上の電圧がゲート電極１１０ｇに印加された場合にリーク電流を保護ダイオード用電極１１５ｐと電子走行層１０４及び電子供給層１０３との間に流し、所定値は、ＨＥＭＴがオン動作する電圧より高く、ゲート絶縁膜１０９ｇの耐圧よりも低い。 （もっと読む）

【課題】Ｆｉｎｇｅｒ形状のソース電極、ドレイン電極と接続される各Ｎ＋型ソース層、Ｎ＋型ドレイン層を取り囲むようにＰ＋型コンタクト層が構成される場合でも、サージ電圧印加時に各Ｆｉｎｇｅｒ部の寄生バイポーラトランジスタが均一にオンする。
【解決手段】互いに平行に延在する複数のＮ＋型ソース層９、Ｎ＋型ドレイン層８を取り囲むようにＰ＋型コンタクト層１０を形成する。Ｎ＋型ソース層９上、Ｎ＋型ドレイン層８上及びＮ＋型ソース層９が延在する方向と垂直方向に延在するＰ＋型コンタクト層１０上にそれぞれ金属シリサイド層９ａ、８ａ、１０ａを形成する。金属シリサイド層９ａ、８ａ、１０ａ上に堆積された層間絶縁膜１３に形成されたコンタクトホール１４を介して、該各金属シリサイド層と接続するＦｉｎｇｅｒ形状のソース電極１５、ドレイン電極１６及び該Ｆｉｎｇｅｒ形状の各電極を取り囲むＰ＋型コンタクト電極１７を形成する。 （もっと読む）

【課題】ESD耐圧が向上した半導体装置を提供する。
【解決手段】半導体装置は、電源パッドと、電源用配線を有する所定回路と、電源パッドと電源用配線とを接続する第１配線と、所定電位に設定された第２配線と、第１静電保護素子と、第２静電保護素子と、を含む。第１静電保護素子は、第１配線の電位が第１の閾値になった場合に、第１配線から第２配線への電流経路を形成する。第２静電保護素子は、電源用配線と第２配線との間に設けられ、第１配線の電位が第２の閾値になった場合に、電源用配線から第２配線への電流経路を形成する。 （もっと読む）

【課題】精度良く形成されたフィンを有しつつ、十分な特性を有するＥＳＤ保護素子を形成することができる半導体装置を提供する。
【解決手段】実施形態にかかる半導体装置は、制御整流素子を有し、このシリコン制御整流素子は、半導体基板と、第１のウェル領域と、第２のウェル領域と、複数のフィン領域とを有する。第１のウェル領域は半導体基板の最外周に位置する。さらに、ウェルコンタクト領域よりも外周に位置し、第１の導電型の不純物拡散層領域を有し、且つ、電気的に浮遊状態にある最外周フィン領域を有する。 （もっと読む）

【課題】装置面積を増大させることなく、保護素子を有する半導体装置を提供する。
【解決手段】Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００と、第１Ｐ型層２００の一部上には、ゲート絶縁膜４２０およびゲート電極４４０とが設けられている。第１Ｐ型層２００内のうち、ゲート電極４４０の両脇には、Ｎ型のソース領域３４０およびドレイン領域３２０が設けられている。また、第１Ｐ型層２００の下には、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００が設けられている。基板内には、Ｎ型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部（たとえばＮ型ＧａＮ層５２０）が、ソース領域３４０および第１Ｎ型層１００と接するように設けられている。また、ドレイン電極６００は、ドレイン領域３２０および第１Ｐ型層２００と接するように設けられている。 （もっと読む）

【課題】占有面積が小さく、冗長性があり、かつリーク電流の小さい保護回路を提供する。
【解決手段】保護回路は、複数の非線形素子が重畳するように積層され、かつ該非線形素子が電気的に直列接続されている構成であり、該保護回路に含まれる少なくとも一つの非線形素子は、チャネル形成領域に酸化物半導体を用いたトランジスタをダイオード接続した素子であり、他の非線形素子は、チャネル形成領域にシリコンを用いたトランジスタをダイオード接続した素子、または、接合領域にシリコンを用いたダイオードとする。 （もっと読む）

【課題】実装工程中のＥＳＤ保護とともに、保護用トランジスタのオフリーク電流を低減する。
【解決手段】ＲＣＭＯＳ型のＥＳＤ保護回路において、ＲＣ構成の検出回路の出力を、電源配線２のサージを基準電圧配線３に流す保護用トランジスタ５のゲートに伝達するインバータ回路４内で、出力が上記ゲートに接続されたインバータを、電源配線と第３の電源線７との間に接続している。第３の電源線は実装時には、オープンで実装後には負電圧に接続する。 （もっと読む）

【課題】横型ＩＧＢＴのコレクタ領域側にＰＮ接合によりアバランシェダイオードをさらに設けることにより、ＥＳＤ保護回路の面積および製造コストを減少させ、かつ、直流電流が重畳した場合にも素子破壊を防止するＥＳＤ保護回路を含む半導体装置を提供する。
【解決手段】外部電圧を受ける第１のノードと、接地電圧を受ける第２のノードと、第１および第２のノードの間に並列に接続される保護回路および被保護素子を備え、保護回路は、エミッタが第２のノードに接続される横型ＩＧＢＴと、アノードが横型ＩＧＢＴのコレクタに接続され、カソードが第１のノードに接続されるアバランシェダイオードと、第１および第２のノードの間に接続され、横型ＩＧＢＴのゲートに接続されるクランプ駆動回路とを含む。 （もっと読む）

【課題】金属酸化物半導体（ＭＯＳ）出力回路とその形成方法の提供。
【解決手段】第一パッド６１と、ゲート、第一の供給電圧に電気的接続のソース、ドレインを含む基板で第一型の第一ＭＯＳトランジスタ６２と、ゲート、制御信号を受信する構成のソース、第一ＭＯＳトランジスタのゲートに電気的接続のドレイン、本体を含む基板で第一型と反対の第二型の第二ＭＯＳトランジスタ６５と、バイアス信号を受信する構成のゲート、第二供給電圧に電気的接続のドレイン、第二ＭＯＳトランジスタのソースに電気的接続のソース、第一参照電圧に電気的接続の本体を含む基板で第一型の第三ＭＯＳトランジスタ６６とを含み、第二ＭＯＳトランジスタの本体は第三ＭＯＳトランジスタのソースに電気的接続、一時的な信号イベントの第一パッド上の受信の場合、第二ＭＯＳトランジスタのドレインから第二供給電圧まで第二ＭＯＳトランジスタの本体を流れる電流を妨げる集積回路。 （もっと読む）

【課題】半導体集積回路に電源を投入後の通常の動作時にリーク電流の抑制と同時にクランプ電圧の増大防止または低下を図り、保護用ＭＯＳトランジスタのゲート電位が変動しにくい保護回路を有する半導体集積回路及び製造方法を提供する。
【解決手段】ＲＣＭＯＳ型のＥＳＤ保護回路１において、保護用ＭＯＳトランジスタ５は、内部回路６の内のチャネルの導電型が同じトランジスタに対して、仕事関数差を有する異なる電極材料からゲート電極が形成され、または、仕事関数差を設けるために異なる導電型の半導体電極材料からゲート電極が形成されることによって、単位チャネル幅あたりのリーク電流量が、より減る向きに閾値電圧が異なっている。 （もっと読む）

【課題】配線層中の配線をゲート電極として使用し、かつ拡散防止膜と同一層にゲート絶縁膜を有している半導体素子を有する半導体装置において、拡散防止膜の機能を損なうことなく、半導体素子のオン抵抗を低くする。
【解決手段】第１配線層１５０を構成する絶縁層の表層には、第１配線１５４及びゲート電極２１０が埋め込まれている。第１配線層１５０と第２配線層１７０の間には、拡散防止膜１６０が形成されている。ゲート絶縁膜２３０は、拡散防止膜１６０のうちゲート電極２１０と重なる領域及びその周囲の上面に凹部を形成し、この部分を薄くすることにより、形成されている。 （もっと読む）

【課題】静電気からの保護をより確実に行うことが可能な信号伝達装置等を提供する。
【解決手段】信号伝達装置は、信号の入力動作および出力動作のうちの少なくとも一方の動作を行う複数の画素と、画素に接続された１または複数の信号線を含む複数の配線と、複数の配線のうちの一の信号線と他の一の配線との間に配設され、第１トランジスタおよび容量素子を有する１または複数の静電気保護回路と、静電気保護回路に接続された第１制御線とを備えている。静電気保護回路では、第１トランジスタのゲートが、第１制御線と直接もしくは間接的に接続され、第１トランジスタにおけるソースおよびドレインのうちの一方が、一の信号線および容量素子の一端に接続されると共に、他方が他の一の配線に接続され、容量素子の他端が、第１トランジスタのゲートに接続されている。 （もっと読む）

【課題】ＥＳＤ耐量を向上させたＬＤＭＯＳＦＥＴを備える半導体装置を提供する。
【解決手段】半導体層２００よりも高濃度のＰ型の押込拡散領域４４０は、半導体層２００の表層から底面まで設けられている。押込拡散領域４４０よりも低濃度のＰ型の第１ウェル領域３００は、半導体層２００に、平面視で一部が押込拡散領域４４０と重なるように設けられている。Ｎ型のドレインオフセット領域５４０は、半導体層２００に、平面視で第１ウェル領域３００と接するように設けられている。ドレインオフセット領域５４０よりも高濃度のＮ＋型のドレイン領域５２０は、ドレインオフセット領域５４０内に設けられている。ドレインオフセット領域５４０よりも高濃度のＮ型の第２ウェル領域５６０は、半導体層２００のうち、ドレインオフセット領域５４０の下に位置して、平面視でドレイン領域５２０と重なる領域に設けられている。 （もっと読む）

【課題】低圧回路10を保護しつつ、かつ、低圧回路10の動作を継続させる保護回路100を提供する。
【解決手段】PチャネルMOSトランジスタMP1は入力電源Vinと低圧回路10との間に設けられている。第1ツェナーダイオードZ1のカソードは、入力電源VinとPチャネルMOSトランジスタMP1のソースとの間に接続されている。第1ツェナーダイオードZ1のアノードは、分岐ノードN1で分岐され、一方は抵抗R1を介して接地されている。分岐ノードN1で分岐された他方は、PチャネルMOSトランジスタMP1のゲートに接続されている。第2ツェナーダイオードZ2のカソードは、低圧回路10とチャネルMOSトランジスタMP1のドレインとの間に接続されている。第2ツェナーダイオードZ2のアノードは、接地されている。 （もっと読む）

【課題】 本発明は、過電圧による破壊の回避手段をもつ半導体集積回路に関し、通常動作に悪影響を与えるのを避けつつ過電圧印加に対する保護を図る。
【解決手段】 第１の端子と入力部が接続している入力回路と、入力回路の出力部と接続する第１の手段と、入力回路と第２の端子との間に接続する第１のスイッチとをもち、上記第１のスイッチは、通常状態では入力回路と第２の端子との接続を維持し、過電圧の入力を検知すると接続を解除し、上記第１の手段は、第１の端子に過電圧が印加されると出力部の電位を上昇させ、入力部との電位差を小さくして入力回路の破壊を防止する。 （もっと読む）

【課題】電源供給が遮断されるＩＯ領域が存在する場合でも、ランダムロジック領域内でのラッチアップの発生を防止するガードバンドセル及びガードバンドを提供すること。
【解決手段】本発明の一態様に係るガードバンドセル１１は、ＮウェルＮＷ１を有する。また、本発明の一態様に係るガードバンドセル１１は、ＮウェルＮＷ１の上に形成された、Ｎウェル層と同じ導電型であるＮ型ガードバンド拡散層ＮＧＢ１を有する。Ｎ型ガードバンド拡散層ＮＧＢ１は、十分な低抵抗の配線により、ランダムロジック領域２の電源電位と接続される。 （もっと読む）

【課題】動作特性に優れ低温で製造可能な酸化物半導体を用いた表示装置の特性を活かす
には、適切な構成を備えた保護回路等が必要となる。
【解決手段】ゲート電極１０１を被覆するゲート絶縁層１０２と、ゲート絶縁層１０２上
においてゲート電極１０１と重畳する第１酸化物半導体層１０３と、第１酸化物半導体層
１０３上においてゲート電極と端部が重畳し、導電層１０５ａと第２酸化物半導体層１０
４ａが積層された一対の第１配線層３８及び第２配線層３９とを有する非線形素子１７０
ａを用いて保護回路を構成する。ゲート絶縁層１０２上において物性の異なる酸化物半導
体層同士の接合を形成することで、ショットキー接合に比べて安定動作をさせることが可
能となり、接合リークが低減し、非線形素子１７０ａの特性を向上させることができる。 （もっと読む）

【課題】 ＥＳＤ対策のための特別な工程や専用マスクを増やすことなく、ＥＳＤ放電能力の向上を図る事が可能な半導体装置を実現する。
【解決手段】
基板上の所定の領域に、ＭＯＳＦＥＴ構造のＨＶトランジスタ２３と保護抵抗回路２５からなる高耐圧用のＥＳＤ保護素子２１、及び、ＭＯＳＦＥＴ構造のＬＶトランジスタ２４と保護抵抗回路２６からなる低耐圧用のＥＳＤ保護素子２２が形成されている。当該保護抵抗回路２５（２６）は、ゲート電極８ｂ（８ｄ）を挟んで互いに対抗するようにウェル２（３）の表層に分離形成される抵抗ドリフト領域１６（１７）の双方が、同導電型の低濃度ドリフト領域５ｃ（５ｄ）により電気的に接続されていることを除き、ＨＶトランジスタ２３（ＬＶトランジスタ２４）と同一の構造である。 （もっと読む）