半導体集積回路
【課題】 本発明は、過電圧による破壊の回避手段をもつ半導体集積回路に関し、通常動作に悪影響を与えるのを避けつつ過電圧印加に対する保護を図る。
【解決手段】 第１の端子と入力部が接続している入力回路と、入力回路の出力部と接続する第１の手段と、入力回路と第２の端子との間に接続する第１のスイッチとをもち、上記第１のスイッチは、通常状態では入力回路と第２の端子との接続を維持し、過電圧の入力を検知すると接続を解除し、上記第１の手段は、第１の端子に過電圧が印加されると出力部の電位を上昇させ、入力部との電位差を小さくして入力回路の破壊を防止する。
【解決手段】 第１の端子と入力部が接続している入力回路と、入力回路の出力部と接続する第１の手段と、入力回路と第２の端子との間に接続する第１のスイッチとをもち、上記第１のスイッチは、通常状態では入力回路と第２の端子との接続を維持し、過電圧の入力を検知すると接続を解除し、上記第１の手段は、第１の端子に過電圧が印加されると出力部の電位を上昇させ、入力部との電位差を小さくして入力回路の破壊を防止する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に過電圧による破壊の回避手段をもつ半導体集積回路に関する。
【背景技術】
【０００２】
従来より、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ；静電気放電）／ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ Ｏｖｅｒｓｔｒｅｓｓ；過電圧過電流ストレス）に対し内部回路の破壊を防止するＥＳＤ／ＥＯＳ保護回路が搭載された半導体集積回路が知られている。
【０００３】
ＥＳＤ、ＥＯＳとも通常入力し得ない過大な電圧が入力される点は同じだが、現象としてはＥＳＤは「電流印加」、ＥＯＳは「電圧印加」に分類される。つまりＥＳＤでは電流が流れていくべき低抵抗のパスがないために、結果として電圧が上昇しデバイスを破壊してしまう。一方ＥＯＳは純粋に高電圧が数百ｍｓｅｃのオーダーで印加され続けてしまうため破壊を生じる現象である。
【０００４】
図７は、ＥＳＤ／ＥＯＳ保護回路の従来例を示す図である。
【０００５】
ここには、電源端子５１、入力端子５２、グランド端子５３、ＰチャンネルＭＯＳトランジスタ５４１とＮチャンネルＭＯＳトランジスタ５４２とからなるインバータ５４、入力端子５２とインバータ５４の入力部５４ａとを繋ぐ抵抗体５５、入力端子５２とグランド端子５３との間に配置された第１の保護素子５６、および、インバータ５４の入力部５４ａとグランド端子５３との間に配置された第２の保護素子５７が示されている。
【０００６】
電源端子５１にはグランド端子５３を基準として＋３．３Ｖの電源が接続され、インバータ５４は、この＋３．３Ｖで動作するものとする。このインバータ５４は、ＥＳＤ／ＥＯＳにより破壊されないように保護すべき被保護素子であり、ここでは、このインバータ５４の入力部５４ａの耐圧を＋１４Ｖとする。ただし、ＥＳＤは高電圧であるが印加時間が数百ｎｓｅｃと短いため、インバータ５４の入力部５４ａの、ＥＳＤに対する耐圧は＋１８Ｖであるとする。
【０００７】
また、ここでは、第１の保護素子５６は＋１５Ｖでターンオンし、第２の保護素子５７は、＋１２Ｖでターンオンする設計となっているものとする。
【０００８】
ここで、入力端子５２にＥＳＤが印加されたとする。ＥＳＤ印加時には高電圧が印加されるが、第１の保護素子５６が＋１５Ｖでターンオンして高電流を流すため、被保護回路であるインバータ５４の入力部５４ａには＋１８Ｖはかからず、インバータ５４は破壊されない。
【０００９】
ＥＯＳは、ＥＳＤと異なり定電圧印加であり、ＥＳＤに比べて比較的低電圧がかかるが、印加時間が数百ｍｓｅｃにおよぶこともあり長い。ここでは、ＥＯＳとして＋１４Ｖが入力端子５２に印加されたとすると、このＥＯＳの印加電圧による電流は抵抗体５５を経由し、＋１２Ｖでターンオンする第２の保護素子を通って流れる。このとき、この抵抗体５５により電圧降下が生じ、インバータ５４の入力部５４ａには＋１４Ｖより小さい電圧しかかからず、このときもインバータ５４は破壊を免れることになる。
【００１０】
しかしながら、図７の構成の場合、入力端子５２とインバータ５４の入力部５４ａとの間に抵抗体５５が配置されている。この抵抗体５５は、例えば２００Ω程度の抵抗値を必要とする。さらに、このインバータ５４等に寄生する容量が存在する。そのため、通常動作で入力端子５２に入力される信号が高速になると、抵抗体５５とインバータ５４等による寄生容量とにより信号の遅れが発生し、信号特性に悪影響を及ぼすおそれがある。
【００１１】
また、特許文献１には、被保護回路としてのインバータのゲートとドレインを静電気保護素子で繋ぎ、そのインバータを構成するＮチャンネルＭＯＳトランジスタのゲートとドレインとの間に静電気保護素子を介在させた構成が提案されている。この提案では、保護動作時に、被保護素子であるインバータを構成するＮチャンネルＭＯＳトランジスタに電流を流す構成となっており、特にサイズが小さく弱い被保護素子の場合、意図的に電流を流すとそれによって破壊されるおそれもあり、余裕のある設計が難しく、難しい設計を迫られることになりかねない。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００８−２８８２５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、上記事情に鑑み、通常動作に悪影響を与えるのを避けつつ過電圧印加に対する保護が図られた半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成する本発明の半導体集積回路は、
第１および第２の端子に接続される第１および第２の入力ノードと、該第１および第２の入力ノード間の電位差に応じた信号を内部回路に出力する出力ノードとを有する入力回路と、
入力回路の出力ノードの電位を制御する第１の手段と、
入力回路の第２の入力ノードと上記第２の端子との間に介在し、それら第２の入力ノードと第２の端子との間の接続を通常状態では維持する第１のスイッチとを有し、
上記第１の端子に第１の過電圧が印加されて第１の端子の電位が上昇すると、第１のスイッチが第２の端子と第２の入力ノードとの間の接続を解除し、第１の手段が出力ノードの電位を上昇させて第１の入力ノードと出力ノードとの間の電位差の上昇を制限する第１の保護動作を行うことを特徴とする。
【００１５】
本発明の半導体集積回路は、過電圧が印加されると第１のスイッチにより入力回路と第２の端子との間の接続が解除されるため、第１の端子に過電圧が印加されても、この過電圧による電流が入力回路を経由して第２の端子に流れるのが防止される。また、第１の端子に過電圧が印加されると第１の手段が入力回路の出力部の電位を上昇させるため、入力部から入力回路を通過して出力部に流れる電流も抑えられる。本発明の半導体集積回路によれば、このようにして過電圧による破壊が防止される。
【００１６】
ここで、本発明の半導体集積回路は、
第１および第２の端子の間に、第１の端子に第２の過電圧が印加されたときに第２の過電圧による過電流を第２の端子に逃がす第２の保護動作の制御を行なうとともに、第１の端子への上記第１の過電圧の印加を検出する過電圧検出手段を備え、
過電圧検出手段が第１の過電圧の印加を検出したときに、第２の保護動作が抑制される過電圧保護手段を設け、
過電圧検出手段が第１の過電圧の印加を検出したときに、第１のスイッチおよび第１の手段に検出信号を供給することにより、第１のスイッチおよび第１の手段による上記第１の保護動作が行なわれる半導体装置であることが好ましい。
【００１７】
この場合に、上記の過電圧検出手段は、第１の端子に第１の過電圧が印加されたときに上昇する検出信号を生成するものであり、第１の手段は、その検出信号を出力ノードに供給することにより、その出力ノードの電位を上昇させるものであってもよい。
【００１８】
また、本発明の半導体集積回路では、入力回路は、入力部にゲートと出力部にドレインが接続されたＭＯＳトランジスタによって構成されていてもよい。
【発明の効果】
【００１９】
上記の本発明によれば、通常動作時の信号特性に悪影響を与えるのを回避しつつ、過電圧印加に対する保護が図られた半導体集積回路を構成することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の半導体集積回路の第１実施形態の回路ブロック図である。
【図２】本発明の半導体集積回路の第２実施形態の回路図である。
【図３】図２に示す半導体集積回路の入力端子に＋１４ＶのＥＯＳが印加されたときの各部の電位を示した図である。
【図４】図２に示す半導体集積回路の入力端子に＋１４ＶのＥＯＳが印加されたときの入力インバータの各部の電位を示した図である。
【図５】ＧＧＮＭＯＳを記号で示した図である。
【図６】ＧＧＮＭＯＳの特性を示した図である。
【図７】ＥＳＤ／ＥＯＳ保護回路の従来例を示す図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態を説明する。
【００２２】
図１は、本発明の半導体集積回路の第１実施形態の回路ブロック図である。
【００２３】
この図１に示す半導体集積回路１０には、入力部１３ａが第１の端子１１と接続している入力回路１３と、その入力回路１３の出力部１３ｂと接続する第１の手段１６と、入力回路１３と第２の端子１２との間に接続する第１のスイッチ１５とが備えられている。さらに本実施形態では、第１の手段１６は入力回路１３の出力部１３ｂと第２の端子１２との間に接続している。第１のスイッチ１５は、通常状態では入力回路１３と第２の端子１２との間の接続を維持し、過電圧の入力を検知すると接続を解除する。
【００２４】
また第１の手段１６は、第１の端子１１に過電圧が印加されると出力部１３ｂの電位を上昇させ、入力部１３ａとの電位差を小さくして入力回路１３の破壊を防止する。
【００２５】
さらに、この図１に示す半導体集積回路には、第１の端子１１と第２の端子１２との間に過電圧保護手段１４が設けられている。この過電圧保護手段１４は、入力回路１３をＥＳＤから保護する手段である。この過電圧保護手段１４は、第１の端子１１と第２の端子１２との間に接続した保護素子１４１と検出手段１４２から構成されている。検出手段１４２は、第１の端子１１へのＥＯＳの印加を検出する。検出手段１４２から保護素子１４１と第１のスイッチ１５ならびに第１の手段１６に接続されており、検出手段１４２がＥＯＳの印加を検出したときに生成される制御信号が、保護素子１４１と第１のスイッチ１５ならびに第１の手段１６に供給される。
【００２６】
保護素子１４１は、検出手段１４２からの制御信号の供給を受けたときには、その動作が制御される。これにより、第１の保護素子１４１のターンオン電圧が低下した場合にも、持続時間の長いＥＯＳが印加されたときに保護素子１４１が破壊されることが防止できる。
【００２７】
また検出手段１４２は、第１の端子１１に印加された過電圧を検知して、
（１）保護素子１４１を制御する信号を生成して保護素子１４１の動作を抑制し、
（２）第１のスイッチ１５を制御する信号を生成して入力回路１３と第２の端子１２との接続を解除し、
（３）第１の手段１６を制御して入力回路１３の出力部１３ｂに電圧を加えて入力部１３ａとの電位差を小さくすることにより、入力回路１３の破壊を回避する。
【００２８】
ここで、第１の手段１６は、入力回路１３の出力部１３ｂに電圧を加えて入力部１３ａとの電位差を小さくすればよく、出力部１３ｂへの電圧の加え方としては例えば印加された過電圧を利用してもよく、過電圧を利用せずに別の電圧を利用してもよい。
【００２９】
この第１実施形態の半導体集積回路では、第１の端子１１に過電圧が印加されると、第１のスイッチ１５により入力回路１３と第２の端子１２との間の接続が解除され、さらに入力回路１３の入力部１３ａと出力部１３ｂとの間の電位差が小さくなるように出力部１３ｂに電圧が加えられるため、入力回路１３の破壊が防止される。
【００３０】
さらに、この第１実施形態の半導体集積回路１０では、第１の端子１１と入力回路１３との間に保護抵抗（図７に示す抵抗体５５参照）は不要であり、通常動作において抵抗による動作速度の低下が発生することがない。
【００３１】
図２は、本発明の半導体集積回路の第２実施形態の回路図である。
【００３２】
この半導体集積回路２０には、電源端子２１、入力端子２２、およびグランド端子２３が設けられている。また、ここには、被保護回路としての入力インバータ２４が示されている。この入力インバータ２４は、ＰチャンネルＭＯＳトランジスタ２４１とＮチャンネルＭＯＳトランジスタ２４２とからなり、ＰチャンネルＭＯＳトランジスタ２４１のソースは電源端子２１に接続され、ＰチャンネルＭＯＳトランジスタ２４１のドレインとＮチャンネルＭＯＳトランジスタ２４２のドレインとが接続されている。このＮチャンネルＭＯＳトランジスタ２４２のソースは、もう１つのＮチャンネルＭＯＳトランジスタ２９のドレインに接続され、そのＮチャンネルＭＯＳトランジスタ２９のソースがグランド端子２３に接続されている。また、ＰチャンネルＭＯＳトランジスタ２４１とＮチャンネルＭＯＳトランジスタ２４２のゲートは互いに接続されるとともに入力端子２２に接続されている。ＰチャンネルＭＯＳトランジスタ２４１とＮチャンネルＭＯＳトランジスタ２４２のドレインどうしの接続点が、このインバータ２４の出力部２４ｂとなる。
【００３３】
また、ここには、入力端子２２とグランド端子２３との間に保護回路２５が配置されている。この保護回路２５は、互いに直列に接続された２つのＮチャンネルＭＯＳトランジスタ２５１，２５２からなり、ＮチャンネルＭＯＳトランジスタ２５１のドレインは入力端子２２に接続され、ＮチャンネルＭＯＳトランジスタ２５１のソースとＮチャンネルＭＯＳトランジスタ２５２のドレインが互いに接続され、ＮチャンネルＭＯＳトランジスタ２５２のソースがグランド端子２３に接続されている。また、このＮチャンネルＭＯＳトランジスタ２５２のゲートもグランド端子２３に接続されている。ＮチャンネルＭＯＳトランジスタ２５１のゲートの接続先については後述する。
【００３４】
この図２に示す半導体集積回路には、さらに、検出回路２６が設けられている。この検出回路２６は、ＮチャンネルＭＯＳトランジスタ２６１と抵抗体２６２とから構成されている。ＮチャンネルＭＯＳトランジスタ２６１のドレインは入力端子２２に接続され、ソースとゲートが抵抗体２６２の一端に接続され、抵抗体２６２の他端がグランド端子２３に接続されている。また、保護回路２５を構成するＮチャンネルＭＯＳトランジスタ２５１のゲートは、検出回路２６を構成するＮチャンネルＭＯＳトランジスタ２６１と抵抗体２６２との接続ノード２６ａに接続されている。
【００３５】
この半導体集積回路２０には、さらに、もう１つのインバータ２７とＮチャンネルＭＯＳトランジスタ２８が設けられている。このインバータ２７は、ＰチャンネルＭＯＳトランジスタ２７１とＮチャンネルＭＯＳトランジスタ２７２とからなり、ＰチャンネルＭＯＳトランジスタ２７１のソースは電源端子２１に接続され、ＰチャンネルＭＯＳトランジスタ２７１とＮチャンネルＭＯＳトランジスタ２７２のドレインどうしが接続され、ＮチャンネルＭＯＳトランジスタ２７２のソースがグランド端子２３に接続されている。さらに、ＰチャンネルＭＯＳトランジスタ２７１のゲートとＮチャンネルＭＯＳトランジスタ２７２のゲートは互いに接続されてこのインバータ２７の入力部２７ａを形成し、この入力部２７ａは、検出回路２６を構成するＮチャンネルＭＯＳトランジスタ２６１と抵抗体２６２との接続ノード２６ａに接続されている。また、このインバータ２７の出力部２７ｂ、すなわち、ＰチャンネルＭＯＳトランジスタ２７１とＮチャンネルＭＯＳトランジスタ２７２のドレインどうしの接続ノードは、ＮチャンネルＭＯＳトランジスタ２９のゲートに接続されている。
【００３６】
さらに、ＮチャンネルＭＯＳトランジスタ２８のドレインとソースは、検出回路２６のＮチャンネルＭＯＳトランジスタ２６１と抵抗体２６２との接続ノード２６ａと、入力インバータ２４の出力部２４ｂとに接続され、ＮチャンネルＭＯＳトランジスタ２８のゲートも、検出回路２６のＮチャンネルＭＯＳトランジスタ２６１と抵抗体２６２との接続ノード２６ａに接続されている。
【００３７】
ここで、この図２に示す本発明の第２実施形態の半導体集積回路２０を、図１に示す第１実施形態の半導体集積回路１０と対比すると、以下の通り対応づけられる。
【００３８】
図２に示す入力端子２２およびグランド端子２３が、図１に示す、それぞれ第１の端子１１および第２の端子１２に対応する。また、入力インバータ２４が入力回路１３に対応する。さらに、保護回路２５が保護素子１４１に対応し、検出回路２６が検出手段１４２に対応する。したがってこれら保護回路２５と検出回路２６とを合わせたものが、過電圧保護手段１４に対応する。さらに、ＮチャンネルＭＯＳトランジスタ２９が第１のスイッチ１５に対応し、インバータ２７とＮチャンネルＭＯＳトランジスタ２８とを合わせたものが第１の手段１６に対応する。
【００３９】
以下、図２に示す半導体集積回路２０の動作について説明する。
【００４０】
図３は、図２に示す半導体集積回路の入力端子に＋１４ＶのＥＯＳが印加されたときの各部の電位を示した図、図４は、図２に示す半導体集積回路の入力端子に＋１４ＶのＥＯＳが印加されたときの入力インバータの各部の電位を示した図である。
【００４１】
ここでは、前提条件として、電源端子２１には＋３．３Ｖの電源が接続され、この半導体集積回路２０は＋３．３Ｖの電源で動作するものとする。また、図７を参照して説明した従来例の場合と同様、入力インバータ２４の入力部２４ａの耐圧は、時間が短かいＥＳＤ印加時には＋１８Ｖ、ＥＯＳ印加時には＋１４Ｖであるとする。また、入力端子２１にＥＯＳとして印加される電圧は＋１４Ｖとする。また、この半導体集積回路２０では、保護回路２５は、ＮチャンネルＭＯＳトランジスタ２５１のゲートの調整によりターンオン電圧を＋１５Ｖとし、検出回路２６を構成するＮチャンネルＭＯＳトランジスタ２６１はＧＧＮＭＯＳ構成が採用されていてターンオン電圧は＋１３Ｖであるとする。
【００４２】
ここで、図３，図４を一旦離れ、ＧＧＮＭＯＳ構成について説明する。
【００４３】
図５は、ＧＧＮＭＯＳを記号で示した図、図６はＧＧＮＭＯＳの特性を示した図である。
【００４４】
ＧＧＮＭＯＳは、ゲートをグランドに接続したＮチャンネルＭＯＳトランジスタであり、そのＮチャンネルＭＯＳトランジスタのドレイン−Ｐサブストレート−ソースに形成される寄生バイポーラ動作により静電印加電流を流す構成となっている。
【００４５】
図６に示すように、このＧＧＮＭＯＳは、そのドレイン−ソース間電圧が、あるターンオン電圧に至ると、寄生バイポーラがターンオンし、一旦ターンオンすると、そのターンオン電圧より低いホールド電圧でも電流を流し続けるスナップバックと呼ばれる特性を有する。図２，図３に示す半導体集積回路２０の、ＧＧＮＭＯＳ構成のＮチャンネルＭＯＳトランジスタ２６１は、＋１４Ｖでターンオンし、一旦ターンオンすると＋８Ｖのホールド電圧まで低下するものとする。
【００４６】
図２，図３に戻って説明を続ける。
【００４７】
ここで、入力端子２２にＥＳＤが印加されると、保護回路２８が＋１５Ｖでターンオンするため、被保護素子である入力インバータ２４の入力部２４ａには＋１８Ｖを超える電圧はかからず、入力インバータ２４は破壊されない。
【００４８】
入力端子２２に＋１４ＶのＥＯＳが印加されたときは、保護回路２５は＋１４Ｖではオフの状態にとどまる。一方、検出回路２６にはＮチャンネルＭＯＳトランジスタ２６１としてＧＧＮＭＯＳ構成が採用されていて＋１３Ｖでターンオンし、スナップバックによりホールド電圧が８Ｖにまで低下する。このターンオンにより、そのＮチャンネルＭＯＳトランジスタ２６１と抵抗体２６２に電流が流れることで、そのＮチャンネルＭＯＳトランジスタ２６１と抵抗体２６２との接続ノード２６ａが＋６Ｖまで上昇する。この＋６Ｖがインバータ２７の入力部２７ａに印加され、このインバータ２７は＋３．３Ｖの電源で駆動されているため入力部２７ａがＨレベルとなり、出力部２７ｂはＬレベルとなる。このＬレベルの電圧がＮチャンネルＭＯＳトランジスタ２９のゲートに印加されてＮチャンネルＭＯＳトランジスタ２９はオフ、ＮチャンネルＭＯＳトランジスタ２８はダイオード接続となりオンとなる。
【００４９】
ここで、図４を参照し、検出回路２６のＮチャンネルＭＯＳトランジスタ２６１と抵抗体２６２との接続ノード２６ａからグランドまでのパス、すなわち、接続ノード２６ａ→ＮチャンネルＭＯＳトランジスタ２８→入力インバータ２４→ＮチャンネルＭＯＳトランジスタ２９→グランドのパスについて説明する。
【００５０】
ＮチャンネルＭＯＳトランジスタ２８はダイオード接続でありオンする。入力インバータ２４の入力部２４ａにＶｅｏｓ＝＋１４Ｖが印加されており、この入力インバータ２４を構成するＮチャンネルＭＯＳトランジスタ２４２はオンする。ＮチャンネルＭＯＳトランジスタ２９のゲートにはＬレベルの電圧が入力されており、ＮチャンネルＭＯＳトランジスタ２９はオフしている。従ってＮチャンネルＭＯＳトランジスタ２９を通過しては電流が流れることは出来ず、ＮチャンネルＭＯＳトランジスタ２８および入力インバータ２４を構成するＮチャンネルＭＯＳトランジスタ２４２はドレイン−ソース間電圧ＶＤＳを小さくすることで電流を流さないように作用する。ここではＶＤＳ＝１Ｖという電位差になったとする。このとき、入力インバータ２４の入力部２４ａにかかる電圧は、ＰチャンネルＭＯＳトランジスタ２４１側では１０．７Ｖ、ＮチャンネルＭＯＳトランジスタ２４２側では１０Ｖになり、いずれも＋１４Ｖより低い電圧しかかからないことになる。したがって入力端子２２と入力インバータ２４の入力部２４ａとの間に保護抵抗（図７に示す抵抗体５５参照）は不要である。
【００５１】
また、この半導体集積回路２０によれば、どの箇所にも破壊に至るような高い電位差が生じる部分はなく、破壊の懸念はない。
【００５２】
さらにツェナーダイオードを、図２に示す保護回路２５や、検出回路２６を構成するＮチャンネルＭＯＳトランジスタ２６１に代えて採用してもよい。
【００５３】
上記の半導体集積回路２０によれば、入力端子２１と非保護回路である入力インバータ２４との間の保護抵抗をなくしたことにより通常動作に悪影響を与えることが回避され、かつ、ＥＳＤ／ＥＯＳが印加されたときに破壊されることが防止される。
【００５４】
また入力回路の出力については、ＥＯＳ印加時に入力端子との電位差を小さくするために電圧が印加されるが、その電位は入力端子よりも低い。そのため入力回路の出力が接続する次段の回路の出力ノードも同じく電位を高くする回路を配置する必要はない。その一方で次段の回路に今回の発明の回路を追加したとしても、ＥＯＳ，ＥＳＤには同様に機能し、特性に悪影響をおよぼすことはない。
【符号の説明】
【００５５】
１０，２０ 半導体集積回路
１１ 第１の端子
１２ 第２の端子
１３ 入力回路
１３ａ，２４ａ，２７ａ，５４ａ 入力部
１３ｂ，２４ｂ，２７ｂ 出力部
１４ 過電圧保護手段
１５ 第１のスイッチ
１６ 第１の手段
２１，５１ 電源端子
２２，５２ 入力端子
２３，５３ グランド端子
２４ 入力インバータ
２５ 保護回路
２６ 検出回路
２６ａ 接続ノード
２７，５４ インバータ
２８，２９，２４２，２５１，２５２，２６１，２７２，５４２ ＮチャンネルＭＯＳトランジスタ
５５，２６２ 抵抗体
５６ 第１の保護素子
５７ 第２の保護素子
１４１ 保護素子
１４２ 検出手段
２４１，２７１，５４１ ＰチャンネルＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に過電圧による破壊の回避手段をもつ半導体集積回路に関する。
【背景技術】
【０００２】
従来より、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ；静電気放電）／ＥＯＳ（Ｅｌｅｃｔｒｉｃａｌ Ｏｖｅｒｓｔｒｅｓｓ；過電圧過電流ストレス）に対し内部回路の破壊を防止するＥＳＤ／ＥＯＳ保護回路が搭載された半導体集積回路が知られている。
【０００３】
ＥＳＤ、ＥＯＳとも通常入力し得ない過大な電圧が入力される点は同じだが、現象としてはＥＳＤは「電流印加」、ＥＯＳは「電圧印加」に分類される。つまりＥＳＤでは電流が流れていくべき低抵抗のパスがないために、結果として電圧が上昇しデバイスを破壊してしまう。一方ＥＯＳは純粋に高電圧が数百ｍｓｅｃのオーダーで印加され続けてしまうため破壊を生じる現象である。
【０００４】
図７は、ＥＳＤ／ＥＯＳ保護回路の従来例を示す図である。
【０００５】
ここには、電源端子５１、入力端子５２、グランド端子５３、ＰチャンネルＭＯＳトランジスタ５４１とＮチャンネルＭＯＳトランジスタ５４２とからなるインバータ５４、入力端子５２とインバータ５４の入力部５４ａとを繋ぐ抵抗体５５、入力端子５２とグランド端子５３との間に配置された第１の保護素子５６、および、インバータ５４の入力部５４ａとグランド端子５３との間に配置された第２の保護素子５７が示されている。
【０００６】
電源端子５１にはグランド端子５３を基準として＋３．３Ｖの電源が接続され、インバータ５４は、この＋３．３Ｖで動作するものとする。このインバータ５４は、ＥＳＤ／ＥＯＳにより破壊されないように保護すべき被保護素子であり、ここでは、このインバータ５４の入力部５４ａの耐圧を＋１４Ｖとする。ただし、ＥＳＤは高電圧であるが印加時間が数百ｎｓｅｃと短いため、インバータ５４の入力部５４ａの、ＥＳＤに対する耐圧は＋１８Ｖであるとする。
【０００７】
また、ここでは、第１の保護素子５６は＋１５Ｖでターンオンし、第２の保護素子５７は、＋１２Ｖでターンオンする設計となっているものとする。
【０００８】
ここで、入力端子５２にＥＳＤが印加されたとする。ＥＳＤ印加時には高電圧が印加されるが、第１の保護素子５６が＋１５Ｖでターンオンして高電流を流すため、被保護回路であるインバータ５４の入力部５４ａには＋１８Ｖはかからず、インバータ５４は破壊されない。
【０００９】
ＥＯＳは、ＥＳＤと異なり定電圧印加であり、ＥＳＤに比べて比較的低電圧がかかるが、印加時間が数百ｍｓｅｃにおよぶこともあり長い。ここでは、ＥＯＳとして＋１４Ｖが入力端子５２に印加されたとすると、このＥＯＳの印加電圧による電流は抵抗体５５を経由し、＋１２Ｖでターンオンする第２の保護素子を通って流れる。このとき、この抵抗体５５により電圧降下が生じ、インバータ５４の入力部５４ａには＋１４Ｖより小さい電圧しかかからず、このときもインバータ５４は破壊を免れることになる。
【００１０】
しかしながら、図７の構成の場合、入力端子５２とインバータ５４の入力部５４ａとの間に抵抗体５５が配置されている。この抵抗体５５は、例えば２００Ω程度の抵抗値を必要とする。さらに、このインバータ５４等に寄生する容量が存在する。そのため、通常動作で入力端子５２に入力される信号が高速になると、抵抗体５５とインバータ５４等による寄生容量とにより信号の遅れが発生し、信号特性に悪影響を及ぼすおそれがある。
【００１１】
また、特許文献１には、被保護回路としてのインバータのゲートとドレインを静電気保護素子で繋ぎ、そのインバータを構成するＮチャンネルＭＯＳトランジスタのゲートとドレインとの間に静電気保護素子を介在させた構成が提案されている。この提案では、保護動作時に、被保護素子であるインバータを構成するＮチャンネルＭＯＳトランジスタに電流を流す構成となっており、特にサイズが小さく弱い被保護素子の場合、意図的に電流を流すとそれによって破壊されるおそれもあり、余裕のある設計が難しく、難しい設計を迫られることになりかねない。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００８−２８８２５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、上記事情に鑑み、通常動作に悪影響を与えるのを避けつつ過電圧印加に対する保護が図られた半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成する本発明の半導体集積回路は、
第１および第２の端子に接続される第１および第２の入力ノードと、該第１および第２の入力ノード間の電位差に応じた信号を内部回路に出力する出力ノードとを有する入力回路と、
入力回路の出力ノードの電位を制御する第１の手段と、
入力回路の第２の入力ノードと上記第２の端子との間に介在し、それら第２の入力ノードと第２の端子との間の接続を通常状態では維持する第１のスイッチとを有し、
上記第１の端子に第１の過電圧が印加されて第１の端子の電位が上昇すると、第１のスイッチが第２の端子と第２の入力ノードとの間の接続を解除し、第１の手段が出力ノードの電位を上昇させて第１の入力ノードと出力ノードとの間の電位差の上昇を制限する第１の保護動作を行うことを特徴とする。
【００１５】
本発明の半導体集積回路は、過電圧が印加されると第１のスイッチにより入力回路と第２の端子との間の接続が解除されるため、第１の端子に過電圧が印加されても、この過電圧による電流が入力回路を経由して第２の端子に流れるのが防止される。また、第１の端子に過電圧が印加されると第１の手段が入力回路の出力部の電位を上昇させるため、入力部から入力回路を通過して出力部に流れる電流も抑えられる。本発明の半導体集積回路によれば、このようにして過電圧による破壊が防止される。
【００１６】
ここで、本発明の半導体集積回路は、
第１および第２の端子の間に、第１の端子に第２の過電圧が印加されたときに第２の過電圧による過電流を第２の端子に逃がす第２の保護動作の制御を行なうとともに、第１の端子への上記第１の過電圧の印加を検出する過電圧検出手段を備え、
過電圧検出手段が第１の過電圧の印加を検出したときに、第２の保護動作が抑制される過電圧保護手段を設け、
過電圧検出手段が第１の過電圧の印加を検出したときに、第１のスイッチおよび第１の手段に検出信号を供給することにより、第１のスイッチおよび第１の手段による上記第１の保護動作が行なわれる半導体装置であることが好ましい。
【００１７】
この場合に、上記の過電圧検出手段は、第１の端子に第１の過電圧が印加されたときに上昇する検出信号を生成するものであり、第１の手段は、その検出信号を出力ノードに供給することにより、その出力ノードの電位を上昇させるものであってもよい。
【００１８】
また、本発明の半導体集積回路では、入力回路は、入力部にゲートと出力部にドレインが接続されたＭＯＳトランジスタによって構成されていてもよい。
【発明の効果】
【００１９】
上記の本発明によれば、通常動作時の信号特性に悪影響を与えるのを回避しつつ、過電圧印加に対する保護が図られた半導体集積回路を構成することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の半導体集積回路の第１実施形態の回路ブロック図である。
【図２】本発明の半導体集積回路の第２実施形態の回路図である。
【図３】図２に示す半導体集積回路の入力端子に＋１４ＶのＥＯＳが印加されたときの各部の電位を示した図である。
【図４】図２に示す半導体集積回路の入力端子に＋１４ＶのＥＯＳが印加されたときの入力インバータの各部の電位を示した図である。
【図５】ＧＧＮＭＯＳを記号で示した図である。
【図６】ＧＧＮＭＯＳの特性を示した図である。
【図７】ＥＳＤ／ＥＯＳ保護回路の従来例を示す図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態を説明する。
【００２２】
図１は、本発明の半導体集積回路の第１実施形態の回路ブロック図である。
【００２３】
この図１に示す半導体集積回路１０には、入力部１３ａが第１の端子１１と接続している入力回路１３と、その入力回路１３の出力部１３ｂと接続する第１の手段１６と、入力回路１３と第２の端子１２との間に接続する第１のスイッチ１５とが備えられている。さらに本実施形態では、第１の手段１６は入力回路１３の出力部１３ｂと第２の端子１２との間に接続している。第１のスイッチ１５は、通常状態では入力回路１３と第２の端子１２との間の接続を維持し、過電圧の入力を検知すると接続を解除する。
【００２４】
また第１の手段１６は、第１の端子１１に過電圧が印加されると出力部１３ｂの電位を上昇させ、入力部１３ａとの電位差を小さくして入力回路１３の破壊を防止する。
【００２５】
さらに、この図１に示す半導体集積回路には、第１の端子１１と第２の端子１２との間に過電圧保護手段１４が設けられている。この過電圧保護手段１４は、入力回路１３をＥＳＤから保護する手段である。この過電圧保護手段１４は、第１の端子１１と第２の端子１２との間に接続した保護素子１４１と検出手段１４２から構成されている。検出手段１４２は、第１の端子１１へのＥＯＳの印加を検出する。検出手段１４２から保護素子１４１と第１のスイッチ１５ならびに第１の手段１６に接続されており、検出手段１４２がＥＯＳの印加を検出したときに生成される制御信号が、保護素子１４１と第１のスイッチ１５ならびに第１の手段１６に供給される。
【００２６】
保護素子１４１は、検出手段１４２からの制御信号の供給を受けたときには、その動作が制御される。これにより、第１の保護素子１４１のターンオン電圧が低下した場合にも、持続時間の長いＥＯＳが印加されたときに保護素子１４１が破壊されることが防止できる。
【００２７】
また検出手段１４２は、第１の端子１１に印加された過電圧を検知して、
（１）保護素子１４１を制御する信号を生成して保護素子１４１の動作を抑制し、
（２）第１のスイッチ１５を制御する信号を生成して入力回路１３と第２の端子１２との接続を解除し、
（３）第１の手段１６を制御して入力回路１３の出力部１３ｂに電圧を加えて入力部１３ａとの電位差を小さくすることにより、入力回路１３の破壊を回避する。
【００２８】
ここで、第１の手段１６は、入力回路１３の出力部１３ｂに電圧を加えて入力部１３ａとの電位差を小さくすればよく、出力部１３ｂへの電圧の加え方としては例えば印加された過電圧を利用してもよく、過電圧を利用せずに別の電圧を利用してもよい。
【００２９】
この第１実施形態の半導体集積回路では、第１の端子１１に過電圧が印加されると、第１のスイッチ１５により入力回路１３と第２の端子１２との間の接続が解除され、さらに入力回路１３の入力部１３ａと出力部１３ｂとの間の電位差が小さくなるように出力部１３ｂに電圧が加えられるため、入力回路１３の破壊が防止される。
【００３０】
さらに、この第１実施形態の半導体集積回路１０では、第１の端子１１と入力回路１３との間に保護抵抗（図７に示す抵抗体５５参照）は不要であり、通常動作において抵抗による動作速度の低下が発生することがない。
【００３１】
図２は、本発明の半導体集積回路の第２実施形態の回路図である。
【００３２】
この半導体集積回路２０には、電源端子２１、入力端子２２、およびグランド端子２３が設けられている。また、ここには、被保護回路としての入力インバータ２４が示されている。この入力インバータ２４は、ＰチャンネルＭＯＳトランジスタ２４１とＮチャンネルＭＯＳトランジスタ２４２とからなり、ＰチャンネルＭＯＳトランジスタ２４１のソースは電源端子２１に接続され、ＰチャンネルＭＯＳトランジスタ２４１のドレインとＮチャンネルＭＯＳトランジスタ２４２のドレインとが接続されている。このＮチャンネルＭＯＳトランジスタ２４２のソースは、もう１つのＮチャンネルＭＯＳトランジスタ２９のドレインに接続され、そのＮチャンネルＭＯＳトランジスタ２９のソースがグランド端子２３に接続されている。また、ＰチャンネルＭＯＳトランジスタ２４１とＮチャンネルＭＯＳトランジスタ２４２のゲートは互いに接続されるとともに入力端子２２に接続されている。ＰチャンネルＭＯＳトランジスタ２４１とＮチャンネルＭＯＳトランジスタ２４２のドレインどうしの接続点が、このインバータ２４の出力部２４ｂとなる。
【００３３】
また、ここには、入力端子２２とグランド端子２３との間に保護回路２５が配置されている。この保護回路２５は、互いに直列に接続された２つのＮチャンネルＭＯＳトランジスタ２５１，２５２からなり、ＮチャンネルＭＯＳトランジスタ２５１のドレインは入力端子２２に接続され、ＮチャンネルＭＯＳトランジスタ２５１のソースとＮチャンネルＭＯＳトランジスタ２５２のドレインが互いに接続され、ＮチャンネルＭＯＳトランジスタ２５２のソースがグランド端子２３に接続されている。また、このＮチャンネルＭＯＳトランジスタ２５２のゲートもグランド端子２３に接続されている。ＮチャンネルＭＯＳトランジスタ２５１のゲートの接続先については後述する。
【００３４】
この図２に示す半導体集積回路には、さらに、検出回路２６が設けられている。この検出回路２６は、ＮチャンネルＭＯＳトランジスタ２６１と抵抗体２６２とから構成されている。ＮチャンネルＭＯＳトランジスタ２６１のドレインは入力端子２２に接続され、ソースとゲートが抵抗体２６２の一端に接続され、抵抗体２６２の他端がグランド端子２３に接続されている。また、保護回路２５を構成するＮチャンネルＭＯＳトランジスタ２５１のゲートは、検出回路２６を構成するＮチャンネルＭＯＳトランジスタ２６１と抵抗体２６２との接続ノード２６ａに接続されている。
【００３５】
この半導体集積回路２０には、さらに、もう１つのインバータ２７とＮチャンネルＭＯＳトランジスタ２８が設けられている。このインバータ２７は、ＰチャンネルＭＯＳトランジスタ２７１とＮチャンネルＭＯＳトランジスタ２７２とからなり、ＰチャンネルＭＯＳトランジスタ２７１のソースは電源端子２１に接続され、ＰチャンネルＭＯＳトランジスタ２７１とＮチャンネルＭＯＳトランジスタ２７２のドレインどうしが接続され、ＮチャンネルＭＯＳトランジスタ２７２のソースがグランド端子２３に接続されている。さらに、ＰチャンネルＭＯＳトランジスタ２７１のゲートとＮチャンネルＭＯＳトランジスタ２７２のゲートは互いに接続されてこのインバータ２７の入力部２７ａを形成し、この入力部２７ａは、検出回路２６を構成するＮチャンネルＭＯＳトランジスタ２６１と抵抗体２６２との接続ノード２６ａに接続されている。また、このインバータ２７の出力部２７ｂ、すなわち、ＰチャンネルＭＯＳトランジスタ２７１とＮチャンネルＭＯＳトランジスタ２７２のドレインどうしの接続ノードは、ＮチャンネルＭＯＳトランジスタ２９のゲートに接続されている。
【００３６】
さらに、ＮチャンネルＭＯＳトランジスタ２８のドレインとソースは、検出回路２６のＮチャンネルＭＯＳトランジスタ２６１と抵抗体２６２との接続ノード２６ａと、入力インバータ２４の出力部２４ｂとに接続され、ＮチャンネルＭＯＳトランジスタ２８のゲートも、検出回路２６のＮチャンネルＭＯＳトランジスタ２６１と抵抗体２６２との接続ノード２６ａに接続されている。
【００３７】
ここで、この図２に示す本発明の第２実施形態の半導体集積回路２０を、図１に示す第１実施形態の半導体集積回路１０と対比すると、以下の通り対応づけられる。
【００３８】
図２に示す入力端子２２およびグランド端子２３が、図１に示す、それぞれ第１の端子１１および第２の端子１２に対応する。また、入力インバータ２４が入力回路１３に対応する。さらに、保護回路２５が保護素子１４１に対応し、検出回路２６が検出手段１４２に対応する。したがってこれら保護回路２５と検出回路２６とを合わせたものが、過電圧保護手段１４に対応する。さらに、ＮチャンネルＭＯＳトランジスタ２９が第１のスイッチ１５に対応し、インバータ２７とＮチャンネルＭＯＳトランジスタ２８とを合わせたものが第１の手段１６に対応する。
【００３９】
以下、図２に示す半導体集積回路２０の動作について説明する。
【００４０】
図３は、図２に示す半導体集積回路の入力端子に＋１４ＶのＥＯＳが印加されたときの各部の電位を示した図、図４は、図２に示す半導体集積回路の入力端子に＋１４ＶのＥＯＳが印加されたときの入力インバータの各部の電位を示した図である。
【００４１】
ここでは、前提条件として、電源端子２１には＋３．３Ｖの電源が接続され、この半導体集積回路２０は＋３．３Ｖの電源で動作するものとする。また、図７を参照して説明した従来例の場合と同様、入力インバータ２４の入力部２４ａの耐圧は、時間が短かいＥＳＤ印加時には＋１８Ｖ、ＥＯＳ印加時には＋１４Ｖであるとする。また、入力端子２１にＥＯＳとして印加される電圧は＋１４Ｖとする。また、この半導体集積回路２０では、保護回路２５は、ＮチャンネルＭＯＳトランジスタ２５１のゲートの調整によりターンオン電圧を＋１５Ｖとし、検出回路２６を構成するＮチャンネルＭＯＳトランジスタ２６１はＧＧＮＭＯＳ構成が採用されていてターンオン電圧は＋１３Ｖであるとする。
【００４２】
ここで、図３，図４を一旦離れ、ＧＧＮＭＯＳ構成について説明する。
【００４３】
図５は、ＧＧＮＭＯＳを記号で示した図、図６はＧＧＮＭＯＳの特性を示した図である。
【００４４】
ＧＧＮＭＯＳは、ゲートをグランドに接続したＮチャンネルＭＯＳトランジスタであり、そのＮチャンネルＭＯＳトランジスタのドレイン−Ｐサブストレート−ソースに形成される寄生バイポーラ動作により静電印加電流を流す構成となっている。
【００４５】
図６に示すように、このＧＧＮＭＯＳは、そのドレイン−ソース間電圧が、あるターンオン電圧に至ると、寄生バイポーラがターンオンし、一旦ターンオンすると、そのターンオン電圧より低いホールド電圧でも電流を流し続けるスナップバックと呼ばれる特性を有する。図２，図３に示す半導体集積回路２０の、ＧＧＮＭＯＳ構成のＮチャンネルＭＯＳトランジスタ２６１は、＋１４Ｖでターンオンし、一旦ターンオンすると＋８Ｖのホールド電圧まで低下するものとする。
【００４６】
図２，図３に戻って説明を続ける。
【００４７】
ここで、入力端子２２にＥＳＤが印加されると、保護回路２８が＋１５Ｖでターンオンするため、被保護素子である入力インバータ２４の入力部２４ａには＋１８Ｖを超える電圧はかからず、入力インバータ２４は破壊されない。
【００４８】
入力端子２２に＋１４ＶのＥＯＳが印加されたときは、保護回路２５は＋１４Ｖではオフの状態にとどまる。一方、検出回路２６にはＮチャンネルＭＯＳトランジスタ２６１としてＧＧＮＭＯＳ構成が採用されていて＋１３Ｖでターンオンし、スナップバックによりホールド電圧が８Ｖにまで低下する。このターンオンにより、そのＮチャンネルＭＯＳトランジスタ２６１と抵抗体２６２に電流が流れることで、そのＮチャンネルＭＯＳトランジスタ２６１と抵抗体２６２との接続ノード２６ａが＋６Ｖまで上昇する。この＋６Ｖがインバータ２７の入力部２７ａに印加され、このインバータ２７は＋３．３Ｖの電源で駆動されているため入力部２７ａがＨレベルとなり、出力部２７ｂはＬレベルとなる。このＬレベルの電圧がＮチャンネルＭＯＳトランジスタ２９のゲートに印加されてＮチャンネルＭＯＳトランジスタ２９はオフ、ＮチャンネルＭＯＳトランジスタ２８はダイオード接続となりオンとなる。
【００４９】
ここで、図４を参照し、検出回路２６のＮチャンネルＭＯＳトランジスタ２６１と抵抗体２６２との接続ノード２６ａからグランドまでのパス、すなわち、接続ノード２６ａ→ＮチャンネルＭＯＳトランジスタ２８→入力インバータ２４→ＮチャンネルＭＯＳトランジスタ２９→グランドのパスについて説明する。
【００５０】
ＮチャンネルＭＯＳトランジスタ２８はダイオード接続でありオンする。入力インバータ２４の入力部２４ａにＶｅｏｓ＝＋１４Ｖが印加されており、この入力インバータ２４を構成するＮチャンネルＭＯＳトランジスタ２４２はオンする。ＮチャンネルＭＯＳトランジスタ２９のゲートにはＬレベルの電圧が入力されており、ＮチャンネルＭＯＳトランジスタ２９はオフしている。従ってＮチャンネルＭＯＳトランジスタ２９を通過しては電流が流れることは出来ず、ＮチャンネルＭＯＳトランジスタ２８および入力インバータ２４を構成するＮチャンネルＭＯＳトランジスタ２４２はドレイン−ソース間電圧ＶＤＳを小さくすることで電流を流さないように作用する。ここではＶＤＳ＝１Ｖという電位差になったとする。このとき、入力インバータ２４の入力部２４ａにかかる電圧は、ＰチャンネルＭＯＳトランジスタ２４１側では１０．７Ｖ、ＮチャンネルＭＯＳトランジスタ２４２側では１０Ｖになり、いずれも＋１４Ｖより低い電圧しかかからないことになる。したがって入力端子２２と入力インバータ２４の入力部２４ａとの間に保護抵抗（図７に示す抵抗体５５参照）は不要である。
【００５１】
また、この半導体集積回路２０によれば、どの箇所にも破壊に至るような高い電位差が生じる部分はなく、破壊の懸念はない。
【００５２】
さらにツェナーダイオードを、図２に示す保護回路２５や、検出回路２６を構成するＮチャンネルＭＯＳトランジスタ２６１に代えて採用してもよい。
【００５３】
上記の半導体集積回路２０によれば、入力端子２１と非保護回路である入力インバータ２４との間の保護抵抗をなくしたことにより通常動作に悪影響を与えることが回避され、かつ、ＥＳＤ／ＥＯＳが印加されたときに破壊されることが防止される。
【００５４】
また入力回路の出力については、ＥＯＳ印加時に入力端子との電位差を小さくするために電圧が印加されるが、その電位は入力端子よりも低い。そのため入力回路の出力が接続する次段の回路の出力ノードも同じく電位を高くする回路を配置する必要はない。その一方で次段の回路に今回の発明の回路を追加したとしても、ＥＯＳ，ＥＳＤには同様に機能し、特性に悪影響をおよぼすことはない。
【符号の説明】
【００５５】
１０，２０ 半導体集積回路
１１ 第１の端子
１２ 第２の端子
１３ 入力回路
１３ａ，２４ａ，２７ａ，５４ａ 入力部
１３ｂ，２４ｂ，２７ｂ 出力部
１４ 過電圧保護手段
１５ 第１のスイッチ
１６ 第１の手段
２１，５１ 電源端子
２２，５２ 入力端子
２３，５３ グランド端子
２４ 入力インバータ
２５ 保護回路
２６ 検出回路
２６ａ 接続ノード
２７，５４ インバータ
２８，２９，２４２，２５１，２５２，２６１，２７２，５４２ ＮチャンネルＭＯＳトランジスタ
５５，２６２ 抵抗体
５６ 第１の保護素子
５７ 第２の保護素子
１４１ 保護素子
１４２ 検出手段
２４１，２７１，５４１ ＰチャンネルＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
第１および第２の端子に接続される第１および第２の入力ノードと、該第１および第２の入力ノード間の電位差に応じた信号を内部回路に出力する出力ノードとを有する入力回路と、
前記入力回路の出力ノードの電位を制御する第１の手段と、
前記入力回路の第２の入力ノードと前記第２の端子との間に介在し、該第２のノードと該第２の端子との間の接続を通常状態では維持する第１のスイッチとを有し、
前記第１の端子に第１の過電圧が印加されて該第１の端子の電位が上昇すると、前記第１のスイッチが前記第２の端子と前記第２の入力ノードとの間の接続を解除し、前記第１の手段が前記出力ノードの電位を上昇させて前記第１の入力ノードと前記出力ノードとの間の電位差の上昇を制限する第１の保護動作を行うこと
を特徴とする半導体集積回路。
【請求項２】
前記第１および第２の端子の間に、該第１の端子に第２の過電圧印加されたときに該第２の過電圧による過電流を前記第２の端子に逃がす第２の保護動作の制御を行うとともに、前記第１の端子への前記第１の過電圧の印加を検出する過電圧検出手段を備え、
該過電圧検出手段が前記第１の過電圧の印加を検出したときに、前記第２の保護動作が抑制される過電圧保護手段を設け、
前記過電圧検出手段が前記第１の過電圧の印加を検出したときに、前記第１のスイッチおよび第１の手段に検出信号を供給することにより、該第１のスイッチおよび第１の手段による前記第１の保護動作が行われることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記過電圧検出手段は、前記第１の端子に前記第１の過電圧が印加されたときに上昇する前記検出信号を生成するものであり、前記第１の手段は、該検出信号を前記出力ノードに供給することにより、該出力ノードの電位を上昇させることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記入力回路は、前記入力部にゲートと前記出力部にドレインが接続されたＭＯＳトランジスタによって構成されていることを特徴とする請求項１ないし３のいずれかに記載の半導体集積回路。
【請求項１】
第１および第２の端子に接続される第１および第２の入力ノードと、該第１および第２の入力ノード間の電位差に応じた信号を内部回路に出力する出力ノードとを有する入力回路と、
前記入力回路の出力ノードの電位を制御する第１の手段と、
前記入力回路の第２の入力ノードと前記第２の端子との間に介在し、該第２のノードと該第２の端子との間の接続を通常状態では維持する第１のスイッチとを有し、
前記第１の端子に第１の過電圧が印加されて該第１の端子の電位が上昇すると、前記第１のスイッチが前記第２の端子と前記第２の入力ノードとの間の接続を解除し、前記第１の手段が前記出力ノードの電位を上昇させて前記第１の入力ノードと前記出力ノードとの間の電位差の上昇を制限する第１の保護動作を行うこと
を特徴とする半導体集積回路。
【請求項２】
前記第１および第２の端子の間に、該第１の端子に第２の過電圧印加されたときに該第２の過電圧による過電流を前記第２の端子に逃がす第２の保護動作の制御を行うとともに、前記第１の端子への前記第１の過電圧の印加を検出する過電圧検出手段を備え、
該過電圧検出手段が前記第１の過電圧の印加を検出したときに、前記第２の保護動作が抑制される過電圧保護手段を設け、
前記過電圧検出手段が前記第１の過電圧の印加を検出したときに、前記第１のスイッチおよび第１の手段に検出信号を供給することにより、該第１のスイッチおよび第１の手段による前記第１の保護動作が行われることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記過電圧検出手段は、前記第１の端子に前記第１の過電圧が印加されたときに上昇する前記検出信号を生成するものであり、前記第１の手段は、該検出信号を前記出力ノードに供給することにより、該出力ノードの電位を上昇させることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記入力回路は、前記入力部にゲートと前記出力部にドレインが接続されたＭＯＳトランジスタによって構成されていることを特徴とする請求項１ないし３のいずれかに記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−２３８８０２（Ｐ２０１２−２３８８０２Ａ）
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願番号】特願２０１１−１０８４０９（Ｐ２０１１−１０８４０９）
【出願日】平成２３年５月１３日（２０１１．５．１３）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願日】平成２３年５月１３日（２０１１．５．１３）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
[ Back to top ]