半導体装置
【課題】占有面積を増大させずに、電源投入開始後のチップ動作時にESD保護素子で発生するリーク電流を低減することができるESD保護素子を提供する。
【解決手段】電源ライン及び接地ラインを含む電子回路が形成された半導体基板10と、半導体基板10において電源ライン(Vdd)及び接地ライン(Vss)間に設けられ、サイリスタSCR及びサイリスタを駆動するトリガーダイオードTDを含む静電気放電保護素子とを有し、トリガーダイオードは、半導体基板10に形成されたアノード拡散層22と、アノード拡散層22から離間して半導体基板10に形成されたカソード拡散層21と、アノード拡散層22及びカソード拡散層21間において半導体基板10上にゲート絶縁膜16を介して形成されたゲート電極17とを有し、外部電源に接続された外部端子(パッド電極27)がゲート電極17に電気的に接続されている構成とする。
【解決手段】電源ライン及び接地ラインを含む電子回路が形成された半導体基板10と、半導体基板10において電源ライン(Vdd)及び接地ライン(Vss)間に設けられ、サイリスタSCR及びサイリスタを駆動するトリガーダイオードTDを含む静電気放電保護素子とを有し、トリガーダイオードは、半導体基板10に形成されたアノード拡散層22と、アノード拡散層22から離間して半導体基板10に形成されたカソード拡散層21と、アノード拡散層22及びカソード拡散層21間において半導体基板10上にゲート絶縁膜16を介して形成されたゲート電極17とを有し、外部電源に接続された外部端子(パッド電極27)がゲート電極17に電気的に接続されている構成とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置に関し、特に、静電気放電(ESD)から半導体LSI中の電子回路を保護するESD保護素子を有する半導体装置に関するものである。
【背景技術】
【0002】
静電気放電(Electro Static Discharge、以下ESDと称する)による電流が半導体LSIに流入した際、LSI内部の電子回路を保護するためにESD保護素子が一般的に形成される。
ESD保護素子においては、PNPNの4層構造からなるサイリスタ(Silicon Controlled Rectifier、以下SCRと称する)が放電能力の高さから広く用いられている。
サイリスタは、ゲートからカソードへゲート電流を流すことにより、アノードとカソード間を導通させて大電流を流すことができる。
【0003】
ESD保護素子としてサイリスタを使う場合、サイリスタとそのサイリスタを駆動するトリガー素子で構成される方法が知られている。
特許文献1及び非特許文献1及び2などに、トリガー素子としてダイオードを使い、そのダイオード段数を調整することによりサイリスタにベース電流が流れる電圧、すなわちESD保護素子が動作開始する電圧を調整する構成が開示されている。
【0004】
図10は上記の従来のトリガー素子として用いられるSTI(shallow trench isolation)型ダイオードの模式断面図である。
半導体基板100に、n型ウェル101が形成されており、STI膜102が形成されている。ここで、STI膜102は素子分離ではなく、アノードとカソードを分離するための膜として用いられている。
STI膜102の一方の端部周辺にn型不純物の拡散層であるカソード拡散層103が形成されており、他方の端部周辺にp型不純物の拡散層であるアノード拡散層104が形成されている。
カソード拡散層103はカソード端子に接続されており、カソード電圧VC(グラウンド:0V)が印加される。
一方、アノード拡散層104はアノード端子に接続されており、所定の正電圧であるアノード電圧VAが印加される。
また、半導体基板にはボディ電圧VBが印加される。
【0005】
ESD保護素子の抵抗は小さいことが求められる。これは、静電気が半導体LSIに流入し、ESD保護素子が動作した場合でも、ESD保護素子の抵抗が大きいと電源ラインの電圧が増大し、その電圧が並列に接続される内部回路に掛かり内部回路を破壊するためである。
このため、特許文献2に、トリガー素子をSTI型ダイオードではなく、ゲート型ダイオードとすることで、ESD電流がSTI下を回りこまないことによりオン抵抗を低減する構成が開示されている。
【0006】
ダイオードであるトリガー素子を有するサイリスタ型ESD保護素子では、チップ動作開始時に同保護素子で発生するリーク電流が問題となる。
リーク電流が発生する原因は、電源−グラウンド間にダイオードが直列に接続されており、各ダイオードに順方向電圧が印加されるためである。
また、ダイオード1段あたりに印加される順方向電圧は、ダイオード総段数とサイリスタ内のダイオード1段の和で電源電圧を割った値となる。
【0007】
表1は、電源電圧に対して、トリガーダイオードの段数、ホールディングダイオードの段数、サイリスタ内のダイオード数と、それぞれの場合のダイオード1段あたりに印加される順方向電圧の例を示す。
【0008】
【表1】
【0009】
表1に示すように、ダイオード1段あたりに印加される順方向電圧が大きいほど、各ダイオードで発生するリーク電流が大きくなり、即ち、チップ動作時にESD保護素子で発生するリーク電流が大きくなる。
【0010】
リーク電流を低減するためには、ダイオードの段数を増加させればよいが、単純にダイオード段数を大きくするとESD保護素子の占有面積が大きくなってしまい、半導体チップの製造コスト増大の要因となる。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】特表2008−507857号公報
【特許文献2】特開2009−111363号公報
【非特許文献】
【0012】
【非特許文献1】"Diode-Triggered SCR (DTSCR) for RF-ESD Protection of BiCMOS SiGe HBTs and CMOS Ultra-Thin Gate Oxides", Markus P.J. Mergens et al., IEDM technical digest 2003, pp. 21.3.1 - 21.3.4
【非特許文献2】"Speed optimized diode-triggered SCR (DTSCR) for RF ESD protection of ultra-sensitive IC nodes in advanced technologies", Markus P.J. Mergens et al., IEEE Transactions on Device and Materials Reliability, Volume 5, Issue 3, Sept. 2005, pp. 532 - 542
【発明の概要】
【発明が解決しようとする課題】
【0013】
解決しようとする課題は、ESD保護素子の占有面積を増大させずに、電源投入開始後のチップ動作時にESD保護素子で発生するリーク電流を低減することが困難であることである。
【課題を解決するための手段】
【0014】
本発明の半導体装置は、電源ライン及び接地ラインを含む電子回路が形成された半導体基板と、前記半導体基板において前記電源ライン及び接地ライン間に設けられ、サイリスタ及び前記サイリスタを駆動するトリガーダイオードを含む静電気放電保護素子とを有し、前記トリガーダイオードは、前記半導体基板に形成されたアノード拡散層と、前記アノード拡散層から離間して前記半導体基板に形成されたカソード拡散層と、前記アノード拡散層及び前記カソード拡散層間において前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを有しており、外部電源に接続された外部端子が前記ゲート電極に電気的に接続されている。
【0015】
上記の本発明の半導体装置は、電源ライン及び接地ラインを含む電子回路が形成された半導体基板と、半導体基板において電源ライン及び接地ライン間に設けられ、サイリスタ及び前記サイリスタを駆動するトリガーダイオードを含む静電気放電保護素子とを有する。
トリガーダイオードは、半導体基板に形成されたアノード拡散層と、アノード拡散層から離間して半導体基板に形成されたカソード拡散層と、アノード拡散層及びカソード拡散層間において半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを有する。
さらに、外部電源に接続された外部端子がゲート電極に電気的に接続されている。
【発明の効果】
【0016】
本発明の半導体装置は、ESD保護素子の占有面積を増大させずに、電源投入開始後のチップ動作時にESD保護素子で発生するリーク電流を低減することができる。
【図面の簡単な説明】
【0017】
【図1】図1(a)は本発明の第1実施形態に係る半導体装置のESD回路の等価回路図であり、図1(b)はESD回路を構成するトリガーダイオードの模式断面図である。
【図2】図2(a)及び(b)は本発明の第1実施形態に係る半導体装置の電源投入前のトリガーダイオードの模式断面図及び動作を示すポテンシャル図であり、図2(c)及び(d)は電源投入後のトリガーダイオードの模式断面図及び動作を示すポテンシャル図である。
【図3】図3(a)及び(b)は本発明の第1実施形態に係る半導体装置の製造方法を示す模式断面図である。
【図4】図4(a)及び(b)は本発明の第1実施形態に係る半導体装置の製造方法を示す模式断面図である。
【図5】図5(a)〜(c)は本発明の第1実施形態に係る半導体装置の製造方法を示す模式断面図である。
【図6】図6(a)及び(b)は本発明の実施例に係る電流電圧特性である。
【図7】図7(a)及び(b)は本発明の実施例に係る電流電圧特性である。
【図8】図8(a)及び(b)は本発明の実施例に係る電流電圧特性である。
【図9】図9は本発明の第2実施形態に係る半導体装置の模式構成図である。
【図10】図10は従来例のトリガー素子として用いられるSTI型ダイオードの模式断面図である。
【発明を実施するための形態】
【0018】
以下に、本発明の半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。
【0019】
尚、説明は以下の順序で行う。
1.第1実施形態(基本構成)
2.実施例
3.第2実施形態(電源ラインとトリガーダイオード間に降圧回路を有する構成)
【0020】
<第1実施形態>
[半導体装置の構成]
図1(a)は本発明の第1実施形態に係る半導体装置のESD回路の等価回路図である。
半導体基板に、電源ラインVdd及び接地ラインVssを含む不図示の電子回路が形成されている。
半導体基板において、上記の電源ラインVdd及び接地ラインVss間に、サイリスタSCR、サイリスタSCRを駆動するトリガーダイオードTG及びホールディングダイオードHDを含む静電気放電(ESD)保護素子が形成されている。
トリガーダイオードTD及びホールディングダイオードHDには、電源ラインVdd’が接続されている。電源ラインVdd’は上記のESD保護素子が接続されている電源ラインVddとは異なる電源ラインである。
【0021】
図1(b)はESD回路を構成するトリガーダイオードの模式断面図である。
例えば、シリコン基板などからなる半導体基板10のトリガーダイオードとなる活性領域を区分するように、STI(shallow trench isolation)素子分離絶縁膜13が形成されており、活性領域に、n型ウェル15が形成されている。
例えば、上記のn型ウェル15において、半導体基板10上に酸化シリコンなどからなるゲート絶縁膜16を介してポリシリコンなどからなるゲート電極17が形成されている。また、ゲート電極17の両側部に酸化シリコンなどからなるサイドウォール絶縁膜20が形成されている。
【0022】
例えば、ゲート電極17の一方の側部における半導体基板10中に、ゲート電極17の下方まで至るn型のエクステンション拡散層18及びn型のカソード拡散層21が形成されている。
また、ゲート電極17の他方の側部における半導体基板10中に、ゲート電極17の下方まで至るp型のエクステンション拡散層19及びp型のアノード拡散層22が形成されている。
【0023】
このように、n型のカソード拡散層21とp型のアノード拡散層22が離間して形成されており、カソード拡散層21及びアノード拡散層22間において半導体基板10上にゲート絶縁膜16を介してゲート電極17が形成されたゲート型ダイオードが形成されている。
【0024】
例えば、ゲート電極17、カソード拡散層21及びアノード拡散層22の表層部分に、NiSiなどの高融点金属シリサイド層(23,24,25)がそれぞれ形成されている。
また、上記のゲート型ダイオード全体を被覆して全面に酸化シリコンなどからなる第1絶縁膜26が形成されている。
また、第1絶縁膜26にはゲート電極17上の高融点金属シリサイド層23に達するコンタクトが開口されており、コンタクト内を埋め込んでゲート電極17に接続するパッド電極27が形成されている。
【0025】
例えば、第1絶縁膜26の上層において、パッド電極27部分を開口するように、酸化シリコンなどからなる第2絶縁膜28が形成されている。
上記のように第2絶縁膜28に開口部が設けられてパッド電極27は一部が表面に露出しており、外部電源に接続可能な外部端子となる。即ち、外部電源に接続された外部端子がゲート電極17に電気的に接続されている構成である。
【0026】
[半導体装置の動作]
図2(a)及び(b)は本実施形態に係る半導体装置の電源投入前のトリガーダイオードの模式断面図及び動作を示すポテンシャル図であり、図2(b)は図2(a)中のAで示す方向のポテンシャルに相当する。
また、図2(c)及び(d)は電源投入後のトリガーダイオードの模式断面図及び動作を示すポテンシャル図であり、図2(d)は図2(c)中のAで示す方向のポテンシャルに相当する。
【0027】
図1(b)に示すゲート型ダイオードに対して、カソード拡散層21はカソード端子に接続されており、カソード電圧VC(グラウンド:0V)が印加される。
一方、アノード拡散層22はアノード端子に接続されており、所定の正電圧であるアノード電圧VAが印加される。
また、半導体基板10にはボディ電圧VBが印加される。
【0028】
さらに、ゲート電極17にはパッド電極27が接続されている。
パッド電極には、上記のESD保護素子が接続されている電源ラインVddとは異なる電源ラインVdd’が接続される。電源ラインVdd’は、半導体装置の電源投入開始前は電圧が印加されない浮遊状態とされる。一方、電源投入開始後はVdd’が印加される。例えば、Vdd’は、電源ラインVddの電圧Vddから降圧された電圧である。
【0029】
従来例に係るp型拡散層とn型拡散層をSTI領域で分離形成したSTI型ダイオードでは、アノード端子からSTI下を回りこんでダイオードに流れこむ電流が発生しやすいという不利益がある。
一方、本実施形態のゲート型ダイオードでは、半導体装置の電源投入前においては、図2(a)及び(b)に示すように、ゲート電極が浮遊状態となる。アノード拡散層22には所定の正電圧が印加されてゲート電極下部におけるポテンシャルに近い電位となっており、電子e−は所定のポテンシャルを超えてアノード側に流れることが可能である。
本実施形態のゲート型ダイオードは、STI型ダイオードに比較して、アノード端子からダイオードに流れこむ電流はSTI下を回りこむことが無く、従来のSTI型ダイオードよりオン抵抗が低減される。
【0030】
また、半導体装置の電源投入後においては、図2(c)及び(d)に示すように、ゲート電極に所定の正電圧が印加される。ゲート電極17下部の基板領域ポテンシャルを下げるように制御する。
これにより、ゲート電極に電圧を印加しない状態に比べ、ダイオードのPN接合に印加される正味の電圧は低減し、ダイオードに流れるリーク電流が低減される。
ゲート電極に電圧を印加し、ゲート絶縁膜下の基板領域ポテンシャルを制御してダイオードのオン電圧を上げることによりリーク電流を低減する。
【0031】
本実施形態の半導体装置は、ESD保護素子の占有面積を増大させずに、チップ動作開始後にダイオード一段あたりのリーク電流を低減することができ、ESD保護素子で発生するリーク電流を低減することができる。
【0032】
[半導体装置の製造方法]
次に、本実施形態に係る半導体装置の製造方法について説明する。
図3〜5は本実施形態に係る半導体装置の製造方法を示す模式断面図である。図3〜5の各図は図1(b)の断面図に対応する断面図である。
【0033】
まず、図3(a)に示すように、例えばCVD法などにより半導体基板10上に酸化シリコン膜11及び窒化シリコン膜12を成膜し、フォトリソグラフィ工程により活性領域を保護するパターンのレジスト膜をパターニングする。
次に、レジスト膜をマスクとしてRIE(反応性イオンエッチング)などのエッチング処理を行い、活性領域以外の酸化シリコン膜11及び窒化シリコン膜12を除去する。さらに半導体基板10を例えば300〜400nmの深さでエッチングしてSTI用溝を形成する。
次に、例えば高密度プラズマCVD法などによりSTIを埋め込んで酸化シリコン膜を形成する。高密度プラズマCVD法によれば段差被覆性が良好で緻密な膜を形成する事ができる。
次に、STI用溝外部の酸化シリコンを除去して、STI素子分離絶縁膜13を形成する。CMP(化学機械研磨)処理などで窒化シリコン膜12の上面が露出するまで酸化シリコン膜の上面から研磨し、平坦化する。
【0034】
次に、図3(b)に示すように、例えば熱燐酸処理などによって窒化シリコン膜12及び酸化シリコン膜を除去する。
次に、例えば熱酸化処理などにより、半導体基板10の活性領域表面に10nmの膜厚の犠牲酸化シリコン膜14を形成する。
犠牲酸化シリコン膜14を通過させてn型ウェル15を形成する。
同様に、NTrのしきい値Vth調整のためのイオン注入が行なわれ、また、p型ウェルの形成及びPTrのしきい値Vth調整のためのイオン注入が行なわれる。
【0035】
次に、図4(a)に示すように、例えば犠牲酸化シリコン膜14をフッ酸処理で剥離し、さらにドライ熱酸化処理(O2、700℃)により酸化シリコン膜を6〜7nm程度で形成し、ゲート絶縁膜16とする。
酸化ガスとしてはO2の他、H2/O2、N2O、NOなどの混合ガスでもよい。またファーネスアニール処理、RTA(rapid Thermal annealing)処理などでもよい。
またプラズマ窒化技術によって、酸化膜中に窒素のドーピングを行うことも可能である。また、この際に例えば2nmや5nmの膜厚の異なるゲート酸化膜を作り分けることで、印加電圧や閾値電圧の異なるMOSFETを基板面内に作り分けることも可能である。
【0036】
次に、例えば減圧CVD法によりポリシリコン膜を100〜150nmの膜厚で成膜する。減圧CVDは、例えばSiH4を原料ガスとし、堆積温度580〜620℃とする。
続いてハードマスクとして窒化シリコンをCVD処理により例えば50〜100nm程度堆積する。
リソグラフィによってレジストパターニングを行なった後、レジストをマスクとして異方性エッチングを行い、ポリシリコンをパターン加工してゲート電極17とする。
また、この際にレジストパターニング後にO2プラズマによるトリミング処理等を行うことによってポリシリコンのゲート電極を細く形成することも可能であり、例えば90nmノード技術のCMOSではゲート長を70nm程度に加工する。
【0037】
次に、図4(b)に示すように、例えば、アノード領域となる領域を保護するレジスト膜をパターン形成し、As+を10keV、2×1014/cm2でイオン注入してn型のエクステンション拡散層18を形成する。
また、カソード領域となる領域を保護するレジスト膜をパターン形成し、BF2+を5keV、3×1014/cm2でイオン注入してp型のエクステンション拡散層19を形成する。
【0038】
次に、例えばTEOS(Tetraethyl Ortho Silicate)を原料ガスとするCVD法により酸化シリコンを全面に堆積し、ゲート電極17の両側部分を残しながら全面に異方性エッチバック処理を行うことで、サイドウォール絶縁膜20を形成する。
サイドウォール長はTEOS酸化膜などの絶縁膜の膜厚で決まるが、この膜厚は50〜150nmとしても良い。
【0039】
次に、図5(a)に示すように、例えば、アノード領域となる領域を保護するレジスト膜PR1をパターン形成し、P+を20keV、4×1013/cm2でイオン注入してn型のカソード拡散層21を形成する。通常は、ゲート電極17にも上記のn型不純物であるP+が導入されるようにする。
【0040】
次に、図5(a)に示すように、例えば、アノード領域となる領域及びゲート電極を保護するレジスト膜PR2をパターン形成し、B+を5keV、4×1015/cm2でイオン注入してp型のアノード拡散層22を形成する。
次に、例えば1000℃、5秒の条件のRTA処理で不純物の活性化を行なう。また、ドーパント活性化を促進し拡散を抑制する目的のために、1050℃、0秒のスパイクRTA処理によりアニールすることも可能である。
【0041】
次に、図5(a)に示すように、例えば、スパッタリングにより全面に8nmの膜厚でNiを堆積させる。
次に、350℃、30秒のRTA処理を行って、半導体基板のシリコンと接する部分のみで自己整合的にシリサイド化する。
これにより、ゲート電極17、カソード拡散層21及びアノード拡散層22の表層部分に、NiSiなどの高融点金属シリサイド層(23,24,25)を形成する。
次に、H2SO4/H2O2により未反応Niを除去する。
続いて、500℃、30秒のRTA処理を行い、NiSiなどの高融点金属シリサイド層(23,24,25)の低抵抗化を行う。
NiPtを堆積することによりNiSi2を形成することも可能である。ほかのコバルトやチタンなどのシリサイド材料でも可能である。いずれの場合もRTA温度は適宜設定する事ができる。
【0042】
<実施例>
次に、上記の半導体装置に関するシミュレーションで解析した結果を説明する。
ここではn型ウェル領域に形成されたp型のアノード拡散層、n型のカソード散層が形成された構成としているが、p型ウェル領域にp型のアノード拡散層、n型のカソード散層が形成された構成でもよい。
【0043】
図6(a)及び(b)は本発明の実施例に係る電流電圧特性である。
STI型ダイオード(s)とゲート型ダイオード(g)の電流(Ia)−電圧(Va)特性の比較である。オン抵抗は、ゲート型ダイオード(g)の方が低減されている。このときゲート型ダイオードのゲート端子は浮遊状態である。
【0044】
例えば90nmノード技術のCMOSではSTI長は200nm程度が最小であり、STI型ダイオードのSTI長は200nmで計算されている。
【0045】
一方、ゲート型ダイオードのゲート長は300nm、サイドウォール長は120nmであり、p型のアノード拡散層とn型のカソード拡散層の距離は540nmである。
さらに、ゲート型ダイオードはゲート長を短くすることでオン抵抗を小さくすることが可能である。
【0046】
図7(a)及び(b)は本発明の実施例に係る電流電圧特性である。
図7(a)は、アノード端子(a)、カソード端子(c)、ゲート端子(g)、ボディ端子(b)、消費電流(ダイオードに流入する電流の総和:s)をゲート電圧Vgに対してプロットした図である。
図7(b)は消費電流の変動量ΔIをゲート電圧Vgに対してプロットした図である。
ゲート型ダイオードについて、アノードに印加する電圧を固定した状態で各端子電流のゲート電圧Vg依存性は、ダイオードに流入する電流の和である消費電流がゲート電圧を増加するに伴い一旦減少する。しかし、あるゲート電圧からPN接合に逆方向のリーク電流が流れることにより増大する。
図7(b)中の矢印で示すように、最も消費電流が減少する領域で消費電流の減少量は33%程度である。
【0047】
図8(a)及び(b)は本発明の実施例に係る電流電圧特性である。
図8(a)は消費電流が最小となるゲート電圧Vgをアノード電圧Vaに対してプロットした図である。ここで、ゲート長Lgは0.3μmとしている。
図8(b)は消費電流の変動量ΔIをアノード電圧Vaに対してプロットした図である。
アノード電圧Vaが0.3〜0.45Vの範囲で、消費電流の減少量は40%程度から33%程度となる。
【0048】
<第2実施形態>
図9は本発明の第2実施形態に係る半導体装置の模式構成図である。
本実施形態においては、例えば、2組の電源ライン(50,51)と接地ライン(52,53)を有し、電源ライン50と接地ライン52間にESD保護素子54が設けられ、電源ライン51と接地ライン53間にESD保護素子55が設けられている。
また、電源ライン(50,51)には電圧Vddが供給される。接地ライン(52,53)はVssに接地されている。
電源ライン51に降圧回路56が接続され、電圧Vddから降圧された電圧Vdd’がESD保護素子54に接続されている。同様に、電源ライン50に降圧回路57が接続され、電圧Vddから降圧された電圧Vdd’がESD保護素子55に接続されている。
即ち、上記の実施形態のように、電圧Vddから降圧された電圧Vdd’がESD保護素子のトリガーダイオードのゲート電極に接続された構成である。
【0049】
本実施形態の半導体装置は、ESD保護素子が接続された電源ラインとは異なる電源ラインと、ESD保護素子を構成するトリガーダイオードのゲート電極の間が、降圧回路を介して接続されている。
トリガーダイオードのゲート電極には、ESD保護素子が接続された電源ラインとは異なる電源ラインから降圧された所定の電圧が印加される。
【0050】
電圧Vddから降圧された電圧Vdd’を供給するため、ESD保護素子が接続された電源ラインとは異なる電源ラインが必要であるが、本実施形態では、電子回路を構成する2組の電源ラインと接地ライン間に降圧回路を追加するのみで実現できる。
【0051】
本発明は上記の説明に限定されない。
例えば、ゲート型ダイオードの構成としては、エクステンション領域の有無あるいは不純物プロファイルなどについて種々の構成を適用可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【符号の説明】
【0052】
10…半導体基板、11…酸化シリコン膜、12…窒化シリコン膜、13…STI素子分離絶縁膜、14…犠牲酸化シリコン膜、15…n型ウェル、16…ゲート絶縁膜、17…ゲート電極、18…エクステンション拡散層、19…エクステンション拡散層、20…サイドウォール絶縁膜、21…カソード拡散層、22…アノード拡散層、23,24,25…高融点金属シリサイド層、26…第1絶縁膜、27…パッド電極、28…第2絶縁膜、50,51…電源ライン、52,53…接地ライン、54,55…ESD保護素子、56,57…降圧回路、PR1,PR2…レジスト膜、HD…ホールディングダイオード、SCR…サイリスタ、TD…トリガーダイオード。
【技術分野】
【0001】
本発明は半導体装置に関し、特に、静電気放電(ESD)から半導体LSI中の電子回路を保護するESD保護素子を有する半導体装置に関するものである。
【背景技術】
【0002】
静電気放電(Electro Static Discharge、以下ESDと称する)による電流が半導体LSIに流入した際、LSI内部の電子回路を保護するためにESD保護素子が一般的に形成される。
ESD保護素子においては、PNPNの4層構造からなるサイリスタ(Silicon Controlled Rectifier、以下SCRと称する)が放電能力の高さから広く用いられている。
サイリスタは、ゲートからカソードへゲート電流を流すことにより、アノードとカソード間を導通させて大電流を流すことができる。
【0003】
ESD保護素子としてサイリスタを使う場合、サイリスタとそのサイリスタを駆動するトリガー素子で構成される方法が知られている。
特許文献1及び非特許文献1及び2などに、トリガー素子としてダイオードを使い、そのダイオード段数を調整することによりサイリスタにベース電流が流れる電圧、すなわちESD保護素子が動作開始する電圧を調整する構成が開示されている。
【0004】
図10は上記の従来のトリガー素子として用いられるSTI(shallow trench isolation)型ダイオードの模式断面図である。
半導体基板100に、n型ウェル101が形成されており、STI膜102が形成されている。ここで、STI膜102は素子分離ではなく、アノードとカソードを分離するための膜として用いられている。
STI膜102の一方の端部周辺にn型不純物の拡散層であるカソード拡散層103が形成されており、他方の端部周辺にp型不純物の拡散層であるアノード拡散層104が形成されている。
カソード拡散層103はカソード端子に接続されており、カソード電圧VC(グラウンド:0V)が印加される。
一方、アノード拡散層104はアノード端子に接続されており、所定の正電圧であるアノード電圧VAが印加される。
また、半導体基板にはボディ電圧VBが印加される。
【0005】
ESD保護素子の抵抗は小さいことが求められる。これは、静電気が半導体LSIに流入し、ESD保護素子が動作した場合でも、ESD保護素子の抵抗が大きいと電源ラインの電圧が増大し、その電圧が並列に接続される内部回路に掛かり内部回路を破壊するためである。
このため、特許文献2に、トリガー素子をSTI型ダイオードではなく、ゲート型ダイオードとすることで、ESD電流がSTI下を回りこまないことによりオン抵抗を低減する構成が開示されている。
【0006】
ダイオードであるトリガー素子を有するサイリスタ型ESD保護素子では、チップ動作開始時に同保護素子で発生するリーク電流が問題となる。
リーク電流が発生する原因は、電源−グラウンド間にダイオードが直列に接続されており、各ダイオードに順方向電圧が印加されるためである。
また、ダイオード1段あたりに印加される順方向電圧は、ダイオード総段数とサイリスタ内のダイオード1段の和で電源電圧を割った値となる。
【0007】
表1は、電源電圧に対して、トリガーダイオードの段数、ホールディングダイオードの段数、サイリスタ内のダイオード数と、それぞれの場合のダイオード1段あたりに印加される順方向電圧の例を示す。
【0008】
【表1】
【0009】
表1に示すように、ダイオード1段あたりに印加される順方向電圧が大きいほど、各ダイオードで発生するリーク電流が大きくなり、即ち、チップ動作時にESD保護素子で発生するリーク電流が大きくなる。
【0010】
リーク電流を低減するためには、ダイオードの段数を増加させればよいが、単純にダイオード段数を大きくするとESD保護素子の占有面積が大きくなってしまい、半導体チップの製造コスト増大の要因となる。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】特表2008−507857号公報
【特許文献2】特開2009−111363号公報
【非特許文献】
【0012】
【非特許文献1】"Diode-Triggered SCR (DTSCR) for RF-ESD Protection of BiCMOS SiGe HBTs and CMOS Ultra-Thin Gate Oxides", Markus P.J. Mergens et al., IEDM technical digest 2003, pp. 21.3.1 - 21.3.4
【非特許文献2】"Speed optimized diode-triggered SCR (DTSCR) for RF ESD protection of ultra-sensitive IC nodes in advanced technologies", Markus P.J. Mergens et al., IEEE Transactions on Device and Materials Reliability, Volume 5, Issue 3, Sept. 2005, pp. 532 - 542
【発明の概要】
【発明が解決しようとする課題】
【0013】
解決しようとする課題は、ESD保護素子の占有面積を増大させずに、電源投入開始後のチップ動作時にESD保護素子で発生するリーク電流を低減することが困難であることである。
【課題を解決するための手段】
【0014】
本発明の半導体装置は、電源ライン及び接地ラインを含む電子回路が形成された半導体基板と、前記半導体基板において前記電源ライン及び接地ライン間に設けられ、サイリスタ及び前記サイリスタを駆動するトリガーダイオードを含む静電気放電保護素子とを有し、前記トリガーダイオードは、前記半導体基板に形成されたアノード拡散層と、前記アノード拡散層から離間して前記半導体基板に形成されたカソード拡散層と、前記アノード拡散層及び前記カソード拡散層間において前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを有しており、外部電源に接続された外部端子が前記ゲート電極に電気的に接続されている。
【0015】
上記の本発明の半導体装置は、電源ライン及び接地ラインを含む電子回路が形成された半導体基板と、半導体基板において電源ライン及び接地ライン間に設けられ、サイリスタ及び前記サイリスタを駆動するトリガーダイオードを含む静電気放電保護素子とを有する。
トリガーダイオードは、半導体基板に形成されたアノード拡散層と、アノード拡散層から離間して半導体基板に形成されたカソード拡散層と、アノード拡散層及びカソード拡散層間において半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを有する。
さらに、外部電源に接続された外部端子がゲート電極に電気的に接続されている。
【発明の効果】
【0016】
本発明の半導体装置は、ESD保護素子の占有面積を増大させずに、電源投入開始後のチップ動作時にESD保護素子で発生するリーク電流を低減することができる。
【図面の簡単な説明】
【0017】
【図1】図1(a)は本発明の第1実施形態に係る半導体装置のESD回路の等価回路図であり、図1(b)はESD回路を構成するトリガーダイオードの模式断面図である。
【図2】図2(a)及び(b)は本発明の第1実施形態に係る半導体装置の電源投入前のトリガーダイオードの模式断面図及び動作を示すポテンシャル図であり、図2(c)及び(d)は電源投入後のトリガーダイオードの模式断面図及び動作を示すポテンシャル図である。
【図3】図3(a)及び(b)は本発明の第1実施形態に係る半導体装置の製造方法を示す模式断面図である。
【図4】図4(a)及び(b)は本発明の第1実施形態に係る半導体装置の製造方法を示す模式断面図である。
【図5】図5(a)〜(c)は本発明の第1実施形態に係る半導体装置の製造方法を示す模式断面図である。
【図6】図6(a)及び(b)は本発明の実施例に係る電流電圧特性である。
【図7】図7(a)及び(b)は本発明の実施例に係る電流電圧特性である。
【図8】図8(a)及び(b)は本発明の実施例に係る電流電圧特性である。
【図9】図9は本発明の第2実施形態に係る半導体装置の模式構成図である。
【図10】図10は従来例のトリガー素子として用いられるSTI型ダイオードの模式断面図である。
【発明を実施するための形態】
【0018】
以下に、本発明の半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。
【0019】
尚、説明は以下の順序で行う。
1.第1実施形態(基本構成)
2.実施例
3.第2実施形態(電源ラインとトリガーダイオード間に降圧回路を有する構成)
【0020】
<第1実施形態>
[半導体装置の構成]
図1(a)は本発明の第1実施形態に係る半導体装置のESD回路の等価回路図である。
半導体基板に、電源ラインVdd及び接地ラインVssを含む不図示の電子回路が形成されている。
半導体基板において、上記の電源ラインVdd及び接地ラインVss間に、サイリスタSCR、サイリスタSCRを駆動するトリガーダイオードTG及びホールディングダイオードHDを含む静電気放電(ESD)保護素子が形成されている。
トリガーダイオードTD及びホールディングダイオードHDには、電源ラインVdd’が接続されている。電源ラインVdd’は上記のESD保護素子が接続されている電源ラインVddとは異なる電源ラインである。
【0021】
図1(b)はESD回路を構成するトリガーダイオードの模式断面図である。
例えば、シリコン基板などからなる半導体基板10のトリガーダイオードとなる活性領域を区分するように、STI(shallow trench isolation)素子分離絶縁膜13が形成されており、活性領域に、n型ウェル15が形成されている。
例えば、上記のn型ウェル15において、半導体基板10上に酸化シリコンなどからなるゲート絶縁膜16を介してポリシリコンなどからなるゲート電極17が形成されている。また、ゲート電極17の両側部に酸化シリコンなどからなるサイドウォール絶縁膜20が形成されている。
【0022】
例えば、ゲート電極17の一方の側部における半導体基板10中に、ゲート電極17の下方まで至るn型のエクステンション拡散層18及びn型のカソード拡散層21が形成されている。
また、ゲート電極17の他方の側部における半導体基板10中に、ゲート電極17の下方まで至るp型のエクステンション拡散層19及びp型のアノード拡散層22が形成されている。
【0023】
このように、n型のカソード拡散層21とp型のアノード拡散層22が離間して形成されており、カソード拡散層21及びアノード拡散層22間において半導体基板10上にゲート絶縁膜16を介してゲート電極17が形成されたゲート型ダイオードが形成されている。
【0024】
例えば、ゲート電極17、カソード拡散層21及びアノード拡散層22の表層部分に、NiSiなどの高融点金属シリサイド層(23,24,25)がそれぞれ形成されている。
また、上記のゲート型ダイオード全体を被覆して全面に酸化シリコンなどからなる第1絶縁膜26が形成されている。
また、第1絶縁膜26にはゲート電極17上の高融点金属シリサイド層23に達するコンタクトが開口されており、コンタクト内を埋め込んでゲート電極17に接続するパッド電極27が形成されている。
【0025】
例えば、第1絶縁膜26の上層において、パッド電極27部分を開口するように、酸化シリコンなどからなる第2絶縁膜28が形成されている。
上記のように第2絶縁膜28に開口部が設けられてパッド電極27は一部が表面に露出しており、外部電源に接続可能な外部端子となる。即ち、外部電源に接続された外部端子がゲート電極17に電気的に接続されている構成である。
【0026】
[半導体装置の動作]
図2(a)及び(b)は本実施形態に係る半導体装置の電源投入前のトリガーダイオードの模式断面図及び動作を示すポテンシャル図であり、図2(b)は図2(a)中のAで示す方向のポテンシャルに相当する。
また、図2(c)及び(d)は電源投入後のトリガーダイオードの模式断面図及び動作を示すポテンシャル図であり、図2(d)は図2(c)中のAで示す方向のポテンシャルに相当する。
【0027】
図1(b)に示すゲート型ダイオードに対して、カソード拡散層21はカソード端子に接続されており、カソード電圧VC(グラウンド:0V)が印加される。
一方、アノード拡散層22はアノード端子に接続されており、所定の正電圧であるアノード電圧VAが印加される。
また、半導体基板10にはボディ電圧VBが印加される。
【0028】
さらに、ゲート電極17にはパッド電極27が接続されている。
パッド電極には、上記のESD保護素子が接続されている電源ラインVddとは異なる電源ラインVdd’が接続される。電源ラインVdd’は、半導体装置の電源投入開始前は電圧が印加されない浮遊状態とされる。一方、電源投入開始後はVdd’が印加される。例えば、Vdd’は、電源ラインVddの電圧Vddから降圧された電圧である。
【0029】
従来例に係るp型拡散層とn型拡散層をSTI領域で分離形成したSTI型ダイオードでは、アノード端子からSTI下を回りこんでダイオードに流れこむ電流が発生しやすいという不利益がある。
一方、本実施形態のゲート型ダイオードでは、半導体装置の電源投入前においては、図2(a)及び(b)に示すように、ゲート電極が浮遊状態となる。アノード拡散層22には所定の正電圧が印加されてゲート電極下部におけるポテンシャルに近い電位となっており、電子e−は所定のポテンシャルを超えてアノード側に流れることが可能である。
本実施形態のゲート型ダイオードは、STI型ダイオードに比較して、アノード端子からダイオードに流れこむ電流はSTI下を回りこむことが無く、従来のSTI型ダイオードよりオン抵抗が低減される。
【0030】
また、半導体装置の電源投入後においては、図2(c)及び(d)に示すように、ゲート電極に所定の正電圧が印加される。ゲート電極17下部の基板領域ポテンシャルを下げるように制御する。
これにより、ゲート電極に電圧を印加しない状態に比べ、ダイオードのPN接合に印加される正味の電圧は低減し、ダイオードに流れるリーク電流が低減される。
ゲート電極に電圧を印加し、ゲート絶縁膜下の基板領域ポテンシャルを制御してダイオードのオン電圧を上げることによりリーク電流を低減する。
【0031】
本実施形態の半導体装置は、ESD保護素子の占有面積を増大させずに、チップ動作開始後にダイオード一段あたりのリーク電流を低減することができ、ESD保護素子で発生するリーク電流を低減することができる。
【0032】
[半導体装置の製造方法]
次に、本実施形態に係る半導体装置の製造方法について説明する。
図3〜5は本実施形態に係る半導体装置の製造方法を示す模式断面図である。図3〜5の各図は図1(b)の断面図に対応する断面図である。
【0033】
まず、図3(a)に示すように、例えばCVD法などにより半導体基板10上に酸化シリコン膜11及び窒化シリコン膜12を成膜し、フォトリソグラフィ工程により活性領域を保護するパターンのレジスト膜をパターニングする。
次に、レジスト膜をマスクとしてRIE(反応性イオンエッチング)などのエッチング処理を行い、活性領域以外の酸化シリコン膜11及び窒化シリコン膜12を除去する。さらに半導体基板10を例えば300〜400nmの深さでエッチングしてSTI用溝を形成する。
次に、例えば高密度プラズマCVD法などによりSTIを埋め込んで酸化シリコン膜を形成する。高密度プラズマCVD法によれば段差被覆性が良好で緻密な膜を形成する事ができる。
次に、STI用溝外部の酸化シリコンを除去して、STI素子分離絶縁膜13を形成する。CMP(化学機械研磨)処理などで窒化シリコン膜12の上面が露出するまで酸化シリコン膜の上面から研磨し、平坦化する。
【0034】
次に、図3(b)に示すように、例えば熱燐酸処理などによって窒化シリコン膜12及び酸化シリコン膜を除去する。
次に、例えば熱酸化処理などにより、半導体基板10の活性領域表面に10nmの膜厚の犠牲酸化シリコン膜14を形成する。
犠牲酸化シリコン膜14を通過させてn型ウェル15を形成する。
同様に、NTrのしきい値Vth調整のためのイオン注入が行なわれ、また、p型ウェルの形成及びPTrのしきい値Vth調整のためのイオン注入が行なわれる。
【0035】
次に、図4(a)に示すように、例えば犠牲酸化シリコン膜14をフッ酸処理で剥離し、さらにドライ熱酸化処理(O2、700℃)により酸化シリコン膜を6〜7nm程度で形成し、ゲート絶縁膜16とする。
酸化ガスとしてはO2の他、H2/O2、N2O、NOなどの混合ガスでもよい。またファーネスアニール処理、RTA(rapid Thermal annealing)処理などでもよい。
またプラズマ窒化技術によって、酸化膜中に窒素のドーピングを行うことも可能である。また、この際に例えば2nmや5nmの膜厚の異なるゲート酸化膜を作り分けることで、印加電圧や閾値電圧の異なるMOSFETを基板面内に作り分けることも可能である。
【0036】
次に、例えば減圧CVD法によりポリシリコン膜を100〜150nmの膜厚で成膜する。減圧CVDは、例えばSiH4を原料ガスとし、堆積温度580〜620℃とする。
続いてハードマスクとして窒化シリコンをCVD処理により例えば50〜100nm程度堆積する。
リソグラフィによってレジストパターニングを行なった後、レジストをマスクとして異方性エッチングを行い、ポリシリコンをパターン加工してゲート電極17とする。
また、この際にレジストパターニング後にO2プラズマによるトリミング処理等を行うことによってポリシリコンのゲート電極を細く形成することも可能であり、例えば90nmノード技術のCMOSではゲート長を70nm程度に加工する。
【0037】
次に、図4(b)に示すように、例えば、アノード領域となる領域を保護するレジスト膜をパターン形成し、As+を10keV、2×1014/cm2でイオン注入してn型のエクステンション拡散層18を形成する。
また、カソード領域となる領域を保護するレジスト膜をパターン形成し、BF2+を5keV、3×1014/cm2でイオン注入してp型のエクステンション拡散層19を形成する。
【0038】
次に、例えばTEOS(Tetraethyl Ortho Silicate)を原料ガスとするCVD法により酸化シリコンを全面に堆積し、ゲート電極17の両側部分を残しながら全面に異方性エッチバック処理を行うことで、サイドウォール絶縁膜20を形成する。
サイドウォール長はTEOS酸化膜などの絶縁膜の膜厚で決まるが、この膜厚は50〜150nmとしても良い。
【0039】
次に、図5(a)に示すように、例えば、アノード領域となる領域を保護するレジスト膜PR1をパターン形成し、P+を20keV、4×1013/cm2でイオン注入してn型のカソード拡散層21を形成する。通常は、ゲート電極17にも上記のn型不純物であるP+が導入されるようにする。
【0040】
次に、図5(a)に示すように、例えば、アノード領域となる領域及びゲート電極を保護するレジスト膜PR2をパターン形成し、B+を5keV、4×1015/cm2でイオン注入してp型のアノード拡散層22を形成する。
次に、例えば1000℃、5秒の条件のRTA処理で不純物の活性化を行なう。また、ドーパント活性化を促進し拡散を抑制する目的のために、1050℃、0秒のスパイクRTA処理によりアニールすることも可能である。
【0041】
次に、図5(a)に示すように、例えば、スパッタリングにより全面に8nmの膜厚でNiを堆積させる。
次に、350℃、30秒のRTA処理を行って、半導体基板のシリコンと接する部分のみで自己整合的にシリサイド化する。
これにより、ゲート電極17、カソード拡散層21及びアノード拡散層22の表層部分に、NiSiなどの高融点金属シリサイド層(23,24,25)を形成する。
次に、H2SO4/H2O2により未反応Niを除去する。
続いて、500℃、30秒のRTA処理を行い、NiSiなどの高融点金属シリサイド層(23,24,25)の低抵抗化を行う。
NiPtを堆積することによりNiSi2を形成することも可能である。ほかのコバルトやチタンなどのシリサイド材料でも可能である。いずれの場合もRTA温度は適宜設定する事ができる。
【0042】
<実施例>
次に、上記の半導体装置に関するシミュレーションで解析した結果を説明する。
ここではn型ウェル領域に形成されたp型のアノード拡散層、n型のカソード散層が形成された構成としているが、p型ウェル領域にp型のアノード拡散層、n型のカソード散層が形成された構成でもよい。
【0043】
図6(a)及び(b)は本発明の実施例に係る電流電圧特性である。
STI型ダイオード(s)とゲート型ダイオード(g)の電流(Ia)−電圧(Va)特性の比較である。オン抵抗は、ゲート型ダイオード(g)の方が低減されている。このときゲート型ダイオードのゲート端子は浮遊状態である。
【0044】
例えば90nmノード技術のCMOSではSTI長は200nm程度が最小であり、STI型ダイオードのSTI長は200nmで計算されている。
【0045】
一方、ゲート型ダイオードのゲート長は300nm、サイドウォール長は120nmであり、p型のアノード拡散層とn型のカソード拡散層の距離は540nmである。
さらに、ゲート型ダイオードはゲート長を短くすることでオン抵抗を小さくすることが可能である。
【0046】
図7(a)及び(b)は本発明の実施例に係る電流電圧特性である。
図7(a)は、アノード端子(a)、カソード端子(c)、ゲート端子(g)、ボディ端子(b)、消費電流(ダイオードに流入する電流の総和:s)をゲート電圧Vgに対してプロットした図である。
図7(b)は消費電流の変動量ΔIをゲート電圧Vgに対してプロットした図である。
ゲート型ダイオードについて、アノードに印加する電圧を固定した状態で各端子電流のゲート電圧Vg依存性は、ダイオードに流入する電流の和である消費電流がゲート電圧を増加するに伴い一旦減少する。しかし、あるゲート電圧からPN接合に逆方向のリーク電流が流れることにより増大する。
図7(b)中の矢印で示すように、最も消費電流が減少する領域で消費電流の減少量は33%程度である。
【0047】
図8(a)及び(b)は本発明の実施例に係る電流電圧特性である。
図8(a)は消費電流が最小となるゲート電圧Vgをアノード電圧Vaに対してプロットした図である。ここで、ゲート長Lgは0.3μmとしている。
図8(b)は消費電流の変動量ΔIをアノード電圧Vaに対してプロットした図である。
アノード電圧Vaが0.3〜0.45Vの範囲で、消費電流の減少量は40%程度から33%程度となる。
【0048】
<第2実施形態>
図9は本発明の第2実施形態に係る半導体装置の模式構成図である。
本実施形態においては、例えば、2組の電源ライン(50,51)と接地ライン(52,53)を有し、電源ライン50と接地ライン52間にESD保護素子54が設けられ、電源ライン51と接地ライン53間にESD保護素子55が設けられている。
また、電源ライン(50,51)には電圧Vddが供給される。接地ライン(52,53)はVssに接地されている。
電源ライン51に降圧回路56が接続され、電圧Vddから降圧された電圧Vdd’がESD保護素子54に接続されている。同様に、電源ライン50に降圧回路57が接続され、電圧Vddから降圧された電圧Vdd’がESD保護素子55に接続されている。
即ち、上記の実施形態のように、電圧Vddから降圧された電圧Vdd’がESD保護素子のトリガーダイオードのゲート電極に接続された構成である。
【0049】
本実施形態の半導体装置は、ESD保護素子が接続された電源ラインとは異なる電源ラインと、ESD保護素子を構成するトリガーダイオードのゲート電極の間が、降圧回路を介して接続されている。
トリガーダイオードのゲート電極には、ESD保護素子が接続された電源ラインとは異なる電源ラインから降圧された所定の電圧が印加される。
【0050】
電圧Vddから降圧された電圧Vdd’を供給するため、ESD保護素子が接続された電源ラインとは異なる電源ラインが必要であるが、本実施形態では、電子回路を構成する2組の電源ラインと接地ライン間に降圧回路を追加するのみで実現できる。
【0051】
本発明は上記の説明に限定されない。
例えば、ゲート型ダイオードの構成としては、エクステンション領域の有無あるいは不純物プロファイルなどについて種々の構成を適用可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【符号の説明】
【0052】
10…半導体基板、11…酸化シリコン膜、12…窒化シリコン膜、13…STI素子分離絶縁膜、14…犠牲酸化シリコン膜、15…n型ウェル、16…ゲート絶縁膜、17…ゲート電極、18…エクステンション拡散層、19…エクステンション拡散層、20…サイドウォール絶縁膜、21…カソード拡散層、22…アノード拡散層、23,24,25…高融点金属シリサイド層、26…第1絶縁膜、27…パッド電極、28…第2絶縁膜、50,51…電源ライン、52,53…接地ライン、54,55…ESD保護素子、56,57…降圧回路、PR1,PR2…レジスト膜、HD…ホールディングダイオード、SCR…サイリスタ、TD…トリガーダイオード。
【特許請求の範囲】
【請求項1】
電源ライン及び接地ラインを含む電子回路が形成された半導体基板と、
前記半導体基板において前記電源ライン及び接地ライン間に設けられ、サイリスタ及び前記サイリスタを駆動するトリガーダイオードを含む静電気放電保護素子と
を有し、
前記トリガーダイオードは、前記半導体基板に形成されたアノード拡散層及び前記アノード拡散層から離間して形成されたカソード拡散層と、前記アノード拡散層及び前記カソード拡散層間において前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを有しており、
外部電源に接続された外部端子が前記ゲート電極に電気的に接続されている
半導体装置。
【請求項2】
前記半導体装置の電源投入開始前において前記ゲート電極は電気的に浮遊状態である
請求項1に記載の半導体装置。
【請求項3】
前記半導体装置の電源投入開始後において前記ゲート電極は所定の電圧が印加される
請求項1に記載の半導体装置。
【請求項4】
前記電源ラインと異なる電源ラインと前記ゲート電極の間が降圧回路を介して接続されており、
前記所定の電圧は前記電源ラインと異なる電源ラインから降圧された電圧である
請求項3に記載の半導体装置。
【請求項5】
前記電源ライン及び前記接地ラインとして第1電源ライン、第2電源ライン、第1接地ライン及び第2接地ラインを有し、
前記静電気放電保護素子として、前記第1電源ラインと前記第1接地ライン間に設けられた第1静電気放電保護素子と、前記第2電源ラインと前記第2接地ライン間に設けられた第2静電気放電保護素子とを有し、
前記第1電源ラインに接続された第1降圧回路と、前記第2電源ラインに接続された第2降圧回路をさらに有し、
前記第1降圧回路により前記第1電圧ラインから降圧された電圧が前記第2静電気放電保護素子に接続され、
前記第2降圧回路により前記第2電圧ラインから降圧された電圧が前記第1静電気放電保護素子に接続される
請求項4に記載の半導体装置。
【請求項6】
前記ゲート電極は所定の電圧が印加されると、前記ゲート電極が浮遊状態であるのに対して、前記ゲート電極下部の前記半導体基板の領域のポテンシャルが下げられ、前記トリガーダイオードのオン電圧が上げられる
請求項3に記載の半導体装置。
【請求項7】
前記トリガーダイオードが、前記半導体基板中おいて前記カソード電極から前記ゲート電極の下方まで至るまで形成されたn型のエクステンション拡散層と、前記アノード電極から前記ゲート電極の下方まで至るまで形成されたp型のエクステンション拡散層とをさらに有する
請求項1に記載の半導体装置。
【請求項1】
電源ライン及び接地ラインを含む電子回路が形成された半導体基板と、
前記半導体基板において前記電源ライン及び接地ライン間に設けられ、サイリスタ及び前記サイリスタを駆動するトリガーダイオードを含む静電気放電保護素子と
を有し、
前記トリガーダイオードは、前記半導体基板に形成されたアノード拡散層及び前記アノード拡散層から離間して形成されたカソード拡散層と、前記アノード拡散層及び前記カソード拡散層間において前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを有しており、
外部電源に接続された外部端子が前記ゲート電極に電気的に接続されている
半導体装置。
【請求項2】
前記半導体装置の電源投入開始前において前記ゲート電極は電気的に浮遊状態である
請求項1に記載の半導体装置。
【請求項3】
前記半導体装置の電源投入開始後において前記ゲート電極は所定の電圧が印加される
請求項1に記載の半導体装置。
【請求項4】
前記電源ラインと異なる電源ラインと前記ゲート電極の間が降圧回路を介して接続されており、
前記所定の電圧は前記電源ラインと異なる電源ラインから降圧された電圧である
請求項3に記載の半導体装置。
【請求項5】
前記電源ライン及び前記接地ラインとして第1電源ライン、第2電源ライン、第1接地ライン及び第2接地ラインを有し、
前記静電気放電保護素子として、前記第1電源ラインと前記第1接地ライン間に設けられた第1静電気放電保護素子と、前記第2電源ラインと前記第2接地ライン間に設けられた第2静電気放電保護素子とを有し、
前記第1電源ラインに接続された第1降圧回路と、前記第2電源ラインに接続された第2降圧回路をさらに有し、
前記第1降圧回路により前記第1電圧ラインから降圧された電圧が前記第2静電気放電保護素子に接続され、
前記第2降圧回路により前記第2電圧ラインから降圧された電圧が前記第1静電気放電保護素子に接続される
請求項4に記載の半導体装置。
【請求項6】
前記ゲート電極は所定の電圧が印加されると、前記ゲート電極が浮遊状態であるのに対して、前記ゲート電極下部の前記半導体基板の領域のポテンシャルが下げられ、前記トリガーダイオードのオン電圧が上げられる
請求項3に記載の半導体装置。
【請求項7】
前記トリガーダイオードが、前記半導体基板中おいて前記カソード電極から前記ゲート電極の下方まで至るまで形成されたn型のエクステンション拡散層と、前記アノード電極から前記ゲート電極の下方まで至るまで形成されたp型のエクステンション拡散層とをさらに有する
請求項1に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【公開番号】特開2012−4456(P2012−4456A)
【公開日】平成24年1月5日(2012.1.5)
【国際特許分類】
【出願番号】特願2010−139851(P2010−139851)
【出願日】平成22年6月18日(2010.6.18)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成24年1月5日(2012.1.5)
【国際特許分類】
【出願日】平成22年6月18日(2010.6.18)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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