【課題】デジタル回路からアナログ回路へのノイズの混入を十分に抑圧する半導体集積回路装置を提供することを目的とする。
【解決手段】デジタル回路を形成するデジタル回路領域１３と、アナログ回路を形成するアナログ回路領域１２とに分離し、アナログ回路領域を、アナログ回路の能動素子を形成する能動素子領域１２ａと、アナログ回路の受動素子を形成する受動素子領域１２ｂ，１２ｃとに分離し、受動素子領域１２ｂ，１２ｃをデジタル回路領域１３と隣り合う領域に配置し、能動素子領域１２ａをデジタル回路領域１３から離れた領域に配置した半導体集積回路装置において、受動素子領域１２ｂ，１２ｃの半導体基板２０に半導体基板の導電型と異なる第１導電型の第１ウェル２１を形成し、第１ウェル２１内に第１ウェルの第１導電型と異なる第２導電型の第２ウェル２２を形成し、第２ウェル２２上に素子分離膜２３を介在させて受動素子を配設した。 （もっと読む）

【課題】複数の容量を互いに直列接続して一つの昇圧容量を形成した場合の中間ノードの帯電に起因するデバイス破壊を回避するとともに、当該中間ノードのリークパスを介して流れるリーク電流に起因するポンプ効率の低下を回避する。
【解決手段】チャージポンプ回路（１３０７）は、第１静電容量（Ｃａ）とそれに直列接続された第２静電容量（Ｃｂ）とを含む昇圧容量（Ｃ（ｘ−１），Ｃｘ）と、容量ドライバ（ＤＲＶ（ｘ−１），ＤＲＶｘ）と、保護回路（Ｄ１，Ｄ２）とを含む。上記保護回路は、上記昇圧電圧が形成されない状態においては導通状態とされて、上記第１静電容量と上記第２静電容量との直列接続ノードの蓄積電荷を放電し、上記昇圧電圧が形成される状態においては非導通状態を維持する。これにより、昇圧容量の耐圧緩和を図り、また、ポンプ効率の低下を回避する。 （もっと読む）

【課題】本発明は、外部信号が入力されてＣＰＵで演算され、通信インターフェースまでの系をＳＯＣ化によってワンチップ化し、小型化と機能範囲を向上させるようにすることを目的とする。
【解決手段】本発明によるＩＭＵ信号用の高分解能Ａ／Ｄ変換器入力ポートを有するＳＯＣは、外部信号(7)が直接又はＡ／Ｄ変換されて入力されるＣＰＵ(9)と、このＣＰＵ(9)に接続されたＲＡＭ(10)、ＲＯＭ(11)及び通信インターフェース(12)と、を備え、前記ＣＰＵ(9)、ＲＡＭ(10)、ＲＯＭ(11)及び通信インターフェース(12)は、ＳＯＣによりワンチップ化されている構成である。 （もっと読む）

【課題】基板上に耐圧が異なる容量素子を共通の工程で形成する際に、基板上に残渣を残さないようにする。
【解決手段】基板１０の上に半導体不純物がドープされた第１ポリシリコン層４０を形成し、第１ポリシリコン層４０の上にＣＶＤ法により第１酸化膜４１を層状に堆積する（図２（ａ））。これにより、１回目の酸化で第１酸化膜４１を第１ポリシリコン層４０の粒界部に入り込ませないようにする。そして、第１酸化膜４１を第１ボトム膜２４にパターニングした後（図２（ｂ））、第１ポリシリコン層４０の上に第２酸化膜４２を形成する（図２（ｃ））。２回目の酸化は短時間で終わるので、第１ポリシリコン層４０の増速酸化が進行する前に第２酸化膜４２の形成が完了する。このため、第１ポリシリコン層４０をエッチングする際に第２酸化膜４２の一部がマスクとならないようにすることができる。 （もっと読む）

【課題】 ヒューズを用いてデータを記憶する半導体集積回路において、データの誤読み出しを抑制すること。
【解決手段】 半導体集積回路１００は、直列に接続された複数のヒューズを含むヒューズ回路１０と、複数のヒューズに対し切断用の電流を供給する切断電流供給部３０と、複数のヒューズの切断情報を読み出す読み出し部２０と、を備える。ヒューズ回路１０は、第１端子Ｎ１及び第２端子Ｎ２を含み、複数のヒューズは、第１端子Ｎ１に接続された第１ヒューズＦ１と、第１ヒューズＦ１及び第２端子Ｎ２に接続された第２ヒューズＦ２とを含む。読み出し部２０は、第１端子Ｎ１に接続された第１電源端子Ｖｄｄと、第２端子Ｎ２に接続された第２電源端子Ｖｓｓと、第１端子Ｎ１と第１電源端子Ｖｄｄとの間（Ｎ３）に接続され、切断情報を出力する出力回路４０とを含む。 （もっと読む）

【課題】消費電力をより低下させるメモリ割り当て方法を提供する。
【解決手段】異なる容量のメモリマクロで構成されるメモリ２０１〜２０３と、前記メモリマクロ２０１〜２０３のうち、容量が他の前記メモリマクロ２０２、２０３に比べて小さい前記メモリマクロ２０１に、書き込み、および／または、読み出しの頻度の高いデータを格納する半導体装置を含み、前記メモリマクロに接続されるデータ処理装置は、書き込み、および／または、読み出しの頻度が高いデータを、前記特定メモリマクロ２０１へ優先的に割り当てるようにコーディングされた高水準言語プログラムから最終的に変換された機械語命令列を実行する。 （もっと読む）

【課題】ＬＳＩを実際の使用形態に沿って動作させるような入力パターンを用いて、ＬＳＩ内部の遅延故障をＬＳＩ外部において効率良く検出することを目的とする。
【解決手段】開示の装置は、ＬＳＩのディレイテスト用のディレイテストパターンを生成する制御を行う。入力パターン制御回路は、被試験対象回路へ供給される入力パターンのサイクル数をカウントし、予め設定されたカウント数と一致した時点で、被試験対象回路への入力パターンの供給を停止し、入力パターン保存回路は、このような入力パターンを保存する。スキャン制御回路は、入力パターン制御回路からの制御信号を受け、被試験対象回路へスキャンシフト信号を供給し、被試験対象回路内のスキャンチェインをシフトさせる。そして、期待値生成回路は、スキャンチェインの出力を期待値データとして保存する。 （もっと読む）

【課題】テスト時間の増加を防止しながら、低コストで、効率よく品種展開された半導体装置のテストを行う。
【解決手段】計算機３から、テストプログラム、テストパターン、および半導体装置のＲＯＭに書き込まれるＲＯＭファイルが、テスタ４に送信される。テスタは、品種固有テストであるＲＡＭ機能テスト、電源リーク測定、およびＲＯＭファイルを書き込むＲＯＭ書き込みのそれぞれのテストの前に、ＲＯＭファイルに含まれるＲＯＭファイル番号が、’ＸＸＸ’か、’ＹＹＹ’かを判定し、テスト中の半導体装置が品種Ａか、品種Ｂかを判定する。これら品種固有テストでは、品種の判定結果に基づいて、判定された品種に見合った規格値によるテスト判定が行われる。 （もっと読む）

【課題】設計工数をほとんど掛けないで、ＣＭＰ対策及び短時間光アニール対策の両対策に最適化されたダミーパターンを有する半導体集積回路装置を提供すること。
【解決手段】基板上に、メモリマクロ領域１０及び機能回路領域２０を有する半導体集積回路装置１において、機能回路領域２０間、及び、メモリマクロ領域１０と機能回路領域２０との間に配置されるとともにダミーパターン４１を含むダミーパターン領域４０を備え、ダミーパターン４１は、前記メモリセルアレイ領域におけるメモリセルパターン１１の拡散層１２、１３及びゲート電極１４と同等のパターンであり、ダミーパターン領域４０におけるダミー拡散層４２、４３及びダミーゲート電極４４の面積率は、メモリセルアレイ領域における拡散層１２、１３及びゲート電極１４の面積率と同等以上である。 （もっと読む）

【課題】正確な抵抗値を有する抵抗素子を備える半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板上に配置された第１導電体と、第１方向における前記第１導電体の両端の上面に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜が除去された第１接続領域を介して前記第１導電体に接続する第２導電体とを備える第１抵抗素子３−１と、前記半導体基板上に配置された第３導電体と、前記第１方向における前記第３導電体の両端の上面に形成された前記ゲート間絶縁膜と、前記ゲート間絶縁膜が除去された第２接続領域を介して前記第３導電体に接続する第４導電体とを備える第２抵抗素子３−２とを具備し、前記第１方向に沿った前記第２接続領域の長さは、前記第１接続領域の長さよりも長い（ＬＥＩ２＞ＬＥＩ１）。 （もっと読む）

【課題】集積回路をテストするテスト装置において、費用、期間を削減する。
【解決手段】テスト装置１の制御部１１は、集積回路６のテストを制御するための信号を出力する。テスト信号発生部６６は、制御部１１から出力された信号の入力に応じて、集積回路６に入力可能なテスト信号を発生する。分岐マルチプレクサ４１には、複数の集積回路６が接続される。分岐マルチプレクサ４１は、テスト信号を複数の分岐テスト信号に分岐し、接続されている複数の集積回路６に対して並列に出力する。 （もっと読む）

【課題】半導体素子のビア構造物及び導電構造物を提供する。
【解決手段】前記ビア構造物は、平坦部及び突出部を含む表面を有する。前記導電構造物は前記平坦部のうち、少なくとも一部上に形成され、前記突出部のうち、少なくとも一部上には形成されない。例えば、前記導電構造物は前記平坦部上のみに形成されて前記突出部上には全く形成されない。これによって、前記導電構造物と前記ビア構造物との間に高品質の接続を形成することができる。 （もっと読む）

【課題】従来の半導体装置は、チップ面積を抑制しながら内部電源電圧の変動を抑制することができなかった。
【解決手段】本発明の半導体装置は、電源電圧の電圧値を他の電圧値に変換して内部電源電圧を生成する第１の電源回路ＰＷＲ０、第２の電源回路ＰＷＲ１と、第１の配線ＭＴ０２を介して第１の電源回路ＰＷＲ０から内部電源電圧ＶＤＬ０の供給を受ける第１の内部回路ＭＡ０と、第２の配線ＭＴ１２を介して第２の電源回路ＰＷＲ１から内部電源電圧ＶＤＬ１の供給を受ける第２の内部回路ＭＡ１と、第１の配線ＭＴ０２と第２の配線ＭＴ１２とを互いに接続するブロック間配線ＭＴ３と、第１の内部回路ＭＡ０と第２の内部回路ＭＡ１が同時に動作する期間の長さを制御する制御回路ＣＮＴ０、ＣＮＴ１と、を有する。 （もっと読む）

【課題】制御信号の系統を整理して、不定信号伝播防止回路等の検討漏れの危険性を回避し、さらに、自動化ツールへの搭載へ向けた検討を容易にし、また、チップ内部での電源遮断制御を容易化することができる半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置において、各独立した電源領域ＡｒｅａＡ〜ＡｒｅａＩごとに電源遮断の優先順を設け、優先順の高い回路がＯＮしている場合にはそれより優先順の低い電源領域はＯＦＦにできないという規則を設けて、設計方法の容易化を図る。また、各独立した電源領域ＡｒｅａＡ〜ＡｒｅａＩ内において、さらに別の電源を印加できる領域を設け、その領域に中継バッファ（リピータ）やクロックバッファ、情報退避用の情報保持ラッチを集積する。レイアウト上は、電源線の電流を分散させる目的でセルがロウ方向に並ぶ方向と垂直な方向にまとめてレイアウトすればよい。 （もっと読む）

【課題】メモリ及びメモリ周辺ロジック間のテストを、スキャンテストにて実現することができる半導体周期回路を提供する。
【解決手段】半導体集積回路は、メモリセル２２〜２５及び冗長セル２６，２７と、メモリセルに欠陥があった場合に冗長セルを選択するセレクタ２８とを有するメモリ１０と、外部からの情報に基づきセレクタに冗長セルを選択させるための第１の制御信号を生成する救済制御回路１３と、救済制御回路１３の第１の制御信号をラッチする救済情報保持ラッチ１４と、を有する。そして、救済情報保持ラッチ１４は、第２の制御信号に応じて救済制御回路１３が生成した第１の制御信号をラッチする。 （もっと読む）

【課題】電源電圧の分離数や接地電圧の分離数の増大により静電保護回路の回路数もしくは静電保護素子数の増大を軽減する。
【解決手段】半導体集積回路１は、第１と第２と第３の動作電圧供給端子２１、２２、２３と、第１と第２と第３の内部回路１１、１２、１３と、第１と第２と第３の静電保護回路４１、４２、４３と、接続中Ｃｄとを具備する。第１と第２と第３の内部回路１１、１２、１３は、第１と第２と第３の動作電圧供給端子２１、２２、２３の第１と第２と第３の動作電圧でそれぞれ動作する。第１と第２と第３の静電保護回路４１、４２、４３は、第１と第２と第３の動作電圧供給端子２１、２２、２３と接続中点Ｃｄの間にそれぞれ接続される。すなわち、第１と第２と第３の静電保護回路４１、４２、４３は、従来のΔ(デルタ)接続ではなく、接続中点Ｃｄに関してＹ(スター)接続される。 （もっと読む）

【課題】経年劣化および分極反転の繰り返しによる劣化の少ない強誘電体キャパシタまたは高誘電率を有する誘電体キャパシタを提供する。比抵抗の増大なしに信頼性の高い配線を有する半導体装置を提供する。
【解決手段】半導体基板表面上に形成された電極を含み、前記電極が、配向性を有する導電体層からなり、前記電極に加え、
下式
Ｍ１_xＭ２_1-x
Ｍ１：Ａｕ、Ｐｔ、Ｉｒ、Ｐｄ、Ｏｓ、Ｒｅ、Ｒｈ、Ｔｕ、Ｃｕ、Ｃｏ、Ｆｅ、Ｎｉ、Ｖ、Ｃｒ
Ｍ２：Ｔａ、Ｔｉ、Ｚｒ、Ｈｆ、Ｗ、Ｙ、Ｍｏ、Ｎｂ
で表されるアモルファスまたは微結晶からなるバリア層を含むことを特徴とする。 （もっと読む）

【課題】積層される半導体基板同士が、貫通孔の内部に埋め込まれる導電体により、電気的に良好に接続される半導体装置を提供する。
【解決手段】第１半導体基板ＳＣＰは、主表面を有する基板ＳＵＢと、基板ＳＵＢ内および基板ＳＵＢ上に形成された半導体素子ＴＲと、半導体素子ＴＲに電気的に接続された配線ＭＴＬと、基板ＳＵＢの主表面であり、互いに対向する第１主面と第２主面とを貫通し、配線ＭＴＬに達する貫通孔の内部に形成された導電層ＴＳＶとを有する。第１半導体基板ＳＣＰと第２半導体基板ＳＣＰとが積層され、導電層ＴＳＶは第２半導体基板ＳＣＰの配線ＭＴＬと電気的に接続される。導電層ＴＳＶの第２主面では、貫通孔の端部の周囲には凹部ＤＵＭが形成され、凹部ＤＵＭの底壁面は基板ＳＵＢの内部に存在する。導電層ＴＳＶを構成する導電材料ＣＵが凹部ＤＵＭの内部に充填される。 （もっと読む）

【課題】容量素子の平面形状を大きくせずに、その容量を大きくすることができ、かつ容量素子のリーク電流が増大することを抑制する。
【解決手段】下部電極４１０は、表層に、厚さが２ｎｍ以下の金属含有酸化層４１４を有している。金属含有酸化層４１４は、下部電極４１０の表面を酸化することにより形成されている。そして誘電膜４２０は、バルク状態において常温で出現する第１相と、バルク状態において第１相より高温で出現する第２相と、を含んでいる。第２相は第１相より比誘電率が高い。 （もっと読む）

【課題】積層型半導体装置において積層される半導体チップ間の接続テストにあたり、回路規模の拡大の抑制およびテスト時間の短縮を図る。
【解決手段】チップ２００において、トランジスタＴＲ１１乃至１４の組とＴＲ２１乃至２３の組を貫通電極２０１ａ乃至２０１ｈに対して互いに１つずつずらして配置して接続する。制御電圧ＶＤＤと基準電圧ＶＳＳを最下層から各層のチップに対して印加した状態で、トランジスタＴＲ１１乃至１４は、下層にチップが積層され、上層にチップが積層されないときにオンとなるように駆動する。トランジスタＴＲ２１乃至２３は、下層および上層にチップが積層されているときにオンとなるように駆動する。これにより、最上層とその下の層のチップ間のマイクロバンプ２１０と２２０の接合部のコンタクトチェーンを形成する。接続テストはコンタクトチェーンの抵抗値を測定する。 （もっと読む）