半導体素子及びその製造方法
【課題】半導体素子のビア構造物及び導電構造物を提供する。
【解決手段】前記ビア構造物は、平坦部及び突出部を含む表面を有する。前記導電構造物は前記平坦部のうち、少なくとも一部上に形成され、前記突出部のうち、少なくとも一部上には形成されない。例えば、前記導電構造物は前記平坦部上のみに形成されて前記突出部上には全く形成されない。これによって、前記導電構造物と前記ビア構造物との間に高品質の接続を形成することができる。
【解決手段】前記ビア構造物は、平坦部及び突出部を含む表面を有する。前記導電構造物は前記平坦部のうち、少なくとも一部上に形成され、前記突出部のうち、少なくとも一部上には形成されない。例えば、前記導電構造物は前記平坦部上のみに形成されて前記突出部上には全く形成されない。これによって、前記導電構造物と前記ビア構造物との間に高品質の接続を形成することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子及びその製造方法に関する。より詳細には、ビア（ｖｉａ）構造物上面に部分的に形成される導電構造物を含む半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
導電性ライン及びビアは共通的に相互連結された構造物で使われて半導体装置の集積回路を形成する。ビアは多層の相互連結膜上に形成された導電性ラインを連結することに使われる。
【０００３】
さらに、ＴＳＶ（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ）は複合集積回路チップをカップリングするために、シリコン基板を貫通し形成して積層された半導体装置を形成する。そのような積層半導体装置は、高性能及び低面積を有する集積回路を提供する。
【０００４】
いかなる形態のビアに対しても、導電性ラインは高品質の接触性を有するビア上に形成されることが望ましい。そういう高品質の接触性は低抵抗及び高電流性能を有するビアと導電性ラインとの間の連結のために望ましい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１１１０８２号公報
【特許文献２】特開平１１−２５１３１６号公報
【特許文献３】特許第４１６５１３３号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、高信頼性及び優秀な動作特性を有する半導体素子を提供することにある。
【０００７】
発明の他の目的は、上述の半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上述の目的を達成するための本発明の実施形態に係る半導体素子は、ビア構造物及び導電構造物を含む。前記ビア構造物は、平坦部及び突出部を含む表面を有する。前記導電構造物は、前記ビア構造物の前記平坦部のうち少なくとも一部上に形成され、前記突出部のうち少なくとも一部上には形成されない。
【０００９】
一実施形態によると、前記導電構造物は前記平坦部上のみに形成され、前記突出部上には形成されない。例えば、前記導電構造物は、前記ビア構造物の前記表面領域の５〜８０％に形成される。
【００１０】
一実施形態によると、前記半導体素子は、前記ビア構造物の前記突出部上のみに形成されるバッファ膜をさらに含む。さらに、前記半導体素子は、前記ビア構造物の前記突出部上に形成され、及び前記導電構造物を取り囲む誘電膜をさらに含む。
【００１１】
一実施形態によると、前記ビア構造物は、少なくとも一つの誘電膜及び半導体基板を貫通する開口内に形成されたＴＳＶ（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ）である。例えば、前記ＴＳＶは、前記開口の内壁上に形成された絶縁膜、前記開口内の前記絶縁膜上に形成されたバリア膜及び前記バリア膜が形成された前記開口内に形成されて前記バリア膜によって少なくとも一部が囲まれる導電パターンを含む。
【００１２】
一実施形態によると、前記ＴＳＶは、前記導電パターンが形成された前記開口内に形成されて前記導電パターンによって少なくとも一部が囲まれる中心充填部を含む。前記中心充填部は、前記導電パターンに比べて低い熱膨張係数を有し、これによって、前記突出部はリング形状を有する。
【００１３】
一実施形態によると、前記ＴＳＶは、他の半導体素子のコンタクト構造物と結合して積層型半導体素子を形成する。例えば、前記積層型半導体素子はメモリ素子である。
【００１４】
一実施形態によると、前記半導体素子は、前記ビア構造物の前記平坦部の少なくとも一部上に形成され、前記突出部上には形成されない他の導電構造物を含む。さらに、前記半導体素子は、前記導電構造物及び前記他の導電構造物を結合する連結構造物をさらに含む。
【００１５】
一実施形態によると、前記導電構造物は、前記ビア構造物の前記突出部の少なくとも一部上に形成された開口を含む。
【００１６】
一実施形態によると、前記半導体素子は、平坦部及び突出部を含む表面を有する他のビア構造物をさらに含む。前記導電構造物は前記複合ビア構造物の平坦部上に形成され、前記突出部上には形成されない。
【００１７】
一実施形態によると、前記半導体素子は、複数個のビア構造物及び複数個の導電構造物をさらに含む。前記複数個のビア構造物は、各々が平坦部及び突出部を含む各表面を有する。前記導電構造物は、前記複数個のビア構造物のうち、少なくとも二つを含む各セットの平坦部上には形成されて突出部上には形成されない。さらに、前記半導体素子は前記複数個の導電構造物を結合する結合構造物をさらに含む。
【００１８】
上述の目的を達成するための本発明の他の実施形態に係る半導体素子は、第１集積回路チップ及び第２集積回路チップを含む。前記第１集積回路チップは、ビア構造物及び導電構造物を含む。前記ビア構造物は平坦部及び突出部を含む表面を有する。前記導電構造物は、前記ビア構造物の前記平坦部のうち、少なくとも一部上に形成され、前記突出部のうち、少なくとも一部上には形成されない。前記第２集積回路チップは前記第１集積回路チップの前記ビア構造物に結合されるコンタクト構造物を含む。
【００１９】
上述の目的を達成するための本発明のまた他の実施形態に係る半導体素子は、半導体基板を貫通して形成するビア構造物を含む。前記ビア構造物は中心部及び外郭部を含む表面を有する。前記半導体素子は、前記ビア構造物の前記外郭部のうち、少なくとも一部上に形成され、前記中心部上には形成されない導電構造物を含む。
【００２０】
一実施形態によると、前記中心部は、前記外郭部とともに平坦に形成され、これによって、前記中心部及び前記外郭部は同一平面上に形成される。これとは異なり、前記中心部は前記外郭部から突出することもできる。
【００２１】
上述の他の目的を達成するための本発明の実施形態に係る半導体素子の製造方法は、平坦部及び突出部を含む表面を有するビア構造物を形成する段階、並びに前記ビア構造物の前記平坦部のうち少なくとも一部上に形成され、前記突出部のうち少なくとも一部上には形成されない導電構造物を形成する段階を含む。
【００２２】
前記導電構造物は、前記平坦部上のみに形成されて前記突出部上には形成されない。これによって、前記導電構造物は前記ビア構造物に低抵抗及び高電流性能を有して連結されることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態に係るビアと導電構造物を有する半導体素子の断面図である。
【図２】図１の半導体素子の平面図である。
【図３】一実施形態に従って図１に示した半導体素子を製造する方法を示す断面図である。
【図４】一実施形態に従って図１に示した半導体素子を製造する方法を示す断面図である。
【図５】一実施形態に従って図１に示した半導体素子を製造する方法を示す断面図である。
【図６】一実施形態に従って図１に示した半導体素子を製造する方法を示す断面図である。
【図７】一実施形態に従って図１に示した半導体素子を製造する方法を示す断面図である。
【図８】一実施形態に従って図１に示した半導体素子を製造する方法を示す断面図である。
【図９】一実施形態に従って図１に示した半導体素子を製造する方法を示す断面図である。
【図１０】一実施形態に従って図１に示した半導体素子を製造する方法を示す断面図である。
【図１１】他の実施形態による図１に示した半導体素子を製造する方法を示す断面図である。
【図１２】他の実施形態による図１に示した半導体素子を製造する方法を示す断面図である。
【図１３】本発明の一実施形態によるＴＳＶ構造物を有する積層型半導体素子を示す断面図である。
【図１４】図１３に示した積層型半導体素子の製造方法を示す断面図である。
【図１５】図１３に示した積層型半導体素子の製造方法を示す断面図である。
【図１６】図１３に示した積層型半導体素子の製造方法を示す断面図である。
【図１７】図１３に示した積層型半導体素子の製造方法を示す断面図である。
【図１８】図１３に示した積層型半導体素子の製造方法を示す断面図である。
【図１９】本発明の一実施形態に係るビア構造物上に形成された開口を有する導電構造物を説明するための平面図である。
【図２０】本発明の一実施形態に係るビア構造物上に形成された開口を有する導電構造物を説明するための平面図である。
【図２１】本発明の一実施形態に係る複合ビア構造物上に形成された複合導電構造物を説明するための平面図である。
【図２２】本発明の一実施形態に係る複合ビア構造物上に形成された複合導電構造物を説明するための平面図である。
【図２３】本発明の一実施形態に係る半導体素子内のビア構造物上に形成された追加導電構造物を含む断面図である。
【図２４】本発明の一実施形態に係る中心充填部を有するビア構造物を含む半導体素子の断面図である。
【図２５】本発明の一実施形態に係る中心充填部を有するビア構造物を含む半導体素子の平面図である。
【図２６】図２４及び図２５に示した半導体素子を製造する方法を示す断面図である。
【図２７】図２４及び図２５に示した半導体素子を製造する方法を示す断面図である。
【図２８】本発明の一実施形態に係る複合ビア構造物上に形成された複合導電構造物を有する半導体素子の平面図である。
【図２９】本発明の一実施形態に係る複合ビア構造物上に形成された複合導電構造物を有する半導体素子の平面図である。
【図３０】本発明の一実施形態に係る複合ビア構造物上に形成された複合導電構造物を有する半導体素子の平面図である。
【図３１】本発明の一実施形態に係る各積層半導体素子を有するシステムのブロックダイアグラムである。
【図３２】本発明の一実施形態に係る各積層半導体素子を有するシステムのブロックダイアグラムである。
【図３３】本発明の一実施形態に係る各積層半導体素子を有するシステムのブロックダイアグラムである。
【図３４】本発明の一実施形態に係る互いに同一平面上に位置する中心部及び外郭部を有する半導体素子を説明するための断面図である。
【図３５】本発明の一実施形態に係る互いに同一平面上に位置する中心部及び外郭部を有する半導体素子を説明するための断面図である。
【図３６】本発明の一実施形態に係るリング型ビア構造物を有する半導体素子を説明するための平面図である。
【図３７】本発明の一実施形態に係るリング型ビア構造物を有する半導体素子を説明するための断面図である。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照しつつ、本発明の望ましい実施形態をより詳しく説明する。
【００２５】
本発明の添付図面において、構造物のサイズは本発明の明確性に基づくために実際より拡大して示した。
【００２６】
本発明において第１、第２などの用語は多様な構成要素を説明するにあたって使用することができるが、各構成要素は使用される用語によって限定されるものではない。各用語は１つの構成要素を他の構成要素と区別する目的のみで使用される。
【００２７】
本明細書で使用する用語は、単に、特定実施形態を説明するために使用したものであって、本発明を限定しようとすることではない。単数表現は文脈上、明白に異なる意味を有しない限り、複数の表現を含む。本明細書において、「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものが存在することを指定しようとすることであって、１つまたはそれ以上の別の特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものの存在または付加可能性を予め排除しないことと理解されるべきである。
【００２８】
本明細書において、各層（膜）、領域、電極、パターンまたは、構造物が対象物、基板、各層（膜）、領域、電極または、パターンの「上に」、「上部に」または「下部に」形成されると言及される場合には各階（膜）、領域、電極、パターンまたは、構造物が直接、基板、各階（膜）、領域、または、パターン上に形成されたり、下に位置することを意味したり、他の層（膜）、他の領域、他の電極、他のパターンまたは、他の構造物が対象物や基板上に追加的に形成することを意味する。
【００２９】
本明細書に開示されている本発明の実施形態に対して、特定の構造的ないし機能的説明は単に本発明の実施形態を説明するための目的で例示されたもので、本発明の実施形態は多様な形態で実施可能で、本明細書に説明された実施形態に限定されるものではない。
【００３０】
即ち、本発明は多様な変更を加えることができ、種々な形態を有することができるが、特定の実施形態を図面に例示し、本明細書に詳細に説明したものである。これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物を含むと理解されるべきである。
【００３１】
図１は本発明の一実施形態に係るビアと導電構造物を有する半導体素子の断面図である。図２は図１の半導体素子の平面図である。
【００３２】
図１及び図２を参照すると、第１基板１０上に第１回路パターン１２が備わる。前記第１基板１０は半導体物質で成り立った基板であることができ、一例として、単結晶シリコン基板であることができる。前記第１回路パターン１２は、トランジスタ、ダイオードなど集積回路を形成するものなどを含むことができる。
【００３３】
前記第１基板１０上には前記第１回路パターン１２を覆う第１層間絶縁膜１４が備わる。前記第１回路パターン１２はドーピングされたポリシリコンまたは金属からなる下部配線１６により電気的に接続されることができる。前記下部配線１６のうち一部は上部面が前記第１層間絶縁膜１４の上部面と同じ平面上に位置する。
【００３４】
前記第１層間絶縁膜１４及び第１基板１０には、前記第１層間絶縁膜１４を貫通して第１基板１０内部まで延伸するビアホール２０が生成されている。図示はしていないが、前記ビアホール２０は複数個が備わることができる。前記ビアホール２０の内壁について絶縁膜パターン２２ａが備わる。前記絶縁膜パターン２２ａは第１基板１０とビアホール２０内の導電物質を含むＴＳＶコンタクト２８との間を絶縁させる役割をする。
【００３５】
前記ＴＳＶコンタクト２８は、導電性ライン構造物に接続されるものであって、ビア構造物の一例である。だが、本発明は導電性ライン構造物に接続されるいかなる形態のビア構造物にも適用することができる。
【００３６】
前記絶縁膜パターン２２ａ上には、バリア膜パターン２４ａが備わる。前記バリア膜パターン２４ａは、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、Ｃｏ、Ｎｉ、ＮｉＢ、ＷＮなどの金属または金属窒化物を含むことができる。これらは単独または２つ以上を積層して使うことができる。
【００３７】
前記バリア膜パターン２４ａ上には前記ビアホール２０の残りを埋める導電パターン２６ａが備わる。前記導電パターン２６ａは、低抵抗を有する金属からなることができる。また、前記導電パターン２６ａは前記第１基板１０をなすシリコン物質の熱膨張係数の１.５倍以上の熱膨張係数を有する金属物質を含むことができる。
【００３８】
一例として、前記導電パターン２６ａは銅、アルミニウム、金、インジウム、ニッケルなどからなることができ、これらは単独で形成することが望ましいが、２つ以上を含むことができる。本実施形態において、前記導電パターン２６ａは銅からなるとして説明する。即ち、前記ビアホール２０内には前記バリア膜パターン２４ａ及び導電パターン２６ａからなるＴＳＶコンタクト２８が備わる。
【００３９】
前記ビア構造物２８は、図２に示したように、基板１０から離れて上に向く外郭部及び中心部２７を有する表面を含む。図１及び図２を参照すると、前記外郭部は絶縁膜パターン２２ａのような少なくとも一つの取り囲む物質に隣接して配置され、中心部２７は前記外郭部によって囲まれる。
【００４０】
図１及び図２を参照すると、ビア構造物２８の前記外郭部は、バリア膜パターン２４ａ及び基板１０表面と平行した上面を有する導電パターン２６ａの一部を含む。即ち、ビア構造物２８の前記外郭部はバリア膜パターン２４ａと、取り囲んでいる第１層間絶縁膜１４と同一平面上に位置する上面を有する導電パターン２６ａ部分とを含む。
【００４１】
ビア構造物２８はビア構造物２８の前記外郭部から突出した中心部２７をさらに含む。即ち、中心部２７は前記外郭部の平面及び取り囲んでいる第１層間絶縁膜１４の平面から延伸する導電パターン２６ａの上面の部分（図２に示す）を含む。これによって、ビア構造物２８の中心部はビア構造物２８の突出部と命名されることができる。前記導電パターン２６ａが銅を含む場合、ビア構造物２８の前記突出部は図１及び図２の半導体素子を製造する後続工程で銅熱膨張によって形成されることができる。
【００４２】
前記導電パターン２６ａは１０〜１００μｍの高さ（Ｈ）、望ましくは、３０〜８０μｍの高さ（Ｈ）を有することができる。また、前記導電パターン２６ａは１〜１５μｍの直径（Ｄ）、望ましくは１〜１０μｍの直径（Ｄ）を有することができる。
【００４３】
図１及び図２をさらに参照すると、ＴＳＶ構造物２８及び第１層間絶縁膜１４上にバッファ膜３０が備わる。バッファ膜３０の一部はビア構造物２８の突出部２７上に残留する。前記バッファ膜３０は前記ＴＳＶ構造物２８の導電物質が別の構造物に広がることを防止する役割をする。
【００４４】
前記バッファ膜３０はシリコン窒化物、シリコン炭素窒化物、及びＳｉＣＯＮなどからなることができ、これらは単独または２つ以上が積層された形状を有することができる。前記バッファ膜３０は３００〜１０００Åの厚さを有することができる。
【００４５】
前記バッファ膜３０上には第１金属間絶縁膜３２が備わる。前記第１金属間絶縁膜３２は、低誘電率を有する物質からなることができ、例えば、シリコン酸化物、炭素ドーピングされたシリコン酸化物などからなることができる。
【００４６】
前記バッファ膜３０及び第１金属間絶縁膜３２を貫通する導電性ライン３６が備わる。即ち、前記導電性ライン３６は前記ＴＳＶ構造物２８の平坦な上部面と少なくとも部分的に接触する導電性構造物の一例である。
【００４７】
前記導電性ライン３６と前記ＴＳＶ構造物２８の上部面が接触する部位の面積が、前記ＴＳＶ構造物２８上部面の面積の８０％以上ならば、前記導電性ライン３６が突出部２７と接触しうる。また、前記導電性ライン３６と前記ＴＳＶ構造物２８の上部面が接触する部位の面積が前記ＴＳＶ構造物２８上部面の面積の５％以下ならば、そのような狭い接触面積によってこれを介して流れる電流が不充分となりうる。従って、前記導電性ライン３６と前記ＴＳＶ構造物２８の上部面が接触する部位の面積は、前記ＴＳＶ構造物２８上部面の面積の５〜８０％であることが望ましい。
【００４８】
図２の実施形態において、一つの前記ＴＳＶ構造物２８の上部面には互いに平行するように配置される２つの導電性ライン３６が備わる。前記導電性ライン３６は前記ＴＳＶ構造物２８の突出部２７と接触しないように前記ＴＳＶ構造物２８の外郭平坦部と接触する形状を有する。前記導電性ライン３６はバリア膜及び金属膜を含むことができ、前記バリア膜及び金属膜は、低抵抗及びシリコンの１.５倍程度の熱膨張係数を有する金属を含むことができる。前記金属は銅、アルミニウム、金、インジウム、ニッケルなどを含むことができる。
【００４９】
前記第１金属間絶縁膜３２及び導電性ライン３６上に第２金属間絶縁膜３８が備わることができる。前記第２金属間絶縁膜３８を貫通して前記導電性ライン３６と接続する第１上部配線４０が備わることができる。これによって、第１上部配線４０は導電性ライン３６を接続させる接続構造物の例を形成する。
【００５０】
図示はしていないが、前記第１上部配線４０及び第２金属間絶縁膜３８上に層間絶縁膜及び配線がさらに積層されることができる。
【００５１】
図３〜図１０は一実施形態により図１に示した半導体素子を製造する方法を示す断面図である。
【００５２】
図３を参照すると、第１基板１０上に第１回路パターン１２を形成する。前記第１回路パターン１２はＣＭＯＳトランジスタ、ダイオードなどを含むことができる。また、前記第１基板１０上に前記第１回路パターン１２を覆う第１層間絶縁膜１４を形成する。前記第１層間絶縁膜１４を貫通する下部配線１６を形成する。以後、前記第１層間絶縁膜１４及び下部配線１６上にエッチング阻止膜１８を形成する。前記工程を遂行することによって、ＦＥＯＬ工程が完了される。
【００５３】
図４を参照すると、前記エッチング阻止膜１８上にフォトレジスト膜（図示せず）を形成し、前記フォトレジスト膜をパターニングしてフォトレジストパターンを形成する。前記フォトレジストパターンは約２〜５μｍの厚さを有することができる。前記フォトレジストパターンをエッチングマスクとして使って前記エッチング阻止膜１８及び第１層間絶縁膜１４をエッチングし、続けて第１基板１０を乾式エッチングする。よって、前記第１層間絶縁膜１４及びエッチング阻止膜１８を貫通して第１基板１０内部まで延伸するビアホール２０を形成する。前記ビアホール２０は複数個が備わることができる。前記ビアホール２０内には後続工程を通じてＴＳＶ構造物が形成される。前記ビアホール２０を形成した後に、前記フォトレジストパターンを除去する。
【００５４】
前記ビアホール２０の内壁及びエッチング阻止膜１８上に絶縁膜２２を形成する。前記絶縁膜２２はシリコン酸化物または炭素ドーピングされたシリコン酸化物から形成することができる。一例として、前記絶縁膜２２はプラズマ酸化工程または化学気相蒸着工程を通じて形成することができ、ステップカバレッジ特性が優秀なＴＥＯＳ膜、オゾンＴＥＯＳ膜などから形成することができる。
【００５５】
図５を参照すると、前記絶縁膜２２上にバリア膜２４を形成する。前記バリア膜２４はＴａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、Ｃｏ、Ｎｉ、ＮｉＢ、ＷＮなどの物質から形成することができ、これらは単独または２つ以上が積層されることができる。前記バリア膜２４は１００〜３０００Åの厚さで形成することができる。
【００５６】
前記バリア膜２４上に導電膜２６を形成するための電極を提供するためにシード膜（図示せず）を形成する。一例として、前記シード膜は、物理気相蒸着法を通じて銅を蒸着させて形成することができる。
【００５７】
前記シード膜上に前記ビアホール２０内部を埋めるように導電膜２６を形成する。前記導電膜２６は低抵抗の金属物質から形成される。本実施形態において、前記導電膜２６は電解めっき法、無電解めっき法、電子融合法（Ｅｌｅｃｔｒｏｇｒａｆｔｉｎｇ）、物理気相蒸着法などによって銅を蒸着させて形成することができる。前記導電膜２６を形成した後、前記導電膜２６を熱処理する工程をさらに遂行することもできる。
【００５８】
これとは異なる例として、前記導電膜２６は銅以外にも低抵抗を有する他の金属を蒸着させて形成することもできる。前記導電膜２６は第１基板１０をなすシリコン物質との熱膨張係数の２倍以上の熱膨張係数を有する金属物質を蒸着させて形成することができる。具体的に、前記導電膜２６はアルミニウム、金、インジウム、ニッケルなどからなることもある。しかし、前記導電膜２６は半導体製造工程に適合し、低抵抗を有する銅から形成することが望ましい。
【００５９】
図６を参照すると、前記導電膜２６、バリア膜２４、絶縁膜２２、及びエッチング阻止膜１８を、第１層間絶縁膜１４が露出する時まで化学機械的研磨工程を通じて研磨する。これに伴い、導電パターン２６ａ、バリア膜パターン２４ａ及び絶縁膜パターン２２ａがビアホール２０内に残留する。導電パターン２６ａとバリア膜パターン２４ａは、ＴＳＶ構造物２８を形成する。前記エッチング阻止膜１８は完全にエッチングされることもでき、一部が厚さほど残っていることもできる。
【００６０】
図７を参照すると、前記絶縁膜パターン２２ａ、ＴＳＶ構造物２８、及び下部配線１６を覆うバッファ膜３０を第１層間絶縁膜１４上に形成する。前記バッファ膜３０は絶縁物質からなり、前記ＴＳＶ構造物２８に含まれる金属物質の拡散を抑制させるために提供する。前記バッファ膜３０はシリコン窒化物、シリコン炭素窒化物、ＳｉＣＯＮなどから形成することができ、これらは単独または２つ以上を積層して形成することができる。前記バッファ膜３０は３００〜１０００Åの厚さで形成することができる。
【００６１】
前記バッファ膜３０及び第１層間絶縁膜１４上に第１金属間絶縁膜３２を形成する。前記第１金属間絶縁膜３２はシリコン酸化物または炭素ドーピングされたシリコン酸化物から形成することができる。前記蒸着工程を遂行する間前記導電パターン２６ａが熱膨張して、前記導電パターン２６ａは中心部位が突出し、これによって、突出部２７を有することになる。
【００６２】
図８を参照すると、前記第１金属間絶縁膜３２及びバッファ膜３０の一部分をエッチングして前記ＴＳＶ構造物２８の上部のうち、少なくとも平坦な部分の一部と下部配線１６を露出する第１開口３４を形成する。前記第１開口３４はライン形状を有しながら延伸する。前記第１開口３４の底面に露出するＴＳＶ構造物２８の上部面の面積は前記ＴＳＶ構造物２８の上部面の面積の５〜８０％になるようにする。
【００６３】
本実施形態においては、一つの前記ＴＳＶ構造物２８上部面のうち、平坦な部分上に２つの第１開口３４が互いに平行するように配置される。これによって、前記ＴＳＶ構造物２８の中心突出部２７上にはバッファ膜３０及び前記第１金属間絶縁膜３２の部分が残ることになる。
【００６４】
図９を参照すると、前記第１開口３４の内部を埋めるバリア膜及び導電膜を、ＴＳＶ構造物２８、下部配線１６、及び第１金属間絶縁膜３２の露出した部分上に形成し、前記第１金属間絶縁膜３２が露出するように前記導電膜及び前記バリア膜を化学機械的に研磨して第１開口３４内に導電性ライン３６を形成する。
【００６５】
前記導電性ライン３６は前記ＴＳＶ構造物２８の中心突出部２７とは接触しない。前記導電パターン２６ａが突出する高さ及び突出する部位は前記ビアホール２０の直径及び深さと関連する。
【００６６】
即ち、前記ビアホール２０が数千Å以下程度で直径及び深さが小さい場合、前記ビアホール２０内に形成される前記導電パターン２６ａの体積が大きくなくて前記導電パターン２６ａが突出する体積も非常に小さい。例えば、数千Å以下の直径を有する下部配線１６の場合には、下部配線１６がバッファ膜３０及び第１金属間絶縁膜３２の形成期間の間、熱的にあまり膨張しない。
【００６７】
しかし、ＴＳＶ構造物２８は半導体素子に含まれる他の配線に比べて非常に大きいサイズを有するので、バッファ膜３０及び第１金属間絶縁膜３２の形成期間の間にＴＳＶ構造物２８は熱的に非常に膨張することになる。例えば、前記導電パターン２６ａが１〜１５μｍの直径及び１０〜１００μｍの深さを有する場合には、前記導電パターン２６ａが熱膨張することによって前記導電パターン２６ａの中心部位が上へ突出することになる。
【００６８】
バッファ膜３０及び第１金属間絶縁膜３２が形成される時、バリア膜パターン２４ａに接触する導電パターン２６ａは、物質の間の相対的に高い接着によってあまり膨張しない。従って、導電パターン２６ａの中心部のみが膨張して中心突出部２７を形成する。
【００６９】
前記導電パターン２６ａが１５〜５０μｍの直径を有する場合、前記導電パターン２６ａとバリア膜パターン２４ａとの間の接着力が低い。この場合、導電パターン２６ａは上部面の全面にかけて上へ突出することになる。
【００７０】
図１０を参照すると、前記導電性ライン３６及び第１金属間絶縁膜３２上に第２金属間絶縁膜３８が形成される。第１上部配線４０が第２金属間絶縁膜３８を貫通して形成されて前記導電性ライン３６と電気的に接続される。具体的に、前記第２金属間絶縁膜３８に第２開口（図示せず）を形成し、前記第２開口にバリア膜及び導電物質を埋め込んで第１上部配線４０を形成する。前記第１上部配線４０は銅を含む。
【００７１】
図示はしていないが、上述した説明と同一方法で、層間絶縁膜及び配線をさらに形成することができる。これで、導電構造物の例として導電性ライン３６がＴＳＶ構造物２８の上面の外郭平坦部上のみに形成され、中心突出部２７上には形成されない。従って、導電性ライン３６は最小の接触抵抗を有し、ＴＳＶ構造物２８上に形成される。
【００７２】
図３４をさらに参照すると、本発明は絶縁膜パターン２２ａ、バリア膜パターン２４ａ、及び導電パターン２６ａと共に形成されるＴＳＶ構造物２８ａの他の例に適用することができる。図３４を参照すると、ＴＳＶ構造物２８ａはＴＳＶ構造物２８ａの上面の外郭部２７ａとともに平坦な中心部２７ｂを有する。
【００７３】
図３４において、ＴＳＶ構造物２８ａの上面の外郭部２７ａは絶縁膜パターン２２ａに近接して形成される。ＴＳＶ構造物２８ａ上面の中心部２７ｂは外郭部２７ａによって囲まれる。図３５を参照すると、導電性ライン３６ａは外郭部２７ａ上のみに形成され、中心部２７ｂ上には形成されない。
【００７４】
図３６及び図３７を参照すると、本発明はリング形状を有するリング型ＴＳＶ構造物２８ｂの実施形態にも適用される。図３７は図３６のＩ−Ｉ’ラインに沿って切断した断面図である。ＴＳＶ構造物２８ｂはビアホールをリング形状に埋める絶縁膜パターン２２ａ、バリア膜パターン２４ａ、及び導電パターン２６ａと共に形成される。
【００７５】
ＴＳＶ構造物２８ｂは絶縁膜パターン２２ａに近接するＴＳＶ構造物２８ａの上面の外郭部２７ｃを有する。ＴＳＶ構造物２８ａの上面の中心部２７ｄは外郭部２７ｃによって囲まれ、リング形状の導電パターン２６ａの突出部を有する。図３６及び図３７の実施形態において、導電性ラインは外郭部２７ｃの少なくとも一部上に形成され、リング型ＴＳＶ構造物２８ｂの中心突出部２７ｄ上には形成されない。
【００７６】
図１１及び１２は他の実施形態によって図１に示した半導体素子を製造する方法を示す断面図である。
【００７７】
以下にて説明する第２方法は、シリコン貫通ビアコンタクトの突出を抑制するために一部の工程がさらに追加されたことを除いては前記第１方法と同様である。従って、同一工程についての説明は省略する。
【００７８】
先に、図３〜図６を参照して説明した工程を遂行することによって、導電パターン２６ａ及びバリア膜パターン２４ａを有するＴＳＶ構造物２８を形成する。図１１を参照すると、前記ＴＳＶ構造物２８が形成されている構造に対して熱処理工程を遂行することによって、前記ＴＳＶ構造物２８の上部面を人為的に突出させる。即ち、前記ＴＳＶ構造物２８に熱を加えて前記導電パターン２６ａの体積を膨張させて膨張した導電パターン２６ｃを形成する。これによって、膨張したＴＳＶ構造物２８ｃが形成される。
【００７９】
前記熱処理工程が１００℃以下で遂行される場合には、前記ＴＳＶ構造物２８を充分に熱膨張させることができない。また、前記熱処理工程が６００℃以上で遂行される場合には、前記ＴＳＶ構造物２８が劣化されうる。従って、前記熱処理工程は１００〜６００℃の温度で遂行されることが望ましい。
【００８０】
図１２を参照すると、前記膨張したＴＳＶ構造物２８ｃの上部面が平坦になるように前記膨張したＴＳＶ構造物２８ｃを化学機械的に研磨する。前記研磨工程を通じて、平坦な上部面を有するＴＳＶ構造物２８が形成される。この時、前記ＴＳＶ構造物２８は熱処理工程を通じて充分に熱膨張されたので、後続して熱工程を通じてバッファ膜３０及び第１金属間絶縁膜３２を形成する時に突出する程度が非常に緩和されることができる。
【００８１】
続いて、図７〜図１０を参照して説明した工程を同一に遂行することによって、図１０に示した半導体素子を製造することができる。
【００８２】
図１３は本発明の一実施形態に係るＴＳＶ構造物を有する積層型半導体素子を示す断面図である。
【００８３】
図１３を参照すると、積層型半導体素子は第１集積回路チップ１５０、第２集積回路チップ１５２、はんだ５０、及びコンタクト構造物１１２を含む。前記第１集積回路チップ１５０に含まれる素子はメモリ素子またはロジック素子でありうる。他の例として、前記第１集積回路チップ１５０に含まれる素子はイメージ素子でもある。
【００８４】
ＴＳＶ構造物１２８ａの底面及び絶縁膜パターン１２２ｂの底面が第１基板１０ａの底面の外へ露出していることを除いては、第１集積回路チップ１５０は、図１に示した半導体素子と同じ構成を有することができる。図１３のＴＳＶ構造物１２８ａ及び絶縁膜パターン１２２ｂは、図１及び図２のＴＳＶ構造物２８及び絶縁膜パターン２２ａと類似するように形成される。
【００８５】
これに加えて、最上部の第２配線４４及び第３金属間絶縁膜４２上には第１保護膜４６が備わることができる。前記第１保護膜４６を貫通してはんだ５０が形成されることができる。
【００８６】
前記第１集積回路チップ１５０は第１基板１０ａ、第１回路パターン１２、下部配線１６、第１層間絶縁膜１４、及び絶縁膜パターン１２２ｂを含む。第１集積回路チップ１５０はＴＳＶ構造物１２８ａ及び導電性ライン３６を含む。前記ＴＳＶ構造物１２８ａは第１層間絶縁膜１４及び第１基板１０ａを貫通して形成される。図１及び図２のように、導電性ライン３６がＴＳＶ構造物１２８ａの上面の外郭平坦部上に形成され、前記上面の中心突出部上には形成されない。前記導電性ライン３６は第１金属間絶縁膜３２に取り囲まれる。
【００８７】
第１上部配線４０及び第２上部配線４４、並びに第２金属間絶縁膜３８及び第３金属間絶縁膜４２が、第１集積回路チップ１５０内に含まれる。また、前記第２上部配線４４を覆う第１保護膜４６が備わり、はんだ５０は第１保護膜４６を貫通して第２上部配線４４に接触する。
【００８８】
前記第１基板１０ａは単結晶シリコン基板でありうる。前記第１基板１０ａは１０〜１００μｍの厚さを有する。前記第１基板１０ａの底面がＴＳＶ構造物１２８ａの底面と同じ平面に位置することができる。または、前記第１基板１０ａ底面に比べて前記ＴＳＶ構造物１２８ａの底面が突出するように前記第１基板１０ａが位置することができる。
【００８９】
以下においては、前記第１基板１０ａを貫通するＴＳＶ構造物１２８ａを説明する。
【００９０】
前記第１基板１０ａを貫通するビアホール２０が備わる。前記ビアホール２０の側壁には円筒形状の絶縁膜パターン１２２ｂが備わる。前記絶縁膜パターン１２２ｂ上にはバリア膜パターン１２４ｂ及びシードパターン（図示せず）が備わる。前記シードパターン上に前記ビアホール２０の残りを埋める導電パターン１２６ａが備わる。
【００９１】
前記導電パターン１２６ａは低抵抗を有しながら第１基板１０ａをなす物質との熱膨張係数の２倍以上の熱膨張係数を有する金属物質を含む。一例として、前記導電パターン１２６ａは銅、アルミニウム、金、インジウム、ニッケルなどを含むことができる。本実施形態においては半導体工程に適合した銅を含む。
【００９２】
前記ＴＳＶ構造物１２８ａは、半導体チップでアドレスまたはチップイネーブルなどのような電気信号パッド、ピンパワーシグナルパッド、パワーアンプモジュールなどと連結して、第１集積回路１５０と第２集積回路チップ１５２との間の電気的信号を伝達することができる。第２金属間絶縁膜３８及び第３金属間絶縁膜４２が、第１金属間絶縁膜３２上に次々と形成される。導電性ライン３６並びに第１上部配線４０及び第２上部配線４４が絶縁膜３８、４２を貫通して形成される。
【００９３】
前記第２上部配線４４はパッド電極として使われることができ、これからは第１パッド電極４４と言う。第２上部配線４４をカバーする第１保護膜４６が第３金属間絶縁膜４２上に形成される。前記第１保護膜４６は絶縁物質からなり、一例として、ポリイミド物質を含むことができる。
【００９４】
前記第１パッド電極４４と接触するはんだ５０が備わることができる。図示はしていないが、前記はんだ５０は印刷回路基板と接触することができる。これとは異なり、ワイヤーボンディングによって前記第１パッド電極４４とリードフレームが電気的に連結されることができる。
【００９５】
一方、第２集積回路チップ１５２は第２基板１００、前記第２基板１００上に備わる第２回路パターン１０２、配線１０４、第２層間絶縁膜１０６、第２パッド電極１０８を含む。
【００９６】
前記第２集積回路チップ１５２に含まれた半導体素子は前記第１集積回路チップ１５０に含まれたものと同一の半導体素子であることもあり、互いに異なる半導体素子でもある。
【００９７】
第２層間絶縁膜１０６上には配線１０４と接続される第２パッド電極１０８が備わる。前記第２パッド電極１０８は前記第１基板１０ａのＴＳＶ構造物１２８ａに電気的に接続されている。第２層間絶縁膜１０６及び第２パッド電極１０８上には第２保護膜１１０が備わる。前記第２保護膜１１０はポリイミド物質からなることができる。
【００９８】
前記第１集積回路チップ１５０に含まれたＴＳＶ構造物１２８ａと前記第２集積回路チップ１５２に含まれた第２パッド電極１０８との間には第２保護膜１１０を貫通して導電性を有するコンタクト構造物１１２が介在される。前記コンタクト構造物１１２で使われることのできる物質の例としては銀（Ａｇ）はんだペーストを挙げることができる。
【００９９】
即ち、本実施形態に係る半導体素子は第１集積回路チップ１５０及び第２集積回路チップ１５２が積層された構造を有し、ＴＳＶ構造物１２８ａを通じて前記第１集積回路チップ１５０及び第２集積回路チップ１５２が電気的に接続される。また、本実施形態に係る積層型素子はＴＳＶ構造物１２８ａと上部の導電性ライン３６との間の接着特性が優れているため、信号伝達速度が速い。従って、半導体素子の電気的特性が良好、且つ高い信頼性を有する。
【０１００】
図示はしていないが、第１集積回路チップと同一構造のＴＳＶ構造物を含む３つ以上の集積回路チップが垂直に積層されることができる。
【０１０１】
図１４〜図１８は、図１３に示した積層型半導体素子の製造方法を示す断面図である。
【０１０２】
図１４を参照すると、第１基板１０上に第１回路パターン１２を形成し、第１回路パターン１２をカバーする第１層間絶縁膜１４を第１基板１０上に形成する。下部配線１６が第１層間絶縁膜１４を貫通して形成される。
【０１０３】
第１層間絶縁膜１４及び第１基板１０がパターニングされて内部にビアホール２０を形成する。絶縁膜パターン１２２ａと、バリア膜パターン１２４ａ及び導電パターン１２６ａを含むＴＳＶ構造物１２８が図６と類似するようにビアホール２０内に形成される。導電パターン１２６ａは図１０と類似するように中心突出部２７を有する。
【０１０４】
図１５を参照すると、前記ＴＳＶ構造物１２８及び第１層間絶縁膜１４上にバッファ膜３０を形成する。前記バッファ膜３０上に第１金属間絶縁膜３２を形成する。前記第１金属間絶縁膜３２及びバッファ膜３０を貫通して導電性ライン３６を形成し、ＴＳＶ構造物１２８の外郭平坦部と電気的に接続され、下部配線１６上に形成される。
【０１０５】
前記導電性ライン３６は、図１０と類似するように、ＴＳＶ構造物１２８の突出部２７とは接触しないように形成される。図７〜図１０と類似するように、前記導電性ライン３６及び第１金属間絶縁膜３２上に第２金属間絶縁膜３８及び第３金属間絶縁膜４２、並びに第１上部配線４０及び第２上部配線４４を形成する。
【０１０６】
図１６を参照すると、第１保護膜４６が第３金属間絶縁膜４２上に形成されて第２上部配線４４をカバーする。前記第１保護膜４６はポリイミド物質を含むことができる。前記第１保護膜４６の一部分を除去して第２上部配線４４を露出させる第３開口４８を形成する。
【０１０７】
前記第１基板１０、絶縁膜パターン１２２ａ、バリア膜パターン１２４ａ、及び導電パターン１２６ａの底面をグラインディングを通じて除去して、前記導電パターン１２６ａの底面を露出させる。前記工程を通して、第１基板１０の厚さが減少する。残留する導電パターン１２６ａ及びバリア膜パターン１２４ｂはＴＳＶ構造物１２８ａを定義する。絶縁膜パターン１２２ｂはビアホール内のＴＳＶ構造物１２８ａを取り囲む。
【０１０８】
前記グラインディング工程を通して、導電パターン１２６ａの底面が第１基板１０ａの底面と同一平面上に置かれることになる。しかし、本発明は導電パターン１２６ａの底面が第１基板１０ａの底面から突出した実施形態にも適用される。
【０１０９】
絶縁膜パターン１２２ｂはビアホール２０側壁上にシリンダ形状を有する。バリア膜パターン１２４ｂは絶縁膜パターン１２２ｂの側壁上にシリンダ形状を有する。バリア膜パターン１２４ｂは導電パターン１２６ａを囲む。
【０１１０】
図１７を参照すると、前記第１保護膜４６に形成された第３開口４８内にはんだ５０を形成する。これで、ＴＳＶ構造物１２８ａを含む第１集積回路チップ１５０が完成される。
【０１１１】
図１８を参照すると、第２基板１００上に前記第１集積回路チップ１５０と接合するための第２集積回路チップ１５２を形成する。具体的に、前記第２基板１００上に第２回路パターン１０２、配線１０４及び第２層間絶縁膜１０６を形成する。前記第２層間絶縁膜１０６上に前記配線１０４と電気的に接続する第２パッド電極１０８を形成する。前記第２パッド電極１０８は前記第１基板１０ａに形成されたＴＳＶ構造物１２８ａと各々対向するように配置される。
【０１１２】
前記第２パッド電極１０８をカバーする第２保護膜１１０が第２層間絶縁膜１０６上に形成される。次に、第２保護膜１１０をパターニングして、第２パッド電極１０８を露出させる第４開口（図示せず）を形成する。コンタクト構造物１１２が前記第４開口内に形成されて第２パッド電極１０８に電気的に接続する。
【０１１３】
また、図１３を参照すると、第１基板１０ａのＴＳＶ構造物１２８ａの底面と第２基板１００のコンタクト構造物１１２が互いに圧搾して第１集積回路チップ１５０及び第２集積回路チップ１５２を含む積層型半導体素子が完成される。
【０１１４】
図１９及び図２０は各々本発明の一実施形態に係るビア構造物上に形成された開口を有する導電構造物を説明するための平面図である。
【０１１５】
以下にて説明する半導体素子は導電性ライン構造物の形状を除いては図１及び図２に示した半導体素子と同一である。
【０１１６】
図１９及び図２０を参照すると、第１導電性ライン６０ａ及び第２導電性ライン６０ｂは、ＴＳＶ構造物２８の中心突出部２７を露出する第１開口６２ａ及び第２開口６２ｂを含む。
【０１１７】
開口６２ａ、６２ｂの大きさは突出部２７の大きさに依存する。第１開口６２ａは突出部２７の大きさより大きく、ＴＳＶ構造物２８の大きさより小さい。第２開口６２ｂは突出部２７の大きさより大きく、導電性ライン６０ｂ方向に沿って延伸する。第２開口６２ｂもやはりバリア膜パターン２４ａ、絶縁膜パターン２２ａ、及び第１層間絶縁膜１４の上面の部分を露出させる。
【０１１８】
いかなる場合でも、各導電性ライン６０ａ、６０ｂは、ＴＳＶ構造物２８上面の５〜８０％で接触する。
【０１１９】
図１９及び図２０に示した半導体素子は、図３〜図８を参照して説明したことと同じ工程を遂行して形成される。ただし、第１開口３４が形成される位置が異なる。次に、前記図９及び図１０を参照で説明したのと同じ工程を遂行する。これで、図１９及び図２０の半導体素子を製造する。
【０１２０】
図２１及び図２２は本発明の一実施形態に係る複合ビア構造物上に形成された複合導電構造物を説明するための平面図である。
【０１２１】
以下において説明する半導体素子はＴＳＶ構造物上に形成される導電性ラインの形状を除いては図１及び図２に示した半導体素子と同一である。
【０１２２】
図２１を参照すると、複合ＴＳＶ構造物２８ａ、２８ｂ上に一方向に延伸する導電性ライン６４は、前記方向に沿って二つに分離される。導電性ライン６４の各部分はＴＳＶ構造物２８ａ、２８ｂ中、少なくとも一つの上面のうち外郭平坦部に接触する。導電性ライン６４の前記の部分はＴＳＶ構造物２８ａ、２８ｂによって電気的に接続される。
【０１２３】
例示的な実施形態によると、導電性ライン６４は三部分に分離される。導電性ライン６４の一部分は両ＴＳＶ構造物２８ａ、２８ｂの上面の外郭平坦部に接触する。導電性ライン６４の他の部分は第１ＴＳＶ構造物２８ａの上面の外郭平坦部に接触し、導電性ライン６４のまた他の部分は第２ＴＳＶ構造物２８ｂの上面の外郭平坦部に接触する。
【０１２４】
導電性ライン６４の前記部分はＴＳＶ構造物２８ａ、２８ｂの全体上面の５〜８０％で接触する。
【０１２５】
図２１に示した半導体素子は、図３〜図１０を参照して説明したのと同一工程を通して形成することができる。ただし、第１開口３４の位置と形状のみが異なる。
【０１２６】
図２２は本発明の一実施形態に係る半導体素子の平面図である。
【０１２７】
図２２に示した半導体素子は導電性ラインが追加的にさらに備わることを除いては、図１及び図２の半導体素子と同一構造を有する。
【０１２８】
図２２を参照すると、二つの導電性ライン３６がＴＳＶ構造物２８の上面の外郭平坦部の第１部分に接触する。第２導電性ライン３７はＴＳＶ構造物２８の中心部上で第１導電性ライン３６間に平行するように延伸する二部分を含む。第２導電性ライン３７の前記部分は第１導電性ライン３６間にＴＳＶ構造物２８の上面の外郭平坦部の部分に接触する。
【０１２９】
図２２に示した半導体素子は、図３〜図１０を参照して説明したのと同一工程を通して形成されることができる。ただし、第１開口３４が形成される位置と形状が異なる。
【０１３０】
図２３は本発明の一実施形態に係る半導体素子内のビア構造物上に形成された追加導電構造物を含む断面図である。
【０１３１】
以下において説明する半導体素子は、図１、図１９、図２０、図２１、及び図２２のように、導電性ライン３６がＴＳＶ構造物２８の外郭平坦部上で形成される。
【０１３２】
図２３を参照すると、第１金属間絶縁膜３２が導電性ライン構造物３６を囲む。第２金属間絶縁膜３８が第１金属間絶縁膜３２及び導電性ライン構造物３６上に形成される。上部配線４０が第２金属間絶縁膜３８を貫通して形成され、各々は上部導電性ライン４０ａ及び上部コンタクト４０ｂを含む。上部配線４０は、図２３のＴＳＶ構造物２８の突出部２７をオーバーラップしないように形成する。
【０１３３】
ＴＳＶ構造物２８の突出部２７上に形成された第２金属間絶縁膜３８部分は平坦でないこともある。従って、上部配線４０は突出部２７にオーバーラップされないように形成して平坦に形成することができる。
【０１３４】
図２３に示した半導体素子は図３〜図１０を参照して説明したのと同一工程を通じて形成されることができる。ただし、上部配線４０の位置のみが異なる。
【０１３５】
図２４及び図２５は本発明の一実施形態に係る中心充填部を有するビア構造物を含む半導体素子の断面図である。
【０１３６】
図２４及び図２５を参照すると、第１基板１０上に第１回路パターン１２が備わる。前記第１回路パターン１２はトランジスタ、ダイオードなどを含むことができる。
【０１３７】
前記第１基板１０上には前記第１回路パターン１２を覆う第１層間絶縁膜１４が備わる。下部配線１６が第１層間絶縁膜１４を貫通して第１回路パターン１２に接続される。ビアホール６８が第１層間絶縁膜１４及び第１基板１０の少なくとも一部を貫通して形成される。前記ビアホール６８は楕円形状を有することができる。
【０１３８】
前記ビアホール６８の内壁上に絶縁膜パターン７０ａが備わる。前記絶縁膜パターン７０ａ上にはバリア膜パターン７２ａが備わる。前記バリア膜パターン７２ａは、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、Ｃｏ、Ｎｉ、ＮｉＢ、ＷＮなどの物質から形成することができる。これらは単独または２つ以上を積層して使うことができる。
【０１３９】
前記バリア膜パターン７２ａ上には前記ビアホール６８の残りを埋める導電パターン７４ａが備わる。導電パターン７４ａは中心充填部７８ａを取り囲むカップ形状を有する。前記導電パターン７４ａは低抵抗を有し、第１基板１０をなすシリコンの熱膨張係数の２倍以上の熱膨張係数を有する金属からなることができる。前記導電パターン７４ａは銅（Ｃｕ）、アルミニウム、金、インジウム、ニッケルなどからなることができる。本実施形態では前記導電パターン７４ａは半導体製造工程に最も適合して低抵抗を有する銅を含むことができる。導電パターン７４ａ及びバリア膜パターン７２ａはＴＳＶ構造物７６を定義する。
【０１４０】
中心充填部７８ａは前記ビアホール６８の中心に形成される。前記中心充填部７８ａは絶縁物質または導電物質からなることができる。一例として、前記中心充填部７８ａはスピンオングラス（ＳＯＧ）系列の酸化物、フロアブルシリコン（Ｆｌｏｗａｂｌｅ Ｓｉ）、チタニウム、アルミニウム、多孔質物質（ｐｏｒｏｕｓ ｍａｔｅｒｉａｌ）等を挙げることができる。
【０１４１】
いかなる場合でも、中心充填部７８ａの物質は、導電パターン７４ａ物質の熱膨張係数より３〜４倍低い熱膨張係数を有する。例えば、導電パターン７４ａは、１７ＰＰＭの熱膨張係数を有する銅を含むことができる。この場合、中心充填部７８ａは、３〜４ＰＰＭの低い熱膨張係数を有する物質を含むことができる。
【０１４２】
導電パターン７４ａはカップ形状の導電パターン７４ａの上面中心部についてリング形状を有する突出部７５を含む。中心充填部７８ａ及び絶縁パターン７０ａに隣接するように配置される導電パターン７４ａ上面の外郭部は第１層間絶縁膜１４の上面と同一平面に位置することができる。
【０１４３】
ＴＳＶ構造物７６及び第１層間絶縁膜１４上部面を覆うバッファ膜３０が備わる。複数の導電性ライン８０ａが形成されてＴＳＶ構造物７６上面の外郭平坦部と接触し、または第１金属間絶縁膜３２及びバッファ膜３０を貫通して下部配線１６と接触する。導電性ライン８０ａは突出部７５上に形成されず、これと接触することもない。
【０１４４】
二つの平行した導電性ライン８０ａがＴＳＶ構造物７６の上面の外郭平坦部に接触する。これとは異なり、二個以上の導電性ライン８０ａがＴＳＶ構造物７６の上面の平坦部に接触するように形成されることもできる。いかなる場合でも、導電性ライン８０ａは形成されてＴＳＶ構造物７６の全体上面の５〜８０％で接触する。
【０１４５】
前記導電性ライン８０ａはバリア膜及び低抵抗を有する金属を含む導電膜を含む。前記金属は半導体製造工程に適合しながら低抵抗を有する銅を含むことができる。
【０１４６】
前記第１金属間絶縁膜３２上に第２金属間絶縁膜３８が備わることができる。前記第２金属間絶縁膜３８を貫通して前記導電性ライン８０ａと接続する上部配線４０が備わることができる。これによって、上部配線４０は導電性ライン８０ａに電気的に接続される接続構造物を形成することができる。図示はしていないが、前記第１上部配線４０及び第２金属間絶縁膜３８上に層間絶縁膜及び配線がさらに積層されることができる。
【０１４７】
図２６及び図２７は、図２４及び図２５に示した半導体素子を製造する方法を示す断面図である。
【０１４８】
先に、図３及び図４を参照して説明したのと同一工程を遂行して、第１層間絶縁膜１４にビアホール６８及び絶縁膜７０を形成する。この時、前記ビアホール６８の上部面は円または楕円形状を有することができる。絶縁膜７０はビアホール６８の内壁上に形成され、また、第１層間絶縁膜１４及び下部配線１６上に形成されたエッチング阻止膜１８上にも形成される。
【０１４９】
図２６を参照すると、前記絶縁膜７０上にバリア膜７２を形成する。前記バリア膜７２上に導電膜７４を形成する。前記導電膜７４は低抵抗を有し、第１基板１０をなすシリコンの熱膨張係数の２倍以上の熱膨張係数を有する金属からなることができる。前記導電膜７４は銅（Ｃｕ）、アルミニウム、金、インジウム、ニッケルなどからなることができる。本実施形態においては前記導電膜７４は半導体製造工程に最も適合し、且つ低抵抗を有する銅を含むことができる。
【０１５０】
前記導電膜７４上に前記ビアホール６８の残りを埋める中心充填膜７８を形成する。前記中心充填膜７８はスピンオングラス（ＳＯＧ）系列の酸化物、フロアブルシリコン（Ｆｌｏｗａｂｌｅ Ｓｉ）、チタニウム、アルミニウム、多孔質物質（ｐｏｒｏｕｓ ｍａｔｅｒｉａｌ）等を挙げることができる。一実施形態によると、導電膜７４は１７ＰＰＭの熱膨張係数を有する銅を含む。この場合、中心充填膜７８は、３〜４ＰＰＭの低い熱膨張係数を有する物質を含むことができる。従って、中心充填膜７８は導電膜７４の熱膨張を緩衝して、リング形状の突出部７５の高さを最小化する。
【０１５１】
図２７を参照すると、前記第１層間絶縁膜１４の上部面が露出されるように前記中心充填膜７８、導電膜７４、バリア膜７２、絶縁膜７０及びエッチング阻止膜１８を研磨する。これによって、ＴＳＶ構造物７６がビアホール６８内に形成される。続いて、図７〜図１０を参照して説明した工程を遂行する。それによって、図２４に示した半導体素子を製造することができる。
【０１５２】
図２８〜図３０は本発明の一実施形態に係る複合ビア構造物上に形成された複合導電構造物を有する半導体素子の平面図である。
【０１５３】
以下にて説明する半導体素子は、カップ形状で形成されたＴＳＶ構造物７６ａ、７６ｂが中心充填膜７８ａ、７８ｂを各々取り囲むことを除けば、図２１に示した半導体素子と同一である。
【０１５４】
図２８を参照すると、導電性ライン８１は複数個に分離し、複数個のＴＳＶ構造物７６ａ、７６ｂに沿って延伸する。各ＴＳＶ構造物７６ａ、７６ｂは図２７と類似するように形成する。導電性ライン８１の各部分はＴＳＶ構造物７６ａ、７６ｂのうち、少なくとも一つの外郭平坦部に接触する。前記導電性ライン８１の部分はＴＳＶ構造物７６ａ、７６ｂにより電気的に接続される。
【０１５５】
図２８に示した実施形態において、導電性ライン８１は三部分に分けられる。導電性ライン８１の一部分は、ＴＳＶ構造物７６ａ、７６ｂの上面の外郭平坦面部分に接触する。導電性ライン８１の他の部分は、第１ＴＳＶ構造物７６ａの上面の外郭平坦面の一部に接触し、導電性ライン８１のまた他の部分は、第２ＴＳＶ構造物７６ｂの上面の外郭平坦面の一部に接触する。
【０１５６】
第１ＴＳＶ構造物７６ａは、第１導電パターン７４ａ及び第１バリア膜パターン７２ａを含む。第２ＴＳＶ構造物７６ｂは、第２導電パターン７４ｂ及び第２バリア膜パターン７２ｂを含む。各第１導電パターン７４ａ及び第２導電パターン７４ｂは、リング形状の中心突出部７５を有する。
【０１５７】
第１中心充填部７８ａは、第１導電パターン７４ａによって取り囲まれて、第２中心充填部７８ｂは第２導電パターン７４ｂによって取り囲まれる。
【０１５８】
図２８に示した半導体素子は図２６及び図２７を参照して説明したのと同一工程を通じて形成することができる。ただし、導電性ライン構造物８１の位置と形状のみが異なる。
【０１５９】
図２９は本発明の一実施形態に係る半導体素子の平面図である。図２９においては説明の便宜のために、ＴＳＶ構造物及び導電性ラインのみを図示し、残りの部材は図２４に示したものと類似している。
【０１６０】
図２９を参照すると、輪状の導電パターンを含むＴＳＶ構造物９０ａ、９０ｂ、９０ｃが備わる。前記ＴＳＶ構造物９０ａ、９０ｂ、９０ｃは図２４に示したＴＳＶ構造物７６と同一形状を有する。
【０１６１】
本実施形態において、三つのＴＳＶ構造物９０ａ、９０ｂ、９０ｃはより大きい一つのＴＳＶ構造物９２を形成することができる。即ち、直径が非常に広い一つのＴＳＶ構造物が要求される素子の場合、直径が非常に広い一つのＴＳＶ構造物を形成することが容易ではない。従って、狭い直径を有する複数のＴＳＶ構造物９０ａ、９０ｂ、９０ｃが実質的には一つのＴＳＶ構造物９２の機能をするように提供する。相対的に小さい直径を有する各ＴＳＶ構造物９０ａ、９０ｂ、９０ｃは最小化した突出部の高さを有する。
【０１６２】
前記各ＴＳＶ構造物９０ａ、９０ｂ、９０ｃは、各中心充填部９４を取り囲んで、輪（ａｎｎｕｌａｒ）状の突出部９５を有する。各導電性ライン構造物９６は、ＴＳＶ構造物９０ａ、９０ｂ、９０ｃのうち、少なくとも二つを含む各セットの上面の外郭平坦部に接触する。各導電性ライン構造物９６は、ＴＳＶ構造物９０ａ、９０ｂ、９０ｃの突出部９５には接触しない。
【０１６３】
前記導電性ライン９６は図２９に示したように、互いに平行するように延長し、複数個の部分に分離する。導電性ライン９６の前記の部分はＴＳＶ構造物９２によって電気的に接続する。導電性ライン９２はＴＳＶ構造物９０ａ、９０ｂ、９０ｃの全体上面の５〜８０％で接触する。
【０１６４】
図３０は本発明の一実施形態に係る半導体素子の平面図である。説明の便宜のために図３０にはＴＳＶ構造物及び導電性ラインだけが図示されている。しかし、図２４と類似する追加構造物が図３０の半導体素子のためにさらに形成されることもできる。一方、以下にて説明する半導体素子はＴＳＶ構造物９３の形状を除いては図２９に示した半導体素子と同一である。
【０１６５】
図３０を参照すると、各ＴＳＶ構造物９１ａ、９１ｂ、９１ｃは、図１に示したＴＳＶ構造物２８と同じ形状を有する。本実施形態において、互いに隣接する複数のＴＳＶ構造物９１ａ、９１ｂ、９１ｃは、より大きい一つであるＴＳＶ構造物９３を定義する。各ＴＳＶ構造物９１ａ、９１ｂ、９１ｃは中心突出部９７を含む。
【０１６６】
複数の導電性ライン構造物９６がＴＳＶ構造物９１ａ、９１ｂ、９１ｃのうち、少なくとも二つを含むセットの外郭平坦部の部分上に形成されて接触する。導電性ライン９６はＴＳＶ構造物９１ａ、９１ｂ、９１ｃの突出部９７に接触しない。導電性ライン９６は形成されてＴＳＶ構造物９１ａ、９１ｂ、９１ｃの間のラインに沿って延伸して互いに平行する。
【０１６７】
導電性ライン９６は複数個の部分に分離され、各部分はＴＳＶ構造物９１ａ、９１ｂ、９１ｃのうち、少なくとも二つを含むセットの外郭平坦部の部分上に形成して接触する。導電性ライン９６の前記の部分はＴＳＶ構造物９３によって電気的に接続される。導電性ライン９６はＴＳＶ構造物９１ａ、９１ｂ、９１ｃの全体上面の５〜８０％で接触する。図２８〜図３０の半導体素子において、上部配線（図示せず）もやはり導電性ラインの部分（８１或いは９６）を互いに接続する接続構造物として形成することが可能である。
【０１６８】
図３１〜図３３は本発明の一実施形態に係る各積層半導体素子を有するシステムのブロックダイアグラムである。
【０１６９】
図３１は例えば、図１３に示した積層型半導体素子を有するシステムのブロックダイアグラムである。
【０１７０】
図３１を参照すると、システムはコントローラ５２０及びメモリ５１０を含む。メモリ５１０は例えば、図１３に示した積層型メモリ素子を含む。前記メモリコントローラ５２０は、前記メモリの動作をコントロールするための入力信号を提供する。
【０１７１】
図３２は例えば、図１３に示した積層型半導体素子を有するシステムのブロックダイアグラムである。
【０１７２】
図３２を参照すると、システムはホスト７００及びメモリ５１０を含む。前記メモリ５１０は例えば、図１３に示した積層型メモリ素子を含む。
【０１７３】
前記ホスト７００はパーソナルコンピュータ、カメラ、モバイル機器、ゲーム機、通信機器などのような電子製品を含む。前記ホスト７００はメモリ５１０を調節して作動させるための入力信号を印加し、前記メモリ５１０はデータ保存媒体として使われる。
【０１７４】
図３３は例えば、図１３に示した積層型半導体素子を有するシステム６００のブロックダイアグラムである。
【０１７５】
図３３を参照すると、前記システムは携帯用装置６００であることができる。携帯用装置６００はＭＰ３プレーヤ、ビデオプレーヤ、ビデオとオーディオプレーヤの複合器などであることができる。携帯用装置６００は例えば、図１３に示した積層型メモリ素子のようなメモリ５１０を含む。
【０１７６】
図示したように、携帯用装置６００はメモリ５１０、メモリコントローラ５２０、エンコーダ／デコーダ（ＥＤＣ）６１０、表示部材６２０、及びインターフェース６７０を含むことができる。データ（オーディオ、ビデオなど）はエンコーダ／デコーダ（ＥＤＣ）６１０によって前記メモリコントローラ５２０を経由して前記メモリ５１０から入／出力される。
【０１７７】
エンコーダ／デコーダ（ＥＤＣ）６１０はＭＰ３プレーヤ或いはＰＭＰプレーヤのようなメモリ５１０に保存されるオーディオ及び／または、ビデオデータをエンデコーディングする方法等を通じてメモリ５１０に保存されるデータをエンコーディングする。さらに、エンコーダ／デコーダ（ＥＤＣ）６１０は、メモリ５１０内にビデオデータを保存するためのＭＰＥＧエンコーディングを行う。さらに、エンコーダ／デコーダ（ＥＤＣ）６１０は複合エンコーダを含んでフォーマットにより互いに異なる類型のデータをエンコーディングする。例えば、エンコーダ／デコーダ（ＥＤＣ）６１０はオーディオデータをエンコーディングするためのＭＰ３エンコーダ或いはビデオデータをエンコーディングするためのＭＰＥＧエンコーダを含む。
【０１７８】
エンコーダ／デコーダ（ＥＤＣ）６１０は、ＭＰ３プレーヤ或いはＰＭＰプレーヤのようなメモリ５１０からＭＰ３デコーディング或いはＭＰＥＧデコーディングする方法等を通じてメモリ５１０から出力されたデータをデコーディングする。さらに、エンコーダ／デコーダ（ＥＤＣ）６１０は複合デコーダを含んで、フォーマットにより互いに異なる類型のデータをデコーディングする。例えば、エンコーダ／デコーダ（ＥＤＣ）６１０はオーディオデータをデコーディングするためのＭＰ３デコーダ或いはビデオデータをデコーディングするためのＭＰＥＧデコーダを含む。
【０１７９】
他の実施形態によると、エンコーダ／デコーダ（ＥＤＣ）６１０はデコーダのみを含む。例えば、エンコーディングしたデータはエンコーダ／デコーダ（ＥＤＣ）６１０で入力され、以後、エンコーダ／デコーダ（ＥＤＣ）６１０はメモリコントローラ５２０或いはメモリ５１０に伝送するために前記入力データをデコーディングすることができる。
【０１８０】
エンコーダ／デコーダ（ＥＤＣ）６１０は、エンコーディングされるデータ或いはインターフェース６７０を通じてエンコーディングされるデータを受信することができる。インターフェース６７０は、確立されたインターフェース標準（例えば、ＦｉｒｅＷｉｒｅ、ＵＳＢなど）にコンパイルしてＦｉｒｅＷｉｒｅインターフェース、ＵＳＢインターフェースなどを含む。従って、データはインターフェース６７０を通じてメモリ５１０から出力されることができる。
【０１８１】
表示部材６２０はメモリ５１０から出力されてエンコーダ／デコーダ（ＥＤＣ）６１０によりデコーディングされた使用者データを表示する。表示部材６２０の例として、オーディオデータを出力するスピーカー、ビデオデータを出力するディスプレースクリーンなどを挙げることができる。
【０１８２】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特徴請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【符号の説明】
【０１８３】
１０ 第１基板
１２ 第１回路パターン
１４ 第１層間絶縁膜
１６ 下部配線
１８ エッチング阻止膜
２０ ビアホール
２２ 絶縁膜
２２ａ 絶縁膜パターン
２４ バリア膜
２４ａ バリア膜パターン
２６ 導電膜
２６ａ 導電パターン
２７ 突出部
２８ ＴＳＶ構造物
３０ バッファ膜
３２ 第１金属間絶縁膜
３６ 導電性ライン
３８ 第２金属間絶縁膜
４０ 第１上部配線
１５０ 第１集積回路チップ
１５２ 第２集積回路チップ
１１２ コンタクト構造物
４２ 第３金属間絶縁膜
４４ 第２上部配線
４６ 第１保護膜
５０ はんだ
１００ 第２基板
１０２ 第２回路パターン
１０４ 配線
１０６ 第２層間絶縁膜
１０８ 第２パッド電極
１１０ 第２保護膜
【技術分野】
【０００１】
本発明は半導体素子及びその製造方法に関する。より詳細には、ビア（ｖｉａ）構造物上面に部分的に形成される導電構造物を含む半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
導電性ライン及びビアは共通的に相互連結された構造物で使われて半導体装置の集積回路を形成する。ビアは多層の相互連結膜上に形成された導電性ラインを連結することに使われる。
【０００３】
さらに、ＴＳＶ（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ）は複合集積回路チップをカップリングするために、シリコン基板を貫通し形成して積層された半導体装置を形成する。そのような積層半導体装置は、高性能及び低面積を有する集積回路を提供する。
【０００４】
いかなる形態のビアに対しても、導電性ラインは高品質の接触性を有するビア上に形成されることが望ましい。そういう高品質の接触性は低抵抗及び高電流性能を有するビアと導電性ラインとの間の連結のために望ましい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１１１０８２号公報
【特許文献２】特開平１１−２５１３１６号公報
【特許文献３】特許第４１６５１３３号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、高信頼性及び優秀な動作特性を有する半導体素子を提供することにある。
【０００７】
発明の他の目的は、上述の半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上述の目的を達成するための本発明の実施形態に係る半導体素子は、ビア構造物及び導電構造物を含む。前記ビア構造物は、平坦部及び突出部を含む表面を有する。前記導電構造物は、前記ビア構造物の前記平坦部のうち少なくとも一部上に形成され、前記突出部のうち少なくとも一部上には形成されない。
【０００９】
一実施形態によると、前記導電構造物は前記平坦部上のみに形成され、前記突出部上には形成されない。例えば、前記導電構造物は、前記ビア構造物の前記表面領域の５〜８０％に形成される。
【００１０】
一実施形態によると、前記半導体素子は、前記ビア構造物の前記突出部上のみに形成されるバッファ膜をさらに含む。さらに、前記半導体素子は、前記ビア構造物の前記突出部上に形成され、及び前記導電構造物を取り囲む誘電膜をさらに含む。
【００１１】
一実施形態によると、前記ビア構造物は、少なくとも一つの誘電膜及び半導体基板を貫通する開口内に形成されたＴＳＶ（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ）である。例えば、前記ＴＳＶは、前記開口の内壁上に形成された絶縁膜、前記開口内の前記絶縁膜上に形成されたバリア膜及び前記バリア膜が形成された前記開口内に形成されて前記バリア膜によって少なくとも一部が囲まれる導電パターンを含む。
【００１２】
一実施形態によると、前記ＴＳＶは、前記導電パターンが形成された前記開口内に形成されて前記導電パターンによって少なくとも一部が囲まれる中心充填部を含む。前記中心充填部は、前記導電パターンに比べて低い熱膨張係数を有し、これによって、前記突出部はリング形状を有する。
【００１３】
一実施形態によると、前記ＴＳＶは、他の半導体素子のコンタクト構造物と結合して積層型半導体素子を形成する。例えば、前記積層型半導体素子はメモリ素子である。
【００１４】
一実施形態によると、前記半導体素子は、前記ビア構造物の前記平坦部の少なくとも一部上に形成され、前記突出部上には形成されない他の導電構造物を含む。さらに、前記半導体素子は、前記導電構造物及び前記他の導電構造物を結合する連結構造物をさらに含む。
【００１５】
一実施形態によると、前記導電構造物は、前記ビア構造物の前記突出部の少なくとも一部上に形成された開口を含む。
【００１６】
一実施形態によると、前記半導体素子は、平坦部及び突出部を含む表面を有する他のビア構造物をさらに含む。前記導電構造物は前記複合ビア構造物の平坦部上に形成され、前記突出部上には形成されない。
【００１７】
一実施形態によると、前記半導体素子は、複数個のビア構造物及び複数個の導電構造物をさらに含む。前記複数個のビア構造物は、各々が平坦部及び突出部を含む各表面を有する。前記導電構造物は、前記複数個のビア構造物のうち、少なくとも二つを含む各セットの平坦部上には形成されて突出部上には形成されない。さらに、前記半導体素子は前記複数個の導電構造物を結合する結合構造物をさらに含む。
【００１８】
上述の目的を達成するための本発明の他の実施形態に係る半導体素子は、第１集積回路チップ及び第２集積回路チップを含む。前記第１集積回路チップは、ビア構造物及び導電構造物を含む。前記ビア構造物は平坦部及び突出部を含む表面を有する。前記導電構造物は、前記ビア構造物の前記平坦部のうち、少なくとも一部上に形成され、前記突出部のうち、少なくとも一部上には形成されない。前記第２集積回路チップは前記第１集積回路チップの前記ビア構造物に結合されるコンタクト構造物を含む。
【００１９】
上述の目的を達成するための本発明のまた他の実施形態に係る半導体素子は、半導体基板を貫通して形成するビア構造物を含む。前記ビア構造物は中心部及び外郭部を含む表面を有する。前記半導体素子は、前記ビア構造物の前記外郭部のうち、少なくとも一部上に形成され、前記中心部上には形成されない導電構造物を含む。
【００２０】
一実施形態によると、前記中心部は、前記外郭部とともに平坦に形成され、これによって、前記中心部及び前記外郭部は同一平面上に形成される。これとは異なり、前記中心部は前記外郭部から突出することもできる。
【００２１】
上述の他の目的を達成するための本発明の実施形態に係る半導体素子の製造方法は、平坦部及び突出部を含む表面を有するビア構造物を形成する段階、並びに前記ビア構造物の前記平坦部のうち少なくとも一部上に形成され、前記突出部のうち少なくとも一部上には形成されない導電構造物を形成する段階を含む。
【００２２】
前記導電構造物は、前記平坦部上のみに形成されて前記突出部上には形成されない。これによって、前記導電構造物は前記ビア構造物に低抵抗及び高電流性能を有して連結されることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態に係るビアと導電構造物を有する半導体素子の断面図である。
【図２】図１の半導体素子の平面図である。
【図３】一実施形態に従って図１に示した半導体素子を製造する方法を示す断面図である。
【図４】一実施形態に従って図１に示した半導体素子を製造する方法を示す断面図である。
【図５】一実施形態に従って図１に示した半導体素子を製造する方法を示す断面図である。
【図６】一実施形態に従って図１に示した半導体素子を製造する方法を示す断面図である。
【図７】一実施形態に従って図１に示した半導体素子を製造する方法を示す断面図である。
【図８】一実施形態に従って図１に示した半導体素子を製造する方法を示す断面図である。
【図９】一実施形態に従って図１に示した半導体素子を製造する方法を示す断面図である。
【図１０】一実施形態に従って図１に示した半導体素子を製造する方法を示す断面図である。
【図１１】他の実施形態による図１に示した半導体素子を製造する方法を示す断面図である。
【図１２】他の実施形態による図１に示した半導体素子を製造する方法を示す断面図である。
【図１３】本発明の一実施形態によるＴＳＶ構造物を有する積層型半導体素子を示す断面図である。
【図１４】図１３に示した積層型半導体素子の製造方法を示す断面図である。
【図１５】図１３に示した積層型半導体素子の製造方法を示す断面図である。
【図１６】図１３に示した積層型半導体素子の製造方法を示す断面図である。
【図１７】図１３に示した積層型半導体素子の製造方法を示す断面図である。
【図１８】図１３に示した積層型半導体素子の製造方法を示す断面図である。
【図１９】本発明の一実施形態に係るビア構造物上に形成された開口を有する導電構造物を説明するための平面図である。
【図２０】本発明の一実施形態に係るビア構造物上に形成された開口を有する導電構造物を説明するための平面図である。
【図２１】本発明の一実施形態に係る複合ビア構造物上に形成された複合導電構造物を説明するための平面図である。
【図２２】本発明の一実施形態に係る複合ビア構造物上に形成された複合導電構造物を説明するための平面図である。
【図２３】本発明の一実施形態に係る半導体素子内のビア構造物上に形成された追加導電構造物を含む断面図である。
【図２４】本発明の一実施形態に係る中心充填部を有するビア構造物を含む半導体素子の断面図である。
【図２５】本発明の一実施形態に係る中心充填部を有するビア構造物を含む半導体素子の平面図である。
【図２６】図２４及び図２５に示した半導体素子を製造する方法を示す断面図である。
【図２７】図２４及び図２５に示した半導体素子を製造する方法を示す断面図である。
【図２８】本発明の一実施形態に係る複合ビア構造物上に形成された複合導電構造物を有する半導体素子の平面図である。
【図２９】本発明の一実施形態に係る複合ビア構造物上に形成された複合導電構造物を有する半導体素子の平面図である。
【図３０】本発明の一実施形態に係る複合ビア構造物上に形成された複合導電構造物を有する半導体素子の平面図である。
【図３１】本発明の一実施形態に係る各積層半導体素子を有するシステムのブロックダイアグラムである。
【図３２】本発明の一実施形態に係る各積層半導体素子を有するシステムのブロックダイアグラムである。
【図３３】本発明の一実施形態に係る各積層半導体素子を有するシステムのブロックダイアグラムである。
【図３４】本発明の一実施形態に係る互いに同一平面上に位置する中心部及び外郭部を有する半導体素子を説明するための断面図である。
【図３５】本発明の一実施形態に係る互いに同一平面上に位置する中心部及び外郭部を有する半導体素子を説明するための断面図である。
【図３６】本発明の一実施形態に係るリング型ビア構造物を有する半導体素子を説明するための平面図である。
【図３７】本発明の一実施形態に係るリング型ビア構造物を有する半導体素子を説明するための断面図である。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照しつつ、本発明の望ましい実施形態をより詳しく説明する。
【００２５】
本発明の添付図面において、構造物のサイズは本発明の明確性に基づくために実際より拡大して示した。
【００２６】
本発明において第１、第２などの用語は多様な構成要素を説明するにあたって使用することができるが、各構成要素は使用される用語によって限定されるものではない。各用語は１つの構成要素を他の構成要素と区別する目的のみで使用される。
【００２７】
本明細書で使用する用語は、単に、特定実施形態を説明するために使用したものであって、本発明を限定しようとすることではない。単数表現は文脈上、明白に異なる意味を有しない限り、複数の表現を含む。本明細書において、「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものが存在することを指定しようとすることであって、１つまたはそれ以上の別の特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものの存在または付加可能性を予め排除しないことと理解されるべきである。
【００２８】
本明細書において、各層（膜）、領域、電極、パターンまたは、構造物が対象物、基板、各層（膜）、領域、電極または、パターンの「上に」、「上部に」または「下部に」形成されると言及される場合には各階（膜）、領域、電極、パターンまたは、構造物が直接、基板、各階（膜）、領域、または、パターン上に形成されたり、下に位置することを意味したり、他の層（膜）、他の領域、他の電極、他のパターンまたは、他の構造物が対象物や基板上に追加的に形成することを意味する。
【００２９】
本明細書に開示されている本発明の実施形態に対して、特定の構造的ないし機能的説明は単に本発明の実施形態を説明するための目的で例示されたもので、本発明の実施形態は多様な形態で実施可能で、本明細書に説明された実施形態に限定されるものではない。
【００３０】
即ち、本発明は多様な変更を加えることができ、種々な形態を有することができるが、特定の実施形態を図面に例示し、本明細書に詳細に説明したものである。これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物を含むと理解されるべきである。
【００３１】
図１は本発明の一実施形態に係るビアと導電構造物を有する半導体素子の断面図である。図２は図１の半導体素子の平面図である。
【００３２】
図１及び図２を参照すると、第１基板１０上に第１回路パターン１２が備わる。前記第１基板１０は半導体物質で成り立った基板であることができ、一例として、単結晶シリコン基板であることができる。前記第１回路パターン１２は、トランジスタ、ダイオードなど集積回路を形成するものなどを含むことができる。
【００３３】
前記第１基板１０上には前記第１回路パターン１２を覆う第１層間絶縁膜１４が備わる。前記第１回路パターン１２はドーピングされたポリシリコンまたは金属からなる下部配線１６により電気的に接続されることができる。前記下部配線１６のうち一部は上部面が前記第１層間絶縁膜１４の上部面と同じ平面上に位置する。
【００３４】
前記第１層間絶縁膜１４及び第１基板１０には、前記第１層間絶縁膜１４を貫通して第１基板１０内部まで延伸するビアホール２０が生成されている。図示はしていないが、前記ビアホール２０は複数個が備わることができる。前記ビアホール２０の内壁について絶縁膜パターン２２ａが備わる。前記絶縁膜パターン２２ａは第１基板１０とビアホール２０内の導電物質を含むＴＳＶコンタクト２８との間を絶縁させる役割をする。
【００３５】
前記ＴＳＶコンタクト２８は、導電性ライン構造物に接続されるものであって、ビア構造物の一例である。だが、本発明は導電性ライン構造物に接続されるいかなる形態のビア構造物にも適用することができる。
【００３６】
前記絶縁膜パターン２２ａ上には、バリア膜パターン２４ａが備わる。前記バリア膜パターン２４ａは、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、Ｃｏ、Ｎｉ、ＮｉＢ、ＷＮなどの金属または金属窒化物を含むことができる。これらは単独または２つ以上を積層して使うことができる。
【００３７】
前記バリア膜パターン２４ａ上には前記ビアホール２０の残りを埋める導電パターン２６ａが備わる。前記導電パターン２６ａは、低抵抗を有する金属からなることができる。また、前記導電パターン２６ａは前記第１基板１０をなすシリコン物質の熱膨張係数の１.５倍以上の熱膨張係数を有する金属物質を含むことができる。
【００３８】
一例として、前記導電パターン２６ａは銅、アルミニウム、金、インジウム、ニッケルなどからなることができ、これらは単独で形成することが望ましいが、２つ以上を含むことができる。本実施形態において、前記導電パターン２６ａは銅からなるとして説明する。即ち、前記ビアホール２０内には前記バリア膜パターン２４ａ及び導電パターン２６ａからなるＴＳＶコンタクト２８が備わる。
【００３９】
前記ビア構造物２８は、図２に示したように、基板１０から離れて上に向く外郭部及び中心部２７を有する表面を含む。図１及び図２を参照すると、前記外郭部は絶縁膜パターン２２ａのような少なくとも一つの取り囲む物質に隣接して配置され、中心部２７は前記外郭部によって囲まれる。
【００４０】
図１及び図２を参照すると、ビア構造物２８の前記外郭部は、バリア膜パターン２４ａ及び基板１０表面と平行した上面を有する導電パターン２６ａの一部を含む。即ち、ビア構造物２８の前記外郭部はバリア膜パターン２４ａと、取り囲んでいる第１層間絶縁膜１４と同一平面上に位置する上面を有する導電パターン２６ａ部分とを含む。
【００４１】
ビア構造物２８はビア構造物２８の前記外郭部から突出した中心部２７をさらに含む。即ち、中心部２７は前記外郭部の平面及び取り囲んでいる第１層間絶縁膜１４の平面から延伸する導電パターン２６ａの上面の部分（図２に示す）を含む。これによって、ビア構造物２８の中心部はビア構造物２８の突出部と命名されることができる。前記導電パターン２６ａが銅を含む場合、ビア構造物２８の前記突出部は図１及び図２の半導体素子を製造する後続工程で銅熱膨張によって形成されることができる。
【００４２】
前記導電パターン２６ａは１０〜１００μｍの高さ（Ｈ）、望ましくは、３０〜８０μｍの高さ（Ｈ）を有することができる。また、前記導電パターン２６ａは１〜１５μｍの直径（Ｄ）、望ましくは１〜１０μｍの直径（Ｄ）を有することができる。
【００４３】
図１及び図２をさらに参照すると、ＴＳＶ構造物２８及び第１層間絶縁膜１４上にバッファ膜３０が備わる。バッファ膜３０の一部はビア構造物２８の突出部２７上に残留する。前記バッファ膜３０は前記ＴＳＶ構造物２８の導電物質が別の構造物に広がることを防止する役割をする。
【００４４】
前記バッファ膜３０はシリコン窒化物、シリコン炭素窒化物、及びＳｉＣＯＮなどからなることができ、これらは単独または２つ以上が積層された形状を有することができる。前記バッファ膜３０は３００〜１０００Åの厚さを有することができる。
【００４５】
前記バッファ膜３０上には第１金属間絶縁膜３２が備わる。前記第１金属間絶縁膜３２は、低誘電率を有する物質からなることができ、例えば、シリコン酸化物、炭素ドーピングされたシリコン酸化物などからなることができる。
【００４６】
前記バッファ膜３０及び第１金属間絶縁膜３２を貫通する導電性ライン３６が備わる。即ち、前記導電性ライン３６は前記ＴＳＶ構造物２８の平坦な上部面と少なくとも部分的に接触する導電性構造物の一例である。
【００４７】
前記導電性ライン３６と前記ＴＳＶ構造物２８の上部面が接触する部位の面積が、前記ＴＳＶ構造物２８上部面の面積の８０％以上ならば、前記導電性ライン３６が突出部２７と接触しうる。また、前記導電性ライン３６と前記ＴＳＶ構造物２８の上部面が接触する部位の面積が前記ＴＳＶ構造物２８上部面の面積の５％以下ならば、そのような狭い接触面積によってこれを介して流れる電流が不充分となりうる。従って、前記導電性ライン３６と前記ＴＳＶ構造物２８の上部面が接触する部位の面積は、前記ＴＳＶ構造物２８上部面の面積の５〜８０％であることが望ましい。
【００４８】
図２の実施形態において、一つの前記ＴＳＶ構造物２８の上部面には互いに平行するように配置される２つの導電性ライン３６が備わる。前記導電性ライン３６は前記ＴＳＶ構造物２８の突出部２７と接触しないように前記ＴＳＶ構造物２８の外郭平坦部と接触する形状を有する。前記導電性ライン３６はバリア膜及び金属膜を含むことができ、前記バリア膜及び金属膜は、低抵抗及びシリコンの１.５倍程度の熱膨張係数を有する金属を含むことができる。前記金属は銅、アルミニウム、金、インジウム、ニッケルなどを含むことができる。
【００４９】
前記第１金属間絶縁膜３２及び導電性ライン３６上に第２金属間絶縁膜３８が備わることができる。前記第２金属間絶縁膜３８を貫通して前記導電性ライン３６と接続する第１上部配線４０が備わることができる。これによって、第１上部配線４０は導電性ライン３６を接続させる接続構造物の例を形成する。
【００５０】
図示はしていないが、前記第１上部配線４０及び第２金属間絶縁膜３８上に層間絶縁膜及び配線がさらに積層されることができる。
【００５１】
図３〜図１０は一実施形態により図１に示した半導体素子を製造する方法を示す断面図である。
【００５２】
図３を参照すると、第１基板１０上に第１回路パターン１２を形成する。前記第１回路パターン１２はＣＭＯＳトランジスタ、ダイオードなどを含むことができる。また、前記第１基板１０上に前記第１回路パターン１２を覆う第１層間絶縁膜１４を形成する。前記第１層間絶縁膜１４を貫通する下部配線１６を形成する。以後、前記第１層間絶縁膜１４及び下部配線１６上にエッチング阻止膜１８を形成する。前記工程を遂行することによって、ＦＥＯＬ工程が完了される。
【００５３】
図４を参照すると、前記エッチング阻止膜１８上にフォトレジスト膜（図示せず）を形成し、前記フォトレジスト膜をパターニングしてフォトレジストパターンを形成する。前記フォトレジストパターンは約２〜５μｍの厚さを有することができる。前記フォトレジストパターンをエッチングマスクとして使って前記エッチング阻止膜１８及び第１層間絶縁膜１４をエッチングし、続けて第１基板１０を乾式エッチングする。よって、前記第１層間絶縁膜１４及びエッチング阻止膜１８を貫通して第１基板１０内部まで延伸するビアホール２０を形成する。前記ビアホール２０は複数個が備わることができる。前記ビアホール２０内には後続工程を通じてＴＳＶ構造物が形成される。前記ビアホール２０を形成した後に、前記フォトレジストパターンを除去する。
【００５４】
前記ビアホール２０の内壁及びエッチング阻止膜１８上に絶縁膜２２を形成する。前記絶縁膜２２はシリコン酸化物または炭素ドーピングされたシリコン酸化物から形成することができる。一例として、前記絶縁膜２２はプラズマ酸化工程または化学気相蒸着工程を通じて形成することができ、ステップカバレッジ特性が優秀なＴＥＯＳ膜、オゾンＴＥＯＳ膜などから形成することができる。
【００５５】
図５を参照すると、前記絶縁膜２２上にバリア膜２４を形成する。前記バリア膜２４はＴａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、Ｃｏ、Ｎｉ、ＮｉＢ、ＷＮなどの物質から形成することができ、これらは単独または２つ以上が積層されることができる。前記バリア膜２４は１００〜３０００Åの厚さで形成することができる。
【００５６】
前記バリア膜２４上に導電膜２６を形成するための電極を提供するためにシード膜（図示せず）を形成する。一例として、前記シード膜は、物理気相蒸着法を通じて銅を蒸着させて形成することができる。
【００５７】
前記シード膜上に前記ビアホール２０内部を埋めるように導電膜２６を形成する。前記導電膜２６は低抵抗の金属物質から形成される。本実施形態において、前記導電膜２６は電解めっき法、無電解めっき法、電子融合法（Ｅｌｅｃｔｒｏｇｒａｆｔｉｎｇ）、物理気相蒸着法などによって銅を蒸着させて形成することができる。前記導電膜２６を形成した後、前記導電膜２６を熱処理する工程をさらに遂行することもできる。
【００５８】
これとは異なる例として、前記導電膜２６は銅以外にも低抵抗を有する他の金属を蒸着させて形成することもできる。前記導電膜２６は第１基板１０をなすシリコン物質との熱膨張係数の２倍以上の熱膨張係数を有する金属物質を蒸着させて形成することができる。具体的に、前記導電膜２６はアルミニウム、金、インジウム、ニッケルなどからなることもある。しかし、前記導電膜２６は半導体製造工程に適合し、低抵抗を有する銅から形成することが望ましい。
【００５９】
図６を参照すると、前記導電膜２６、バリア膜２４、絶縁膜２２、及びエッチング阻止膜１８を、第１層間絶縁膜１４が露出する時まで化学機械的研磨工程を通じて研磨する。これに伴い、導電パターン２６ａ、バリア膜パターン２４ａ及び絶縁膜パターン２２ａがビアホール２０内に残留する。導電パターン２６ａとバリア膜パターン２４ａは、ＴＳＶ構造物２８を形成する。前記エッチング阻止膜１８は完全にエッチングされることもでき、一部が厚さほど残っていることもできる。
【００６０】
図７を参照すると、前記絶縁膜パターン２２ａ、ＴＳＶ構造物２８、及び下部配線１６を覆うバッファ膜３０を第１層間絶縁膜１４上に形成する。前記バッファ膜３０は絶縁物質からなり、前記ＴＳＶ構造物２８に含まれる金属物質の拡散を抑制させるために提供する。前記バッファ膜３０はシリコン窒化物、シリコン炭素窒化物、ＳｉＣＯＮなどから形成することができ、これらは単独または２つ以上を積層して形成することができる。前記バッファ膜３０は３００〜１０００Åの厚さで形成することができる。
【００６１】
前記バッファ膜３０及び第１層間絶縁膜１４上に第１金属間絶縁膜３２を形成する。前記第１金属間絶縁膜３２はシリコン酸化物または炭素ドーピングされたシリコン酸化物から形成することができる。前記蒸着工程を遂行する間前記導電パターン２６ａが熱膨張して、前記導電パターン２６ａは中心部位が突出し、これによって、突出部２７を有することになる。
【００６２】
図８を参照すると、前記第１金属間絶縁膜３２及びバッファ膜３０の一部分をエッチングして前記ＴＳＶ構造物２８の上部のうち、少なくとも平坦な部分の一部と下部配線１６を露出する第１開口３４を形成する。前記第１開口３４はライン形状を有しながら延伸する。前記第１開口３４の底面に露出するＴＳＶ構造物２８の上部面の面積は前記ＴＳＶ構造物２８の上部面の面積の５〜８０％になるようにする。
【００６３】
本実施形態においては、一つの前記ＴＳＶ構造物２８上部面のうち、平坦な部分上に２つの第１開口３４が互いに平行するように配置される。これによって、前記ＴＳＶ構造物２８の中心突出部２７上にはバッファ膜３０及び前記第１金属間絶縁膜３２の部分が残ることになる。
【００６４】
図９を参照すると、前記第１開口３４の内部を埋めるバリア膜及び導電膜を、ＴＳＶ構造物２８、下部配線１６、及び第１金属間絶縁膜３２の露出した部分上に形成し、前記第１金属間絶縁膜３２が露出するように前記導電膜及び前記バリア膜を化学機械的に研磨して第１開口３４内に導電性ライン３６を形成する。
【００６５】
前記導電性ライン３６は前記ＴＳＶ構造物２８の中心突出部２７とは接触しない。前記導電パターン２６ａが突出する高さ及び突出する部位は前記ビアホール２０の直径及び深さと関連する。
【００６６】
即ち、前記ビアホール２０が数千Å以下程度で直径及び深さが小さい場合、前記ビアホール２０内に形成される前記導電パターン２６ａの体積が大きくなくて前記導電パターン２６ａが突出する体積も非常に小さい。例えば、数千Å以下の直径を有する下部配線１６の場合には、下部配線１６がバッファ膜３０及び第１金属間絶縁膜３２の形成期間の間、熱的にあまり膨張しない。
【００６７】
しかし、ＴＳＶ構造物２８は半導体素子に含まれる他の配線に比べて非常に大きいサイズを有するので、バッファ膜３０及び第１金属間絶縁膜３２の形成期間の間にＴＳＶ構造物２８は熱的に非常に膨張することになる。例えば、前記導電パターン２６ａが１〜１５μｍの直径及び１０〜１００μｍの深さを有する場合には、前記導電パターン２６ａが熱膨張することによって前記導電パターン２６ａの中心部位が上へ突出することになる。
【００６８】
バッファ膜３０及び第１金属間絶縁膜３２が形成される時、バリア膜パターン２４ａに接触する導電パターン２６ａは、物質の間の相対的に高い接着によってあまり膨張しない。従って、導電パターン２６ａの中心部のみが膨張して中心突出部２７を形成する。
【００６９】
前記導電パターン２６ａが１５〜５０μｍの直径を有する場合、前記導電パターン２６ａとバリア膜パターン２４ａとの間の接着力が低い。この場合、導電パターン２６ａは上部面の全面にかけて上へ突出することになる。
【００７０】
図１０を参照すると、前記導電性ライン３６及び第１金属間絶縁膜３２上に第２金属間絶縁膜３８が形成される。第１上部配線４０が第２金属間絶縁膜３８を貫通して形成されて前記導電性ライン３６と電気的に接続される。具体的に、前記第２金属間絶縁膜３８に第２開口（図示せず）を形成し、前記第２開口にバリア膜及び導電物質を埋め込んで第１上部配線４０を形成する。前記第１上部配線４０は銅を含む。
【００７１】
図示はしていないが、上述した説明と同一方法で、層間絶縁膜及び配線をさらに形成することができる。これで、導電構造物の例として導電性ライン３６がＴＳＶ構造物２８の上面の外郭平坦部上のみに形成され、中心突出部２７上には形成されない。従って、導電性ライン３６は最小の接触抵抗を有し、ＴＳＶ構造物２８上に形成される。
【００７２】
図３４をさらに参照すると、本発明は絶縁膜パターン２２ａ、バリア膜パターン２４ａ、及び導電パターン２６ａと共に形成されるＴＳＶ構造物２８ａの他の例に適用することができる。図３４を参照すると、ＴＳＶ構造物２８ａはＴＳＶ構造物２８ａの上面の外郭部２７ａとともに平坦な中心部２７ｂを有する。
【００７３】
図３４において、ＴＳＶ構造物２８ａの上面の外郭部２７ａは絶縁膜パターン２２ａに近接して形成される。ＴＳＶ構造物２８ａ上面の中心部２７ｂは外郭部２７ａによって囲まれる。図３５を参照すると、導電性ライン３６ａは外郭部２７ａ上のみに形成され、中心部２７ｂ上には形成されない。
【００７４】
図３６及び図３７を参照すると、本発明はリング形状を有するリング型ＴＳＶ構造物２８ｂの実施形態にも適用される。図３７は図３６のＩ−Ｉ’ラインに沿って切断した断面図である。ＴＳＶ構造物２８ｂはビアホールをリング形状に埋める絶縁膜パターン２２ａ、バリア膜パターン２４ａ、及び導電パターン２６ａと共に形成される。
【００７５】
ＴＳＶ構造物２８ｂは絶縁膜パターン２２ａに近接するＴＳＶ構造物２８ａの上面の外郭部２７ｃを有する。ＴＳＶ構造物２８ａの上面の中心部２７ｄは外郭部２７ｃによって囲まれ、リング形状の導電パターン２６ａの突出部を有する。図３６及び図３７の実施形態において、導電性ラインは外郭部２７ｃの少なくとも一部上に形成され、リング型ＴＳＶ構造物２８ｂの中心突出部２７ｄ上には形成されない。
【００７６】
図１１及び１２は他の実施形態によって図１に示した半導体素子を製造する方法を示す断面図である。
【００７７】
以下にて説明する第２方法は、シリコン貫通ビアコンタクトの突出を抑制するために一部の工程がさらに追加されたことを除いては前記第１方法と同様である。従って、同一工程についての説明は省略する。
【００７８】
先に、図３〜図６を参照して説明した工程を遂行することによって、導電パターン２６ａ及びバリア膜パターン２４ａを有するＴＳＶ構造物２８を形成する。図１１を参照すると、前記ＴＳＶ構造物２８が形成されている構造に対して熱処理工程を遂行することによって、前記ＴＳＶ構造物２８の上部面を人為的に突出させる。即ち、前記ＴＳＶ構造物２８に熱を加えて前記導電パターン２６ａの体積を膨張させて膨張した導電パターン２６ｃを形成する。これによって、膨張したＴＳＶ構造物２８ｃが形成される。
【００７９】
前記熱処理工程が１００℃以下で遂行される場合には、前記ＴＳＶ構造物２８を充分に熱膨張させることができない。また、前記熱処理工程が６００℃以上で遂行される場合には、前記ＴＳＶ構造物２８が劣化されうる。従って、前記熱処理工程は１００〜６００℃の温度で遂行されることが望ましい。
【００８０】
図１２を参照すると、前記膨張したＴＳＶ構造物２８ｃの上部面が平坦になるように前記膨張したＴＳＶ構造物２８ｃを化学機械的に研磨する。前記研磨工程を通じて、平坦な上部面を有するＴＳＶ構造物２８が形成される。この時、前記ＴＳＶ構造物２８は熱処理工程を通じて充分に熱膨張されたので、後続して熱工程を通じてバッファ膜３０及び第１金属間絶縁膜３２を形成する時に突出する程度が非常に緩和されることができる。
【００８１】
続いて、図７〜図１０を参照して説明した工程を同一に遂行することによって、図１０に示した半導体素子を製造することができる。
【００８２】
図１３は本発明の一実施形態に係るＴＳＶ構造物を有する積層型半導体素子を示す断面図である。
【００８３】
図１３を参照すると、積層型半導体素子は第１集積回路チップ１５０、第２集積回路チップ１５２、はんだ５０、及びコンタクト構造物１１２を含む。前記第１集積回路チップ１５０に含まれる素子はメモリ素子またはロジック素子でありうる。他の例として、前記第１集積回路チップ１５０に含まれる素子はイメージ素子でもある。
【００８４】
ＴＳＶ構造物１２８ａの底面及び絶縁膜パターン１２２ｂの底面が第１基板１０ａの底面の外へ露出していることを除いては、第１集積回路チップ１５０は、図１に示した半導体素子と同じ構成を有することができる。図１３のＴＳＶ構造物１２８ａ及び絶縁膜パターン１２２ｂは、図１及び図２のＴＳＶ構造物２８及び絶縁膜パターン２２ａと類似するように形成される。
【００８５】
これに加えて、最上部の第２配線４４及び第３金属間絶縁膜４２上には第１保護膜４６が備わることができる。前記第１保護膜４６を貫通してはんだ５０が形成されることができる。
【００８６】
前記第１集積回路チップ１５０は第１基板１０ａ、第１回路パターン１２、下部配線１６、第１層間絶縁膜１４、及び絶縁膜パターン１２２ｂを含む。第１集積回路チップ１５０はＴＳＶ構造物１２８ａ及び導電性ライン３６を含む。前記ＴＳＶ構造物１２８ａは第１層間絶縁膜１４及び第１基板１０ａを貫通して形成される。図１及び図２のように、導電性ライン３６がＴＳＶ構造物１２８ａの上面の外郭平坦部上に形成され、前記上面の中心突出部上には形成されない。前記導電性ライン３６は第１金属間絶縁膜３２に取り囲まれる。
【００８７】
第１上部配線４０及び第２上部配線４４、並びに第２金属間絶縁膜３８及び第３金属間絶縁膜４２が、第１集積回路チップ１５０内に含まれる。また、前記第２上部配線４４を覆う第１保護膜４６が備わり、はんだ５０は第１保護膜４６を貫通して第２上部配線４４に接触する。
【００８８】
前記第１基板１０ａは単結晶シリコン基板でありうる。前記第１基板１０ａは１０〜１００μｍの厚さを有する。前記第１基板１０ａの底面がＴＳＶ構造物１２８ａの底面と同じ平面に位置することができる。または、前記第１基板１０ａ底面に比べて前記ＴＳＶ構造物１２８ａの底面が突出するように前記第１基板１０ａが位置することができる。
【００８９】
以下においては、前記第１基板１０ａを貫通するＴＳＶ構造物１２８ａを説明する。
【００９０】
前記第１基板１０ａを貫通するビアホール２０が備わる。前記ビアホール２０の側壁には円筒形状の絶縁膜パターン１２２ｂが備わる。前記絶縁膜パターン１２２ｂ上にはバリア膜パターン１２４ｂ及びシードパターン（図示せず）が備わる。前記シードパターン上に前記ビアホール２０の残りを埋める導電パターン１２６ａが備わる。
【００９１】
前記導電パターン１２６ａは低抵抗を有しながら第１基板１０ａをなす物質との熱膨張係数の２倍以上の熱膨張係数を有する金属物質を含む。一例として、前記導電パターン１２６ａは銅、アルミニウム、金、インジウム、ニッケルなどを含むことができる。本実施形態においては半導体工程に適合した銅を含む。
【００９２】
前記ＴＳＶ構造物１２８ａは、半導体チップでアドレスまたはチップイネーブルなどのような電気信号パッド、ピンパワーシグナルパッド、パワーアンプモジュールなどと連結して、第１集積回路１５０と第２集積回路チップ１５２との間の電気的信号を伝達することができる。第２金属間絶縁膜３８及び第３金属間絶縁膜４２が、第１金属間絶縁膜３２上に次々と形成される。導電性ライン３６並びに第１上部配線４０及び第２上部配線４４が絶縁膜３８、４２を貫通して形成される。
【００９３】
前記第２上部配線４４はパッド電極として使われることができ、これからは第１パッド電極４４と言う。第２上部配線４４をカバーする第１保護膜４６が第３金属間絶縁膜４２上に形成される。前記第１保護膜４６は絶縁物質からなり、一例として、ポリイミド物質を含むことができる。
【００９４】
前記第１パッド電極４４と接触するはんだ５０が備わることができる。図示はしていないが、前記はんだ５０は印刷回路基板と接触することができる。これとは異なり、ワイヤーボンディングによって前記第１パッド電極４４とリードフレームが電気的に連結されることができる。
【００９５】
一方、第２集積回路チップ１５２は第２基板１００、前記第２基板１００上に備わる第２回路パターン１０２、配線１０４、第２層間絶縁膜１０６、第２パッド電極１０８を含む。
【００９６】
前記第２集積回路チップ１５２に含まれた半導体素子は前記第１集積回路チップ１５０に含まれたものと同一の半導体素子であることもあり、互いに異なる半導体素子でもある。
【００９７】
第２層間絶縁膜１０６上には配線１０４と接続される第２パッド電極１０８が備わる。前記第２パッド電極１０８は前記第１基板１０ａのＴＳＶ構造物１２８ａに電気的に接続されている。第２層間絶縁膜１０６及び第２パッド電極１０８上には第２保護膜１１０が備わる。前記第２保護膜１１０はポリイミド物質からなることができる。
【００９８】
前記第１集積回路チップ１５０に含まれたＴＳＶ構造物１２８ａと前記第２集積回路チップ１５２に含まれた第２パッド電極１０８との間には第２保護膜１１０を貫通して導電性を有するコンタクト構造物１１２が介在される。前記コンタクト構造物１１２で使われることのできる物質の例としては銀（Ａｇ）はんだペーストを挙げることができる。
【００９９】
即ち、本実施形態に係る半導体素子は第１集積回路チップ１５０及び第２集積回路チップ１５２が積層された構造を有し、ＴＳＶ構造物１２８ａを通じて前記第１集積回路チップ１５０及び第２集積回路チップ１５２が電気的に接続される。また、本実施形態に係る積層型素子はＴＳＶ構造物１２８ａと上部の導電性ライン３６との間の接着特性が優れているため、信号伝達速度が速い。従って、半導体素子の電気的特性が良好、且つ高い信頼性を有する。
【０１００】
図示はしていないが、第１集積回路チップと同一構造のＴＳＶ構造物を含む３つ以上の集積回路チップが垂直に積層されることができる。
【０１０１】
図１４〜図１８は、図１３に示した積層型半導体素子の製造方法を示す断面図である。
【０１０２】
図１４を参照すると、第１基板１０上に第１回路パターン１２を形成し、第１回路パターン１２をカバーする第１層間絶縁膜１４を第１基板１０上に形成する。下部配線１６が第１層間絶縁膜１４を貫通して形成される。
【０１０３】
第１層間絶縁膜１４及び第１基板１０がパターニングされて内部にビアホール２０を形成する。絶縁膜パターン１２２ａと、バリア膜パターン１２４ａ及び導電パターン１２６ａを含むＴＳＶ構造物１２８が図６と類似するようにビアホール２０内に形成される。導電パターン１２６ａは図１０と類似するように中心突出部２７を有する。
【０１０４】
図１５を参照すると、前記ＴＳＶ構造物１２８及び第１層間絶縁膜１４上にバッファ膜３０を形成する。前記バッファ膜３０上に第１金属間絶縁膜３２を形成する。前記第１金属間絶縁膜３２及びバッファ膜３０を貫通して導電性ライン３６を形成し、ＴＳＶ構造物１２８の外郭平坦部と電気的に接続され、下部配線１６上に形成される。
【０１０５】
前記導電性ライン３６は、図１０と類似するように、ＴＳＶ構造物１２８の突出部２７とは接触しないように形成される。図７〜図１０と類似するように、前記導電性ライン３６及び第１金属間絶縁膜３２上に第２金属間絶縁膜３８及び第３金属間絶縁膜４２、並びに第１上部配線４０及び第２上部配線４４を形成する。
【０１０６】
図１６を参照すると、第１保護膜４６が第３金属間絶縁膜４２上に形成されて第２上部配線４４をカバーする。前記第１保護膜４６はポリイミド物質を含むことができる。前記第１保護膜４６の一部分を除去して第２上部配線４４を露出させる第３開口４８を形成する。
【０１０７】
前記第１基板１０、絶縁膜パターン１２２ａ、バリア膜パターン１２４ａ、及び導電パターン１２６ａの底面をグラインディングを通じて除去して、前記導電パターン１２６ａの底面を露出させる。前記工程を通して、第１基板１０の厚さが減少する。残留する導電パターン１２６ａ及びバリア膜パターン１２４ｂはＴＳＶ構造物１２８ａを定義する。絶縁膜パターン１２２ｂはビアホール内のＴＳＶ構造物１２８ａを取り囲む。
【０１０８】
前記グラインディング工程を通して、導電パターン１２６ａの底面が第１基板１０ａの底面と同一平面上に置かれることになる。しかし、本発明は導電パターン１２６ａの底面が第１基板１０ａの底面から突出した実施形態にも適用される。
【０１０９】
絶縁膜パターン１２２ｂはビアホール２０側壁上にシリンダ形状を有する。バリア膜パターン１２４ｂは絶縁膜パターン１２２ｂの側壁上にシリンダ形状を有する。バリア膜パターン１２４ｂは導電パターン１２６ａを囲む。
【０１１０】
図１７を参照すると、前記第１保護膜４６に形成された第３開口４８内にはんだ５０を形成する。これで、ＴＳＶ構造物１２８ａを含む第１集積回路チップ１５０が完成される。
【０１１１】
図１８を参照すると、第２基板１００上に前記第１集積回路チップ１５０と接合するための第２集積回路チップ１５２を形成する。具体的に、前記第２基板１００上に第２回路パターン１０２、配線１０４及び第２層間絶縁膜１０６を形成する。前記第２層間絶縁膜１０６上に前記配線１０４と電気的に接続する第２パッド電極１０８を形成する。前記第２パッド電極１０８は前記第１基板１０ａに形成されたＴＳＶ構造物１２８ａと各々対向するように配置される。
【０１１２】
前記第２パッド電極１０８をカバーする第２保護膜１１０が第２層間絶縁膜１０６上に形成される。次に、第２保護膜１１０をパターニングして、第２パッド電極１０８を露出させる第４開口（図示せず）を形成する。コンタクト構造物１１２が前記第４開口内に形成されて第２パッド電極１０８に電気的に接続する。
【０１１３】
また、図１３を参照すると、第１基板１０ａのＴＳＶ構造物１２８ａの底面と第２基板１００のコンタクト構造物１１２が互いに圧搾して第１集積回路チップ１５０及び第２集積回路チップ１５２を含む積層型半導体素子が完成される。
【０１１４】
図１９及び図２０は各々本発明の一実施形態に係るビア構造物上に形成された開口を有する導電構造物を説明するための平面図である。
【０１１５】
以下にて説明する半導体素子は導電性ライン構造物の形状を除いては図１及び図２に示した半導体素子と同一である。
【０１１６】
図１９及び図２０を参照すると、第１導電性ライン６０ａ及び第２導電性ライン６０ｂは、ＴＳＶ構造物２８の中心突出部２７を露出する第１開口６２ａ及び第２開口６２ｂを含む。
【０１１７】
開口６２ａ、６２ｂの大きさは突出部２７の大きさに依存する。第１開口６２ａは突出部２７の大きさより大きく、ＴＳＶ構造物２８の大きさより小さい。第２開口６２ｂは突出部２７の大きさより大きく、導電性ライン６０ｂ方向に沿って延伸する。第２開口６２ｂもやはりバリア膜パターン２４ａ、絶縁膜パターン２２ａ、及び第１層間絶縁膜１４の上面の部分を露出させる。
【０１１８】
いかなる場合でも、各導電性ライン６０ａ、６０ｂは、ＴＳＶ構造物２８上面の５〜８０％で接触する。
【０１１９】
図１９及び図２０に示した半導体素子は、図３〜図８を参照して説明したことと同じ工程を遂行して形成される。ただし、第１開口３４が形成される位置が異なる。次に、前記図９及び図１０を参照で説明したのと同じ工程を遂行する。これで、図１９及び図２０の半導体素子を製造する。
【０１２０】
図２１及び図２２は本発明の一実施形態に係る複合ビア構造物上に形成された複合導電構造物を説明するための平面図である。
【０１２１】
以下において説明する半導体素子はＴＳＶ構造物上に形成される導電性ラインの形状を除いては図１及び図２に示した半導体素子と同一である。
【０１２２】
図２１を参照すると、複合ＴＳＶ構造物２８ａ、２８ｂ上に一方向に延伸する導電性ライン６４は、前記方向に沿って二つに分離される。導電性ライン６４の各部分はＴＳＶ構造物２８ａ、２８ｂ中、少なくとも一つの上面のうち外郭平坦部に接触する。導電性ライン６４の前記の部分はＴＳＶ構造物２８ａ、２８ｂによって電気的に接続される。
【０１２３】
例示的な実施形態によると、導電性ライン６４は三部分に分離される。導電性ライン６４の一部分は両ＴＳＶ構造物２８ａ、２８ｂの上面の外郭平坦部に接触する。導電性ライン６４の他の部分は第１ＴＳＶ構造物２８ａの上面の外郭平坦部に接触し、導電性ライン６４のまた他の部分は第２ＴＳＶ構造物２８ｂの上面の外郭平坦部に接触する。
【０１２４】
導電性ライン６４の前記部分はＴＳＶ構造物２８ａ、２８ｂの全体上面の５〜８０％で接触する。
【０１２５】
図２１に示した半導体素子は、図３〜図１０を参照して説明したのと同一工程を通して形成することができる。ただし、第１開口３４の位置と形状のみが異なる。
【０１２６】
図２２は本発明の一実施形態に係る半導体素子の平面図である。
【０１２７】
図２２に示した半導体素子は導電性ラインが追加的にさらに備わることを除いては、図１及び図２の半導体素子と同一構造を有する。
【０１２８】
図２２を参照すると、二つの導電性ライン３６がＴＳＶ構造物２８の上面の外郭平坦部の第１部分に接触する。第２導電性ライン３７はＴＳＶ構造物２８の中心部上で第１導電性ライン３６間に平行するように延伸する二部分を含む。第２導電性ライン３７の前記部分は第１導電性ライン３６間にＴＳＶ構造物２８の上面の外郭平坦部の部分に接触する。
【０１２９】
図２２に示した半導体素子は、図３〜図１０を参照して説明したのと同一工程を通して形成されることができる。ただし、第１開口３４が形成される位置と形状が異なる。
【０１３０】
図２３は本発明の一実施形態に係る半導体素子内のビア構造物上に形成された追加導電構造物を含む断面図である。
【０１３１】
以下において説明する半導体素子は、図１、図１９、図２０、図２１、及び図２２のように、導電性ライン３６がＴＳＶ構造物２８の外郭平坦部上で形成される。
【０１３２】
図２３を参照すると、第１金属間絶縁膜３２が導電性ライン構造物３６を囲む。第２金属間絶縁膜３８が第１金属間絶縁膜３２及び導電性ライン構造物３６上に形成される。上部配線４０が第２金属間絶縁膜３８を貫通して形成され、各々は上部導電性ライン４０ａ及び上部コンタクト４０ｂを含む。上部配線４０は、図２３のＴＳＶ構造物２８の突出部２７をオーバーラップしないように形成する。
【０１３３】
ＴＳＶ構造物２８の突出部２７上に形成された第２金属間絶縁膜３８部分は平坦でないこともある。従って、上部配線４０は突出部２７にオーバーラップされないように形成して平坦に形成することができる。
【０１３４】
図２３に示した半導体素子は図３〜図１０を参照して説明したのと同一工程を通じて形成されることができる。ただし、上部配線４０の位置のみが異なる。
【０１３５】
図２４及び図２５は本発明の一実施形態に係る中心充填部を有するビア構造物を含む半導体素子の断面図である。
【０１３６】
図２４及び図２５を参照すると、第１基板１０上に第１回路パターン１２が備わる。前記第１回路パターン１２はトランジスタ、ダイオードなどを含むことができる。
【０１３７】
前記第１基板１０上には前記第１回路パターン１２を覆う第１層間絶縁膜１４が備わる。下部配線１６が第１層間絶縁膜１４を貫通して第１回路パターン１２に接続される。ビアホール６８が第１層間絶縁膜１４及び第１基板１０の少なくとも一部を貫通して形成される。前記ビアホール６８は楕円形状を有することができる。
【０１３８】
前記ビアホール６８の内壁上に絶縁膜パターン７０ａが備わる。前記絶縁膜パターン７０ａ上にはバリア膜パターン７２ａが備わる。前記バリア膜パターン７２ａは、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、Ｃｏ、Ｎｉ、ＮｉＢ、ＷＮなどの物質から形成することができる。これらは単独または２つ以上を積層して使うことができる。
【０１３９】
前記バリア膜パターン７２ａ上には前記ビアホール６８の残りを埋める導電パターン７４ａが備わる。導電パターン７４ａは中心充填部７８ａを取り囲むカップ形状を有する。前記導電パターン７４ａは低抵抗を有し、第１基板１０をなすシリコンの熱膨張係数の２倍以上の熱膨張係数を有する金属からなることができる。前記導電パターン７４ａは銅（Ｃｕ）、アルミニウム、金、インジウム、ニッケルなどからなることができる。本実施形態では前記導電パターン７４ａは半導体製造工程に最も適合して低抵抗を有する銅を含むことができる。導電パターン７４ａ及びバリア膜パターン７２ａはＴＳＶ構造物７６を定義する。
【０１４０】
中心充填部７８ａは前記ビアホール６８の中心に形成される。前記中心充填部７８ａは絶縁物質または導電物質からなることができる。一例として、前記中心充填部７８ａはスピンオングラス（ＳＯＧ）系列の酸化物、フロアブルシリコン（Ｆｌｏｗａｂｌｅ Ｓｉ）、チタニウム、アルミニウム、多孔質物質（ｐｏｒｏｕｓ ｍａｔｅｒｉａｌ）等を挙げることができる。
【０１４１】
いかなる場合でも、中心充填部７８ａの物質は、導電パターン７４ａ物質の熱膨張係数より３〜４倍低い熱膨張係数を有する。例えば、導電パターン７４ａは、１７ＰＰＭの熱膨張係数を有する銅を含むことができる。この場合、中心充填部７８ａは、３〜４ＰＰＭの低い熱膨張係数を有する物質を含むことができる。
【０１４２】
導電パターン７４ａはカップ形状の導電パターン７４ａの上面中心部についてリング形状を有する突出部７５を含む。中心充填部７８ａ及び絶縁パターン７０ａに隣接するように配置される導電パターン７４ａ上面の外郭部は第１層間絶縁膜１４の上面と同一平面に位置することができる。
【０１４３】
ＴＳＶ構造物７６及び第１層間絶縁膜１４上部面を覆うバッファ膜３０が備わる。複数の導電性ライン８０ａが形成されてＴＳＶ構造物７６上面の外郭平坦部と接触し、または第１金属間絶縁膜３２及びバッファ膜３０を貫通して下部配線１６と接触する。導電性ライン８０ａは突出部７５上に形成されず、これと接触することもない。
【０１４４】
二つの平行した導電性ライン８０ａがＴＳＶ構造物７６の上面の外郭平坦部に接触する。これとは異なり、二個以上の導電性ライン８０ａがＴＳＶ構造物７６の上面の平坦部に接触するように形成されることもできる。いかなる場合でも、導電性ライン８０ａは形成されてＴＳＶ構造物７６の全体上面の５〜８０％で接触する。
【０１４５】
前記導電性ライン８０ａはバリア膜及び低抵抗を有する金属を含む導電膜を含む。前記金属は半導体製造工程に適合しながら低抵抗を有する銅を含むことができる。
【０１４６】
前記第１金属間絶縁膜３２上に第２金属間絶縁膜３８が備わることができる。前記第２金属間絶縁膜３８を貫通して前記導電性ライン８０ａと接続する上部配線４０が備わることができる。これによって、上部配線４０は導電性ライン８０ａに電気的に接続される接続構造物を形成することができる。図示はしていないが、前記第１上部配線４０及び第２金属間絶縁膜３８上に層間絶縁膜及び配線がさらに積層されることができる。
【０１４７】
図２６及び図２７は、図２４及び図２５に示した半導体素子を製造する方法を示す断面図である。
【０１４８】
先に、図３及び図４を参照して説明したのと同一工程を遂行して、第１層間絶縁膜１４にビアホール６８及び絶縁膜７０を形成する。この時、前記ビアホール６８の上部面は円または楕円形状を有することができる。絶縁膜７０はビアホール６８の内壁上に形成され、また、第１層間絶縁膜１４及び下部配線１６上に形成されたエッチング阻止膜１８上にも形成される。
【０１４９】
図２６を参照すると、前記絶縁膜７０上にバリア膜７２を形成する。前記バリア膜７２上に導電膜７４を形成する。前記導電膜７４は低抵抗を有し、第１基板１０をなすシリコンの熱膨張係数の２倍以上の熱膨張係数を有する金属からなることができる。前記導電膜７４は銅（Ｃｕ）、アルミニウム、金、インジウム、ニッケルなどからなることができる。本実施形態においては前記導電膜７４は半導体製造工程に最も適合し、且つ低抵抗を有する銅を含むことができる。
【０１５０】
前記導電膜７４上に前記ビアホール６８の残りを埋める中心充填膜７８を形成する。前記中心充填膜７８はスピンオングラス（ＳＯＧ）系列の酸化物、フロアブルシリコン（Ｆｌｏｗａｂｌｅ Ｓｉ）、チタニウム、アルミニウム、多孔質物質（ｐｏｒｏｕｓ ｍａｔｅｒｉａｌ）等を挙げることができる。一実施形態によると、導電膜７４は１７ＰＰＭの熱膨張係数を有する銅を含む。この場合、中心充填膜７８は、３〜４ＰＰＭの低い熱膨張係数を有する物質を含むことができる。従って、中心充填膜７８は導電膜７４の熱膨張を緩衝して、リング形状の突出部７５の高さを最小化する。
【０１５１】
図２７を参照すると、前記第１層間絶縁膜１４の上部面が露出されるように前記中心充填膜７８、導電膜７４、バリア膜７２、絶縁膜７０及びエッチング阻止膜１８を研磨する。これによって、ＴＳＶ構造物７６がビアホール６８内に形成される。続いて、図７〜図１０を参照して説明した工程を遂行する。それによって、図２４に示した半導体素子を製造することができる。
【０１５２】
図２８〜図３０は本発明の一実施形態に係る複合ビア構造物上に形成された複合導電構造物を有する半導体素子の平面図である。
【０１５３】
以下にて説明する半導体素子は、カップ形状で形成されたＴＳＶ構造物７６ａ、７６ｂが中心充填膜７８ａ、７８ｂを各々取り囲むことを除けば、図２１に示した半導体素子と同一である。
【０１５４】
図２８を参照すると、導電性ライン８１は複数個に分離し、複数個のＴＳＶ構造物７６ａ、７６ｂに沿って延伸する。各ＴＳＶ構造物７６ａ、７６ｂは図２７と類似するように形成する。導電性ライン８１の各部分はＴＳＶ構造物７６ａ、７６ｂのうち、少なくとも一つの外郭平坦部に接触する。前記導電性ライン８１の部分はＴＳＶ構造物７６ａ、７６ｂにより電気的に接続される。
【０１５５】
図２８に示した実施形態において、導電性ライン８１は三部分に分けられる。導電性ライン８１の一部分は、ＴＳＶ構造物７６ａ、７６ｂの上面の外郭平坦面部分に接触する。導電性ライン８１の他の部分は、第１ＴＳＶ構造物７６ａの上面の外郭平坦面の一部に接触し、導電性ライン８１のまた他の部分は、第２ＴＳＶ構造物７６ｂの上面の外郭平坦面の一部に接触する。
【０１５６】
第１ＴＳＶ構造物７６ａは、第１導電パターン７４ａ及び第１バリア膜パターン７２ａを含む。第２ＴＳＶ構造物７６ｂは、第２導電パターン７４ｂ及び第２バリア膜パターン７２ｂを含む。各第１導電パターン７４ａ及び第２導電パターン７４ｂは、リング形状の中心突出部７５を有する。
【０１５７】
第１中心充填部７８ａは、第１導電パターン７４ａによって取り囲まれて、第２中心充填部７８ｂは第２導電パターン７４ｂによって取り囲まれる。
【０１５８】
図２８に示した半導体素子は図２６及び図２７を参照して説明したのと同一工程を通じて形成することができる。ただし、導電性ライン構造物８１の位置と形状のみが異なる。
【０１５９】
図２９は本発明の一実施形態に係る半導体素子の平面図である。図２９においては説明の便宜のために、ＴＳＶ構造物及び導電性ラインのみを図示し、残りの部材は図２４に示したものと類似している。
【０１６０】
図２９を参照すると、輪状の導電パターンを含むＴＳＶ構造物９０ａ、９０ｂ、９０ｃが備わる。前記ＴＳＶ構造物９０ａ、９０ｂ、９０ｃは図２４に示したＴＳＶ構造物７６と同一形状を有する。
【０１６１】
本実施形態において、三つのＴＳＶ構造物９０ａ、９０ｂ、９０ｃはより大きい一つのＴＳＶ構造物９２を形成することができる。即ち、直径が非常に広い一つのＴＳＶ構造物が要求される素子の場合、直径が非常に広い一つのＴＳＶ構造物を形成することが容易ではない。従って、狭い直径を有する複数のＴＳＶ構造物９０ａ、９０ｂ、９０ｃが実質的には一つのＴＳＶ構造物９２の機能をするように提供する。相対的に小さい直径を有する各ＴＳＶ構造物９０ａ、９０ｂ、９０ｃは最小化した突出部の高さを有する。
【０１６２】
前記各ＴＳＶ構造物９０ａ、９０ｂ、９０ｃは、各中心充填部９４を取り囲んで、輪（ａｎｎｕｌａｒ）状の突出部９５を有する。各導電性ライン構造物９６は、ＴＳＶ構造物９０ａ、９０ｂ、９０ｃのうち、少なくとも二つを含む各セットの上面の外郭平坦部に接触する。各導電性ライン構造物９６は、ＴＳＶ構造物９０ａ、９０ｂ、９０ｃの突出部９５には接触しない。
【０１６３】
前記導電性ライン９６は図２９に示したように、互いに平行するように延長し、複数個の部分に分離する。導電性ライン９６の前記の部分はＴＳＶ構造物９２によって電気的に接続する。導電性ライン９２はＴＳＶ構造物９０ａ、９０ｂ、９０ｃの全体上面の５〜８０％で接触する。
【０１６４】
図３０は本発明の一実施形態に係る半導体素子の平面図である。説明の便宜のために図３０にはＴＳＶ構造物及び導電性ラインだけが図示されている。しかし、図２４と類似する追加構造物が図３０の半導体素子のためにさらに形成されることもできる。一方、以下にて説明する半導体素子はＴＳＶ構造物９３の形状を除いては図２９に示した半導体素子と同一である。
【０１６５】
図３０を参照すると、各ＴＳＶ構造物９１ａ、９１ｂ、９１ｃは、図１に示したＴＳＶ構造物２８と同じ形状を有する。本実施形態において、互いに隣接する複数のＴＳＶ構造物９１ａ、９１ｂ、９１ｃは、より大きい一つであるＴＳＶ構造物９３を定義する。各ＴＳＶ構造物９１ａ、９１ｂ、９１ｃは中心突出部９７を含む。
【０１６６】
複数の導電性ライン構造物９６がＴＳＶ構造物９１ａ、９１ｂ、９１ｃのうち、少なくとも二つを含むセットの外郭平坦部の部分上に形成されて接触する。導電性ライン９６はＴＳＶ構造物９１ａ、９１ｂ、９１ｃの突出部９７に接触しない。導電性ライン９６は形成されてＴＳＶ構造物９１ａ、９１ｂ、９１ｃの間のラインに沿って延伸して互いに平行する。
【０１６７】
導電性ライン９６は複数個の部分に分離され、各部分はＴＳＶ構造物９１ａ、９１ｂ、９１ｃのうち、少なくとも二つを含むセットの外郭平坦部の部分上に形成して接触する。導電性ライン９６の前記の部分はＴＳＶ構造物９３によって電気的に接続される。導電性ライン９６はＴＳＶ構造物９１ａ、９１ｂ、９１ｃの全体上面の５〜８０％で接触する。図２８〜図３０の半導体素子において、上部配線（図示せず）もやはり導電性ラインの部分（８１或いは９６）を互いに接続する接続構造物として形成することが可能である。
【０１６８】
図３１〜図３３は本発明の一実施形態に係る各積層半導体素子を有するシステムのブロックダイアグラムである。
【０１６９】
図３１は例えば、図１３に示した積層型半導体素子を有するシステムのブロックダイアグラムである。
【０１７０】
図３１を参照すると、システムはコントローラ５２０及びメモリ５１０を含む。メモリ５１０は例えば、図１３に示した積層型メモリ素子を含む。前記メモリコントローラ５２０は、前記メモリの動作をコントロールするための入力信号を提供する。
【０１７１】
図３２は例えば、図１３に示した積層型半導体素子を有するシステムのブロックダイアグラムである。
【０１７２】
図３２を参照すると、システムはホスト７００及びメモリ５１０を含む。前記メモリ５１０は例えば、図１３に示した積層型メモリ素子を含む。
【０１７３】
前記ホスト７００はパーソナルコンピュータ、カメラ、モバイル機器、ゲーム機、通信機器などのような電子製品を含む。前記ホスト７００はメモリ５１０を調節して作動させるための入力信号を印加し、前記メモリ５１０はデータ保存媒体として使われる。
【０１７４】
図３３は例えば、図１３に示した積層型半導体素子を有するシステム６００のブロックダイアグラムである。
【０１７５】
図３３を参照すると、前記システムは携帯用装置６００であることができる。携帯用装置６００はＭＰ３プレーヤ、ビデオプレーヤ、ビデオとオーディオプレーヤの複合器などであることができる。携帯用装置６００は例えば、図１３に示した積層型メモリ素子のようなメモリ５１０を含む。
【０１７６】
図示したように、携帯用装置６００はメモリ５１０、メモリコントローラ５２０、エンコーダ／デコーダ（ＥＤＣ）６１０、表示部材６２０、及びインターフェース６７０を含むことができる。データ（オーディオ、ビデオなど）はエンコーダ／デコーダ（ＥＤＣ）６１０によって前記メモリコントローラ５２０を経由して前記メモリ５１０から入／出力される。
【０１７７】
エンコーダ／デコーダ（ＥＤＣ）６１０はＭＰ３プレーヤ或いはＰＭＰプレーヤのようなメモリ５１０に保存されるオーディオ及び／または、ビデオデータをエンデコーディングする方法等を通じてメモリ５１０に保存されるデータをエンコーディングする。さらに、エンコーダ／デコーダ（ＥＤＣ）６１０は、メモリ５１０内にビデオデータを保存するためのＭＰＥＧエンコーディングを行う。さらに、エンコーダ／デコーダ（ＥＤＣ）６１０は複合エンコーダを含んでフォーマットにより互いに異なる類型のデータをエンコーディングする。例えば、エンコーダ／デコーダ（ＥＤＣ）６１０はオーディオデータをエンコーディングするためのＭＰ３エンコーダ或いはビデオデータをエンコーディングするためのＭＰＥＧエンコーダを含む。
【０１７８】
エンコーダ／デコーダ（ＥＤＣ）６１０は、ＭＰ３プレーヤ或いはＰＭＰプレーヤのようなメモリ５１０からＭＰ３デコーディング或いはＭＰＥＧデコーディングする方法等を通じてメモリ５１０から出力されたデータをデコーディングする。さらに、エンコーダ／デコーダ（ＥＤＣ）６１０は複合デコーダを含んで、フォーマットにより互いに異なる類型のデータをデコーディングする。例えば、エンコーダ／デコーダ（ＥＤＣ）６１０はオーディオデータをデコーディングするためのＭＰ３デコーダ或いはビデオデータをデコーディングするためのＭＰＥＧデコーダを含む。
【０１７９】
他の実施形態によると、エンコーダ／デコーダ（ＥＤＣ）６１０はデコーダのみを含む。例えば、エンコーディングしたデータはエンコーダ／デコーダ（ＥＤＣ）６１０で入力され、以後、エンコーダ／デコーダ（ＥＤＣ）６１０はメモリコントローラ５２０或いはメモリ５１０に伝送するために前記入力データをデコーディングすることができる。
【０１８０】
エンコーダ／デコーダ（ＥＤＣ）６１０は、エンコーディングされるデータ或いはインターフェース６７０を通じてエンコーディングされるデータを受信することができる。インターフェース６７０は、確立されたインターフェース標準（例えば、ＦｉｒｅＷｉｒｅ、ＵＳＢなど）にコンパイルしてＦｉｒｅＷｉｒｅインターフェース、ＵＳＢインターフェースなどを含む。従って、データはインターフェース６７０を通じてメモリ５１０から出力されることができる。
【０１８１】
表示部材６２０はメモリ５１０から出力されてエンコーダ／デコーダ（ＥＤＣ）６１０によりデコーディングされた使用者データを表示する。表示部材６２０の例として、オーディオデータを出力するスピーカー、ビデオデータを出力するディスプレースクリーンなどを挙げることができる。
【０１８２】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特徴請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【符号の説明】
【０１８３】
１０ 第１基板
１２ 第１回路パターン
１４ 第１層間絶縁膜
１６ 下部配線
１８ エッチング阻止膜
２０ ビアホール
２２ 絶縁膜
２２ａ 絶縁膜パターン
２４ バリア膜
２４ａ バリア膜パターン
２６ 導電膜
２６ａ 導電パターン
２７ 突出部
２８ ＴＳＶ構造物
３０ バッファ膜
３２ 第１金属間絶縁膜
３６ 導電性ライン
３８ 第２金属間絶縁膜
４０ 第１上部配線
１５０ 第１集積回路チップ
１５２ 第２集積回路チップ
１１２ コンタクト構造物
４２ 第３金属間絶縁膜
４４ 第２上部配線
４６ 第１保護膜
５０ はんだ
１００ 第２基板
１０２ 第２回路パターン
１０４ 配線
１０６ 第２層間絶縁膜
１０８ 第２パッド電極
１１０ 第２保護膜
【特許請求の範囲】
【請求項１】
平坦部及び突出部を含む表面を有するビア構造物と、
前記ビア構造物の前記平坦部のうち、少なくとも一部上に形成され、前記突出部のうち、少なくとも一部上には形成されない導電構造物と、を含む半導体素子。
【請求項２】
前記導電構造物は、前記平坦部上のみに形成されて前記突出部上には形成されないことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記導電構造物は、前記ビア構造物の前記表面領域の５〜８０％に形成されることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記ビア構造物の前記突出部上のみに形成されるバッファ膜をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記ビア構造物の前記突出部上に形成され、及び前記導電構造物を取り囲む誘電膜をさらに含むことを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記ビア構造物は、少なくとも一つの誘電膜及び半導体基板を貫通する開口内に形成されたＴＳＶであることを特徴とする請求項４に記載の半導体素子。
【請求項７】
前記ＴＳＶは、
前記開口の内壁上に形成された絶縁膜と、
前記開口内の前記絶縁膜上に形成されたバリア膜と、
前記バリア膜が形成された前記開口内に形成されて前記バリア膜によって少なくとも一部が取り囲まれる導電パターンと、を含むことを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記ＴＳＶは、前記導電パターンが形成された前記開口内に形成されて、前記導電パターンによって少なくとも一部が取り囲まれる中心充填部を含むことを特徴とする請求項７に記載の半導体素子。
【請求項９】
前記中心充填部は、前記導電パターンに比べて低い熱膨張係数を有し、これによって、前記突出部はリング形状を有することを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記ＴＳＶは、また他の半導体素子のコンタクト構造物と結合して積層型半導体素子を形成することを特徴とする請求項６に記載の半導体素子。
【請求項１１】
前記積層型半導体素子は、メモリ素子であることを特徴とする請求項１０に記載の半導体素子。
【請求項１２】
前記ビア構造物の前記平坦部の少なくとも一部上に形成され、前記突出部上には形成されない他の導電構造物と、
前記導電構造物及び前記他の導電構造物を結合する接続構造物と、をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項１３】
前記導電構造物は、前記ビア構造物の前記突出部の少なくとも一部上に形成された開口を含むことを特徴とする請求項１に記載の半導体素子。
【請求項１４】
平坦部及び突出部を含む表面を有する他のビア構造物をさらに含むが、
前記導電構造物は前記複合ビア構造物の平坦部上に形成され、前記突出部上には形成されないことを特徴とする請求項１に記載の半導体素子。
【請求項１５】
各々が平坦部及び突出部を含む各表面を有する複数個のビア構造物と、
前記複数個のビア構造物のうち、少なくとも二つを含む各セットの平坦部上には形成され、突出部上には形成されない複数個の導電構造物をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項１６】
前記複数個の導電構造物を結合する結合構造物をさらに含むことを特徴とする請求項１５に記載の半導体素子。
【請求項１７】
平坦部及び突出部を含む表面を有するビア構造物と、前記ビア構造物の前記平坦部のうち、少なくとも一部上に形成され、前記突出部のうち、少なくとも一部上には形成されない導電構造物とを含む第１集積回路チップと、
前記第１集積回路チップの前記ビア構造物に結合されるコンタクト構造物を含む第２集積回路チップを具備する積層型半導体素子。
【請求項１８】
前記導電構造物は、前記平坦部上のみに形成されて前記突出部上には形成されないことを特徴とする請求項１７に記載の積層型半導体素子。
【請求項１９】
前記導電構造物は、前記ビア構造物の前記表面領域の５〜８０％に形成されることを特徴とする請求項１７に記載の積層型半導体素子。
【請求項２０】
前記ビア構造物の前記突出部上に形成されるバッファ膜と、
前記ビア構造物の前記突出部上に形成され、及び前記導電構造物を取り囲む誘電膜と、をさらに含むことを特徴とする請求項１７に記載の積層型半導体素子。
【請求項２１】
前記ビア構造物は、前記第１集積回路チップの少なくとも一つの誘電膜及び半導体基板を貫通する開口内に形成されたＴＳＶであることを特徴とする請求項１７に記載の積層型半導体素子。
【請求項２２】
前記積層型半導体素子は、メモリ素子であることを特徴とする請求項１７に記載の積層型半導体素子。
【請求項２３】
中心部及び外郭部を含む表面を有し、半導体基板を貫通するビア構造物と、
前記ビア構造物の前記外郭部のうち、少なくとも一部上に形成され、前記中心部上には形成されない導電構造物を含む半導体素子。
【請求項２４】
前記ビア構造物の前記外郭部と前記中心部は、平坦であることを特徴とする請求項２３に記載の半導体素子。
【請求項２５】
前記ビア構造物の前記中心部は、前記外郭部から突出していることを特徴とする請求項２３に記載の半導体素子。
【請求項２６】
前記導電構造物は、前記ビア構造物の前記表面領域の５〜８０％に形成されることを特徴とする請求項２３に記載の半導体素子。
【請求項２７】
前記ビア構造物は、少なくとも一つの誘電膜及び前記半導体基板を貫通する開口内に形成されたＴＳＶであることを特徴とする請求項２３に記載の半導体素子。
【請求項２８】
前記積層型半導体素子は、メモリ素子であることを特徴とする請求項２７に記載の半導体素子。
【請求項２９】
前記ＴＳＶは、
前記開口の内壁上に形成された絶縁膜と、
前記開口内の前記絶縁膜上に形成されたバリア膜と、
前記バリア膜が形成された前記開口内に形成されて前記バリア膜によって少なくとも一部が取り囲まれる導電パターンと、を含むことを特徴とする請求項２７に記載の半導体素子。
【請求項３０】
前記ＴＳＶは、
前記導電パターンが形成された前記開口内に形成されて前記導電パターンによって少なくとも一部が取り囲まれる中心充填部を含むが、
前記中心充填部は前記導電パターンに比べて低い熱膨張係数を有し、これによって、前記突出部はリング形状を有することを特徴とする請求項２９に記載の半導体素子。
【請求項３１】
平坦部及び突出部を含む表面を有するビア構造物を形成する段階と、
前記ビア構造物の前記平坦部のうち、少なくとも一部上に形成され、前記突出部のうち、少なくとも一部上には形成されない導電構造物を形成する段階と、を含む半導体素子の製造方法。
【請求項３２】
前記導電構造物は、前記平坦部上のみに形成され、前記突出部上には形成されないことを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項３３】
前記導電構造物は、前記ビア構造物の前記表面領域の５〜８０％に形成されることを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項３４】
前記ビア構造物を形成する段階は、
前記ビア構造物を熱処理して前記ビア構造物の最初の突出部を形成する段階と、
前記最初の突出部を平坦化して前記ビア構造物の前記突出部の高さを減少させる段階と、をさらに含んでいることを特徴とする請求項３１に記載の半導体素子製造方法。
【請求項３５】
前記ビア構造物の前記突出部上にバッファ膜を形成する段階と、
前記ビア構造物の前記突出部上に形成され、及び前記導電構造物を取り囲む誘電膜を形成する段階と、をさらに含むことを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項３６】
前記ビア構造物は、少なくとも一つの誘電膜及び半導体基板を貫通する開口内に形成されたＴＳＶであることを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項３７】
前記開口の内壁上に絶縁膜を形成する段階と、
前記開口内の前記絶縁膜上にバリア膜を形成する段階と、
前記バリア膜が形成された前記開口内に、前記バリア膜によって少なくとも一部が取り囲まれる導電パターンを形成する段階と、をさらに含むことを特徴とする請求項３６に記載の半導体素子の製造方法。
【請求項３８】
前記導電パターンが形成された前記開口内に、前記導電パターンによって少なくとも一部が取り囲まれる中心充填部を形成する段階をさらに含むことを特徴とする請求項３７に記載の半導体素子の製造方法。
【請求項３９】
前記中心充填部は、前記導電パターンに比べて低い熱膨張係数を有し、これによって、前記突出部はリング形状を有することを特徴とする請求項３８に記載の半導体素子の製造方法。
【請求項４０】
他の半導体素子のコンタクト構造物と結合させ、前記ＴＳＶを含む積層型半導体素子を形成する段階をさらに含むことを特徴とする請求項３６に記載の半導体素子の製造方法。
【請求項４１】
前記積層型半導体素子は、メモリ素子であることを特徴とする請求項４０に記載の半導体素子の製造方法。
【請求項４２】
前記ビア構造物の前記平坦部の少なくとも一部上に形成され、前記突出部の少なくとも一部上には形成されない他の導電構造物を形成する段階と、
前記導電構造物及び前記他の導電構造物を結合する接続構造物を形成する段階と、をさらに含むことを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項４３】
前記ビア構造物の前記突出部の少なくとも一部上に形成された導電構造物の少なくとも一部を貫通する開口を形成する段階を含むことを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項４４】
平坦部及び突出部を含む表面を有する他のビア構造物を形成する段階と、
前記複合ビア構造物の平坦部上には形成されて前記突出部上には形成されない前記導電構造物を形成する段階と、をさらに含むことを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項４５】
各々が平坦部及び突出部を含む各表面を有する複数個のビア構造物を形成する段階と、
前記複数個のビア構造物のうち、少なくとも二つを含む各セットの平坦部上には形成されて突出部上には形成されない複数個の導電構造物を形成する段階と、をさらに含むことを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項４６】
前記複数個の導電構造物を結合する結合構造物を形成する段階をさらに含むことを特徴とする請求項４５に記載の半導体素子の製造方法。
【請求項１】
平坦部及び突出部を含む表面を有するビア構造物と、
前記ビア構造物の前記平坦部のうち、少なくとも一部上に形成され、前記突出部のうち、少なくとも一部上には形成されない導電構造物と、を含む半導体素子。
【請求項２】
前記導電構造物は、前記平坦部上のみに形成されて前記突出部上には形成されないことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記導電構造物は、前記ビア構造物の前記表面領域の５〜８０％に形成されることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記ビア構造物の前記突出部上のみに形成されるバッファ膜をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記ビア構造物の前記突出部上に形成され、及び前記導電構造物を取り囲む誘電膜をさらに含むことを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記ビア構造物は、少なくとも一つの誘電膜及び半導体基板を貫通する開口内に形成されたＴＳＶであることを特徴とする請求項４に記載の半導体素子。
【請求項７】
前記ＴＳＶは、
前記開口の内壁上に形成された絶縁膜と、
前記開口内の前記絶縁膜上に形成されたバリア膜と、
前記バリア膜が形成された前記開口内に形成されて前記バリア膜によって少なくとも一部が取り囲まれる導電パターンと、を含むことを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記ＴＳＶは、前記導電パターンが形成された前記開口内に形成されて、前記導電パターンによって少なくとも一部が取り囲まれる中心充填部を含むことを特徴とする請求項７に記載の半導体素子。
【請求項９】
前記中心充填部は、前記導電パターンに比べて低い熱膨張係数を有し、これによって、前記突出部はリング形状を有することを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記ＴＳＶは、また他の半導体素子のコンタクト構造物と結合して積層型半導体素子を形成することを特徴とする請求項６に記載の半導体素子。
【請求項１１】
前記積層型半導体素子は、メモリ素子であることを特徴とする請求項１０に記載の半導体素子。
【請求項１２】
前記ビア構造物の前記平坦部の少なくとも一部上に形成され、前記突出部上には形成されない他の導電構造物と、
前記導電構造物及び前記他の導電構造物を結合する接続構造物と、をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項１３】
前記導電構造物は、前記ビア構造物の前記突出部の少なくとも一部上に形成された開口を含むことを特徴とする請求項１に記載の半導体素子。
【請求項１４】
平坦部及び突出部を含む表面を有する他のビア構造物をさらに含むが、
前記導電構造物は前記複合ビア構造物の平坦部上に形成され、前記突出部上には形成されないことを特徴とする請求項１に記載の半導体素子。
【請求項１５】
各々が平坦部及び突出部を含む各表面を有する複数個のビア構造物と、
前記複数個のビア構造物のうち、少なくとも二つを含む各セットの平坦部上には形成され、突出部上には形成されない複数個の導電構造物をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項１６】
前記複数個の導電構造物を結合する結合構造物をさらに含むことを特徴とする請求項１５に記載の半導体素子。
【請求項１７】
平坦部及び突出部を含む表面を有するビア構造物と、前記ビア構造物の前記平坦部のうち、少なくとも一部上に形成され、前記突出部のうち、少なくとも一部上には形成されない導電構造物とを含む第１集積回路チップと、
前記第１集積回路チップの前記ビア構造物に結合されるコンタクト構造物を含む第２集積回路チップを具備する積層型半導体素子。
【請求項１８】
前記導電構造物は、前記平坦部上のみに形成されて前記突出部上には形成されないことを特徴とする請求項１７に記載の積層型半導体素子。
【請求項１９】
前記導電構造物は、前記ビア構造物の前記表面領域の５〜８０％に形成されることを特徴とする請求項１７に記載の積層型半導体素子。
【請求項２０】
前記ビア構造物の前記突出部上に形成されるバッファ膜と、
前記ビア構造物の前記突出部上に形成され、及び前記導電構造物を取り囲む誘電膜と、をさらに含むことを特徴とする請求項１７に記載の積層型半導体素子。
【請求項２１】
前記ビア構造物は、前記第１集積回路チップの少なくとも一つの誘電膜及び半導体基板を貫通する開口内に形成されたＴＳＶであることを特徴とする請求項１７に記載の積層型半導体素子。
【請求項２２】
前記積層型半導体素子は、メモリ素子であることを特徴とする請求項１７に記載の積層型半導体素子。
【請求項２３】
中心部及び外郭部を含む表面を有し、半導体基板を貫通するビア構造物と、
前記ビア構造物の前記外郭部のうち、少なくとも一部上に形成され、前記中心部上には形成されない導電構造物を含む半導体素子。
【請求項２４】
前記ビア構造物の前記外郭部と前記中心部は、平坦であることを特徴とする請求項２３に記載の半導体素子。
【請求項２５】
前記ビア構造物の前記中心部は、前記外郭部から突出していることを特徴とする請求項２３に記載の半導体素子。
【請求項２６】
前記導電構造物は、前記ビア構造物の前記表面領域の５〜８０％に形成されることを特徴とする請求項２３に記載の半導体素子。
【請求項２７】
前記ビア構造物は、少なくとも一つの誘電膜及び前記半導体基板を貫通する開口内に形成されたＴＳＶであることを特徴とする請求項２３に記載の半導体素子。
【請求項２８】
前記積層型半導体素子は、メモリ素子であることを特徴とする請求項２７に記載の半導体素子。
【請求項２９】
前記ＴＳＶは、
前記開口の内壁上に形成された絶縁膜と、
前記開口内の前記絶縁膜上に形成されたバリア膜と、
前記バリア膜が形成された前記開口内に形成されて前記バリア膜によって少なくとも一部が取り囲まれる導電パターンと、を含むことを特徴とする請求項２７に記載の半導体素子。
【請求項３０】
前記ＴＳＶは、
前記導電パターンが形成された前記開口内に形成されて前記導電パターンによって少なくとも一部が取り囲まれる中心充填部を含むが、
前記中心充填部は前記導電パターンに比べて低い熱膨張係数を有し、これによって、前記突出部はリング形状を有することを特徴とする請求項２９に記載の半導体素子。
【請求項３１】
平坦部及び突出部を含む表面を有するビア構造物を形成する段階と、
前記ビア構造物の前記平坦部のうち、少なくとも一部上に形成され、前記突出部のうち、少なくとも一部上には形成されない導電構造物を形成する段階と、を含む半導体素子の製造方法。
【請求項３２】
前記導電構造物は、前記平坦部上のみに形成され、前記突出部上には形成されないことを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項３３】
前記導電構造物は、前記ビア構造物の前記表面領域の５〜８０％に形成されることを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項３４】
前記ビア構造物を形成する段階は、
前記ビア構造物を熱処理して前記ビア構造物の最初の突出部を形成する段階と、
前記最初の突出部を平坦化して前記ビア構造物の前記突出部の高さを減少させる段階と、をさらに含んでいることを特徴とする請求項３１に記載の半導体素子製造方法。
【請求項３５】
前記ビア構造物の前記突出部上にバッファ膜を形成する段階と、
前記ビア構造物の前記突出部上に形成され、及び前記導電構造物を取り囲む誘電膜を形成する段階と、をさらに含むことを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項３６】
前記ビア構造物は、少なくとも一つの誘電膜及び半導体基板を貫通する開口内に形成されたＴＳＶであることを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項３７】
前記開口の内壁上に絶縁膜を形成する段階と、
前記開口内の前記絶縁膜上にバリア膜を形成する段階と、
前記バリア膜が形成された前記開口内に、前記バリア膜によって少なくとも一部が取り囲まれる導電パターンを形成する段階と、をさらに含むことを特徴とする請求項３６に記載の半導体素子の製造方法。
【請求項３８】
前記導電パターンが形成された前記開口内に、前記導電パターンによって少なくとも一部が取り囲まれる中心充填部を形成する段階をさらに含むことを特徴とする請求項３７に記載の半導体素子の製造方法。
【請求項３９】
前記中心充填部は、前記導電パターンに比べて低い熱膨張係数を有し、これによって、前記突出部はリング形状を有することを特徴とする請求項３８に記載の半導体素子の製造方法。
【請求項４０】
他の半導体素子のコンタクト構造物と結合させ、前記ＴＳＶを含む積層型半導体素子を形成する段階をさらに含むことを特徴とする請求項３６に記載の半導体素子の製造方法。
【請求項４１】
前記積層型半導体素子は、メモリ素子であることを特徴とする請求項４０に記載の半導体素子の製造方法。
【請求項４２】
前記ビア構造物の前記平坦部の少なくとも一部上に形成され、前記突出部の少なくとも一部上には形成されない他の導電構造物を形成する段階と、
前記導電構造物及び前記他の導電構造物を結合する接続構造物を形成する段階と、をさらに含むことを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項４３】
前記ビア構造物の前記突出部の少なくとも一部上に形成された導電構造物の少なくとも一部を貫通する開口を形成する段階を含むことを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項４４】
平坦部及び突出部を含む表面を有する他のビア構造物を形成する段階と、
前記複合ビア構造物の平坦部上には形成されて前記突出部上には形成されない前記導電構造物を形成する段階と、をさらに含むことを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項４５】
各々が平坦部及び突出部を含む各表面を有する複数個のビア構造物を形成する段階と、
前記複数個のビア構造物のうち、少なくとも二つを含む各セットの平坦部上には形成されて突出部上には形成されない複数個の導電構造物を形成する段階と、をさらに含むことを特徴とする請求項３１に記載の半導体素子の製造方法。
【請求項４６】
前記複数個の導電構造物を結合する結合構造物を形成する段階をさらに含むことを特徴とする請求項４５に記載の半導体素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【公開番号】特開２０１２−９８４７（Ｐ２０１２−９８４７Ａ）
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願番号】特願２０１１−１１３４１０（Ｐ２０１１−１１３４１０）
【出願日】平成２３年５月２０日（２０１１．５．２０）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願日】平成２３年５月２０日（２０１１．５．２０）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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