集積回路は、半導体基板の上に形成された埋込絶縁層と、当該埋込絶縁層の上に形成された半導体メサとを有する。低抵抗率のガード・リングは、半導体メサを実質的に囲み、そして半導体基板と接触している。低抵抗率のガード・リングは、接地され、そして半導体メサをＲＦ信号から分離する。
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ＥＳＤ事象の間、ソース・ポンプまたはバルク・ポンプを使用してバルクおよび／またはソースの電位レベルを高くし、それにより回路をＥＳＤ事象から保護する方法および装置である。この装置は、ＥＳＤ事象に応答して、トランジスタの２つの端子と端子の間に形成される電圧を第２の端子の電位レベルを調整することによって制限する保護回路を備えている。

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【課題】マスター区分およびスレーブ区分を含む電子回路の位相ノイズを削減する。
【解決手段】位相ノイズに寄与するトランジスタ（６０、６１）のフローティングボディ（６４、６５）の電位が適切な接続を用いて設定される回路であり、マスター区分およびスレーブ区分がＳＯＩ型トランジスタを内含しており、最初に位相ノイズの軽減に関与するフローティングボディトランジスタが配置され、次にフローティングボディが、前記回路の全体的位相ノイズに対するその寄与を局所的に削減するべく適切な接続を用いて一つの電位に設定される。 （もっと読む）

集積回路チップは、順に、基板材料から成る基板層、絶縁体から成る絶縁層、第１の導電体から成る第１導電層、誘電体からなる誘電層及び第２の導電体から成る第２導電層を有し、集積回路チップが少なくとも１つの集積回路及び少なくとも１つの集積静電放電保護デバイスを有し、静電放電保護デバイスが間隔を設けられた一対の中心電極及び周辺電極を有し、中心電極が第１導電層によって形成され、周辺電極が第２導電層によって形成され、電極対がステロイド・スパークギャップ空洞によって分離されており、ステロイド・スパークギャップ空洞の環状部が集積回路チップの絶縁層によって形成されたベース層、周辺電極によって形成された側壁、集積回路チップの誘電層によって形成されたカバー層、及び中心電極によって形成され絶縁層に接触するコンタクトパッドを有する環状部の中心部を有し、静電放電保護デバイスがまた、静電放電から保護されるべき入力回路パスに中心電極を電気接続する手段、及び回路グラウンド又は回路電源の何れかへの接続を有する静電放電パスに前記周辺電極を電気接続する手段を有する。本発明はまた上記集積回路チップの製造方法に関する。
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テスト・チップは、各領域が少なくとも１つのテスト構造体を含むことができる複数領域のアレイを有する少なくとも１つのレベルを具える。その少なくとも幾つかの領域はそれぞれのテスト構造体を含む。そのレベルは、テスト構造体に入力信号を供給する複数のドライバ・ラインを有する。そのレベルは、テスト構造体から出力信号を受信する複数の受信機ラインを有する。そのレベルは、電流を制御するための複数のデバイスを有する。各テスト構造体は、ドライバ・ラインの中の少なくとも１本のラインに、その間にあるそのデバイスの中の第１のデバイスで接続される。各テスト構造体は、受信機ラインの中の少なくとも１本のラインにその間にあるそのデバイスの中の第２のデバイスで接続されていて、そのテスト構造体の各々がドライバ・ラインおよび受信機ラインを用いてテストを行うべく個々にアドレス可能である。
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底部電極（１１）及び又はキャパシタ誘電体上に導電性平滑化層（１６、１９）を形成することにより、幾何学的に高くされた電場を低下させると共に、電極を平滑化することで、形成されるＭＩＭキャパシタの信頼性を向上させることができる。一実施形態において、難溶性窒化物で形成された第１のキャッピング層（１４）上には、難溶性金属又は難溶性金属リッチ窒化物を含む第１の層（１６）が形成される。更に、キャパシタ誘電体上には、難溶性金属（１８）又は難溶性金属リッチ窒化物を含む第２の層（１９）が形成される。導電性平滑化層（１６、１９）は、例えば、ゲート電極とゲート誘電体との間のトランジスタ等の他の半導体装置にも使用される。
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半導体（１０）はトランジスタのような能動素子を有し、この能動素子はキャパシタ（７５，７７，７９）のような受動素子の直下に位置し、能動素子及び受動素子はビアまたは導電領域（５２）及び配線（６８，９９）によって接続される。ビアまたは導電領域（５２）はトランジスタの拡散領域またはソース領域（２２）の底面にコンタクトし、更にキャパシタ電極の内の第１電極（７５）にコンタクトする。横方向に位置する縦型ビア（３２，５４，６８）及び配線（９９）はキャパシタ電極の内の第２電極（７９）にコンタクトする。金属配線または導電材料（６８）は電源プレーンとして使用することができ、この電源プレーンは、電源プレーンをトランジスタに隣接させるのではなくトランジスタの下に位置するように用いることによって回路面積を節約するように作用する。
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垂直方向の半導体装置は、電気装置そして／または相互接続を含む分離して作られた基板に付加される。多くの垂直方向の半導体装置は物理的に互いに分離され、そして同一半導体本体又は半導体基板内には配置されない。多くの垂直方向の半導体装置は取り付けられた後に個別のドープされたスタック構造を生成するため、エッチングされた数個のドーピングされた半導体領域を含む薄い層として分離して作られた基板へ付加される。あるいは多くの垂直方向の半導体装置が分離して作られた基板に取り付けるのに先立ち製作される。ドープされたスタック構造は、ダイオードキャパシタ、ｎ‐ＭＯＳＦＥＴ、ｐ‐ＭＯＳＦＥＴ、バイポーラトランジスタ、及び浮遊ゲートトランジスタのベースを形成する。強誘電体メモリー装置、強磁性体メモリー装置、カルコゲニド位相変更装置が分離して作られた基板と連結して使用するために、堆積可能なアッド‐オン層に形成される。堆積可能なアッド‐オン層は相互接続ラインを含む。

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集積回路(5)と、その集積回路(5)の相互接続構造に組み込まれ、又は直接結合されるアンテナ(6)とを備える柔軟なデバイス(100)が与えられる。相互接続構造は、アクティブ領域の外側に広がる。電気的に絶縁する又は誘電性のある層(4)がアンテナ(6)と集積回路(5)との両方に対する支持層として存在する。基板(10)は、集積回路(5)のアクティブ領域(10A)の外側の非シリコン領域(10B)で除去される。この除去は、単結晶シリコンの基板の使用に結び付けられることができる。柔軟なデバイスは、識別ラベル及びセキュリティペーパへの一体化にとても適しており、一時的に付けられたキャリア基板を用いて製造されることができる。
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アクティブフューズはアクティブフューズ構造（１２０）を備え、この構造を使用して可変抵抗体（１０６）及び選択トランジスタ（１１０）の双方を形成する。一の実施形態では、アクティブフューズ構造は、半導体基板（１４０）の活性領域（１６０）の一部に形成され、選択ゲート（１２４）はアクティブフューズ構造の一方の端部（１２３）の上に配置されてアクティブフューズへの書き込みに使用する一体型選択トランジスタ（１１０）を形成する。共有型のアクティブフューズ構造を活性領域の内部に使用することによって、面積要件を縮小し、かつ検出マージンを大きくすることができる。
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【課題】半導体素子の局所的な温度上昇を防止することが可能な半導体集積回路を提供する。
【解決手段】放熱セル２は、発熱セル１に対して隣接して配置され、電源電位配線３又は接地電位配線４と同じ第１配線層に放熱部材６及び放熱部材７を備え、さらに放熱部材６及び放熱部材７は、ビア９を介して第２配線層８に接続される。発熱セル１で発生した熱は、電源配線３、接地配線４に伝導し、放熱部材６及び放熱部材７で放熱される。また、放熱部材６及び放熱部材７からビア９を介して第２配線層８に熱が伝導することにより、更に放熱を促進し、発熱セル１が局部的に高温になることを防ぐ。 （もっと読む）

【課題】ＳＯＩ層に形成された素子の誘電損失をより低減させることが可能な半導体装置およびその製造方法を提供することにある。
【解決手段】支持基板１の一部を除去して溝Ｇを形成する。溝Ｇは，支持基板１による誘電損失が想定される素子の直下に位置するように形成される。溝Ｇには，誘電体としてのシリコン結晶が薄くしか存在しないか，あるいは全く存在しないため，その上に位置する素子の誘電損失は極めて小さなものとなる。この素子が高周波回路の構成要素であるならば，この高周波回路は，高周波信号の処理に関して，高い応答性や安定性を発揮することになる。 （もっと読む）

【課題】 高いビット数のデジタル信号に対応し、線形性が良く、占有面積の小さいＤ／Ａ変換回路を提供する。
【解決手段】 複数の容量を有するＤ／Ａ変換回路であって、複数の容量は、第１電極と、第１電極に接している第１誘電体と、第１誘電体に接している第２電極と、第２電極に接している第２誘電体と、第２誘電体に接している第３電極とをそれぞれ有しており、第２電極は、第１電極及び第３電極と重なっており、第２電極は、第１電極及び第３電極と重なっている部分において開口部を有しており、第２電極が有する開口部において、第１誘電体及び第２誘電体にコンタクトホールが形成されており、コンタクトホールを介して第１電極と第３電極が接続されていることを特徴とするＤ／Ａ変換回路。 （もっと読む）

【課題】 アナログ・デジタル混載集積回路を形成した半導体装置において、クロストークの発生を防止する。
【解決手段】 Ｎ型シリコン基板１０１の表面にＰ型エピタキシャル薄膜１０２を形成する。このエピタキシャル薄膜１０２の領域１０３にはデジタル集積回路を、領域１０４にはアナログ集積回路領域を、それぞれ形成する。これらの領域１０３，１０４を、トレンチ構造の素子分離膜１０５で完全に分離することにより、ゲート電極１０７から導入されたノイズの大部分は、エピタキシャル薄膜１０２の領域１０３から基板１０１を介して領域１０４に伝搬し、Ｎ⁺ 拡散領域１０９に達する。ここで、Ｎ型シリコン基板１０１とＰ型エピタキシャル薄膜１０２との界面（すなわちＰＮ接合面）には、空乏層が形成されるので、この界面付近の寄生容量Ｃ₈ ，Ｃ₉ は非常に小さくなり、このためノイズ伝搬経路全体の合成容量も小さくなる。したがって、ノイズの伝搬を抑え、クロストークの発生を抑制することができる。 （もっと読む）