D/A変換回路及び半導体装置
【課題】 高いビット数のデジタル信号に対応し、線形性が良く、占有面積の小さいD/A変換回路を提供する。
【解決手段】 複数の容量を有するD/A変換回路であって、複数の容量は、第1電極と、第1電極に接している第1誘電体と、第1誘電体に接している第2電極と、第2電極に接している第2誘電体と、第2誘電体に接している第3電極とをそれぞれ有しており、第2電極は、第1電極及び第3電極と重なっており、第2電極は、第1電極及び第3電極と重なっている部分において開口部を有しており、第2電極が有する開口部において、第1誘電体及び第2誘電体にコンタクトホールが形成されており、コンタクトホールを介して第1電極と第3電極が接続されていることを特徴とするD/A変換回路。
【解決手段】 複数の容量を有するD/A変換回路であって、複数の容量は、第1電極と、第1電極に接している第1誘電体と、第1誘電体に接している第2電極と、第2電極に接している第2誘電体と、第2誘電体に接している第3電極とをそれぞれ有しており、第2電極は、第1電極及び第3電極と重なっており、第2電極は、第1電極及び第3電極と重なっている部分において開口部を有しており、第2電極が有する開口部において、第1誘電体及び第2誘電体にコンタクトホールが形成されており、コンタクトホールを介して第1電極と第3電極が接続されていることを特徴とするD/A変換回路。
【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体を用いて形成される容量に関する。また該容量を用いたD/A変換(デジタル/アナログ変換)回路(DAC)に関する。また、このDACを用いた半導体装置に関する。
【0002】
【従来の技術】近年、ガラス基板上に形成された多結晶シリコン膜を活性層に用いた、薄膜トランジスタ(TFT)の研究開発が活発に行われている。多結晶シリコン膜を用いたTFTは、非晶質シリコン膜を用いたTFTと比べて移動度が2桁以上高いため、TFTのゲート幅を小さく微細化しても回路の動作に必要な電流値を十分確保できる。よって、マトリクス型のフラットパネルディスプレイの画素部とその駆動回路を同一基板上に一体形成した、システム・オン・パネルの実現が可能である。
【0003】システム・オン・パネルの実現は、ディスプレイの組立工程や検査工程の削減によるコストダウンを可能にし、また、フラットパネルディスプレイの小型化、高精細化をも可能にする。
【0004】
【発明が解決しようとする課題】フラットパネルディスプレイの更なる小型化、高精細化を進める上で課題となるのは、高速動作が可能で、かつ基板上の占有面積の小さいDACの実現である。
【0005】DACには様々な種類のものが存在するが、代表的なものとして容量分割型と、抵抗分割型とが挙げられる。容量分割型のDACは、抵抗分割型に比べて比較的少ない面積での高速動作が可能である。
【0006】図16に、一般的な容量分割型のDACの一例を、回路図で示す。図16に示す容量分割型のDACは、nビットのデジタル信号D0〜Dn-1の各ビットが制御するn個のスイッチSW0〜SWn-1と、各スイッチに接続されたn個の容量C、2C、…、2n-1C(Cは定数)と、リセット用スイッチSWRとを有している。
【0007】また、この図16に示したDACには、電源A(電圧VA)、電源B(電圧VB)から電圧が与えられている。電源Aと電源Bは異なる電圧に保たれている。なお本明細書において電圧とは、特に断りがない限り、グラウンドの電位との電位差を意味している。DACから出力されるアナログ信号の電圧VOUTは、出力線に与えられる。
【0008】なお、容量CLは出力VOUTに接続された信号線の負荷容量である。
【0009】スイッチSW0〜SWn-1のそれぞれに、対応するビットのデジタル信号が入力される。そして入力されたデジタル信号の有する0または1の情報によって、各容量の一方の電極(第1電極)に、電源Aから電圧が与えられるか、電源Bから電圧が与えられるかが選択される。
【0010】この図16示したDACの動作を、順を追って説明する。図16示したDACの動作は、リセット期間TRと書き込み期間TAとに分けて説明される。図17を用いて、図16に示したDACの、各期間における動作を示す。
【0011】まず、リセット期間TR中、リセット用スイッチSWRによって、電源Bの電圧VBが、全ての容量の一方の電極(第2電極)に与えられる。また、デジタル信号によってスイッチSW0〜SWn-1が制御され、全ての容量のもう一方の電極(第1電極)に、同じ電源から電圧が与えられる。ここでは仮に、電源Bから電圧VBが与えられたとする。このリセット期間終了直前における、DACの等価回路図を、図12(A)に示す。なおCTは全ての容量の合成容量を意味する。
【0012】リセット期間TR終了後、書き込み期間TAが開始される。書き込み期間TAでは、各ビットのデジタル信号が有する情報にしたがって、スイッチSW0〜SWn-1が制御され、各容量の第1電極に、電源Aまたは電源Bから電圧VAまたは電圧VBが与えられる。そして、電荷がn個の容量へ充電され、その後定常状態になる。この時の等価回路図を図12(B)に示す。なおCAは電圧VAが与えられた容量の合成容量を意味し、CBは電圧VBが与えられた容量の合成容量を意味する。
【0013】上述したリセット期間TRと書き込み期間TAの動作を繰り返すことで、デジタル信号をアナログ信号に変換することが可能である。
【0014】しかし、フラットパネルディスプレイをより高精細化するために、扱うデジタル信号のビット数を増やすと、容量分割型のDACの場合でも、基板の占有面積を抑えることが難しくなる。
【0015】占有面積を抑えるために、容量分割型のDACの容量を単純に縮小して設計すると、最下位ビットに対応する容量の面積及び容量値が小さくなる。容量は、形成する際のマスク等のずれ、パターニングのなまり、予測しなかった寄生容量等によって、容量値に多少のずれが生じる。そのため、容量を縮小して設計すると、最下位ビットに対応する容量の容量値に占めるずれの割合が大きくなり、線形性の良い容量分割型のDACを形成するのが難しくなる。
【0016】また、抵抗分割型のDACは、対応するデジタル信号のビット数が増加すると、面積が抑えられないばかりではなく、出力抵抗が高くなって高速動作が難しくなる。
【0017】上述した問題に鑑み、フラットパネルディスプレイの更なる小型化、高精細化を進めるために、デジタル信号のビット数が増加しても面積を抑えることが可能で、なおかつ高速動作が可能な線形性の良いDACの作製を課題とする。
【0018】
【課題を解決するための手段】本発明者は、間に誘電体となる絶縁膜を挟んで積層された、第1電極、第2電極及び第3電極の3つの電極を有する容量を形成し、該容量をDACに用いた。
【0019】具体的には、D/A変換回路が有する複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有している。そして、前記第2電極は、前記第1電極及び前記第3電極と重なっており、前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第1電極と前記第3電極が接続されている。
【0020】上記構成により、容量の基板に占める面積を抑えつつ、容量値を増加させることができる。そのため、容量全体に占める、パターニングのなまり、予測しなかった寄生容量等によって生じる容量値のずれの割合が小さくなり、容量分割型のDACの線形性を良好に保つことができる。
【0021】また、第1電極と第3電極を電気的に接続し、第2電極をDACの出力側に接続する。上記構成により、第1電極と第3電極の間に第2電極が挟まれるので、出力線に接続された第2電極が寄生容量の影響を受けにくくなり、DACの線形性を良好に保つことができる。
【0022】本発明は上記構成により、高速駆動が可能で、かつ基板上の占有面積が比較的抑えられ、また、線形性を崩さず高いビット数のデジタル信号に対応するDACを形成することができる。
【0023】また上記構成を有する容量(単位セル)を複数形成し、該複数の単位セルの第1電極もしくは第3電極を互いに電気的に接続し、かつ第2電極を互いに電気的に接続することで、所望の容量値を有する1つの容量を、容易に形成することができる。そのため、本発明の容量を有するDACは、設計が比較的容易である。
【0024】以下に、本発明の構成を示す。
【0025】
【発明の実施の形態】図1に本発明の単位セルの構成を示す。図1(A)は単位セルの上面図であり、図1(B)は図1(A)のA−A’における断面図、図1(C)は図1(A)のB−B’における断面図を示している。
【0026】本発明の容量は、導電性を有する第1電極101に接して第1誘電体102が形成されており、第1誘電体102に接して導電性を有する第2電極103が形成されている。そして、第2電極103に接して第2誘電体104が形成されており、第2誘電体104に接して導電性を有する第3電極105が形成されている。
【0027】第2電極103には開口部106が形成されており、該開口部106において、第1誘電体102及び第2誘電体104に形成されたコンタクトホールを介して、第1電極101と第3電極105が接続されている。このとき、第1電極101及び第3電極105は、第2電極103とは接触せず、互いに電気的に分離している。
【0028】第1誘電体102と第2誘電体105は絶縁材料で形成されている。また第1電極101、第2電極103及び第3電極105は導電性を有する材料で形成されている。
【0029】なお、本発明の容量は、第1電極101と、第1誘電体102と、第2電極103とが重なり合うことで形成される容量と、第2電極103と、第2誘電体105と及び第3電極105が重なり合うことで形成される容量とを併せて用いることができる。
【0030】上記構成により、容量の基板に占める面積を抑えつつ容量値を増加させることができる。また、第1電極と第3電極を電気的に接続し、第1電極及び第3電極を信号の入力側に、第2電極を出力側に接続することで、第1電極と第3電極の間に第2電極が挟まれるので、出力側に接続された第2電極が、他の配線または回路素子との間の寄生容量の影響を受けにくくなる。
【0031】次に、図2を用いて、本発明の単位セルを複数用いて形成される容量について説明する。図2(A)は複数の単位セルで形成される容量の上面図であり、図2(B)は図2(A)のC−C’における断面図、図2(C)は図2(A)のD−D’における断面図を示している。
【0032】図2に示す容量が有する単位セルの構造は、図1に示したものと同じであり、導電性を有する第1電極201に接して第1誘電体202が形成されている。そして、第1誘電体202に接して第2電極203が形成されている。また、第2電極203に接して第2誘電体204が形成されており、第2誘電体204に接して導電性を有する第3電極205が形成されている。
【0033】第2電極203には開口部206が形成されており、該開口部206において第1誘電体202と第2誘電体204とに形成されたコンタクトホールを介して、第1電極201と第3電極205が接続されている。なお、第1電極201及び第3電極205は、第2電極203とは接触せず、互いに電気的に分離している。
【0034】第1誘電体202と第2誘電体205は絶縁材料で形成されている。また第1電極201、第2電極203及び第3電極205は導電性を有する材料で形成されている。
【0035】そして、各単位容量が有する第2電極203は、互いに電気的に接続されている。具体的には、各単位容量が有する第2電極203は、全て1つの導電膜に含まれており、電気的に等価である。
【0036】そして、図2においては、複数の単位セルがそれぞれ有する第3電極205が、ノード207において互いに電気的に接続され、1つの容量を形成している。
【0037】なお、ノード207と、第2誘電体204と、第2電極203を含む膜とで容量が形成されることが予想されるが、この容量値を計算に入れて、容量を設計するようにしても良い。
【0038】図1及び図2に示した容量を有するDACは、容量の基板に占める面積を抑えつつ容量値を増加させることができるため、容量全体に占める、パターニングのなまり、予測しなかった寄生容量等によって生じる容量値のずれの割合が小さくなり、線形性を良好に保つことができる。
【0039】また、第1電極と第3電極を電気的に接続し、第1電極及び第3電極を信号の入力側に、第2電極をDACの出力側に接続しているので、第1電極と第3電極の間に第2電極が挟まれるので、出力線に接続された第2電極が寄生容量の影響を受けにくくなり、DACの線形性を良好に保つことができる。
【0040】本発明は上記構成により、高速駆動が可能で、かつ基板上の占有面積が比較的抑えられ、また、線形性を崩さず高いビット数のデジタル信号に対応するDACを形成することができる。
【0041】また上記構成を有する容量(単位セル)を複数形成し、該複数の単位セルの第1電極もしくは第3電極を互いに電気的に接続し、かつ第2電極を互いに電気的に接続することで、所望の容量値を有する1つの容量を、容易に形成することができる。そのため、本発明の容量を有するDACは、設計が比較的容易である。
【0042】
【実施例】以下に、本発明の実施例について説明する。
【0043】(実施例1)本実施例では、本発明の容量を用いて形成されるDACの構成について説明する。
【0044】図3に本実施例のDACの回路図を示す。本実施例のDACは8ビットのデジタル信号をアナログ信号に変換することが可能である。
【0045】図3に示す容量分割型のDACは、8ビットのデジタル信号の各ビットD0〜D7によって動作が制御される8個のスイッチSW0〜SW7と、各スイッチによって与えられる電圧が制御されている8個の容量C0、C1、…、C7と、リセット用スイッチSWRとを有している。また、この図3に示したDACは、電源A、電源B、電源Rによって、それぞれ電圧VA、電圧VB、電圧VRが与えられている。電圧VAと電圧VBの値は異なっている。また、DACから出力されるアナログ信号の電圧VOUTは出力線に与えられる。
【0046】容量C0、C1、…、C7の容量値はそれぞれ、C0=C、C1=2C、…、C7=27Cで表される。
【0047】スイッチSW0〜SW7のそれぞれに、対応するビットのデジタル信号が入力される。そして入力されたデジタル信号の有する0または1の情報によって、各容量の電極に、電源Aによって電圧VAが与えられるか、電源Bによって電圧VBが与えられるかが選択される。
【0048】図4に、図3の回路図で示したDACを、本発明の単位セルを用いて形成した場合の、8個の容量C0、C1、…、C7の上面図を示す。なお図4では、第2電極が設けられている位置を明らかにするために、敢えて第1誘電体302及び第2誘電体304を示さなかった。
【0049】容量C2、…、C7は、それぞれ単位セルを1、2、…、25個づつ有している。そして容量C2、…、C7のそれぞれにおいて、各単位セルの第3電極は、互いにノードを介して接続されている。
【0050】容量C0は、単位セルの1/4の容量値を有しており、容量C1は、単位セルの1/2の容量値を有している。容量C0と容量C1の拡大図を、図5に示す。
【0051】図5(A)は、容量C0及びC1の上面図であり、図5(B)は図5(A)のE−E’における断面図であり、図5(C)は図5(A)のF−F’における断面図である。
【0052】図5に示す容量C0及びC1は、導電性を有する第1電極301に接して第1誘電体302が形成されている。そして、第1誘電体302に接して第2電極303が形成されている。また、第2電極303に接して第2誘電体304が形成されており、第2誘電体304に接して導電性を有する第3電極305が形成されている。
【0053】第1電極301と第3電極305は、コンタクトホール308において接続されている。なお、図5において、第1電極と第3電極とが重なる面積は、容量C0の場合単位セルの1/4、容量C1の場合単位セルの1/2になっている。
【0054】第1誘電体302と第2誘電体305は絶縁材料で形成されている。また第1電極301、第2電極303及び第3電極305は導電性を有する材料で形成されている。
【0055】図6に、図3に示した本実施例のDACの、スイッチの上面図を示す。なお、図6では図4と同様に、配線の配置及びTFTの位置を明らかにするために、第1誘電体302及び第2誘電体304は示さなかった。
【0056】本実施例では、図6に示すように、スイッチSW4〜スイッチSW7は、nチャネル型TFTとpチャネル型TFTを有するトランスミッションゲートを用いている。
【0057】さらに本実施例では、図6に示すように、スイッチSW4〜スイッチSW7が有するTFTのチャネル幅を、スイッチSW0〜スイッチSW3が有するTFTのチャネル幅よりも大きくしている。そして、スイッチSW4〜スイッチSW7は、対応する容量の容量値が大きければ大きいほど、チャネル幅が大きくなっている。チャネル幅を大きくすることによりTFTの電流能力が大きくなり、電荷のチャージのスピードが高くなる。容量値の大きい容量ほど、チャージする電荷の量が大きくなるので、電荷のチャージのスピードが高い方が好ましい。
【0058】なお、本実施例では、8ビットのデジタル信号をアナログ信号に変換するDACについて説明したが、本発明はこれに限定されず、ビット数は任意に設定することができる。
【0059】(実施例2)本実施例では、本発明のDACに用いられる容量及びTFTと、液晶ディスプレイの画素部のTFT及び保持容量とを、同一基板上に形成する場合の作成工程の一例について説明する。なお図7〜図10には、DACのリセット用スイッチが有するpチャネル型TFTとnチャネル型TFTを作成する工程についてのみ示したが、本発明で用いられる全てのトランジスタは図7〜図10に示した工程に基づいて作成することが可能である。
【0060】図7(A)において、基板901にはコーニング社の#7059ガラスや#1737ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板の他に、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)など光学的異方性を有しないプラスチック基板を用いることができる。また、石英基板を用いても良い。ガラス基板を用いる場合には、ガラス歪み点よりも10〜20℃程度低い温度であらかじめ熱処理しておくとその後の工程で基板が変形することを防ぐことができる。
【0061】基板901のTFTを形成する表面に、基板901からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜902を10〜200nmの厚さで形成する。下地膜は前記絶縁膜の一層で形成しても良いし、複数の層で形成しても良い。
【0062】半導体層903〜906は、非晶質構造を有する半導体膜をレーザーアニール法や熱アニール法、またはラピットサーマルアニール法(RTA法)などで結晶化させた結晶性を有する半導体膜から形成する。また、スパッタ法、プラズマCVD法、熱CVD法などで形成した結晶性を有する半導体膜から形成しても良い。或いは特開平7−130652号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶性を有する半導体層903〜906を形成することもできる。結晶化の工程ではまず、非晶質の半導体膜が含有する水素を放出させておくことが好ましく、400〜500℃で1時間程度の熱処理を行い含有する水素量を5atom%以下にしてから結晶化させると膜表面の荒れを防ぐことができる。いずれにしても、このように形成した結晶性を有する半導体膜を選択的にエッチングして所定の場所に結晶性を有する半導体層903〜906を形成する。(図7(A))
【0063】または、基板901上に単結晶シリコン層を形成したSOI(Silicon On Insulators)基板としても良い。SOI基板にはその構造や作製方法によっていくつかの種類が知られているが、代表的には、SIMOX(Separation by Implanted Oxygen)、ELTRAN(Epitaxial Layer Transfer:キャノン社の登録商標)基板、Smart-Cut(SOITEC社の登録商標)などを使用することができる。勿論、その他のSOI基板を使用することも可能である。
【0064】次いで、DACの容量及び画素の保持容量を形成するため、マスク907を形成して、半導体層903と、半導体層906の一部(保持容量とする領域)にリンをドーピングし、不純物領域908、909を形成する(図7(B))。この不純物領域908、909のリンの濃度は、1×1013〜1×1015atoms/cm3(代表的には5×1013〜5×1014atoms/cm3)となるように調整する。
【0065】次いで、マスク907を除去し、半導体層を覆う絶縁膜910を形成した後、パターニングにより画素の保持容量とする領域909上に位置する絶縁膜910の一部を除去する。(図7(C))
【0066】次いで、熱酸化を行ってゲート絶縁膜911を形成する。この熱酸化によって最終的なゲート絶縁膜の膜厚は80nmとなった。なお、ゲート絶縁膜911の、保持容量とする不純物領域909上に位置する部分は、他の領域より膜厚が薄く形成される。(図7(D))
【0067】次いで、TFTのチャネル領域となる領域にp型またはn型の不純物元素を低濃度に添加するチャネルドープ工程を全面または選択的に行った。このチャネルドープ工程は、TFTしきい値電圧を制御するための工程である。なお、ここではジボラン(B2H6)を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加した。もちろん、質量分離を行うイオンインプランテーション法を用いてもよい。
【0068】次いで、導電膜を形成し、パターニングを行ってゲート電極912〜914および容量配線915、916を形成する(図8(A))。ここでは、リンがドープされたシリコン膜(膜厚150nm)とタングステンシリサイド(膜厚150nm)との積層構造を用いた。
【0069】なお、ゲート電極912〜914及び容量配線915、916は、単層で形成しても良いし、必要に応じて二層以上の複数の層から成る積層構造としても良い。例えば、タングステン(W)、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)から選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜で形成する。また、これらの元素の窒化物である窒化タングステン(WN)、窒化タンタル(TaN)、窒化チタン(TiN)、窒化モリブデン(MoN)やシリサイド化物であるタングステンシリサイド、タンタルシリサイド、チタンシリサイド、モリブデンシリサイドなどとの積層構造を形成しても良い。
【0070】次いで、ゲート電極912〜914をマスクとして、半導体層904〜906に自己整合的にリンを低濃度に添加する(図8(B))。この低濃度に添加された領域のリンの濃度が、1×1016〜5×1018atoms/cm3、代表的には3×1017〜3×1018atoms/cm3となるように調整する。なお、この工程において、先の図7(B)の工程でリンを添加した不純物領域908、909の一部にもリンが添加される。上記工程によって、不純物領域921〜927が形成される。
【0071】次いで、マスク931を形成してリンを高濃度に添加し、高濃度不純物領域934〜939を形成する(図8(C))。この高濃度不純物領域のリンの濃度が1×1020〜1×1021atoms/cm3(代表的には2×1020〜5×1020atoms/cm3)の範囲内に納まるように調整する。なお、不純物領域938と939は、先の図7(A)及び図8(B)の工程によって、不純物濃度が均一ではないが、図8(C)の工程において添加される不純物の濃度が図7(A)及び図8(B)の工程によって添加される不純物の濃度よりも高いので、最終的な不純物濃度は上記範囲内に納まる。なお、不純物領域921〜927のうち、マスク931で覆われた領域は不純物濃度が低く、LDD領域として機能する。そして、不純物元素の添加後、マスク931を除去する。
【0072】次に、半導体層903、904、906を覆ってマスク943を形成し、半導体層905にゲート電極913をマスクとしてボロンを高濃度に添加する(図9(A))。ここで形成される不純物領域944、945はジボラン(B2H6)を用いたイオンドープ法で形成する。不純物領域944、945のp型を付与する不純物元素の濃度は、2×1020〜2×1021atoms/cm3となるようにする。
【0073】しかしながら、この不純物領域944、945は、詳細にはn型を付与する不純物元素を含有している。しかし、これらの不純物領域944、945におけるp型を付与する不純物元素の濃度を、n型を付与する不純物元素の濃度の1.5から3倍となるようにすることにより、pチャネル型TFTのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【0074】次いで、マスク943を除去した後、ゲート電極912〜914および容量配線915、916を覆うパッシベーション膜946を形成する。ここでは、酸化シリコン膜を70nmの膜厚で形成した。次いで、半導体層にそれぞれの濃度で添加されたn型またはp型不純物元素を活性化するための熱処理工程を行う。ここでは850℃、30分の加熱処理を行った。
【0075】次いで、有機樹脂材料からなる第1層間絶縁膜947を形成する。ここでは膜厚400nmのアクリル樹脂膜を用いた(図9(B))。次いで、半導体層に達するコンタクトホールを形成した後、容量電極950、接続配線951、ソース配線952〜954及びドレイン配線955、956を形成する。本実施例では容量電極950、接続配線951、ソース配線952〜954及びドレイン配線955、956を、Ti膜を100nm、Tiを含むアルミニウム膜を300nm、Ti膜150nmをスパッタ法で連続して形成した3層構造の積層膜とした(図9(C))。
【0076】次いで、水素化処理をおこなった後、アクリルからなる第2層間絶縁膜957を形成する。そして、第2層間絶縁膜957に、容量電極950、接続配線951、ドレイン配線955に達するようにコンタクトホールを形成し、第2層間絶縁膜957を覆うように、遮光性を有する導電膜を100nmの厚さで成膜する。そしてパターニングにより、容量電極950に接続されるリセット用配線958と、接続配線951とドレイン配線955とを電気的に接続する接続配線959と、画素部のTFTのチャネル形成領域に重なる遮光層960を形成する(図10(A))。
【0077】次いで、第3層間絶縁膜961を形成する。そして、第2層間絶縁膜957及び第3層間絶縁膜961に、ドレイン配線956に達するコンタクトホールを形成する。次いで、100nmの透明導電膜(ここでは酸化インジウム・スズ(ITO)膜)を形成した後、パターニングして、ドレイン配線956に接する画素電極962を形成する(図10(B))。
【0078】以上の工程の後、配向膜、カラーフィルター等を形成し、対向基板との間に液晶を封じることで、液晶ディスプレイが完成する。
【0079】なお、本実施例は一例であって本実施例の工程に限定されないことはいうまでもない。例えば、各絶縁膜として、酸化シリコン膜や窒化シリコン膜や酸化窒化シリコン膜や有機樹脂材料(ポリイミド、アクリル、ポリアミド、ポリイミドアミド、BCB(ベンゾシクロブテン)等)膜を用いることができる。
【0080】なお図10(B)において、971は本発明のDACの容量、972はリセット用スイッチ、973が画素部のTFT(画素TFT)、974は画素部の保持容量である。容量971において、不純物領域908及び高濃度不純物領域934を含む半導体層903が第1電極、ゲート絶縁膜911が第1誘電体、容量配線915が第2電極、パッシベーション膜946及び第1層間絶縁膜947が第2誘電体、容量電極950が第3電極に相当する。
【0081】リセット用スイッチ972はnチャネル型TFT975とpチャネル型TFT976とを有している。nチャネル型TFT975は活性層904と、ゲート絶縁膜911と、ゲート電極912とを有している。活性層904はソース領域977と、ドレイン領域978と、LDD領域979、980と、チャネル形成領域981とを有している。pチャネル型TFT976は活性層905と、ゲート絶縁膜911と、ゲート電極913とを有している。活性層905はソース領域982と、ドレイン領域983と、チャネル形成領域984とを有している。
【0082】画素TFT973は活性層906と、ゲート絶縁膜911と、ゲート電極914とを有している。活性層906はソース領域985と、ドレイン領域986と、LDD領域987、988と、チャネル形成領域989とを有している。
【0083】なお、画素の保持容量974は、ゲート絶縁膜911の厚さが他の部分に比べて薄い部分を誘電体とし、容量配線916と半導体層906の一部である不純物領域909とで構成されている。
【0084】なお、本発明の容量は、本実施例に示した構成に限定されない。また本発明の容量は液晶ディスプレイにのみ用いられるわけではなく、あらゆる種類の半導体装置に用いることが可能である。
【0085】本実施例は、実施例1と自由に組み合わせて実施することが可能である。
【0086】(実施例3)本実施例では、本発明の容量を用いて形成されるDACの一例について、回路図を用いて説明する。
【0087】図11に示すDACは、nビット(D0〜Dn-1)のデジタル信号を扱うことができる。なお、D0をLSBとし、Dn-1をMSBとする。また、nビットのデジタル信号を、下位mビット(D0〜Dm-1)と上位(n−m)ビット(Dm〜Dn-1)とに分割して考える。
【0088】図11に示す様に本発明のDACは、nビットのデジタル信号(D0〜Dn-1)の各ビットが制御するn個のスイッチ(SW0〜SWn-1)と、各スイッチ(SW0〜SWn-1)に接続された容量(C、2C、…、2m-1C、C、2C、…、2n-m-1C)と、2つのリセットスイッチ(SWR1およびSWR2)とを有している。これらの容量は単位容量Cの整数倍となっている。
【0089】また、本発明のDACは、上記容量の他に、もう1つ容量(C)を有している。もう1つの容量(C)は、下位mビットに対応する各容量の一方の電極と電気的に等価である電極と、上位(n−m)ビットに対応する各容量の一方の電極と電気的に等価である電極を用いて形成される。
【0090】なお、容量CLは出力VOUTに接続された信号線の負荷容量である。また、グランド電源をVGとする。ただし、VGは任意の定電源でもよい。
【0091】図11のDACには、電源H(電圧VH)、電源L(電圧VL)、オフセット電源(電圧VB)、電源A(電圧VA)が接続されている。なお、VH>VLの場合と、VH<VLの場合とでは、出力VOUTには逆相のアナログ信号が出力される。なお、ここでは、VH>VLの場合の出力を正相とし、VH<VLの場合の出力を反転相とする。
【0092】スイッチ(SW0〜SWn-1)は、それぞれ、入力されるデジタル信号(D0〜Dn-1)が0(Lo)の時、電源Lに接続され、入力デジタル信号が1(Hi)の時、電源Hに接続されるようになっている。リセットスイッチSWR1は、上位(n−m)ビットに対応する容量(C、2C、…、2n-m-1C)へのVBからの電荷の充電を制御している。また、リセットスイッチSWR2は、下位mビットに対応する容量(C、2C、…、2m-1C)へのVAからの電荷の充電を制御している。
【0093】なお、リセットスイッチSWR2の一端を電源Lに接続し、電源Aからの電圧の供給を行わないようにしても良い。
【0094】次に、図11とは異なる構成を有するDACの回路図を、図12に示す。図12の従来のDACは、nビットのデジタル信号(D0〜Dn-1)の各ビットが制御するn個のスイッチ(SW0〜SWn-1)と、各スイッチ(SW0〜SWn-1)に接続された容量(C、2C、…、2m-1C、C、2C、…、2n-m-1C)と、2つのリセットスイッチ(SWR1およびSWR2)とを有している。また、図12のDACには下位ビット側の回路に容量Cが接続されている点と、下位ビットに対応する回路と上位ビットに対応する回路とを接続する容量の容量値が異なる点とが、図11のDACとは異なっている。
【0095】図12のDACにおいても、スイッチ(SW0〜SWn-1)は、それぞれ、入力されるデジタル信号(D0〜Dn-1)が0(Lo)の時、電源Lに接続され、入力デジタル信号が1(Hi)の時、電源Hに接続されるようになっている。
【0096】本実施例は、実施例1または実施例2と自由に組み合わせて実施することが可能である。
【0097】(実施例4)次に、本発明のDACを用いた液晶ディスプレイの構造について、図13及び図14を用いて説明する。
【0098】図13に、液晶ディスプレイの構成をブロック図で示す。図13に示した液晶ディスプレイは、画素部9003と、ソース信号線駆動回路9001と、ゲート信号線駆動回路9002とを有している。
【0099】画素部9003は、複数の画素9004を有している。ソース信号線駆動回路9001は、シフトレジスタ回路9001−1、ラッチ回路A9001−2、ラッチ回路B9001−3、D/A変換回路9001−4を有している。またゲート信号線駆動回路9002は、シフトレジスタ回路9002−1、バッファ回路9002−1を有している。
【0100】本発明の容量は、D/A変換回路9001−4に用いることが可能である。
【0101】図14に画素9004の回路図を示す。画素9004は、ソース信号線9005の1つと、ゲート信号線9006の1つとを有している。また画素9004は画素TFT9007と、対向電極と画素電極の間に液晶を挟んだ液晶セル9008と、コンデンサ9009とが設けられている。
【0102】画素TFT9004のゲート電極は、ゲート信号線9006に接続されている。また、画素TFT9004のソース領域とドレイン領域は、一方はソース信号線9005に、もう一方は液晶セル9008が有する画素電極及びコンデンサ9009に接続されている。
【0103】コンデンサ9009は画素TFT9007が非選択状態(オフ状態)にある時、画素電極の電位を保持するために設けられている。
【0104】液晶セル9008の対向電極には対向電位が与えられている。
【0105】ソース信号線駆動回路9001が有するシフトレジスタ回路9001−1にクロック信号(CK)、スタートパルス(SP)が入力される。シフトレジスタ回路9001−1は、これらのクロック信号(CK)およびスタートパルス(SP)に基づきタイミング信号を順に発生させ、ラッチ回路A9001−2へタイミング信号を順次供給する。
【0106】ラッチ回路A9001−2は、デジタル信号を記憶する複数のラッチを有している。ラッチ回路A9001−2は、前記タイミング信号が入力されると、デジタル信号を各ラッチに順次取り込み、保持する。
【0107】ラッチ回路A9001−2の全てのラッチにデジタル信号の書き込みが一通り終了するまでの時間は、ライン期間と呼ばれる。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間と呼ぶこともある。
【0108】1ライン期間の終了後、ラッチ回路B9001−3にラッチシグナル(LatchSignal)が供給される。この瞬間、ラッチ回路A9001−2に書き込まれ保持されているデジタル信号は、ラッチ回路B9001−3に一斉に送出され、ラッチ回路B9001−3の全てのラッチに書き込まれ、保持される。
【0109】デジタル信号をラッチ回路B9001−3に送出し終えたラッチ回路A9001−2に、シフトレジスタ回路9001−1からのタイミング信号に基づき、再びデジタル信号が順次書き込まれる。
【0110】この2順目の1ライン期間中には、ラッチ回路B9001−3に書き込まれ、保持されているデジタル信号が、順次D/A変換回路9001−4に入力される。
【0111】D/A変換回路9001−4においてデジタル信号がアナログのビデオ信号(アナログ信号)に変換され、ソース信号線9005に供給される。
【0112】一方ゲート信号線駆動回路9002内のシフトレジスタ回路9002−1にクロック信号(CLK)、スタートパルス信号(SP)が入力されると、画素TFT9007のスイッチングを制御する選択信号が生成される。選択信号はバッファ回路9002−2において緩衝増幅され、ゲート信号線9006に入力される。
【0113】ゲート信号線9006に入力された選択信号によって、画素TFT9004がオンの状態になり、ソース信号線に入力されたアナログ信号が画素TFTを介して液晶セル9008が有する画素電極に入力される。
【0114】画素電極に入力されたアナログ信号の電位により液晶が駆動し、透過光量が制御されて、画素に画像の一部(該画素に相当する画像)が表示される。
【0115】全ての画素において画像の一部が表示されると、画素部9003に1つの画像が表示される。
【0116】各画素において上記動作が行われることで1つの画像が表示される。
【0117】本実施例は、実施例1〜3と自由に組み合わせて実施することが可能である。
【0118】(実施例5)本発明のDACを有する半導体装置は、様々な電子機器に用いることができる。
【0119】本発明のDACを用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。それら電子機器の具体例を図15に示す。
【0120】図15(A)は表示装置であり、筐体2001、支持台2002、表示部2003、スピーカー部2004、ビデオ入力端子2005等を含む。本発明のDACは表示部2003またはその他制御回路に用いることができる。なお、表示装置は、パソコン用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【0121】図15(B)はデジタルスチルカメラであり、本体2101、表示部2102、受像部2103、操作キー2104、外部接続ポート2105、シャッター2106等を含む。本発明のDACは表示部2102またはその他制御回路に用いることができる。
【0122】図15(C)はノート型パーソナルコンピュータであり、本体2201、筐体2202、表示部2203、キーボード2204、外部接続ポート2205、ポインティングマウス2206等を含む。本発明のDACは表示部2203またはその他制御回路に用いることができる。
【0123】図15(D)はモバイルコンピュータであり、本体2301、表示部2302、スイッチ2303、操作キー2304、赤外線ポート2305等を含む。本発明のDACは表示部2302またはその他制御回路に用いることができる。
【0124】図15(E)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体2401、筐体2402、表示部A2403、表示部B2404、記録媒体(DVD等)読み込み部2405、操作キー2406、スピーカー部2407等を含む。表示部A2403は主として画像情報を表示し、表示部B2404は主として文字情報を表示するが、本発明のDACはこれら表示部A、B2403、2404またはその他制御回路に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【0125】図15(F)はゴーグル型ディスプレイ(ヘッドマウントディスプレイ)であり、本体2501、表示部2502、アーム部2503を含む。本発明のDACは表示部2502またはその他制御回路に用いることができる。
【0126】図15(G)はビデオカメラであり、本体2601、表示部2602、筐体2603、外部接続ポート2604、リモコン受信部2605、受像部2606、バッテリー2607、音声入力部2608、操作キー2609等を含む。本発明のDACは表示部2602またはその他制御回路に用いることができる。
【0127】ここで図15(H)は携帯電話であり、本体2701、筐体2702、表示部2703、音声入力部2704、音声出力部2705、操作キー2706、外部接続ポート2707、アンテナ2708等を含む。本発明のDACは表示部2703またはその他制御回路に用いることができる。
【0128】また、上記電子機器はインターネットやCATV(ケーブルテレビ)などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画を表示する機会が増してきている。本発明のDACは、高速動作が可能で、かつ高いビット数のデジタル信号をアナログ信号に変換することが可能であり、出力するアナログ信号の線形性も確保することができるので、有用である。
【0129】以上の様に、本発明のDACの適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例1〜4に示したいずれの構成のDACを用いても良い。
【0130】
【発明の効果】本発明は上記構成により、高速駆動が可能で、かつ基板上の占有面積が比較的抑えられ、また、線形性を崩さず高いビット数のデジタル信号に対応するDACを形成することができる。
【0131】また上記構成を有する容量(単位セル)を複数形成し、該複数の単位セルの第1電極もしくは第3電極を互いに電気的に接続し、かつ第2電極を互いに電気的に接続することで、所望の容量値を有する1つの容量を、容易に形成することができる。そのため、本発明の容量を有するDACは、設計が比較的容易である。
【図面の簡単な説明】
【図1】 本発明の容量の上面図及び断面図。
【図2】 本発明の容量の上面図及び断面図。
【図3】 本発明の容量を用いたDACの回路図。
【図4】 本発明のDACが有する容量の上図面。
【図5】 本発明のDACが有する容量の上図面。
【図6】 本発明のDACが有するスイッチの上図面。
【図7】 本発明の容量と、TFTの作成工程を示す図。
【図8】 本発明の容量と、TFTの作成工程を示す図。
【図9】 本発明の容量と、TFTの作成工程を示す図。
【図10】 本発明の容量と、TFTの作成工程を示す図。
【図11】 本発明の容量を用いたDACの回路図。
【図12】 本発明の容量を用いたDACの回路図。
【図13】 本発明のDACを用いた液晶ディスプレイの構造を示すブロック図。
【図14】 液晶ディスプレイの画素の回路図。
【図15】 本発明のDACを用いた半導体装置の図。
【図16】 一般的な容量分割型のDACの回路図。
【図17】 一般的な容量分割型のDACの動作を示す図。
【0001】
【発明の属する技術分野】本発明は、半導体を用いて形成される容量に関する。また該容量を用いたD/A変換(デジタル/アナログ変換)回路(DAC)に関する。また、このDACを用いた半導体装置に関する。
【0002】
【従来の技術】近年、ガラス基板上に形成された多結晶シリコン膜を活性層に用いた、薄膜トランジスタ(TFT)の研究開発が活発に行われている。多結晶シリコン膜を用いたTFTは、非晶質シリコン膜を用いたTFTと比べて移動度が2桁以上高いため、TFTのゲート幅を小さく微細化しても回路の動作に必要な電流値を十分確保できる。よって、マトリクス型のフラットパネルディスプレイの画素部とその駆動回路を同一基板上に一体形成した、システム・オン・パネルの実現が可能である。
【0003】システム・オン・パネルの実現は、ディスプレイの組立工程や検査工程の削減によるコストダウンを可能にし、また、フラットパネルディスプレイの小型化、高精細化をも可能にする。
【0004】
【発明が解決しようとする課題】フラットパネルディスプレイの更なる小型化、高精細化を進める上で課題となるのは、高速動作が可能で、かつ基板上の占有面積の小さいDACの実現である。
【0005】DACには様々な種類のものが存在するが、代表的なものとして容量分割型と、抵抗分割型とが挙げられる。容量分割型のDACは、抵抗分割型に比べて比較的少ない面積での高速動作が可能である。
【0006】図16に、一般的な容量分割型のDACの一例を、回路図で示す。図16に示す容量分割型のDACは、nビットのデジタル信号D0〜Dn-1の各ビットが制御するn個のスイッチSW0〜SWn-1と、各スイッチに接続されたn個の容量C、2C、…、2n-1C(Cは定数)と、リセット用スイッチSWRとを有している。
【0007】また、この図16に示したDACには、電源A(電圧VA)、電源B(電圧VB)から電圧が与えられている。電源Aと電源Bは異なる電圧に保たれている。なお本明細書において電圧とは、特に断りがない限り、グラウンドの電位との電位差を意味している。DACから出力されるアナログ信号の電圧VOUTは、出力線に与えられる。
【0008】なお、容量CLは出力VOUTに接続された信号線の負荷容量である。
【0009】スイッチSW0〜SWn-1のそれぞれに、対応するビットのデジタル信号が入力される。そして入力されたデジタル信号の有する0または1の情報によって、各容量の一方の電極(第1電極)に、電源Aから電圧が与えられるか、電源Bから電圧が与えられるかが選択される。
【0010】この図16示したDACの動作を、順を追って説明する。図16示したDACの動作は、リセット期間TRと書き込み期間TAとに分けて説明される。図17を用いて、図16に示したDACの、各期間における動作を示す。
【0011】まず、リセット期間TR中、リセット用スイッチSWRによって、電源Bの電圧VBが、全ての容量の一方の電極(第2電極)に与えられる。また、デジタル信号によってスイッチSW0〜SWn-1が制御され、全ての容量のもう一方の電極(第1電極)に、同じ電源から電圧が与えられる。ここでは仮に、電源Bから電圧VBが与えられたとする。このリセット期間終了直前における、DACの等価回路図を、図12(A)に示す。なおCTは全ての容量の合成容量を意味する。
【0012】リセット期間TR終了後、書き込み期間TAが開始される。書き込み期間TAでは、各ビットのデジタル信号が有する情報にしたがって、スイッチSW0〜SWn-1が制御され、各容量の第1電極に、電源Aまたは電源Bから電圧VAまたは電圧VBが与えられる。そして、電荷がn個の容量へ充電され、その後定常状態になる。この時の等価回路図を図12(B)に示す。なおCAは電圧VAが与えられた容量の合成容量を意味し、CBは電圧VBが与えられた容量の合成容量を意味する。
【0013】上述したリセット期間TRと書き込み期間TAの動作を繰り返すことで、デジタル信号をアナログ信号に変換することが可能である。
【0014】しかし、フラットパネルディスプレイをより高精細化するために、扱うデジタル信号のビット数を増やすと、容量分割型のDACの場合でも、基板の占有面積を抑えることが難しくなる。
【0015】占有面積を抑えるために、容量分割型のDACの容量を単純に縮小して設計すると、最下位ビットに対応する容量の面積及び容量値が小さくなる。容量は、形成する際のマスク等のずれ、パターニングのなまり、予測しなかった寄生容量等によって、容量値に多少のずれが生じる。そのため、容量を縮小して設計すると、最下位ビットに対応する容量の容量値に占めるずれの割合が大きくなり、線形性の良い容量分割型のDACを形成するのが難しくなる。
【0016】また、抵抗分割型のDACは、対応するデジタル信号のビット数が増加すると、面積が抑えられないばかりではなく、出力抵抗が高くなって高速動作が難しくなる。
【0017】上述した問題に鑑み、フラットパネルディスプレイの更なる小型化、高精細化を進めるために、デジタル信号のビット数が増加しても面積を抑えることが可能で、なおかつ高速動作が可能な線形性の良いDACの作製を課題とする。
【0018】
【課題を解決するための手段】本発明者は、間に誘電体となる絶縁膜を挟んで積層された、第1電極、第2電極及び第3電極の3つの電極を有する容量を形成し、該容量をDACに用いた。
【0019】具体的には、D/A変換回路が有する複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有している。そして、前記第2電極は、前記第1電極及び前記第3電極と重なっており、前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第1電極と前記第3電極が接続されている。
【0020】上記構成により、容量の基板に占める面積を抑えつつ、容量値を増加させることができる。そのため、容量全体に占める、パターニングのなまり、予測しなかった寄生容量等によって生じる容量値のずれの割合が小さくなり、容量分割型のDACの線形性を良好に保つことができる。
【0021】また、第1電極と第3電極を電気的に接続し、第2電極をDACの出力側に接続する。上記構成により、第1電極と第3電極の間に第2電極が挟まれるので、出力線に接続された第2電極が寄生容量の影響を受けにくくなり、DACの線形性を良好に保つことができる。
【0022】本発明は上記構成により、高速駆動が可能で、かつ基板上の占有面積が比較的抑えられ、また、線形性を崩さず高いビット数のデジタル信号に対応するDACを形成することができる。
【0023】また上記構成を有する容量(単位セル)を複数形成し、該複数の単位セルの第1電極もしくは第3電極を互いに電気的に接続し、かつ第2電極を互いに電気的に接続することで、所望の容量値を有する1つの容量を、容易に形成することができる。そのため、本発明の容量を有するDACは、設計が比較的容易である。
【0024】以下に、本発明の構成を示す。
【0025】
【発明の実施の形態】図1に本発明の単位セルの構成を示す。図1(A)は単位セルの上面図であり、図1(B)は図1(A)のA−A’における断面図、図1(C)は図1(A)のB−B’における断面図を示している。
【0026】本発明の容量は、導電性を有する第1電極101に接して第1誘電体102が形成されており、第1誘電体102に接して導電性を有する第2電極103が形成されている。そして、第2電極103に接して第2誘電体104が形成されており、第2誘電体104に接して導電性を有する第3電極105が形成されている。
【0027】第2電極103には開口部106が形成されており、該開口部106において、第1誘電体102及び第2誘電体104に形成されたコンタクトホールを介して、第1電極101と第3電極105が接続されている。このとき、第1電極101及び第3電極105は、第2電極103とは接触せず、互いに電気的に分離している。
【0028】第1誘電体102と第2誘電体105は絶縁材料で形成されている。また第1電極101、第2電極103及び第3電極105は導電性を有する材料で形成されている。
【0029】なお、本発明の容量は、第1電極101と、第1誘電体102と、第2電極103とが重なり合うことで形成される容量と、第2電極103と、第2誘電体105と及び第3電極105が重なり合うことで形成される容量とを併せて用いることができる。
【0030】上記構成により、容量の基板に占める面積を抑えつつ容量値を増加させることができる。また、第1電極と第3電極を電気的に接続し、第1電極及び第3電極を信号の入力側に、第2電極を出力側に接続することで、第1電極と第3電極の間に第2電極が挟まれるので、出力側に接続された第2電極が、他の配線または回路素子との間の寄生容量の影響を受けにくくなる。
【0031】次に、図2を用いて、本発明の単位セルを複数用いて形成される容量について説明する。図2(A)は複数の単位セルで形成される容量の上面図であり、図2(B)は図2(A)のC−C’における断面図、図2(C)は図2(A)のD−D’における断面図を示している。
【0032】図2に示す容量が有する単位セルの構造は、図1に示したものと同じであり、導電性を有する第1電極201に接して第1誘電体202が形成されている。そして、第1誘電体202に接して第2電極203が形成されている。また、第2電極203に接して第2誘電体204が形成されており、第2誘電体204に接して導電性を有する第3電極205が形成されている。
【0033】第2電極203には開口部206が形成されており、該開口部206において第1誘電体202と第2誘電体204とに形成されたコンタクトホールを介して、第1電極201と第3電極205が接続されている。なお、第1電極201及び第3電極205は、第2電極203とは接触せず、互いに電気的に分離している。
【0034】第1誘電体202と第2誘電体205は絶縁材料で形成されている。また第1電極201、第2電極203及び第3電極205は導電性を有する材料で形成されている。
【0035】そして、各単位容量が有する第2電極203は、互いに電気的に接続されている。具体的には、各単位容量が有する第2電極203は、全て1つの導電膜に含まれており、電気的に等価である。
【0036】そして、図2においては、複数の単位セルがそれぞれ有する第3電極205が、ノード207において互いに電気的に接続され、1つの容量を形成している。
【0037】なお、ノード207と、第2誘電体204と、第2電極203を含む膜とで容量が形成されることが予想されるが、この容量値を計算に入れて、容量を設計するようにしても良い。
【0038】図1及び図2に示した容量を有するDACは、容量の基板に占める面積を抑えつつ容量値を増加させることができるため、容量全体に占める、パターニングのなまり、予測しなかった寄生容量等によって生じる容量値のずれの割合が小さくなり、線形性を良好に保つことができる。
【0039】また、第1電極と第3電極を電気的に接続し、第1電極及び第3電極を信号の入力側に、第2電極をDACの出力側に接続しているので、第1電極と第3電極の間に第2電極が挟まれるので、出力線に接続された第2電極が寄生容量の影響を受けにくくなり、DACの線形性を良好に保つことができる。
【0040】本発明は上記構成により、高速駆動が可能で、かつ基板上の占有面積が比較的抑えられ、また、線形性を崩さず高いビット数のデジタル信号に対応するDACを形成することができる。
【0041】また上記構成を有する容量(単位セル)を複数形成し、該複数の単位セルの第1電極もしくは第3電極を互いに電気的に接続し、かつ第2電極を互いに電気的に接続することで、所望の容量値を有する1つの容量を、容易に形成することができる。そのため、本発明の容量を有するDACは、設計が比較的容易である。
【0042】
【実施例】以下に、本発明の実施例について説明する。
【0043】(実施例1)本実施例では、本発明の容量を用いて形成されるDACの構成について説明する。
【0044】図3に本実施例のDACの回路図を示す。本実施例のDACは8ビットのデジタル信号をアナログ信号に変換することが可能である。
【0045】図3に示す容量分割型のDACは、8ビットのデジタル信号の各ビットD0〜D7によって動作が制御される8個のスイッチSW0〜SW7と、各スイッチによって与えられる電圧が制御されている8個の容量C0、C1、…、C7と、リセット用スイッチSWRとを有している。また、この図3に示したDACは、電源A、電源B、電源Rによって、それぞれ電圧VA、電圧VB、電圧VRが与えられている。電圧VAと電圧VBの値は異なっている。また、DACから出力されるアナログ信号の電圧VOUTは出力線に与えられる。
【0046】容量C0、C1、…、C7の容量値はそれぞれ、C0=C、C1=2C、…、C7=27Cで表される。
【0047】スイッチSW0〜SW7のそれぞれに、対応するビットのデジタル信号が入力される。そして入力されたデジタル信号の有する0または1の情報によって、各容量の電極に、電源Aによって電圧VAが与えられるか、電源Bによって電圧VBが与えられるかが選択される。
【0048】図4に、図3の回路図で示したDACを、本発明の単位セルを用いて形成した場合の、8個の容量C0、C1、…、C7の上面図を示す。なお図4では、第2電極が設けられている位置を明らかにするために、敢えて第1誘電体302及び第2誘電体304を示さなかった。
【0049】容量C2、…、C7は、それぞれ単位セルを1、2、…、25個づつ有している。そして容量C2、…、C7のそれぞれにおいて、各単位セルの第3電極は、互いにノードを介して接続されている。
【0050】容量C0は、単位セルの1/4の容量値を有しており、容量C1は、単位セルの1/2の容量値を有している。容量C0と容量C1の拡大図を、図5に示す。
【0051】図5(A)は、容量C0及びC1の上面図であり、図5(B)は図5(A)のE−E’における断面図であり、図5(C)は図5(A)のF−F’における断面図である。
【0052】図5に示す容量C0及びC1は、導電性を有する第1電極301に接して第1誘電体302が形成されている。そして、第1誘電体302に接して第2電極303が形成されている。また、第2電極303に接して第2誘電体304が形成されており、第2誘電体304に接して導電性を有する第3電極305が形成されている。
【0053】第1電極301と第3電極305は、コンタクトホール308において接続されている。なお、図5において、第1電極と第3電極とが重なる面積は、容量C0の場合単位セルの1/4、容量C1の場合単位セルの1/2になっている。
【0054】第1誘電体302と第2誘電体305は絶縁材料で形成されている。また第1電極301、第2電極303及び第3電極305は導電性を有する材料で形成されている。
【0055】図6に、図3に示した本実施例のDACの、スイッチの上面図を示す。なお、図6では図4と同様に、配線の配置及びTFTの位置を明らかにするために、第1誘電体302及び第2誘電体304は示さなかった。
【0056】本実施例では、図6に示すように、スイッチSW4〜スイッチSW7は、nチャネル型TFTとpチャネル型TFTを有するトランスミッションゲートを用いている。
【0057】さらに本実施例では、図6に示すように、スイッチSW4〜スイッチSW7が有するTFTのチャネル幅を、スイッチSW0〜スイッチSW3が有するTFTのチャネル幅よりも大きくしている。そして、スイッチSW4〜スイッチSW7は、対応する容量の容量値が大きければ大きいほど、チャネル幅が大きくなっている。チャネル幅を大きくすることによりTFTの電流能力が大きくなり、電荷のチャージのスピードが高くなる。容量値の大きい容量ほど、チャージする電荷の量が大きくなるので、電荷のチャージのスピードが高い方が好ましい。
【0058】なお、本実施例では、8ビットのデジタル信号をアナログ信号に変換するDACについて説明したが、本発明はこれに限定されず、ビット数は任意に設定することができる。
【0059】(実施例2)本実施例では、本発明のDACに用いられる容量及びTFTと、液晶ディスプレイの画素部のTFT及び保持容量とを、同一基板上に形成する場合の作成工程の一例について説明する。なお図7〜図10には、DACのリセット用スイッチが有するpチャネル型TFTとnチャネル型TFTを作成する工程についてのみ示したが、本発明で用いられる全てのトランジスタは図7〜図10に示した工程に基づいて作成することが可能である。
【0060】図7(A)において、基板901にはコーニング社の#7059ガラスや#1737ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板の他に、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)など光学的異方性を有しないプラスチック基板を用いることができる。また、石英基板を用いても良い。ガラス基板を用いる場合には、ガラス歪み点よりも10〜20℃程度低い温度であらかじめ熱処理しておくとその後の工程で基板が変形することを防ぐことができる。
【0061】基板901のTFTを形成する表面に、基板901からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜902を10〜200nmの厚さで形成する。下地膜は前記絶縁膜の一層で形成しても良いし、複数の層で形成しても良い。
【0062】半導体層903〜906は、非晶質構造を有する半導体膜をレーザーアニール法や熱アニール法、またはラピットサーマルアニール法(RTA法)などで結晶化させた結晶性を有する半導体膜から形成する。また、スパッタ法、プラズマCVD法、熱CVD法などで形成した結晶性を有する半導体膜から形成しても良い。或いは特開平7−130652号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶性を有する半導体層903〜906を形成することもできる。結晶化の工程ではまず、非晶質の半導体膜が含有する水素を放出させておくことが好ましく、400〜500℃で1時間程度の熱処理を行い含有する水素量を5atom%以下にしてから結晶化させると膜表面の荒れを防ぐことができる。いずれにしても、このように形成した結晶性を有する半導体膜を選択的にエッチングして所定の場所に結晶性を有する半導体層903〜906を形成する。(図7(A))
【0063】または、基板901上に単結晶シリコン層を形成したSOI(Silicon On Insulators)基板としても良い。SOI基板にはその構造や作製方法によっていくつかの種類が知られているが、代表的には、SIMOX(Separation by Implanted Oxygen)、ELTRAN(Epitaxial Layer Transfer:キャノン社の登録商標)基板、Smart-Cut(SOITEC社の登録商標)などを使用することができる。勿論、その他のSOI基板を使用することも可能である。
【0064】次いで、DACの容量及び画素の保持容量を形成するため、マスク907を形成して、半導体層903と、半導体層906の一部(保持容量とする領域)にリンをドーピングし、不純物領域908、909を形成する(図7(B))。この不純物領域908、909のリンの濃度は、1×1013〜1×1015atoms/cm3(代表的には5×1013〜5×1014atoms/cm3)となるように調整する。
【0065】次いで、マスク907を除去し、半導体層を覆う絶縁膜910を形成した後、パターニングにより画素の保持容量とする領域909上に位置する絶縁膜910の一部を除去する。(図7(C))
【0066】次いで、熱酸化を行ってゲート絶縁膜911を形成する。この熱酸化によって最終的なゲート絶縁膜の膜厚は80nmとなった。なお、ゲート絶縁膜911の、保持容量とする不純物領域909上に位置する部分は、他の領域より膜厚が薄く形成される。(図7(D))
【0067】次いで、TFTのチャネル領域となる領域にp型またはn型の不純物元素を低濃度に添加するチャネルドープ工程を全面または選択的に行った。このチャネルドープ工程は、TFTしきい値電圧を制御するための工程である。なお、ここではジボラン(B2H6)を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加した。もちろん、質量分離を行うイオンインプランテーション法を用いてもよい。
【0068】次いで、導電膜を形成し、パターニングを行ってゲート電極912〜914および容量配線915、916を形成する(図8(A))。ここでは、リンがドープされたシリコン膜(膜厚150nm)とタングステンシリサイド(膜厚150nm)との積層構造を用いた。
【0069】なお、ゲート電極912〜914及び容量配線915、916は、単層で形成しても良いし、必要に応じて二層以上の複数の層から成る積層構造としても良い。例えば、タングステン(W)、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)から選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜で形成する。また、これらの元素の窒化物である窒化タングステン(WN)、窒化タンタル(TaN)、窒化チタン(TiN)、窒化モリブデン(MoN)やシリサイド化物であるタングステンシリサイド、タンタルシリサイド、チタンシリサイド、モリブデンシリサイドなどとの積層構造を形成しても良い。
【0070】次いで、ゲート電極912〜914をマスクとして、半導体層904〜906に自己整合的にリンを低濃度に添加する(図8(B))。この低濃度に添加された領域のリンの濃度が、1×1016〜5×1018atoms/cm3、代表的には3×1017〜3×1018atoms/cm3となるように調整する。なお、この工程において、先の図7(B)の工程でリンを添加した不純物領域908、909の一部にもリンが添加される。上記工程によって、不純物領域921〜927が形成される。
【0071】次いで、マスク931を形成してリンを高濃度に添加し、高濃度不純物領域934〜939を形成する(図8(C))。この高濃度不純物領域のリンの濃度が1×1020〜1×1021atoms/cm3(代表的には2×1020〜5×1020atoms/cm3)の範囲内に納まるように調整する。なお、不純物領域938と939は、先の図7(A)及び図8(B)の工程によって、不純物濃度が均一ではないが、図8(C)の工程において添加される不純物の濃度が図7(A)及び図8(B)の工程によって添加される不純物の濃度よりも高いので、最終的な不純物濃度は上記範囲内に納まる。なお、不純物領域921〜927のうち、マスク931で覆われた領域は不純物濃度が低く、LDD領域として機能する。そして、不純物元素の添加後、マスク931を除去する。
【0072】次に、半導体層903、904、906を覆ってマスク943を形成し、半導体層905にゲート電極913をマスクとしてボロンを高濃度に添加する(図9(A))。ここで形成される不純物領域944、945はジボラン(B2H6)を用いたイオンドープ法で形成する。不純物領域944、945のp型を付与する不純物元素の濃度は、2×1020〜2×1021atoms/cm3となるようにする。
【0073】しかしながら、この不純物領域944、945は、詳細にはn型を付与する不純物元素を含有している。しかし、これらの不純物領域944、945におけるp型を付与する不純物元素の濃度を、n型を付与する不純物元素の濃度の1.5から3倍となるようにすることにより、pチャネル型TFTのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【0074】次いで、マスク943を除去した後、ゲート電極912〜914および容量配線915、916を覆うパッシベーション膜946を形成する。ここでは、酸化シリコン膜を70nmの膜厚で形成した。次いで、半導体層にそれぞれの濃度で添加されたn型またはp型不純物元素を活性化するための熱処理工程を行う。ここでは850℃、30分の加熱処理を行った。
【0075】次いで、有機樹脂材料からなる第1層間絶縁膜947を形成する。ここでは膜厚400nmのアクリル樹脂膜を用いた(図9(B))。次いで、半導体層に達するコンタクトホールを形成した後、容量電極950、接続配線951、ソース配線952〜954及びドレイン配線955、956を形成する。本実施例では容量電極950、接続配線951、ソース配線952〜954及びドレイン配線955、956を、Ti膜を100nm、Tiを含むアルミニウム膜を300nm、Ti膜150nmをスパッタ法で連続して形成した3層構造の積層膜とした(図9(C))。
【0076】次いで、水素化処理をおこなった後、アクリルからなる第2層間絶縁膜957を形成する。そして、第2層間絶縁膜957に、容量電極950、接続配線951、ドレイン配線955に達するようにコンタクトホールを形成し、第2層間絶縁膜957を覆うように、遮光性を有する導電膜を100nmの厚さで成膜する。そしてパターニングにより、容量電極950に接続されるリセット用配線958と、接続配線951とドレイン配線955とを電気的に接続する接続配線959と、画素部のTFTのチャネル形成領域に重なる遮光層960を形成する(図10(A))。
【0077】次いで、第3層間絶縁膜961を形成する。そして、第2層間絶縁膜957及び第3層間絶縁膜961に、ドレイン配線956に達するコンタクトホールを形成する。次いで、100nmの透明導電膜(ここでは酸化インジウム・スズ(ITO)膜)を形成した後、パターニングして、ドレイン配線956に接する画素電極962を形成する(図10(B))。
【0078】以上の工程の後、配向膜、カラーフィルター等を形成し、対向基板との間に液晶を封じることで、液晶ディスプレイが完成する。
【0079】なお、本実施例は一例であって本実施例の工程に限定されないことはいうまでもない。例えば、各絶縁膜として、酸化シリコン膜や窒化シリコン膜や酸化窒化シリコン膜や有機樹脂材料(ポリイミド、アクリル、ポリアミド、ポリイミドアミド、BCB(ベンゾシクロブテン)等)膜を用いることができる。
【0080】なお図10(B)において、971は本発明のDACの容量、972はリセット用スイッチ、973が画素部のTFT(画素TFT)、974は画素部の保持容量である。容量971において、不純物領域908及び高濃度不純物領域934を含む半導体層903が第1電極、ゲート絶縁膜911が第1誘電体、容量配線915が第2電極、パッシベーション膜946及び第1層間絶縁膜947が第2誘電体、容量電極950が第3電極に相当する。
【0081】リセット用スイッチ972はnチャネル型TFT975とpチャネル型TFT976とを有している。nチャネル型TFT975は活性層904と、ゲート絶縁膜911と、ゲート電極912とを有している。活性層904はソース領域977と、ドレイン領域978と、LDD領域979、980と、チャネル形成領域981とを有している。pチャネル型TFT976は活性層905と、ゲート絶縁膜911と、ゲート電極913とを有している。活性層905はソース領域982と、ドレイン領域983と、チャネル形成領域984とを有している。
【0082】画素TFT973は活性層906と、ゲート絶縁膜911と、ゲート電極914とを有している。活性層906はソース領域985と、ドレイン領域986と、LDD領域987、988と、チャネル形成領域989とを有している。
【0083】なお、画素の保持容量974は、ゲート絶縁膜911の厚さが他の部分に比べて薄い部分を誘電体とし、容量配線916と半導体層906の一部である不純物領域909とで構成されている。
【0084】なお、本発明の容量は、本実施例に示した構成に限定されない。また本発明の容量は液晶ディスプレイにのみ用いられるわけではなく、あらゆる種類の半導体装置に用いることが可能である。
【0085】本実施例は、実施例1と自由に組み合わせて実施することが可能である。
【0086】(実施例3)本実施例では、本発明の容量を用いて形成されるDACの一例について、回路図を用いて説明する。
【0087】図11に示すDACは、nビット(D0〜Dn-1)のデジタル信号を扱うことができる。なお、D0をLSBとし、Dn-1をMSBとする。また、nビットのデジタル信号を、下位mビット(D0〜Dm-1)と上位(n−m)ビット(Dm〜Dn-1)とに分割して考える。
【0088】図11に示す様に本発明のDACは、nビットのデジタル信号(D0〜Dn-1)の各ビットが制御するn個のスイッチ(SW0〜SWn-1)と、各スイッチ(SW0〜SWn-1)に接続された容量(C、2C、…、2m-1C、C、2C、…、2n-m-1C)と、2つのリセットスイッチ(SWR1およびSWR2)とを有している。これらの容量は単位容量Cの整数倍となっている。
【0089】また、本発明のDACは、上記容量の他に、もう1つ容量(C)を有している。もう1つの容量(C)は、下位mビットに対応する各容量の一方の電極と電気的に等価である電極と、上位(n−m)ビットに対応する各容量の一方の電極と電気的に等価である電極を用いて形成される。
【0090】なお、容量CLは出力VOUTに接続された信号線の負荷容量である。また、グランド電源をVGとする。ただし、VGは任意の定電源でもよい。
【0091】図11のDACには、電源H(電圧VH)、電源L(電圧VL)、オフセット電源(電圧VB)、電源A(電圧VA)が接続されている。なお、VH>VLの場合と、VH<VLの場合とでは、出力VOUTには逆相のアナログ信号が出力される。なお、ここでは、VH>VLの場合の出力を正相とし、VH<VLの場合の出力を反転相とする。
【0092】スイッチ(SW0〜SWn-1)は、それぞれ、入力されるデジタル信号(D0〜Dn-1)が0(Lo)の時、電源Lに接続され、入力デジタル信号が1(Hi)の時、電源Hに接続されるようになっている。リセットスイッチSWR1は、上位(n−m)ビットに対応する容量(C、2C、…、2n-m-1C)へのVBからの電荷の充電を制御している。また、リセットスイッチSWR2は、下位mビットに対応する容量(C、2C、…、2m-1C)へのVAからの電荷の充電を制御している。
【0093】なお、リセットスイッチSWR2の一端を電源Lに接続し、電源Aからの電圧の供給を行わないようにしても良い。
【0094】次に、図11とは異なる構成を有するDACの回路図を、図12に示す。図12の従来のDACは、nビットのデジタル信号(D0〜Dn-1)の各ビットが制御するn個のスイッチ(SW0〜SWn-1)と、各スイッチ(SW0〜SWn-1)に接続された容量(C、2C、…、2m-1C、C、2C、…、2n-m-1C)と、2つのリセットスイッチ(SWR1およびSWR2)とを有している。また、図12のDACには下位ビット側の回路に容量Cが接続されている点と、下位ビットに対応する回路と上位ビットに対応する回路とを接続する容量の容量値が異なる点とが、図11のDACとは異なっている。
【0095】図12のDACにおいても、スイッチ(SW0〜SWn-1)は、それぞれ、入力されるデジタル信号(D0〜Dn-1)が0(Lo)の時、電源Lに接続され、入力デジタル信号が1(Hi)の時、電源Hに接続されるようになっている。
【0096】本実施例は、実施例1または実施例2と自由に組み合わせて実施することが可能である。
【0097】(実施例4)次に、本発明のDACを用いた液晶ディスプレイの構造について、図13及び図14を用いて説明する。
【0098】図13に、液晶ディスプレイの構成をブロック図で示す。図13に示した液晶ディスプレイは、画素部9003と、ソース信号線駆動回路9001と、ゲート信号線駆動回路9002とを有している。
【0099】画素部9003は、複数の画素9004を有している。ソース信号線駆動回路9001は、シフトレジスタ回路9001−1、ラッチ回路A9001−2、ラッチ回路B9001−3、D/A変換回路9001−4を有している。またゲート信号線駆動回路9002は、シフトレジスタ回路9002−1、バッファ回路9002−1を有している。
【0100】本発明の容量は、D/A変換回路9001−4に用いることが可能である。
【0101】図14に画素9004の回路図を示す。画素9004は、ソース信号線9005の1つと、ゲート信号線9006の1つとを有している。また画素9004は画素TFT9007と、対向電極と画素電極の間に液晶を挟んだ液晶セル9008と、コンデンサ9009とが設けられている。
【0102】画素TFT9004のゲート電極は、ゲート信号線9006に接続されている。また、画素TFT9004のソース領域とドレイン領域は、一方はソース信号線9005に、もう一方は液晶セル9008が有する画素電極及びコンデンサ9009に接続されている。
【0103】コンデンサ9009は画素TFT9007が非選択状態(オフ状態)にある時、画素電極の電位を保持するために設けられている。
【0104】液晶セル9008の対向電極には対向電位が与えられている。
【0105】ソース信号線駆動回路9001が有するシフトレジスタ回路9001−1にクロック信号(CK)、スタートパルス(SP)が入力される。シフトレジスタ回路9001−1は、これらのクロック信号(CK)およびスタートパルス(SP)に基づきタイミング信号を順に発生させ、ラッチ回路A9001−2へタイミング信号を順次供給する。
【0106】ラッチ回路A9001−2は、デジタル信号を記憶する複数のラッチを有している。ラッチ回路A9001−2は、前記タイミング信号が入力されると、デジタル信号を各ラッチに順次取り込み、保持する。
【0107】ラッチ回路A9001−2の全てのラッチにデジタル信号の書き込みが一通り終了するまでの時間は、ライン期間と呼ばれる。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間と呼ぶこともある。
【0108】1ライン期間の終了後、ラッチ回路B9001−3にラッチシグナル(LatchSignal)が供給される。この瞬間、ラッチ回路A9001−2に書き込まれ保持されているデジタル信号は、ラッチ回路B9001−3に一斉に送出され、ラッチ回路B9001−3の全てのラッチに書き込まれ、保持される。
【0109】デジタル信号をラッチ回路B9001−3に送出し終えたラッチ回路A9001−2に、シフトレジスタ回路9001−1からのタイミング信号に基づき、再びデジタル信号が順次書き込まれる。
【0110】この2順目の1ライン期間中には、ラッチ回路B9001−3に書き込まれ、保持されているデジタル信号が、順次D/A変換回路9001−4に入力される。
【0111】D/A変換回路9001−4においてデジタル信号がアナログのビデオ信号(アナログ信号)に変換され、ソース信号線9005に供給される。
【0112】一方ゲート信号線駆動回路9002内のシフトレジスタ回路9002−1にクロック信号(CLK)、スタートパルス信号(SP)が入力されると、画素TFT9007のスイッチングを制御する選択信号が生成される。選択信号はバッファ回路9002−2において緩衝増幅され、ゲート信号線9006に入力される。
【0113】ゲート信号線9006に入力された選択信号によって、画素TFT9004がオンの状態になり、ソース信号線に入力されたアナログ信号が画素TFTを介して液晶セル9008が有する画素電極に入力される。
【0114】画素電極に入力されたアナログ信号の電位により液晶が駆動し、透過光量が制御されて、画素に画像の一部(該画素に相当する画像)が表示される。
【0115】全ての画素において画像の一部が表示されると、画素部9003に1つの画像が表示される。
【0116】各画素において上記動作が行われることで1つの画像が表示される。
【0117】本実施例は、実施例1〜3と自由に組み合わせて実施することが可能である。
【0118】(実施例5)本発明のDACを有する半導体装置は、様々な電子機器に用いることができる。
【0119】本発明のDACを用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。それら電子機器の具体例を図15に示す。
【0120】図15(A)は表示装置であり、筐体2001、支持台2002、表示部2003、スピーカー部2004、ビデオ入力端子2005等を含む。本発明のDACは表示部2003またはその他制御回路に用いることができる。なお、表示装置は、パソコン用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【0121】図15(B)はデジタルスチルカメラであり、本体2101、表示部2102、受像部2103、操作キー2104、外部接続ポート2105、シャッター2106等を含む。本発明のDACは表示部2102またはその他制御回路に用いることができる。
【0122】図15(C)はノート型パーソナルコンピュータであり、本体2201、筐体2202、表示部2203、キーボード2204、外部接続ポート2205、ポインティングマウス2206等を含む。本発明のDACは表示部2203またはその他制御回路に用いることができる。
【0123】図15(D)はモバイルコンピュータであり、本体2301、表示部2302、スイッチ2303、操作キー2304、赤外線ポート2305等を含む。本発明のDACは表示部2302またはその他制御回路に用いることができる。
【0124】図15(E)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体2401、筐体2402、表示部A2403、表示部B2404、記録媒体(DVD等)読み込み部2405、操作キー2406、スピーカー部2407等を含む。表示部A2403は主として画像情報を表示し、表示部B2404は主として文字情報を表示するが、本発明のDACはこれら表示部A、B2403、2404またはその他制御回路に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【0125】図15(F)はゴーグル型ディスプレイ(ヘッドマウントディスプレイ)であり、本体2501、表示部2502、アーム部2503を含む。本発明のDACは表示部2502またはその他制御回路に用いることができる。
【0126】図15(G)はビデオカメラであり、本体2601、表示部2602、筐体2603、外部接続ポート2604、リモコン受信部2605、受像部2606、バッテリー2607、音声入力部2608、操作キー2609等を含む。本発明のDACは表示部2602またはその他制御回路に用いることができる。
【0127】ここで図15(H)は携帯電話であり、本体2701、筐体2702、表示部2703、音声入力部2704、音声出力部2705、操作キー2706、外部接続ポート2707、アンテナ2708等を含む。本発明のDACは表示部2703またはその他制御回路に用いることができる。
【0128】また、上記電子機器はインターネットやCATV(ケーブルテレビ)などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画を表示する機会が増してきている。本発明のDACは、高速動作が可能で、かつ高いビット数のデジタル信号をアナログ信号に変換することが可能であり、出力するアナログ信号の線形性も確保することができるので、有用である。
【0129】以上の様に、本発明のDACの適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例1〜4に示したいずれの構成のDACを用いても良い。
【0130】
【発明の効果】本発明は上記構成により、高速駆動が可能で、かつ基板上の占有面積が比較的抑えられ、また、線形性を崩さず高いビット数のデジタル信号に対応するDACを形成することができる。
【0131】また上記構成を有する容量(単位セル)を複数形成し、該複数の単位セルの第1電極もしくは第3電極を互いに電気的に接続し、かつ第2電極を互いに電気的に接続することで、所望の容量値を有する1つの容量を、容易に形成することができる。そのため、本発明の容量を有するDACは、設計が比較的容易である。
【図面の簡単な説明】
【図1】 本発明の容量の上面図及び断面図。
【図2】 本発明の容量の上面図及び断面図。
【図3】 本発明の容量を用いたDACの回路図。
【図4】 本発明のDACが有する容量の上図面。
【図5】 本発明のDACが有する容量の上図面。
【図6】 本発明のDACが有するスイッチの上図面。
【図7】 本発明の容量と、TFTの作成工程を示す図。
【図8】 本発明の容量と、TFTの作成工程を示す図。
【図9】 本発明の容量と、TFTの作成工程を示す図。
【図10】 本発明の容量と、TFTの作成工程を示す図。
【図11】 本発明の容量を用いたDACの回路図。
【図12】 本発明の容量を用いたDACの回路図。
【図13】 本発明のDACを用いた液晶ディスプレイの構造を示すブロック図。
【図14】 液晶ディスプレイの画素の回路図。
【図15】 本発明のDACを用いた半導体装置の図。
【図16】 一般的な容量分割型のDACの回路図。
【図17】 一般的な容量分割型のDACの動作を示す図。
【特許請求の範囲】
【請求項1】複数の容量を有するD/A変換回路であって、前記複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有しており、前記第2電極は、前記第1電極及び前記第3電極と重なっており、前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第1電極と前記第3電極が接続されていることを特徴とするD/A変換回路。
【請求項2】複数の容量を有するD/A変換回路であって、前記複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有しており、前記第2電極は、前記第1電極及び前記第3電極と重なっており、前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第1電極と前記第3電極が接続されており、前記複数の容量がそれぞれ有する前記第2電極は、全て電気的に接続されていることを特徴とするD/A変換回路。
【請求項3】複数の容量を有するD/A変換回路であって、前記複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有しており、前記第2電極は、前記第1電極及び前記第3電極と重なっており、前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第1電極と前記第3電極が接続されており、前記複数の容量の各容量値が等しいことを特徴とするD/A変換回路。
【請求項4】複数の容量を有するD/A変換回路であって、前記複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有しており、前記第2電極は、前記第1電極及び前記第3電極と重なっており、前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第1電極と前記第3電極が接続されており、前記複数の容量がそれぞれ有する前記第2電極は、全て電気的に接続されており、前記複数の容量の幾つかは、前記第1電極及び前記第3電極が電気的に接続されていることを特徴とするD/A変換回路。
【請求項5】複数の容量を有するD/A変換回路であって、前記複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有しており、前記第2電極は、前記第1電極及び前記第3電極と重なっており、前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第1電極と前記第3電極が接続されており、前記複数の容量のうち、前記第1電極及び前記第3電極が他の容量と互いに電気的に分離している容量の各容量値と、前記複数の容量のうち、前記第1電極及び前記第3電極が電気的に接続されている容量の、容量値の和の比は、20:21:22:…:2n-2:2n-1で表されることを特徴とするD/A変換回路。
【請求項6】複数の容量を有するD/A変換回路であって、前記複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有しており、前記第2電極は、前記第1電極及び前記第3電極と重なっており、前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第1電極と前記第3電極が接続されており、前記複数の容量がそれぞれ有する前記第2電極は、全て電気的に接続されており、前記複数の容量のうち、前記第1電極及び前記第3電極が他の容量と互いに電気的に分離している容量の各容量値と、前記複数の容量のうち、前記第1電極及び前記第3電極が電気的に接続されている容量の、容量値の和の比は、20:21:22:…:2n-2:2n-1で表されることを特徴とするD/A変換回路。
【請求項7】請求項1乃至請求項7のいずれか1項に記載の、前記D/A変換回路を用いることを特徴とする半導体装置。
【請求項8】D/A変換回路を有する半導体装置であって、前記D/A変換回路は複数の容量を有しており、前記複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有しており、前記第2電極は、前記第1電極及び前記第3電極と重なっており、前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第1電極と前記第3電極が接続されており、前記第2電極の電圧が、前記D/A変換回路の後段の回路に与えられることを特徴とする半導体装置。
【請求項9】D/A変換回路を有する半導体装置であって、前記D/A変換回路は複数の容量を有しており、前記複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有しており、前記第2電極は、前記第1電極及び前記第3電極と重なっており、前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第1電極と前記第3電極が接続されており、前記複数の容量がそれぞれ有する前記第2電極は、全て電気的に接続されており、前記第2電極の電圧が、前記D/A変換回路の後段の回路に与えられることを特徴とする半導体装置。
【請求項10】D/A変換回路を有する半導体装置であって、前記D/A変換回路は複数の容量を有しており、前記複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有しており、前記第2電極は、前記第1電極及び前記第3電極と重なっており、前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第1電極と前記第3電極が接続されており、前記第2電極の電圧が、前記D/A変換回路の後段の回路に与えられており、前記複数の容量の各容量値が等しいことを特徴とする半導体装置。
【請求項11】D/A変換回路を有する半導体装置であって、前記D/A変換回路は複数の容量を有しており、前記複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有しており、前記第2電極は、前記第1電極及び前記第3電極と重なっており、前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第1電極と前記第3電極が接続されており、前記複数の容量がそれぞれ有する前記第2電極は、全て電気的に接続されており、前記複数の容量の幾つかは、前記第1電極及び前記第3電極が電気的に接続されており、前記第2電極の電圧が、前記D/A変換回路の後段の回路に与えられることを特徴とする半導体装置。
【請求項12】D/A変換回路を有する半導体装置であって、前記D/A変換回路は複数の容量を有しており、前記複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有しており、前記第2電極は、前記第1電極及び前記第3電極と重なっており、前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第1電極と前記第3電極が接続されており、前記第2電極の電圧が、前記D/A変換回路の後段の回路に与えられ、前記複数の容量のうち、前記第1電極及び前記第3電極が他の容量と互いに電気的に分離している容量の各容量値と、前記複数の容量のうち、前記第1電極及び前記第3電極が電気的に接続されている容量の、容量値の和の比は、20:21:22:…:2n-2:2n-1で表されることを特徴とする半導体装置。
【請求項13】D/A変換回路を有する半導体装置であって、前記D/A変換回路は複数の容量を有しており、前記複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有しており、前記第2電極は、前記第1電極及び前記第3電極と重なっており、前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第1電極と前記第3電極が接続されており、前記複数の容量がそれぞれ有する前記第2電極は、全て電気的に接続されており、前記第2電極の電圧が、前記D/A変換回路の後段の回路に与えられ、前記複数の容量のうち、前記第1電極及び前記第3電極が他の容量と互いに電気的に分離している容量の各容量値と、前記複数の容量のうち、前記第1電極及び前記第3電極が電気的に接続されている容量の、容量値の和の比は、20:21:22:…:2n-2:2n-1で表されることを特徴とする半導体装置。
【請求項14】請求項8において、表示装置、デジタルスチルカメラ、ノートブック型パーソナルコンピュータ、モバイルコンピュータ、DVDプレーヤー、ヘッドマウントディスプレイ、ビデオカメラまたは携帯電話あることを特徴とする半導体装置。
【請求項1】複数の容量を有するD/A変換回路であって、前記複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有しており、前記第2電極は、前記第1電極及び前記第3電極と重なっており、前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第1電極と前記第3電極が接続されていることを特徴とするD/A変換回路。
【請求項2】複数の容量を有するD/A変換回路であって、前記複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有しており、前記第2電極は、前記第1電極及び前記第3電極と重なっており、前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第1電極と前記第3電極が接続されており、前記複数の容量がそれぞれ有する前記第2電極は、全て電気的に接続されていることを特徴とするD/A変換回路。
【請求項3】複数の容量を有するD/A変換回路であって、前記複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有しており、前記第2電極は、前記第1電極及び前記第3電極と重なっており、前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第1電極と前記第3電極が接続されており、前記複数の容量の各容量値が等しいことを特徴とするD/A変換回路。
【請求項4】複数の容量を有するD/A変換回路であって、前記複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有しており、前記第2電極は、前記第1電極及び前記第3電極と重なっており、前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第1電極と前記第3電極が接続されており、前記複数の容量がそれぞれ有する前記第2電極は、全て電気的に接続されており、前記複数の容量の幾つかは、前記第1電極及び前記第3電極が電気的に接続されていることを特徴とするD/A変換回路。
【請求項5】複数の容量を有するD/A変換回路であって、前記複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有しており、前記第2電極は、前記第1電極及び前記第3電極と重なっており、前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第1電極と前記第3電極が接続されており、前記複数の容量のうち、前記第1電極及び前記第3電極が他の容量と互いに電気的に分離している容量の各容量値と、前記複数の容量のうち、前記第1電極及び前記第3電極が電気的に接続されている容量の、容量値の和の比は、20:21:22:…:2n-2:2n-1で表されることを特徴とするD/A変換回路。
【請求項6】複数の容量を有するD/A変換回路であって、前記複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有しており、前記第2電極は、前記第1電極及び前記第3電極と重なっており、前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第1電極と前記第3電極が接続されており、前記複数の容量がそれぞれ有する前記第2電極は、全て電気的に接続されており、前記複数の容量のうち、前記第1電極及び前記第3電極が他の容量と互いに電気的に分離している容量の各容量値と、前記複数の容量のうち、前記第1電極及び前記第3電極が電気的に接続されている容量の、容量値の和の比は、20:21:22:…:2n-2:2n-1で表されることを特徴とするD/A変換回路。
【請求項7】請求項1乃至請求項7のいずれか1項に記載の、前記D/A変換回路を用いることを特徴とする半導体装置。
【請求項8】D/A変換回路を有する半導体装置であって、前記D/A変換回路は複数の容量を有しており、前記複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有しており、前記第2電極は、前記第1電極及び前記第3電極と重なっており、前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第1電極と前記第3電極が接続されており、前記第2電極の電圧が、前記D/A変換回路の後段の回路に与えられることを特徴とする半導体装置。
【請求項9】D/A変換回路を有する半導体装置であって、前記D/A変換回路は複数の容量を有しており、前記複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有しており、前記第2電極は、前記第1電極及び前記第3電極と重なっており、前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第1電極と前記第3電極が接続されており、前記複数の容量がそれぞれ有する前記第2電極は、全て電気的に接続されており、前記第2電極の電圧が、前記D/A変換回路の後段の回路に与えられることを特徴とする半導体装置。
【請求項10】D/A変換回路を有する半導体装置であって、前記D/A変換回路は複数の容量を有しており、前記複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有しており、前記第2電極は、前記第1電極及び前記第3電極と重なっており、前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第1電極と前記第3電極が接続されており、前記第2電極の電圧が、前記D/A変換回路の後段の回路に与えられており、前記複数の容量の各容量値が等しいことを特徴とする半導体装置。
【請求項11】D/A変換回路を有する半導体装置であって、前記D/A変換回路は複数の容量を有しており、前記複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有しており、前記第2電極は、前記第1電極及び前記第3電極と重なっており、前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第1電極と前記第3電極が接続されており、前記複数の容量がそれぞれ有する前記第2電極は、全て電気的に接続されており、前記複数の容量の幾つかは、前記第1電極及び前記第3電極が電気的に接続されており、前記第2電極の電圧が、前記D/A変換回路の後段の回路に与えられることを特徴とする半導体装置。
【請求項12】D/A変換回路を有する半導体装置であって、前記D/A変換回路は複数の容量を有しており、前記複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有しており、前記第2電極は、前記第1電極及び前記第3電極と重なっており、前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第1電極と前記第3電極が接続されており、前記第2電極の電圧が、前記D/A変換回路の後段の回路に与えられ、前記複数の容量のうち、前記第1電極及び前記第3電極が他の容量と互いに電気的に分離している容量の各容量値と、前記複数の容量のうち、前記第1電極及び前記第3電極が電気的に接続されている容量の、容量値の和の比は、20:21:22:…:2n-2:2n-1で表されることを特徴とする半導体装置。
【請求項13】D/A変換回路を有する半導体装置であって、前記D/A変換回路は複数の容量を有しており、前記複数の容量は、第1電極と、前記第1電極に接している第1誘電体と、前記第1誘電体に接している第2電極と、前記第2電極に接している第2誘電体と、前記第2誘電体に接している第3電極とをそれぞれ有しており、前記第2電極は、前記第1電極及び前記第3電極と重なっており、前記第2電極は、前記第1電極及び前記第3電極と重なっている部分において開口部を有しており、前記第2電極が有する開口部において、前記第1誘電体及び前記第2誘電体にコンタクトホールが形成されており、前記コンタクトホールを介して前記第1電極と前記第3電極が接続されており、前記複数の容量がそれぞれ有する前記第2電極は、全て電気的に接続されており、前記第2電極の電圧が、前記D/A変換回路の後段の回路に与えられ、前記複数の容量のうち、前記第1電極及び前記第3電極が他の容量と互いに電気的に分離している容量の各容量値と、前記複数の容量のうち、前記第1電極及び前記第3電極が電気的に接続されている容量の、容量値の和の比は、20:21:22:…:2n-2:2n-1で表されることを特徴とする半導体装置。
【請求項14】請求項8において、表示装置、デジタルスチルカメラ、ノートブック型パーソナルコンピュータ、モバイルコンピュータ、DVDプレーヤー、ヘッドマウントディスプレイ、ビデオカメラまたは携帯電話あることを特徴とする半導体装置。
【図3】
【図13】
【図1】
【図2】
【図7】
【図17】
【図4】
【図5】
【図8】
【図6】
【図9】
【図14】
【図10】
【図11】
【図12】
【図15】
【図16】
【図13】
【図1】
【図2】
【図7】
【図17】
【図4】
【図5】
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【図10】
【図11】
【図12】
【図15】
【図16】
【公開番号】特開2002−368111(P2002−368111A)
【公開日】平成14年12月20日(2002.12.20)
【国際特許分類】
【出願番号】特願2001−173956(P2001−173956)
【出願日】平成13年6月8日(2001.6.8)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】
【公開日】平成14年12月20日(2002.12.20)
【国際特許分類】
【出願日】平成13年6月8日(2001.6.8)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】
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