【課題】 サイドエッチが抑制されたパターニング精度の高い半導体素子の製造方法を提供する。
【解決手段】 ガラス基板２上にＺｎＯ層３を形成し、ＺｎＯ層３を除去する領域に、ＺｎＯ層３をエッチングする際に生ずるサイドエッチにより消失される幅より狭い幅を有する複数の矩形マスク５を形成する。ＺｎＯ層３を残存させる領域に、サイドエッチにより消失される幅より大きい寸法を有するパターンのマスク４を形成する。複数の細長のマスク５及び上記パターンのマスク４とをエッチングマスクとして、厚さ方向のエッチング速度よりも幅方向のエッチング速度が速い異方性エッチングにより、残存対象のＺｎＯ層３に所定のパターンを形成するとともに、除去対象のＺｎＯ層３を除去して複数の矩形マスク５を剥離する。 （もっと読む）

【解決課題】 薄膜トランジスタ基板の製造方法を開示する。
【解決手段】 本発明の製造方法は、基板100上にトランジスタ薄膜パターン120を形成する段階、保護膜140を形成する段階、フォトレジスト層を形成する段階、画素領域150aを形成する段階、互いに分離された画素電極170及び導電膜160を形成する段階、ストリッピング組成物184を利用してフォトレジストパターン150をストリッピングして、フォトレジスト表面に形成された導電膜160を基板100から分離するストリッピング段階、及び貯蔵タンク186内で分離した導電膜を溶解させる段階を含む。本発明の製造方法によると、薄膜トランジスタ基板の製造時に製造工程の効率を向上させることができ、ストリッピング組成物を再利用することができる。 （もっと読む）

【課題】リフトオフ処理時間を大にすることなく、寸法精度に優れた微細パターンを容易に形成することのできる半導体装置の製造方法を提供すること。
【解決手段】表面レジスト層１５は、前述のパターン露光領域外のみ通常のポジ型レジストとして現像される。そして、下層のレジスト層１３はネガ型に反転した表面レジスト層１５のパターン露光領域下部も現像されるため、下層のレジスト層１３は表面レジスト層１５に対し、アンダーカットされた断面形状となる。なお、表面レジスト層１５は、下層のレジスト層１３との相互拡散の影響により逆テーパ形状を有する。 （もっと読む）

【課題】 インジウム含有ウエハの特性を精度よく測定することができかつ非破壊試験である水銀Ｃ−Ｖ法を適用可能とするために、水銀除去を確実に行なうことのできるインジウム含有ウエハを提供する。
【解決手段】 本発明にかかるインジウム含有ウエハは、表面に付着した水銀を除去する目的で最外表面層に形成された付加的な化合物半導体からなる水銀除去層を有することを特徴とする。ここで、水銀除去層として、化学的水銀除去層または物理的水銀除去層を用いることができる。さらに、２層以上の水銀除去層を設けることもできる。 （もっと読む）