【課題】 デバイス性能を向上させ、チップの留まりを改善するために、ＣＭＯＳ構造体内に機械的応力を与える構造体及び方法を提供すること。
【解決手段】 第１のトランジスタの上に配置された第１の応力層及び第２のトランジスタの上に配置された第２の応力層が、当接するが、重ならない、ＣＭＯＳ構造体及びＣＭＯＳ構造体を製造する方法が提供される。こうした重ならない当接により、第１のトランジスタ及び第２のトランジスタの一方の中のソース／ドレイン領域の上に、シリサイド層へのコンタクトを形成するとき、製造の柔軟性が向上する。 （もっと読む）

【課題】デカップリング容量の信頼性向上を図りつつ、効率的な素子配置を行えるようにすること。
【解決手段】半導体装置において、ＶＤＤとＧＮＤの間にＰ型ＭＯＳキャパシタＣ１とＮ型ＭＯＳキャパシタＣ２を直列に接続したデカップリング容量を有する。Ｐ型ＭＯＳキャパシタＣ１のソース／ドレイン２ｂをＶＤＤに接続する。Ｎ型ＭＯＳキャパシタＣ２のソース／ドレイン２ａをＧＮＤに接続する。Ｐ型ＭＯＳキャパシタＣ１のゲート電極５ａと、Ｐ型ＭＯＳキャパシタＣ２のゲート電極５ｂとを接続する。Ｐ型ＭＯＳキャパシタＣ１のチャネルを構成するＮウェル領域１ｂにＶＤＤを接続し、Ｎ型ＭＯＳキャパシタＣ２のチャネルを構成するＰウェル領域１ａにＧＮＤを接続する。 （もっと読む）

シリコン層（１０２）の結晶学的特徴に対してチャネル長方向を適切に方向付けることにより、歪みのあるシリコン／炭素材料（１０９）の歪み生成効果が従来の技術よりも著しく向上する。１つの例示的実施形態では、チャネル（１０３）は（１００）の表面方向に対して＜１００＞の方向に沿って方向づけられ、これにより電子移動度がほぼファクター４増加する。
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【課題】回路パスの遅延値を設計遅延値に近づけることによって回路歩留まりの高い集積回路装置の製造が可能となる製造システムを提供する。
【解決手段】品種設計情報から得られるクリティカルパス内での論理セルの使用状況を記録したデータベース１と、検査工程Ｓ１で取得したゲート電極加工仕上がり寸法を記録したデータベース２とを入力として、データベース１に基づきモデル回路パスを生成し、データベース２のゲート電極仕上がり寸法を反映した当該モデル回路パスを用いて回路パス遅延５を算出する。トランジスタ特性と製造条件との相関関係を記録したデータベース１００を参照して、回路パス設計遅延６と回路パス遅延５との差分１１が小さくなるように新製造条件１２を決定し、検査工程Ｓ１よりも後の工程の製造条件を変更する。 （もっと読む）

【課題】 極性によって最適な結晶面にそれぞれのチャネル面を形成し、浅いソース・ドレイン接合位置を保ちつつソース・ドレイン電極上部がシリサイド化されたＭＯＳ型半導体装置において、接合リークを低く抑えて素子動作の高速化をはかる。
【解決手段】 ＭＯＳ型半導体装置であって、Ｓｉ（１１０）面の第１の領域とＳｉ（１００）面の第２の領域とを同一主面に有する基板10と、第１の領域のゲート電極103の両側に形成された第１のソース・ドレイン領域106と、第２の領域のゲート電極203 の両側に形成された第２のソース・ドレイン領域206と、ソース・ドレイン領域106上に形成され、Ｎ原子の含有量が面密度で8.5×10¹³cm^-2以上8.5×10¹⁴cm^-2以下で、且つＦ原子の含有量が面密度で5.0×10¹²cm^-2以下のシリサイド層116と、ソース・ドレイン領域206上に形成され、Ｆ原子の含有量が面密度で5.0×10¹³cm^-2以上のシリサイド層216とを備えた。 （もっと読む）

単位面積あたりのキャパシタンスが高いコンデンサを含む半導体コンポーネント（２０）の製造法が提供される。このコンポーネントは、第１半導体層（３２）、該第１半導体層上に絶縁層（３０）、および該前記絶縁層上に第２半導体層（２８）を有するＳＯＩ基板（２６）とその上に形成される。この方法において、第１半導体層（３２）中に第１コンデンサ電極（４８）が形成され、さらに、第１コンデンサ電極（４８）上に、Ba_1-x Ca_xTi_1-YZr_yO₃を含む誘電層（５２）が蒸着される。誘電層（５２）上に第２コンデンサ電極（５４）を形成するように導電性材料が蒸着されパターニングされ、これにより、高誘電率の誘電体（５２）を有するコンデンサ（２４）が形成される。次に、第２半導体層（２８）の一部にＭＯＳトランジスタが形成され、ＭＯＳトランジスタと、特にＭＯＳトランジスタのゲート電極（５６）は、コンデンサの形成とは関係なく形成され、コンデンサから電気的に絶縁している。
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【課題】デジタル回路、アナログ回路、及びＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）回路を１つのマイクロチップとして支援する半導体集積回路及びその製造技術に関する。
【解決手段】本発明の半導体集積回路は、デジタル回路及びアナログ回路が単一の基板上に集積された半導体集積回路において、前記デジタル回路の形成される領域及び前記アナログ回路の形成される領域を含む基板と、前記アナログ回路素子と前記デジタル回路素子との間のクロストークを防止するため、前記デジタル回路素子の形成される領域又は前記アナログ回路素子の形成される領域を取り囲むように、前記基板内に一定の深さに形成された深いウェルとを備える。 （もっと読む）

【課題】ニッケルシリサイド（ＮｉＳｉ）領域でのニッケルシリサイド凝集反応を抑制し、耐熱性を向上させた半導体装置及びその製造方法を実現する。
【解決手段】ＮチャネルＭＩＳトランジスタのニッケルシリサイド領域に、窒素（Ｎ₂）イオンを注入し、ＰチャネルＭＩＳトランジスタのニッケルシリサイド領域に、二フッ化ホウ素（ＢＦ₂）イオンを注入する。各トランジスタにおいて、窒素イオン及びホウ素イオンがそれぞれ注入されておれば、ニッケルシリサイド凝集反応が抑制される。よって、耐熱性を向上させた半導体装置が得られる。 （もっと読む）

【課題】リーク電流を増大させることなく静電サージを防止することができる半導体装置を提供する。
【解決手段】電源線と接地線との間に、内部回路を保護するための保護回路を設ける。保護回路は、ドレインが電源線に接続され且つソースおよびゲートが接地線に接続された保護トランジスタ１２１を有する。保護トランジスタ１２１は、２種類のトランジスタ構造部１２２，１２３を一体化することによって構成されている。トランジスタ１２２よりも、トランジスタ１２３の方が、ゲート長が長い。加えて、トランジスタ１２２よりも、トランジスタ１２３の方が、ゲート幅の総和が大きい。 （もっと読む）

電界効果トランジスタ（１００、２００）の隣接するチャネル領域（１０４、２０４）中の歪みの生成が向上するように、ドレインならびにソース領域（１１４、２１４）にリセス（１１２Ｄ、２１２Ｄ）を設けることによって、コンタクトエッチストップ層などの高応力層（１１８、２１８）がリセス（１１２、２１２）に形成される。さらに、金属シリサイド（２１７）の望ましくない緩和効果を低減するか回避することによって、歪みのある半導体材料（２３０）がチャネル領域（１０４、２０４）に非常に近接して設けられることから、歪みを生成する実効性もまた向上する。ある態様では、さらに実効的な歪み生成メカニズムを得るように、両方の効果を組み合わせてもよい。
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【課題】 ＳＴＩを形成することなく素子間の分離を可能にし、高密度に集積化できる半導体装置及びその製造方法を提供する。
【解決手段】 シリコン基板表面に段差を設けて、互いに異なる表面を形成し、各表面にトランジスタを形成し、トランジスタ間をシリコン層と絶縁性のサイドウォールとによって絶縁分離する。ＳＴＩを設けていないため、トランジスタを高密度に集積できる。 （もっと読む）

凹んだエピタキシャルSiGeソース及びドレイン領域を有するnチャネルトランジスタのチャネル応力を選択的緩和する方法が記載されている。これにより、pチャネルトランジスタ内の歪みに影響を及ぼすことなくnチャネルトランジスタの電子移動度が増大する。SiGeは、シリサイドが形成されるときに抵抗が低くなる。
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【課題】ショートチャネル効果を防止し、十分なキャリア移動度が得られる半導体装置の製造方法および半導体装置を提供する。
【解決手段】シリコン基板１１上にゲート絶縁膜１２を介してゲート電極１３を形成する第１工程と、ゲート電極１３をマスクにしたエッチングにより、シリコン基板１１の表面層を掘り下げる第２工程と、掘り下げられたシリコン基板１１の表面に、シリコン基板１１側から表面に向かって高濃度となるような濃度勾配を有して不純物が含有されるように、ＳｉＧｅ層２１をエピタキシャル成長させる第３工程とを有することを特徴とする半導体装置の製造方法およびこれにより得られる半導体装置である。 （もっと読む）

【課題】電力損失を低減し得る半導体保護回路を提供する。
【解決手段】本実施形態に係る入力保護回路２０では、入力パッドＰadと通信制御回路５０との間に介在するスイッチ部２１により、入力パッドＰadに入力される入力電圧Ｖinが少なくとも入力を予定する信号電圧αの最大値Ｖsig-max以下である場合には、入力パッドＰadと通信制御回路５０との導通を維持するので、入力保護抵抗２７等が介在することなく、信号電圧αの降下を抑制することが可能となる。これにより、例えば、外部の通信バスから供給される電力をこのような信号ラインＳＬに重畳させて、当該通信用ＬＳＩ１０の駆動電力を当該信号ラインＳＬから受け取る場合においても、入力保護抵抗２７による電圧降下を防止できる。したがって、電力損失を低減することができる。 （もっと読む）

【課題】ダマシンゲートプロセスにおいて、異なるゲート絶縁膜を有する２種類のＭＯＳＦＥＴを形成して、ゲート幅が大きく、抵抗精度の高い、半導体装置の製造方法を提供する。
【解決手段】比較的高い電圧を供給される、高電圧用Ｎ⁻ ＭＯＳｎ⁻ 層１２、高電圧用Ｐ⁻ ＭＯＳｐ⁻ 層１３で構成される高電圧ＭＯＳＦＥＴ部と、低電圧用Ｎ⁻ ＭＯＳｎ⁻ 層１４、低電圧用Ｐ⁻ ＭＯＳｐ⁻ 層１５で構成される低電圧ＭＯＳＦＥＴ部と、を同一基板上に形成する半導体装置において、高電圧ＭＯＳＦＥＴ部におけるゲート領域に形成される、単位面積当りの容量が比較的小さな、バッファ酸化膜２ａとポリシリコン層の２層構造からなる第１の絶縁膜層と、低電圧ＭＯＳＦＥＴ部におけるゲート領域に形成される、単位面積当りの容量が比較的大きな、Ｎｏ酸化膜２４とＴａ_２ Ｏ_５ 膜２５からなる第２の絶縁膜層と、により半導体装置を構成する。 （もっと読む）

ＳＯＩベースのＣＭＯＳ回路の、センシティブなＲＡＭ領域にバルク状のトランジスタ（１５１Ｂ）を形成することによって、ＲＡＭ領域はバルクトランジスタ構造に基づいて形成されているので、トランジスタの幅を増加させることにより、あるいはボディ接続をすることによって典型的に考慮されうるヒステリシス効果が削減されることから、有効チップ領域を非常に節約することができる。よって、高速スイッチング速度の恩恵は、ＣＰＵコアなどの速度クリティカル回路に維持されると同時に、ＲＡＭ回路は非常に空間効率的な方法で形成されうる。
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【課題】絶縁膜上に形成する１Ｔ−ＤＲＡＭを提供する。
【解決手段】 集積回路は、バルクシリコン層及びバルクシリコン層の上に製造された相補型ＭＯＳＦＥＴ（ＣＭＯＳ）トランジスタを有するバルク技術集積回路（バルクＩＣ）を備えている。この集積回路はまた、バルクＩＣに隣接して設けられ且つ一体化された単一トランジスタのダイナミックランダムアクセスメモリ（１Ｔ−ＤＲＡＭ）セル２１２を備えている。 （もっと読む）

半導体素子を形成する方法が提供される。本方法によれば、基板（２０３）を、第１ゲート構造（２０５）及び第２ゲート構造（２０７）が基板の上に配設されるように設ける。第１ストレッサ層（２１５）を基板の上に形成し、そして犠牲層（２１６）を第１ストレッサ層の上に形成する。第２ストレッサ層（２１９）を犠牲層の上に形成する。
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【課題】一部のゲート絶縁膜に高誘電率膜を用いている半導体装置において、より簡略して形成することが半導体装置を提供する。
【解決手段】第一の領域と第二の領域とを有する半導体装置において、第一の領域（コア部１００）には、第一のゲート電極４、第二のゲート電極５および高誘電率ゲート絶縁膜３が形成されている。第一のゲート電極４と第二のゲート電極５とは、組成比が相違する。高誘電率ゲート絶縁膜３の上には、第一のゲート電極４と第二のゲート電極５が形成されている。また、第二の領域（Ｉ／Ｏ部２００）には、第三のゲート電極７、第四のゲート電極８およびＳｉＯＮ膜６またはＳｉＯ₂膜が形成されている。第三のゲート電極７と第四のゲート電極８とは、注入されている不純物元素の種類および／または濃度が異なる。また、ＳｉＯＮ膜６またはＳｉＯ₂膜上には、第三のゲート電極７と第四のゲート電極８が形成されている。 （もっと読む）

【課題】高電圧のｄＶ／ｄｔサージが印加されても各フィールド領域間の絶縁分離トレンチが破壊し難い半導体装置を提供する。
【解決手段】多重の第１絶縁分離トレンチＴ_Ｇ，Ｔ_１ａ，Ｔ_１ｂ，Ｔ_２〜Ｔ_５，Ｔ_Ｅａ，Ｔ_Ｅｂにより多重のフィールド領域Ｆ_Ｇ，Ｆ_１ａｂ，Ｆ_１〜Ｆ_５，Ｆ_Ｅａｂ，Ｆ_Ｅが形成され、電源電位フィールド領域Ｆ_Ｅとそれに隣接するトランジスタ素子配置フィールド領域Ｆ_５の間が、ｍ重（ｍ≧２）の第１絶縁分離トレンチＴ_Ｅａ，Ｔ_Ｅｂにより絶縁分離されてなり、ＧＮＤ電位フィールド領域Ｆ_Ｇとそれに隣接するトランジスタ素子配置フィールド領域Ｆ_１の間が、ｎ重（ｎ≧２）の第１絶縁分離トレンチＴ_１ａ，Ｔ_１ｂにより絶縁分離されてなる半導体装置１１０とする。 （もっと読む）