MOS型半導体装置及びその製造方法
【課題】 極性によって最適な結晶面にそれぞれのチャネル面を形成し、浅いソース・ドレイン接合位置を保ちつつソース・ドレイン電極上部がシリサイド化されたMOS型半導体装置において、接合リークを低く抑えて素子動作の高速化をはかる。
【解決手段】 MOS型半導体装置であって、Si(110)面の第1の領域とSi(100)面の第2の領域とを同一主面に有する基板10と、第1の領域のゲート電極103の両側に形成された第1のソース・ドレイン領域106と、第2の領域のゲート電極203 の両側に形成された第2のソース・ドレイン領域206と、ソース・ドレイン領域106上に形成され、N原子の含有量が面密度で8.5×1013cm-2以上8.5×1014cm-2以下で、且つF原子の含有量が面密度で5.0×1012cm-2以下のシリサイド層116と、ソース・ドレイン領域206上に形成され、F原子の含有量が面密度で5.0×1013cm-2以上のシリサイド層216とを備えた。
【解決手段】 MOS型半導体装置であって、Si(110)面の第1の領域とSi(100)面の第2の領域とを同一主面に有する基板10と、第1の領域のゲート電極103の両側に形成された第1のソース・ドレイン領域106と、第2の領域のゲート電極203 の両側に形成された第2のソース・ドレイン領域206と、ソース・ドレイン領域106上に形成され、N原子の含有量が面密度で8.5×1013cm-2以上8.5×1014cm-2以下で、且つF原子の含有量が面密度で5.0×1012cm-2以下のシリサイド層116と、ソース・ドレイン領域206上に形成され、F原子の含有量が面密度で5.0×1013cm-2以上のシリサイド層216とを備えた。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、pMOSFETとnMOSFETが異なる結晶面上に形成されたMOS型半導体装置及びその製造方法に関する。
【背景技術】
【0002】
pMOSFETとnMOSFETを単結晶Si基板上に同時に形成した相補型MOSFET(C−MOSFET)の高速化を実現するには、チャネル部分を流れるキャリアの移動度を高く保たなければならない。しかし、pMOSFETとnMOSFETでは、最も高い移動度が得られる結晶面が異なる問題がある。即ち、基板としてSiを用いた場合、最高の電子移動度が得られる結晶面が(100)であるのに対し、最高の正孔移動度が得られる結晶面は(110)であり、これがC−MOSFETの高速化を妨げる要因となっている(例えば、非特許文献1参照)。
【0003】
そこで最近、C−MOSFETの高速化を実現するために、単結晶Si基板上に、極性によって最適な結晶面にそれぞれのチャネル面を形成し、それぞれの極性のMOSFETの移動度を同時に最大化するDSB(Direct Silicon Bonding)という手法が提案されている。この方法では、特定の表面方位を有する単結晶Si基板上に、主表面がこれとは異なる単結晶Si層を直接張り合わせ、一部の領域の表面単結晶Si層をイオン注入などで非晶質化し、引き続き下層の単結晶Si基板を参照して再結晶化させることで、当該領域の表面結晶方位を転換し、極性によって最適な結晶面にそれぞれのチャネル面を形成する(例えば、非特許文献2参照)。
【0004】
一方、C−MOSFETの微細化に伴い、ソース・ドレイン領域の接合位置を浅く保ちつつ、且つソース・ドレイン領域の電気抵抗を低く抑えるためには、これをシリサイド化することが必要になる。
【0005】
しかし、DSB基板では、Si層が直接張り合わされ、この基板接合面に付随した結晶欠陥が素子形成主表面下の極浅い位置に導入されることになるので、DSB基板に付随した結晶欠陥の影響により、シリサイド層から放出された金属原子の拡散の速度が変調を受ける(Transient enhanced diffusion)。そして、金属原子が突出的に拡散し容易に接合面に達し、結果として、著しい接合リークを発生してしまうという困難が生じる。
【0006】
この困難を解消すべく選択Si成長によってエレベーティッド・ソース・ドレイン構造を実現しようとしても、追加形成されるSi層の厚みがMOSFETの極性により異なってしまったり、追加形成されるSi層をゲート電極の高さに匹敵するほど厚く形成しなければならず、均一で均質な成膜が極めて難しくなる。その上、ゲート電極に隣接した領域でその膜厚が薄くなる。このため、選択Si成長膜をいくら厚くしても、接合リークを抑制する機能は限られてしまうことになる。
【非特許文献1】H.Irie et.al, IEDM Tech. Dig. pp.225-228, 2004
【非特許文献2】C.Sung et.al, IEDM Tech. Dig. pp.235-238, 2005
【発明の開示】
【発明が解決しようとする課題】
【0007】
このように従来、C−MOSFETの高速化をはかるためにDSB基板を用いる方法では、シリサイド層から放出された金属原子の拡散により接合リークが発生するという問題がある。さらに、これを解消すべくエレベーティッド・ソース・ドレイン構造を実現しても、均一で均質な成膜が極めて難しいため、選択Si成長膜をいくら厚くしても接合リークを抑制する機能は限られてしまう問題があった。
【0008】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、DSB基板を用いて極性によって最適な結晶面にそれぞれのチャネル面を形成する構造において、浅いソース・ドレイン接合位置を保ちつつソース・ドレイン電極上部がシリサイド化され、且つ接合リークが低く抑えられたMOS型半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0009】
上記課題を解決するために本発明は、次のような構成を採用している。
【0010】
即ち、本発明の一態様は、MOS型半導体装置において、pMOSFETを形成するためのSiの表面方位が(110)面の第1の領域と、nMOSFETを形成するためのSiの表面方位が(100)面の第2の領域と、を同一主面に有する基板と、前記第1の領域上及び前記第2の領域上にそれぞれ、ゲート絶縁膜を介して形成されたゲート電極と、前記第1の領域のゲート電極の両側に形成された第1のソース・ドレイン領域と、前記第2の領域のゲート電極の両側に形成された第2のソース・ドレイン領域と、前記第1のソース・ドレイン領域上に形成され、N原子の含有量が面密度で8.5×1013cm-2以上8.5×1014cm-2以下で、且つF原子の含有量が面密度で5.0×1012cm-2より少ない第1のシリサイド層と、前記第2のソース・ドレイン領域上に形成され、F原子の含有量が面密度で5.0×1013cm-2以上の第2のシリサイド層と、を具備したことを特徴とする。
【0011】
また、本発明の一態様は、MOS型半導体装置の製造方法において、pMOSFETを形成するためのSiの表面方位が(110)面の第1の領域と、nMOSFETを形成するためのSiの表面方位が(100)面の第2の領域と、を主面に有する基板を作製する工程と、前記第1の領域及び第2の領域上にそれぞれ、ゲート絶縁膜を介してゲート電極を形成する工程と、前記第1の領域のゲート電極の両側に第1のソース・ドレイン領域を形成し、且つ前記第2の領域のゲート電極の両側に第2のソース・ドレイン領域を形成する工程と、前記第1のソース・ドレイン領域の上部を含む領域に1.0×1014cm-2以上1.0×1015cm-2以下のN原子を導入する工程と、前記第2のソース・ドレイン領域の上部を含み、且つ前記第1のソース・ドレイン領域を除く領域に1.0×1014cm-2以上のF原子を導入する工程と、前記N原子が導入された第1のソース・ドレイン領域上及び前記F原子が導入された第2のソース・ドレイン領域上にそれぞれ金属膜を堆積する工程と、前記金属膜を熱処理してシリサイド化し、前記第1のソース・ドレイン領域及び第2のソース・ドレイン領域の上部にシリサイド層をそれぞれ形成する工程と、を含むことを特徴とする。
【0012】
また、本発明の一態様は、MOS型半導体装置の製造方法において、pMOSFETを形成するためのSiの表面方位が(110)面の第1の領域と、nMOSFETを形成するためのSiの表面方位が(100)面の第2の領域と、を主面に有する基板を作製する工程と、前記第1の領域及び第2の領域上にそれぞれ、ゲート絶縁膜を介してゲート電極を形成する工程と、前記第1の領域のゲート電極の両側に第1のソース・ドレイン領域を形成し、且つ前記第2の領域のゲート電極の両側に第2のソース・ドレイン領域を形成する工程と、前記第1のソース・ドレイン領域及び第2のソース・ドレイン領域上にそれぞれ、N原子が5×1019cm-3以上2.5×1020cm-3以下含有された追加Si層を形成する工程と、前記第2のソース・ドレイン領域上の追加Si層を含み、且つ前記第1のソース・ドレイン領域上の追加Si層を除く領域に1.0×1014cm-2以上のF原子を導入する工程と、前記各追加Si層上にそれぞれ金属膜を堆積する工程と、前記金属膜を熱処理してシリサイド化し、前記第1のソース・ドレイン領域及び第2のソース・ドレイン領域の上部にシリサイド層をそれぞれ形成する工程と、を含むことを特徴とする。
【発明の効果】
【0013】
本発明によれば、pMOSFETを形成するためのSiの表面方位が(110)面の第1の領域に1.0×1014cm-2以上1.0×1015cm-2以下のN原子を導入し、nMOSFETを形成するためのSiの表面方位が(100)面の第2の領域に1.0×1014cm-2以上のF原子を導入することにより、第1のソース・ドレイン領域上の第1のシリサイド層のN原子の含有量を面密度で8.5×1013cm-2以上8.5×1014cm-2以下に設定することができ、第2のソース・ドレイン領域上の第2のシリサイド層のF原子の含有量を面密度で5.0×1013cm-2以上に設定することができる。従って、シリサイド層から放出された金属原子のDSB基板側への拡散を抑制することができ、これにより浅いソース・ドレイン接合位置を保ちつつ、ソース・ドレイン電極上部がシリサイド化された構造において、接合リークを低く抑えることができる。
【発明を実施するための最良の形態】
【0014】
まず、実施形態を説明する前に、本発明の基本原理について説明する。
【0015】
前述したように、C−MOSFETの高速化をはかるためにDSB基板を用いる方法では、結晶方位の異なるSi層が直接張り合わされているために、この基板接合面には当然ながら、多数の格子不整合による転位などの結晶欠陥が存在することになる。また、微小な領域を局所的に精度良く非晶質化、再結晶化するためには、張り合わせる単結晶Si層は、非常に薄く設定されなければならない。
【0016】
従って、このような基板接合面に付随した結晶欠陥は、素子形成主表面下の極浅い位置に導入されることになる。勿論、Si層は直接張り合わされているので、この基板接合面上にMOSFETを形成する場合、ソース・ドレイン拡散層と、この基板接合面との間には、絶縁物質が存在しない。当然、ソース・ドレイン拡散層の形成するpn接合が基板接合面と近接した場合、基板接合面近傍に存在する、或いはこれから派生した結晶欠陥により、大きな接合リークが発生することになる。
【0017】
加えて、Si層が直接張り合わされているので、ソース・ドレイン拡散層の形成するpn接合から基板へ流れるリーク電流の発生に関しては、従来の単結晶基板上にC−MOSFETを形成する場合と同じ困難がそのまま存続することになる。
【0018】
特に、pn接合のシリサイド化に伴う接合リークの発生は深刻である。一般に、チャネル電流の高速伝達を確保するためには、ソース・ドレイン電極の低抵抗化を図らなければならないが、これを実現するために、ソース・ドレインの上部を一部、金属と化合(シリサイド化)させることが行われる。シリサイドを行うための金属種としては、Co,Ti,Niのような元素が使用されているが、このうち細線形状にしたときに電気抵抗の上昇(細線効果)がみられず、微細化LSIに対応可能なシリサイド化用の金属種はNiである。
【0019】
SiとNiの金属化合反応(シリサイド化反応)は、CoSi2 の形成温度である800℃よりも低温の450℃で行うことができ、この際、低電気抵抗相であるNiSiという相が形成される。NiSi相は、さらに高温の熱処理を施すと、750℃前後で電気抵抗の高いNiSi2 という最終相へ転移していく。LSIに利用するのは、抵抗率の小さいNiSi相となる。
【0020】
しかし、シリサイド形成時、或いはその後の熱処理に伴い、これらの金属原子がソース・ドレイン領域を形成するSi中を急速に拡散し、浅いpn接合を形成した場合、容易に接合部分にまで到達してしまう。このため、著しい接合リークをもたらす。低抵抗相のNiSiを形成した後、微細なMOSFETの狭小なソース・ドレイン領域に形成された、NiSiと電気配線物質との良好な電気的接続を、上記ソース・ドレイン領域より更に小さい開口部のコンタクトホールを通じて達成しようとする時には、500℃程度の熱処理が必要になるが、NiSi2 への相転移温度である750℃よりも遙かに低いこのような熱処理に際してさえ、Ni原子は急速に拡散し、140nmの深さにまで達してしまうほどである。
【0021】
実際、図1に、接合深さを変えたSi(100)面上のn+/p接合上に、NiSiを30nm形成し、500℃,90minの熱処理を施したときの接合リークの値を、シリサイドを施さなかった接合の参照データと共に示す。シリサイド膜よりずっと深い、接合深さ140nm付近で、既に接合リークが発生していることが分かる。これは、Ni原子が基板中に拡散した結果である。
【0022】
このように、金属原子の高速な拡散は、金属とSiが接した面では不可避的に進行する。Si基板の深くに侵入した金属原子により、Siの禁止帯中にリークの生成を媒介する準位が形成される。当然ソース・ドレイン領域の接合部分に準位が形成されれば、ここにリーク電流が発生してしまう。ソース・ドレイン接合部分を通じて電流が漏れ出すと、素子の動作が損なわれたり、消費電力が増大したり、DRAMなどの記憶素子では、書き込まれた情報が失われてしまい、半導体装置の本来の機能が喪失する。
【0023】
特に、DSB基板では、Si層が直接張り合わされ、基板接合面に付随した結晶欠陥が、素子形成主表面下の極浅い位置に導入されることになるので、このような接合リークの発生を回避することが最重要の課題となる。何故なら、これらのDSB基板に付随した結晶欠陥の影響により、シリサイド層から放出された金属原子の拡散の速度が変調を受け、金属原子が突出的に拡散し容易に接合面に達し、結果として、著しい接合リークを発生してしまう可能性があるからである。
【0024】
上記のように本発明者らは、NiSiがNiSi2 への相転移温度である750℃よりも遙かに低いが、NiSiと電気配線物質との良好な電気的接続を小さい開口部のコンタクトホールを通じて達成しようとする時には不可欠な500℃前後の熱処理を行っただけでも、シリサイド膜よりずっと深い接合で既に接合リークを発生させることを発見した。
【0025】
そこで本発明者らは、NiSiの熱的不安定性に起因した接合リークが、Si中の不純物の存在により、どのように変化するかをさらに詳細に調べた。その結果、接合リークが不純物の導入に依って抑制可能なこと、しかもNiSiを形成するSi表面の面方位によって、接合リークを抑制するのに効果的な不純物の種類が異なることを新たに発見した。
【0026】
以下、このことを、図2〜図10を用いて詳しく説明する。
【0027】
[Si(100)面上に形成されたNiSiの場合]
まず、本発明者らは、NiSiの形成に先立ち、(100)Si基板表面にF、或いはNを、加速エネルギー2keVの条件でイオン注入した後にNiSiを形成し、これに500℃の熱処理を90分間施した時、接合リークがどのように変化するかを観察した(M.Tsuchiaki, Jpn. J. Appl. Phys., Vol.44, No. 4A, pp.1673-1681 2005)。
【0028】
図2には、電気的接合深さ92nmでの接合リーク電流密度を、イオン注入量の関数として示した。
【0029】
Nイオン注入の場合、注入量が1.0×1014cm-2では、1桁程度のリーク低減が見られるのみだが、Fイオン注入の場合、同じ注入量で6桁程度の著しいリーク電流の低減を達成できる。Nイオン注入がFイオン注入と同程度のリーク低減効果を発揮するのは、注入量が1.0×1015cm-2に達した時である。
【0030】
さらに本発明者らは、このようなF或いはNのイオン注入が、その後に形成されるNiSi層の抵抗率にどのような影響を及ぼすかを調査した。
【0031】
図3に、NiSiの形成に先立ち、Si基板表面にF,Nを加速エネルギー2keVの条件でイオン注入した後、NiSiを30nm形成し、これに500℃,90分の熱処理を施したときのシート抵抗を、イオン注入量の関数としてF,Nそれぞれに対して示してある。
【0032】
Nイオン注入の場合、十全なリーク抑制効果を期待できる注入量1.0×1015cm-2では、シート抵抗が上昇してしまうことが見て取れる。一方、Fイオン注入の場合、十全なリーク抑制効果を得られる注入量1.0×1014cm-2で、同時にシート抵抗が最も低くなっている。また、1.0×1015cm-2という高濃度の注入を行っても、シート抵抗の上昇はNに比べて軽微なものとなっていることが分かる。
【0033】
また、詳細な実験、解析からFイオン注入を行った場合、熱処理時間を延ばしても、接合リークは増加しないことも確認できた。即ち、Fイオン注入によって、Niの基板深部への拡散浸潤は完全に停止することが判明した。
【0034】
これらのことから、Si(100)面上に形成するnMOSFETに適応可能で、Niの基板深部への拡散浸潤を阻止し、抵抗率の上昇などの副作用なしに、接合リーク抑制を効果的に達成できるのは、Fイオン注入であることが明確となった。
【0035】
[Si(110)面上に形成されたNiSiの場合]
次に、本発明者らは、NiSiの形成に先立ち、(110)Si基板表面にF或いはNを、加速エネルギー2keVの条件でイオン注入した後にNiSiを形成し、これに500℃の熱処理を施した時、接合リークがどのように変化するかを新たに観察した。
【0036】
この結果、これらの不純物による接合リーク抑制機能は、(100)Si基板表面にNiSiを形成する場合と大きく異なることが明らかとなった。
【0037】
図4に、(110)Si基板表面に注入量1.0×1014cm-2でF或いはNを注入後、NiSiを30nm形成し、これに500℃,10分の熱処理を行った場合の接合リーク電流密度を、注入を行わなかった場合と比較して、電気的接合深さの関数として示した。
【0038】
不純物を導入することにより、接合リークは低減されるものの、(100)面上に注入した場合と全く異なり、(110)面上では明らかに、Nを注入した方がFを注入した場合より、リークがより低く抑制されていることが分かる。特に、浅い接合深さでは、Nの優位性が顕著である。(100)面上に注入を行った場合、Nが十全なリーク抑制能を得るのは、1.0×1015cm-2という高濃度の注入が必要となり、これに伴う抵抗率の上昇などの副作用が顕在化してしまった。しかし、(110)面上では、1.0×1014cm-2という軽微なNの注入量で十全なリーク抑制能が得られていることが明らかとなった。
【0039】
同様に、図5に、(110)Si基板表面に注入量1.0×1014cm-2でF或いはNを注入後、NiSiを30nm形成し、これに500℃,90分の熱処理を行った場合の接合リーク電流密度を、注入を行わなかった場合と比較して、電気的接合深さの関数として示した。
【0040】
熱処理時間を延ばしても、Nによる接合リーク抑制機能のF注入に対する優位性に変化は無いことが分かる。但し、F注入の場合に、殊に浅い接合深さにおいて、500℃,10分の熱処理に比してリーク電流が低減されている。このことを見ると、Si(110)面へのF注入自体によって、特異的なリーク誘起性の欠陥が表面付近で導入されていることが示唆される。しかし、このようなF注入自体による欠陥の導入はSi(100)面への注入では認められなかった。従って、このF注入自体による誘起性の欠陥導入現象は、Si(110)面へFを注入する場合に特有な、面方位に依存した現象である。一方、N注入の場合には、このような注入自体による基板表面付近への副作用は、結晶面を問わず存在しない。このことは、注目に値する。
【0041】
勿論、このようなF注入自体によるSi(110)表面付近での特異的欠陥を回復するためには、500℃よりさらに高温の熱処理が必要であることは明らかである。一方、Si表面付近に導入されたFは、熱処理に伴い容易に表面から離脱してしまうことが知られている。従って、Si(110)表面付近での特異的欠陥を回復するために、シリサイド化に先立ち、欠陥回復用の高温の熱処理を施せば、せっかく注入したFそのものが表面から離脱し、Fによる接合リーク抑制機能自体が消失してしまう。依って、シリサイド化前の熱処理で、F注入自体によるSi(110)表面付近での特異的欠陥を回復することはできない。
【0042】
これに対し、Nは注入後に熱処理を施してもSi基板表面から離脱することは無く、従って万が一、注入自体による欠陥が誘起されたとしても、その回復をシリサイド化に先立つ熱処理によって行うことも可能となる。この意味でも、NのFに対する優位性はますます顕著になってくる。
【0043】
図6には、(110)Si基板表面に注入量1.0×1014cm-2でF或いはNを注入後、NiSiを30nm形成し、これに500℃の熱処理を行った場合に、接合リーク電流密度が1.0×10-6A/cm2 を示すシリサイド層下面からの電気的接合深さを測定し、この2乗を熱処理時間の関数として示した。
【0044】
F注入の場合、注入自体によるSi(110)表面付近での特異的欠陥導入によりSi基板深くまで接合リークが発生してしまうことが、短時間熱処理で顕著に示されている。500℃,30分の熱処理でこれらの注入自体によるリークは一旦低減するが、これ以降更に熱処理を続けた場合、再び接合リークが上昇することも分かる。特に、30分以降、深さの2乗が熱処理時間に直線的に依存していることから、NiSi層から放出されたNiが、Si基板内へ拡散機構に則り浸潤していることが分かる。
【0045】
前述したように、Si(100)表面にFを導入した場合は、ある深さ以上へのNiの基板深部への拡散浸潤を完全に停止できていた(M.Tsuchiaki, Jpn. J. Appl. Phys., Vol.44, No. 4A, pp.1673-1681 2005)。これとは対照的に、Si(110)面に形成されたNiSiに対するFのリーク抑制能は極めて限定的であることが、このデータから今回初めて分かった。さらに、詳細に調査した結果、Fの注入によって、Si基板[110]方向(Si(110)面に垂直な深さ方向)へのNiの拡散浸潤が加速される場合さえあることも判明した。従って、F注入の場合、シリサイド化後の長時間の熱処理で、Si(110)面へのF注入に固有の、Si(110)表面付近での特異的欠陥を回復しようとしても、今度は、NiSi起因の接合リークが発生してしまうという本質的困難に直面することになる。
【0046】
これに対し、N注入の場合、注入自体によるSi(110)表面付近での特異的欠陥導入が無いので、非常に浅い接合まで接合リークが抑制できていることが分かる。依って、一貫してNはFに対して接合リーク抑制能が優れているといえる。加えて、F注入の場合は、30分以降、NiSi層から放出されたNiがSi基板内へ、拡散機構に則り無制限に浸潤を開始してしまうのに対し、N注入の場合、浸潤速度が時間と共に減少し、浸潤がある接合深さで実質的に停止することは注目に値する。従って、NのFに対する優位性は、浅接合或いは長時間熱処理でより顕著となることが判明した。
【0047】
このことを更に明確にするために、図7には、接合リーク電流密度を1.0×10-6A/cm2 以下に抑制するために許される500℃での熱処理時間を、シリサイド層下面からの電気的接合深さ位置の関数として、Fを注入した場合、及びNを注入した場合のそれぞれに対して示した。
【0048】
まず、Nを導入する以外では、シリサイド層下面から20nm〜30nmの接合深さで、接合リーク電流を抑制することはできないことが、この図から明白に示されている。F注入では、Si(110)表面付近での特異的欠陥導入、及びその後のNiSi層からのNiの放出、Si基板内への拡散機構によって、このような浅い接合に対して、有効的にリークを抑制することが適わないのである。一方、N注入の場合、注入自体によるSi(110)表面付近での特異的欠陥導入が無いので、この接合深さ範囲では、熱処理時間をシリサイド層下面からの電気的接合深さXjに応じて、以下の近似式(A)に示す最大許容時間Ta以下に制限すれば、接合リークが抑制できることが分かった。
【0049】
Ta=c3 ×ln{c2/(c1−Xj2)} [min] …(A)
Xj:シリサイド層下面からの電気的接合深さ [nm]
Ta:最大許容時間 [min]
c1 = 907 [nm2 ]
c2 = 533 [nm2 ]
c3 = 39.3 [min]
また、これより深い接合深さでは、Nを注入した場合、Niの浸潤が実質的に停止し、この接合深さまで及ばないので、実効的に熱処理時間に対する制約は無くなる。これに対し、Fを注入した場合、NiがSi基板内へ、拡散機構に則り無制限に浸潤を続けるので、接合リーク電流を抑制するためには、熱処理時間をシリサイド層下面からの電気的接合深さXjに応じて、以下の近似式(B)に示す最大許容時間Tb以下に厳しく制限しなければならない。
【0050】
Tb=(Xj2−c4)/c5 [min] …(B)
Xj:シリサイド層下面からの電気的接合深さ [nm]
Tb:最大許容時間 [min]
c4 = 633 [nm2 ]
c5 = 7.36 [min]
最後に、シリサイド層下面から20nm以内の接合深さで、リーク電流密度を1.0×10-6cm-2A以下に抑制することができないのは、シリサイド化そのものに起因するNiの浸潤によるものと考えられる。即ち、20nmが、NiSi層を形成した場合に、リークの発生なしに実現できる最も浅い接合のシリサイド層下面からの深さということになる。
【0051】
さらに、図8には、(110)Si基板表面に注入量1.0×1013cm-2で、F或いはNを注入後、NiSiを30nm形成し、これに500℃,90分の熱処理を行った場合の接合リーク電流密度を、注入を行わなかった場合と比較して、電気的接合深さの関数として示した。
【0052】
F,N何れの場合でも、注入量1.0×1013cm-2では顕著なリーク抑制効果は望めないことが理解できる。従って、(110)Si面に形成されたNiSi層起因の接合リークを抑制するためには、Nを1.0×1013cm-2以上、十全な効果を発揮するためには1.0×1014cm-2以上の面密度で導入することが必要となる。
【0053】
一方、N注入の場合、前記図3に示したように、高濃度に注入を行うと、NiSiの抵抗率の上昇が顕著になる。従って、抵抗率の上昇を回避しつつ、且つ(110)Si面に形成されたNiSi層起因の接合リークを十全に抑制するためには、Nを1.0×1014cm-2以上1.0×1015cm-2以下、望ましくは5.0×1014cm-2以下の面密度で導入すればよいことになる。
【0054】
最後に本発明者らは、Si(100)面上に形成されたNiSiの熱的安定性を確保し、NiのSi基板への拡散浸潤を阻止し、接合リークの発生を効果的に抑止するF原子、及びSi(110)面上に形成されたNiSiの熱的安定性を確保し、NiのSi基板への拡散浸潤を阻止し、接合リークの発生を効果的に抑止するN原子が、それぞれNiSi膜中にどのように取り込まれているかを分析した。
【0055】
図9に、FをSi(100)面に、及びNをSi(110)面に、それぞれ1×1014cm-2注入した後、NiSiを30nm形成したときに、NiSi層内、及びSi基板表面付近に存在するF、及びNの分布をSIMS分析した結果を示す。
【0056】
Si(100)面上に形成されたNiSi膜中に取り込まれたFの総量(面密度)は5.0×1013cm-2であった。また、Fの分布はNiSi/Si界面にピークを持ち、その濃度は6.0×1019cm-3となった。
【0057】
また、Si(110)面上に形成されたNiSi膜中に取り込まれたNの総量(面密度)は8.5×1013cm-2であった。Nの注入量を1×1015cm-2とした場合は、NiSi膜中に取り込まれたNの総量(面密度)は8.5×1014cm-2であった。さらに、Nの分布はNiSi膜中にピークを持ち、その濃度は5.0×1019cm-3、NiSi/Si界面濃度は1.0×1019cm-3となった。なお、Nが基板深くにまで導入されているのは、Si(110)面にイオン注入したことにより、一部のNがチャネリング現象を起こして深く注入されたためである。
【0058】
即ち、これらの量と分布を持ったF,N原子がNiSi層中に取り込まれることで、Si(100)面上に形成されたNiSi膜、及びSi(110)面上に形成されたNiSi膜の熱的安定性は劇的に向上し、Ni原子がSi基板内に遊離、拡散浸潤することを食い止めていることが明らかとなった。
【0059】
以上のように、シリサイド化工程に先立ち、F原子を1×1014cm-2程度以上Si(100)基板に導入すれば、シリサイド化に伴い、FはNiSi膜中に取り込まれ、この膜の耐熱性を著しく向上させることになる。
【0060】
同様に、シリサイド化工程に先立ち、N原子を1×1014cm-2程度以上Si(110)基板に導入し、副作用のあるF原子の導入を避けすれば、シリサイド化に伴い、NはNiSi膜中に取り込まれ、この膜の耐熱性を著しく向上させることになる。
【0061】
従って、DSB基板を構成するnMOSFET形成用のSi(100)面ソース・ドレイン領域にはF原子を、pMOSFET形成用のSi(110)面ソース・ドレイン領域にはN原子をそれぞれ、シリサイド化に先立ち導入することで、それぞれの極性のMOSFETのリーク電流を抑制しつつ、それぞれの極性のMOSFETの移動度を同時に最大化できるので、C−MOSFET回路の動作を高速化することができる。
【0062】
その上、シリサイドの耐熱性が向上しているので、微細なソース・ドレイン領域上に形成されたシNiSi層と、これにコンタクトホールの開口部を通じて接触する金属物質とを、500℃前後の温度に保持し、良好な電気的接触を確保することが容易となる。
【0063】
この結果、浅いソース、ドレイン接合位置を保ちつつ、リークを発生させないシリサイド層がDSB基板上に形成でき、短チャネル効果のない、高速、高駆動力の微細化C−MOSFETを実現できる。
【0064】
以下、本発明の実施形態を図面を参照して説明する。
【0065】
(第1の実施形態)
本実施形態は、それぞれの極性のMOSFETの移動度を同時に最大化できるDSB基板を用いたC−MOSFET構造の製造に係り、DSB基板を構成するnMOSFET形成用のSi(100)面ソース・ドレイン領域にはF原子を、pMOSFET形成用のSi(110)面ソース・ドレイン領域にはN原子をそれぞれ、シリサイド化に先立ち導入することで、それぞれの極性のMOSFETのリーク電流を抑制しつつ、且つNiSi層の熱的安定性の向上により配線金属との良好な電気的接触を確保し、浅いソース・ドレイン拡散層を有した、C−MOSFET構造とその簡略な製造工程を具現する。
【0066】
図11は、本発明の第1の実施形態に係わるMOS型半導体装置の概略構成を示す断面図である。
【0067】
図中の10はp型(110)の単結晶Si基板であり、この基板10の表面部は素子分離絶縁膜13により、pMOSFETを形成するための面方位が(110)面の第1の領域100とnMOSFETを形成するための面方位が(100)面の第2の領域200とに分離されている。第1の領域100にはnウェル101が形成され、第2の領域200にはpウェル201が形成されている。
【0068】
nウェル101上には、ゲート絶縁膜102を介して第1のゲート電極103が形成され、ゲート部の側面には側壁絶縁膜105が形成されている。nウェル領域101の表面部には、ゲート部を挟むようにソース・ドレイン・エクステンション層104(104a,104b)が形成され、その外側にソース・ドレイン拡散層(ソース・ドレイン領域)106(106a,106b)が形成されている。そして、ソース・ドレイン拡散層106a,106b上にはシリサイド層115(115a,115b)が形成され、ゲート電極103上にはシリサイド層116が形成されている。
【0069】
pウェル201上には、ゲート絶縁膜202を介して第2のゲート電極203が形成され、ゲート部の側面には側壁絶縁膜205が形成されている。pウェル領域201の表面部には、ゲート部を挟むようにソース・ドレイン・エクステンション層204(204a,204b)が形成され、その外側にソース・ドレイン拡散層(ソース・ドレイン領域)206(206a,206b)が形成されている。そして、ソース・ドレイン拡散層206a,206b上にはシリサイド層215(215a,215b)が形成され、ゲート電極203上にはシリサイド層216が形成されている。
【0070】
これらを形成した基板表面には、シリコン窒化膜31が形成され、その上に層間絶縁膜32が形成され平坦化されている。層間絶縁膜32には、pMOS領域及びnMOS領域のそれぞれに、ソース・ドレインとの接続のためのコンタクトホールが形成されている。pMOS領域では、コンタクトホール内にバリア金属層122を介してWプラグ123が埋め込み形成されている。nMOS領域では、コンタクトホール内にバリア金属層222を介してWプラグ223が埋め込み形成されている。
【0071】
これらを形成した基板表面には、層間絶縁膜35が形成され、この層間絶縁膜35に設けたコンタクトホール内にCu膜125,225が埋め込み形成されている。そして、その表面には、シリコン窒化膜37が形成されている。
【0072】
次に、本実施形態のMOS型半導体装置の製造方法について、図12〜図14を用いて説明する。
【0073】
まず、図12(a)に示すように、(110)面を主表面とするp型単結晶Si基板10の表面に、(100)面を主表面とするp型単結晶Si基板11を直接貼り付ける。単結晶Si基板10,11を直接接合するには、まず単結晶Si基板10と単結晶Si基板11のそれぞれの表面を希釈されたHF溶液などで処理した後、この表面同士を密着させて、例えばAr雰囲気中で熱処理することで、これらの表面に存在する一部のSi原子間の化学結合を形成させて接合する。
【0074】
ここで、接合面でのそれぞれの表面の結晶性、原子配列が異なっているため、接合面の双方の全てのSi原子がこのような化学結合に与れるわけではないことは言うまでもない。また、化学結合を形成した場合でも、異なる配列の原子同士が結合するためには、必ず他方の基板の結晶性を乱さなければならず、結果として、転位や終端されないSiなどの多くの結晶欠陥が、この接合面に発生することに注目すべきである。
【0075】
次いで、図12(b)に示すように、単結晶Si基板10の表面に直接貼り付けられた単結晶Si基板11をCMP(Chemical Mechanical Polishing)法などの公知の手法を用いて薄膜化して、単結晶Si層12を形成する。続いて、単結晶Si層12を貫き単結晶Si基板10に達する浅い溝(shallow trench)と、それを基板表面まで埋める絶縁物質(素子分離絶縁膜)13、例えばシリコン酸化膜を形成する。そして、素子分離絶縁膜13によって区画された、pMOSFET形成予定領域(第1の領域)100と、nMOSFET形成予定領域(第2の領域)200を形成する。このような素子分離領域を備える半導体基板は、リソグラフィ工程やRIE工程等により基板表面に溝を形成した後、CVD(Chemical Vapor Diposition)法による絶縁膜堆積、更にはCMP法による平坦化等の公知の技術の効果的な方法により達成できる。
【0076】
次いで、図12(c)に示すように、第1の領域100のみに、リソグラフィ工程やイオン注入工程などの公知の技術の効果的な方法により、例えばArをイオン注入することで、この部分の単結晶Si層12を完全に非晶質化する。続いて、これを再結晶化する。再結晶化は、非晶質化したSi層に接している単結晶Si基板10の結晶性を参照して進行するので、第1の領域100の単結晶Si層12は単結晶Si基板10と一体の単結晶領域となり、その表面方位も(110)に変換される。一方、第2の領域200の単結晶Si層12はそのまま保持されることは言うまでもない。このようにして、DSB基板が完成する。
【0077】
上記の工程では、単結晶Si層12の膜厚が重要となる。第2の領域200の単結晶Si層12をそのまま保持しながら、これに隣接した微細な第1の領域100の単結晶Si層12のみを完全に非晶質化し、微小な領域を局所的に精度良く再結晶化するためには、単結晶Si層12は素子分離用絶縁膜13の深さより薄く加工されていなければならない。従って、DSB基板の基板接合面に付随した結晶欠陥は、素子形成主表面下の極浅い位置に導入されることになる。当然、この後形成されるべきソース・ドレイン拡散層の形成するpn接合が基板接合面と近接した場合、基板接合面近傍に存在する、或いは、これから派生、伝播した結晶欠陥により、大きな接合リークが発生することになる。
【0078】
また、一般にC−MOSFET構造を含む半導体装置においては、周辺回路を含めるとpMOSFETよりもnMOSFETの数及び領域が大きくなる。再結晶化過程では、常に必ずしも完全な結晶性が得られるわけではなく、ある確率で表面に至るような致命的結晶欠陥が発生する。一度、このような致命的欠陥が発生した場合は、この部分への正常な素子形成が不可能となる。従って、本実施形態のように、DSB基板の形成に当たって、数及び領域の小さいpMOSFET形成予定領域100において、非晶質化/再結晶化による表面方位の転換を行うことで、nMOSFET形成予定領域200においてこれを行うよりも、このような致命的結晶欠陥が発生する確率を低減させ、製造歩留まりを向上させることができることに注目すべきである。
【0079】
次いで、図13(d)に示すように、DSB基板上にC−MOSFETを形成するために、DSB基板内に、n型ウェル領域101とp型ウェル領域201を、イオン注入法及び熱処理等公知の技術の効果的な方法により形成する。続いて、DSB基板上の全面にゲート絶縁膜構成物質15として、例えば熱酸窒化法などの公知の技術の効果的な方法を用いて、例えば酸窒化膜を5nmの厚さに形成する。これに引き続き、ゲート電極構成物質16として、例えばCVD法などの公知の技術の効果的な方法を用いて、例えばポリSi膜を200nmの厚さに堆積する。この後、リソグラフィ法によりマスク材、例えばフォトレジストを形成し、RIE工程等により、その形状をゲート絶縁膜102,202と第1のゲート電極103,第2のゲート電極203に加工形成する。
【0080】
続いて、第1のゲート電極103及び第2の領域200上を覆うフォトレジスト(図示せず)をマスクとして、第1のゲート電極103の左右に、ソース・ドレイン・エクステンション領域となるウェル領域101と逆の導電性を有した浅い拡散層104(104a,104b)を、p型導電性を有する不純物をイオン注入することで形成する。同様に、第2のゲート電極203及び第1の領域100上を覆うフォトレジスト(図示せず)をマスクとして、第2のゲート電極203の左右に、ソース・ドレイン・エクステンション領域となるウェル領域201と逆の導電性を有した浅い拡散層204(204a,204b)を、n型導電性を有する不純物をイオン注入することで形成する。
【0081】
次いで、図13(e)に示すように、例えばCVD法により、例えばシリコン窒化膜を20nmの厚さに一面に被覆堆積した後、RIE工程等の異方性エッチングを加え、ゲート電極103,203の左右にシリコン窒化膜を選択的に残存させる。これにより、第1のゲート電極103の側部にゲート側壁絶縁膜105を形成し、第2のゲート電極203の側部にゲート側壁絶縁膜205を形成する。
【0082】
続いて、第1のゲート電極103、ゲート側壁絶縁膜105、及び第2のウェル領域201上を覆うフォトレジスト(図示せず)をマスクとして、第1のゲート電極103の左右に、第1のソース・ドレイン領域となるウェル領域101と逆の導電性を有した拡散層106(106a,106b)を、p型導電性を有する不純物をイオン注入することで、それぞれ形成する。このとき、第1のゲート電極103にもp型導電性の不純物が注入される。
【0083】
同様に、第2のゲート電極203、ゲート側壁絶縁膜205、及び第1のウェル領域101上を覆うフォトレジスト(図示せず)をマスクとして、第2のゲート電極203の左右に、第2のソース・ドレイン領域となるウェル領域201と逆の導電性を有した拡散層206(206a,206b)を、n型導電性を有する不純物をイオン注入することで、それぞれ形成する。このとき、第2のゲート電極203にもn型導電性の不純物が注入される。
【0084】
そして、これらに急速昇降温熱処理を施すことで、不純物を活性化しておく。ソース・ドレイン拡散層106,206は、Si基板表面より、例えば50nmの深さまで形成される。
【0085】
次いで、図13(f)に示すように、第2のウェル領域201上にフォトレジスト21を形成し、これをマスクとして第1のウェル領域101上にN原子を加速エネルギー2keV、注入量1×1014cm-2でイオン注入する。このとき、(110)面からの注入で顕著となるチャネリング効果を避けるため、イオン注入方向を法線方向から、例えば30度程度、傾けて実施することが効果的である。こうすれば、Si基板に注入されるN原子の飛程は10nm以下にとどまる。
【0086】
この結果、拡散層106及びゲート電極103上に、10nm程度の薄さの高濃度N含有領域111a,111b,112が形成される。ここで、Nイオンが注入される深さは、その後のシリサイド化反応で消費されるSiの膜厚以下にとどめることが望ましい。実際、30nmのNiSiを形成する場合、消費されるSiは24nmとなる。よって、これらのN含有領域は、その後のシリサイド化反応で完全に消費されることに注意すべきである。
【0087】
勿論、Fと異なり、Nは注入後に熱処理を施してもSi基板表面から離脱することがないので、Nの導入を、拡散層106の形成のためのイオン注入の際に同時に行うことができることはいうまでもない。こうすることで、改めてN注入用にフォトレジスト21を形成する必要がなくなり、工程が簡略化できる。且つ、拡散層形成用のイオン注入によって、拡散層106の表面が非晶質化している場合は、Nのチャネリングを抑制効果が期待でき、より簡便に浅い高濃度N含有領域を形成することができる。
【0088】
次いで、図14(g)に示すように、第1のウェル領域101上にフォトレジスト22を形成し、これをマスクとして第2のウェル領域201上にF原子を加速エネルギー2keV、注入量1×1014cm-2でイオン注入する。この結果、拡散層206及びゲート電極203上に、10nm程度の薄さの高濃度F含有領域211a,211b,212が形成される。
【0089】
ここにおいて、Fイオンの注入を基板法線方向から行えば、Fの一部が、チャネリング効果によって基板深部にまで達することになる。前述したように、第2の領域200では基板表面下の極浅い位置には、DSB基板接合面に付随した転位や終端されないSiなどの多くの結晶欠陥が導入されている。Fはこのような不安定な化学結合状態にあるSi原子と積極的に結合し、これを安定化させ、電気的に不活性化する作用がある。従って、DSB基板接合面に付随した結晶欠陥から2次的な欠陥がさらに派生伝播したり、不純物を捕獲して電気的活性を増加させたりすることを防止できる。
【0090】
さらに、Si(100)面へのF注入では、Si(110)面で観測された、注入自体に付随した特異的リーク生成源が発生しない。この結果、第2の領域200上にF原子を選択的に導入することで、DSB基板を使用する場合の大きな問題であった、「基板接合面と近接した、ソース・ドレイン拡散層の形成するpn接合からの大きな接合リークの発生」を効果的に回避できることになる。ここで、注入したF原子のうち、その後NiSi膜中に取り込まれるのは、面密度5.0×1013cm-2程度であるので、残りの5.0×1013cm-2程度は、Si基板深部に残存し、DSB基板接合面の安定化に寄与することになる。
【0091】
勿論、前述したように、Si(100)面にこのようにFを導入することにより、この後に形成されるNiSiの熱的安定性が向上し、500℃の熱処理を施しても、Fを注入しない場合に比べ、6桁程度の著しいリーク電流の低減を達成できることはいうまでもない。前述したようにSi(100)面にこのようにFを導入しても、表面に注入自体によるリーク源が発生することもない。
【0092】
加えて、ここでは、第1の領域100上にはFの注入を行わないことが効果的である。Fの注入を行わないことにより、Si(110)面に対してFを導入することによる不必要な特異的副作用、即ちF注入そのものに起因するSi(110)面特有の接合リーク発生、及びN導入の効果を打ち消して、Niの拡散浸潤を加速させる危険性を回避できるからである。
【0093】
また、Fの導入は、ここで示すように、シリサイド化直前に行うことが望ましい。これは、Si表面付近に導入されたFは、熱処理に伴い容易に表面から離脱してしまうことが知られているので、Fの導入を、拡散層206の形成のためのイオン注入の際に同時に行ってしまうと、その後の急速昇降温熱処理による不純物活性化工程により、せっかく注入したFそのものが表面から離脱し、FによるSi(100)面での接合リーク抑制機能自体が消失してしまうからである。
【0094】
次いで、Ni膜を公知の技術のうちの効果的な方法、例えばスパッタ法などを用いて、例えば12nmの膜厚で全面に堆積する。必要に応じてこの上に更に、キャップとなる金属物質、例えばTi,TiNのような物質を堆積形成しても良い。続いて、この半導体基板を、例えば450℃,30sec窒素中で急速熱処理し、Niと直接接しているSiとの間でシリサイド化反応を選択的に進行させる。未反応のNiは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。
【0095】
この結果、図14(h)に示すように、第1のソース・ドレイン領域106上にNiSi膜115(115a,115b)が、第1のゲート電極103上にNiSi膜116が形成される。さらに、第2のソース・ドレイン領域206上にNiSi膜215(215a,215b)が、第2のゲート電極203上にNiSi膜216が形成される。このとき、NiSi膜115,116,215,216の膜厚は28〜30nmとなる。
【0096】
このシリサイド化に伴い、pMOSFET形成領域100上のN含有領域111,112に導入されたNの一部は、NiSi膜中及びNiSi/Si界面に取り込まれる。この場合のNiSi膜中のN面密度は8.5×1013cm-2、NiSi膜中のN最大濃度は5.0×1019cm-3、NiSi/Si界面N濃度は1.0×1019cm-3となる。このように取り込まれたNにより、Si(110)面上に形成されたNiSiの熱的安定性が向上し、500℃の熱処理を加えてもリークは発生しないことになる。例えば、拡散層106の深さを50nmとすると、シリサイド下層からの接合深さは26nm程度になるので、前記近似式(A)によって、500℃,30minの熱処理が可能となる。
【0097】
さらに、もし、ここにFを注入量1×1014cm-2で同時に注入を行ってしまった場合、Nを導入した場合に比べて、F注入そのものに起因するSi(110)面特有の接合リーク発生により、リークが1桁以上大きくなってしまう。従って、F注入そのものに起因する副作用を無視できるために、Si(110)面上のN含有領域111,112に許容できるFの最大注入量は、1×1013cm-2であるといえる。勿論この注入量のFでは、リークを抑制する効果は全く期待できないので、Si(110)面拡散層106に敢えてFを注入することは、不利益こそあれ、何らメリットはないことになる。因みに、この最大許容注入量に対応する、NiSi膜中の最大許容F面密度は5.0×1012cm-2、NiSi/Si界面の最大F濃度は6.0×1018cm-3となる。
【0098】
一方、シリサイド化に伴い、nMOSFET形成領域200上のF含有領域211,212のFの一部は、NiSi膜中及びNiSi/Si界面に取り込まれる。この場合のNiSi膜中のF面密度は5.0×1013cm-2、NiSi/Si界面のF最大濃度は6.0×1019cm-3となる。このように取り込まれたFにより、NiSiの熱的安定性が向上し、500℃の熱処理を施しても、Fを注入しない場合に比べ、6桁程度の著しいリーク電流の低減を達成できることは言うまでもない。
【0099】
次いで、図14(i)に示すように、NiSi膜115,116,215,216を覆うように、シリコン窒化膜31を、例えば20nmの厚さで、基板の表面に一様に堆積させる。低温でのシリコン窒化膜の一様な堆積は、Si2Cl6 とNH3 を供給ガスとしたCVD法、或いはSiH2Cl4 とNH3 を用いた原子層堆積法(ALD:Atomic Layer Deposition)によって実現できる。
【0100】
このシリコン窒化膜31は、その後の層間絶縁膜形成、これを貫くコンタクトホール形成時に、バリア層、エッチングストップ層、即ちライナー層として機能することになる。このようなライナー層を素子分離領域を含む基板の表面に一様に設けることで、コンタクトホールの形成は必ずしもNiSi領域と精密に位置整合せずに行うことができる(Boarderless Contact 形成)。このため、素子製造工程を簡略化でき、製造コストの低減化が図れることになる。
【0101】
ここで、ライナー層として機能するシリコン窒化膜は、緻密で、微細な形状の外表面に対し一様均一に整合して形成されることが望ましい。緻密でなければ、バリア層、エッチングストップ層として機能できないし、一様均一でなければ微細な素子の形成に適応できないからである。このような、緻密で均一なシリコン窒化膜を得るためには、プラズマを利用した、PECVD法(Plasma Enhanced CVD)よりも、前述のCVD法やALD法を用いる方が好都合である。本発明者らは、このように形成された膜の緻密性の指標となる膜の光学的屈折率(屈折率が大きい方が膜が緻密)が、成膜温度に強く依存することを見出した。
【0102】
図10に、シリコン窒化膜の成膜温度と光学的屈折率との関係を、CVD法とALD法の二つの場合に対して示した。何れの場合も、成膜温度を上げると、膜の緻密性が向上し、屈折率が上昇していることが分かる。特に、成膜温度を500℃以上にした場合、成膜の手法に依らず、屈折率が1.89以上になる。本実施形態の場合、N及びFの導入によって、シリサイドの耐熱性が向上しているため、500℃の熱処理が可能となっている。従って、本手法を用いることによって、バリア層、エッチングストップ層に適した、屈折率が1.89以上の緻密なシリコン窒化膜を形成することができるようになる。
【0103】
さらに、シリコン窒化膜ライナー層31上に層間絶縁膜となるシリコン酸化膜32を堆積する。低温で、表面平坦性を示すシリコン酸化膜は、例えば400℃でO3 ,Si(OC2H5)4 (TEOS)ガスを供給することで実現することが可能である。また、SOG(Spin on Glass、珪素化合物RnSi(OH)4−n,R:有機分子及び添加材)のような流動性を示すシリコン酸化膜の材料物質を含む材質を、例えばスピンナーを用いて回転塗布し、この後、例えば窒素雰囲気中で、例えば300℃,30分で熱処理することで、シリコン酸化膜の材料物質以外の成分を除去し、シリコン酸化膜32を形成してもよい。
【0104】
この後、公知の手法、例えばリソグラフィ法やRIE法等を用いて、シリコン酸化膜32を穿ち、nMOSFETソース/ドレイン上NiSi膜215a、pMOSFETソース/ドレイン上NiSi膜115bに至るコンタクトホール121,221を形成する。この時、RIEは2段階に分けて行うのが好ましい。まず、シリコン窒化膜に対して選択性のある酸化膜エッチングを行い、シリコン窒化膜ライナー層31をRIEのエッチングストッパーとして利用する。引き続き、コンタクト底部に残存する薄いシリコン窒化膜ライナー層31を短時間のエッチング処理にて除去する。エッチングが短時間で完了できるので、下地のNiSi領域に対するプラズマダメージ等を軽減でき、コンタクト底部が一部、素子分離領域に重なった場合でもこの部分での、コンタクトホールの素子分離領域内への突貫を防ぐことが可能となる。
【0105】
次いで、コンタクト底部に露出したNiSi領域115,215を、例えばNF3 を含むプラズマに短時間暴露して、この表面を洗浄し、続いて半導体基板の全面にバリア性を持つ金属物質33(122,222)、例えばTiを例えば5nmの厚さで、例えばスパッタ法により形成する。
【0106】
この後、バリア性を持つ金属物質33とNiSi領域115,215との電気的接触を良好にするために、例えば500℃、窒素雰囲気中で熱処理を行う。この熱処理で、NiSi領域115,215上部に形成された薄い酸化物がTiによって還元除去され、良好な電気的接触が確保される。
【0107】
一般に、微細なMOSFETの狭小なソース・ドレイン領域に形成された、NiSiと電気配線物質との良好な電気的接続を、上記ソース・ドレイン領域よりさらに小さい開口部のコンタクトホールを通じて達成しようとする時には、500℃前後の熱処理は欠かせない。何故ならば、これ以下の温度では、NiSiと配線金属との間に僅かに形成される酸化物起因の絶縁性物質を、十分に融解除去することが適わなくなる。Ni原子のSi基板への拡散浸潤を阻止するために、熱処理温度を厳しく制限すると、結果的に、ソース、ドレインとの接触抵抗が上昇する。この結果、電気配線の歩留まりが低下し、シリサイドを形成した利点が完全に損なわれてしまうという困難に直面することになる。
【0108】
次いで、例えばW膜34(123,223)を、WF6 とH2 を供給ガスとしたCVD法によって、コンタクトホール121,221に充填する。このとき、バリア性を持つ金属物質122,222の表面は、500℃の熱処理により既に十分緻密な構造に変化している。この後、更に層間絶縁膜であるシリコン酸化膜35を堆積し、これにリソグラフィ法、RIE法等の公知の手法を用いて、配線物質を埋め込むべき溝を形成する。この溝の中に金属物質、例えばCu膜125,225を充填形成する(Damascene法)。引き続き、配線物質上部を覆うように、さらに絶縁物質、例えばシリコン酸化膜37を堆積する。これにより、前記図11に示す構造が得られる。
【0109】
これ以降は、必要ならば、多層の配線を構築し、また実装工程などを経て、半導体装置を完成させる。
【0110】
以上説明した本実施形態によれば、次のような効果により、高駆動力のC−MOSFETが得られる。
【0111】
(1)極性によって最適な結晶面にそれぞれのチャネル面を形成することにより、それぞれの極性のMOSFETの移動度を同時に最大化することができる。これに加えて、非常に浅いソース・ドレイン拡散層を備えながら、DSB基板を構成するnMOSFET形成用のSi(100)面ソース・ドレイン領域にはF原子を、pMOSFET形成用のSi(110)面ソース・ドレイン領域にはN原子をそれぞれ、シリサイド化に先立ち導入することで、金属原子の拡散を抑制でき、これにより接合リークを極めて低く抑えることができる。
【0112】
(2)同時に、DSB基板接合面にF原子を導入することにより、付随した結晶欠陥から2次的な欠陥がさらに派生伝播したり、不純物を捕獲して電気的活性を増加させたりすることを回避できる。
【0113】
(3)NiSiの熱的安定性が向上したため、500℃での熱処理が可能となり、バリア層、エッチングストップ層に適した、緻密なシリコン窒化膜を形成することが可能となる。
【0114】
(4)NiSiの熱的安定性が向上したため、500℃で熱処理が可能となり、配線金属との、良好な電気的接触が確保される。
【0115】
(5)DSB基板の形成に当たって、数、領域の小さいpMOSFET形成予定領域において、非晶質化/再結晶化による表面結晶方位の転換を行うことで、nMOSFET形成予定領域においてこれを行うよりも、致命的結晶欠陥が発生する確率を低減させ、製造歩留まりを向上させることができる。
【0116】
なお、上記の実施形態は、一組のC−MOSFETを例にして説明してきたが、上記手法が複数組の素子に対しても同様に適応可能であること、更に半導体装置の一部を形成する素子群に対して選択的に応用できることはいうまでもない。また、上記実施形態では、ゲート電極の上部の一部をシリサイド化するとしてきたが、ゲート電極を全てシリサイド化する場合(Fully-Silicidated Gate)に対しても、同様に適応可能である。
【0117】
加えて本実施形態では、Nの導入を拡散層形成時、或いはシリサイド直前のイオン注入としてきたが、NをDSB基板形成時の張り合わせ基板中に既に導入しておくこと、或いはpMOSFET形成予定領域を非晶質化するためのイオン注入工程の際に合わせてNを注入することができることは言うまでもない。Si中のNは、結晶転位などに積極的に配位してこれを不動化する作用を持っている。従って、このようにすれば、DSB基板接合面や、再結晶化に付随して発生する危険性のある構造的結晶欠陥を不動化し、この界面に起因した結晶欠陥が伝播することを妨げ、このような結晶欠陥が接合リークを発生させるのを抑止するというメリットがある。また、張り合わせ基板中に既にNを導入しておくことにより、これを熱酸化することにより、容易に窒化酸化膜が得られるようになる。
【0118】
また、本手法が、エピタキシャル選択成長法を用いたエレベーティッド・ソース・ドレイン構造のシリサイド化に対しても全く同様に適応可能であることはいうまでもない。さらに、本手法は、F及びNの含有が熱的安定性を向上させる如何なるシリサイド化金属に対しても有効である。
【0119】
(第2の実施形態)
図15は、本発明の第2の実施形態に係わるMOS型半導体装置の概略構成を示す断面図である。なお、図11と同一部分には、同一符号を付して、その詳しい説明は省略する。
【0120】
本実施形態が先に説明した第1の実施形態と異なる点は、素子分離領域上に一部延在したエレベーティッド・ソース・ドレイン構造を具備し、さらに自己整合的にNiSi層をソース,ドレイン,ゲート電極上に形成し、またNiSi層よりなる局所的配線を有することにある。
【0121】
各々のソース・ドレイン拡散層上にはNiSi層61が形成されている。即ち、第1のソース・ドレイン拡散層の一方106b上にはNiSi層161が形成され、第2のソース・ドレイン拡散層の一方206a上にはNiSi層261が形成されている。さらに、第1のソース・ドレイン拡散層の他方106aと第2のソース・ドレイン拡散層の他方206b上にはNiSi層61が形成され、このNiSi層61は素子分離絶縁膜13上に延在して106bと206aを電気的に接続している。
【0122】
次に、本実施形態の製造工程を図16及び図17を参照して説明する。
【0123】
まず、第1の実施形態に説明した工程に基づき、前記図13(e)に示す構造を形成する。但し、このときのソース・ドレイン拡散層106,206の深さは30nmとなるようにする。
【0124】
次いで、図16(a)に示すように、N含有アモルファスSi層40を、公知の技術のうちの効果的な方法、例えばCVD法などを用いて、例えば20nmの膜厚で全面に堆積する。該Si層40の堆積は、例えば0.2Torr,400℃でSiH4 ガスにNH3 を混入させを使用することで容易に形成することができる。さらに、素子分離上に延在させてしたエレベーティッド・ソース・ドレインとして利用する部分401,403、素子間の局所的配線として利用する部分402等を除いて、不要部分のN含有アモルファスSi層40を、リソグラフィ法やRIE工程等により除去する。
【0125】
アモルファスSi層40に含有されるN濃度は、ここにNを注入量1×1014cm-2から5×1014cm-2の範囲で注入した場合に相当する、5×1019cm-3から2.5×1020cm-3に調整されていることが望ましい。
【0126】
また、このように、イオン注入に依らずNを導入することにより、イオン注入時に付随する基板結晶へのダメージの発生を回避することができる。さらに、Si(110)面へのイオン注入の場合にさらに懸念される、「チャネリング現象による基板深部までのNの注入」が避けられることは言うまでもない。
【0127】
勿論、Nの導入法として、アモルファスSi層40の追加形成後のイオン注入を利用してもよいことには変わりがない。加えて、Si中のNは、結晶転位などに積極的に配位してこれを不動化する作用を持っている。従って、このように追加形成したSi層40にNを含有させることによって、下層のDSB基板との界面に発生する危険性のある構造的結晶欠陥を不動化し、この界面に起因した結晶欠陥がDSB基板下方へと伝播することを妨げ、このような結晶欠陥が接合リークを発生させるのを抑止することができる。
【0128】
また、CVD法によるSi膜の堆積は、均一に行うことができ、エピタキシャル成長技法に見られるような、DSB基板の結晶性の違いによる、追加Si層の膜厚、膜質の不均一性を回避できる。従って、膜厚、膜質の不均一性に由来するシリサイド化金属の突出が阻止され、安定したシリサイド層の成膜が可能となる。さらに、ソース、ドレイン電極の一部が素子分離領域上に延在することになるので、基板との結合容量が低減し、素子の高速動作が可能となる。
【0129】
この後、この基板を炭素含有プラズマに晒す。炭素含有プラズマは、公知の技術の範囲内の効果的な方法で生成することができる。炭素の供給源は、プラズマ内に炭素を供給できる任意の供給源で良い。例えば、炭素含有プラズマは、CF4 ,CHF3 ,CCl,CH4 などのガスをプラズマ中に供給することで生成できる。また、炭素は基板にフォトレジストマスクの様な炭素含有物質がある場合、ここから、RIEに伴うイオン衝撃を利用して供給させることもできる。
【0130】
一般に、プラズマは、その状態を維持するために、周囲の物質に対し、正の電位を帯びる様になる。この結果、プラズマより、周囲の物質に対して正電荷を帯びた粒子を垂直に入射させる方向に電界が発生する。よって、プラズマ中の正電荷を帯びた炭素粒子は、Si層40に垂直に衝突する。このため、水平表面のみに炭素粒子は注入され、垂直表面には炭素粒子は注入されない。こうして、炭素含有Si層が水平表面に形成される。通常使われるRIEプラズマからの入射粒子は1KV以下で加速されているので、この炭素含有Si層の厚さは数nmにとどまる。炭素含有Si層の炭素含有率は1atomic%以上あれば良い。
【0131】
次いで、USP 6,271,566 B1(M.Tsuchiaki, Toshiba)に開示してある原理により、この炭素含有Si層を熱酸化すると、HF溶液中でエッチングされない酸化膜が形成される。一方、Si層40の垂直部には通常の酸化膜が形成される。このため、熱酸化後、HF溶液中に浸すことで、Si層40の水平表面のみに酸化膜を選択的に残存させることが可能となる。この間、Si層40はアモルファス状態から、下層の結晶性を反映した結晶状態となる。即ち、Si(100)に接しているアモルファスSiは、表面が(100)に配向した結晶状態となり、Si(110)に接しているアモルファスSiは、表面が(110)に配向した結晶状態となる。さらに、水平表面の酸化膜をマスクとして、酸化膜に対して選択性を有するSiの等方的エッチング工程、例えばCDEのようなエッチング工程により、Si層40の垂直部のみを除去することができる。この後、Si層40の水平表面に残存する酸化膜を、例えばRIE法によって剥離する。結局、一部素子分離領域に延在する追加ソース・ドレイン−Si層141(141a,141b),241(241a,241b)、及びゲート電極103,203上の追加Si層142,242が形成される。ソース・ドレイン−Si層141a,241bは素子間の局所的配線を形成すべきSi層となる。この段階の素子断面図を、図16(b)に示す。
【0132】
ここで、この後のシリサイド層の形成は、このように追加形成されたSi層上面より行うことになるので、シリサイド工程を行う上で、実効的な接合深さは20nm+30nm=50nmとなる。
【0133】
次いで、図16(c)に示すように、pMOSFET形成領域100上にフォトレジスト51を形成し、これをマスクとしてnMOSFET形成領域200上にF原子を加速エネルギー2keV、注入量1×1014cm-2でイオン注入する。この結果、一部素子分離領域に延在する追加ソース・ドレイン−Si層241a、素子間の局所的配線を形成すべきSi層241b、及びゲート電極203上の追加Si層242上に、10nm程度の薄さの高濃度F含有領域251a,251b,252がそれぞれ形成される。
【0134】
前述したように、Fイオンの注入を基板法線方向から行えば、Fの一部がチャネリング効果によって基板深部にまで達することになる。勿論、nMOSFET形成領域下の極浅い位置には、DSB基板接合面に付随した転位や終端されないSiなどの多くの結晶欠陥が導入されている。Fはこのような不安定な化学結合状態にあるSi原子と積極的に結合し、これを安定化させ、電気的に不活性化する作用がある。従って、DSB基板接合面に付随した結晶欠陥から2次的な欠陥がさらに派生伝播したり、不純物を捕獲して電気的活性を増加させたりすることを防止できる。
【0135】
さらに、Si(100)面へのF注入では、Si(110)面で観測された、注入自体に付随した特異的リーク生成源が発生しない。この結果、nMOSFET形成領域上にF原子を選択的に導入することで、DSB基板を使用する場合の大きな問題であった、「基板接合面と近接した、ソース、ドレイン拡散層の形成するpn接合からの大きな接合リークの発生」を効果的に回避できることになる。
【0136】
当然、Si(100)面にこのようにFを導入することにより、この後形成されるNiSiの熱的安定性が向上し、500℃の熱処理を施しても、Fを注入しない場合に比べ、6桁程度の著しいリーク電流の低減を達成できることは言うまでもない。前述したようにSi(100)面にこのようにFを導入しても、表面に注入自体によるリーク源が発生することもない。
【0137】
加えて、pMOSFET形成領域100上にはFの注入を行わないことが効果的である。Fの注入を行わないことにより、Si(110)面に対してFを導入することによる不必要な特異的副作用、即ちF注入そのものに起因するSi(110)面特有の接合リーク発生、及びN導入の効果を打ち消して、Niの拡散浸潤を加速させる危険性を回避できるからである。
【0138】
さらに、一部素子分離領域に延在する追加ソース・ドレイン−Si層141b,241a、素子間の局所的配線を形成すべきSi層141a,241bは、拡散層106,206に接する素子分離領域内の酸化膜が、その後のHF処理などでエッチングされ、後退することを妨げている。もし、拡散層に隣接する素子分離膜が後退すると、この部分からもシリサイド化反応が進行してしまう。素子分離酸化膜が後退すれば、その分、実効的に接合が浅くなり、接合リークを誘起しやすくなる。しかしながら、本実施形態のように、追加Si層40を形成した上、更にこれらによって、拡散層に隣接した素子分離酸化膜部分を保護すれば、上記のように接合が実効的に浅くなることを防ぎ、逆に、追加したSi層40の分だけ、着実に接合深さを増すことができる。
【0139】
次いで、Ni膜を公知の技術のうちの効果的な方法、例えばスパッタ法などを用いて、例えば12nmの膜厚で全面に堆積する。必要に応じてこの上に更に、キャップとなる金属物質、例えばTi,TiNのような物質を堆積形成しても良い。続いて、この半導体基板を、例えば450℃,30secの条件で窒素中で急速熱処理し、Niと直接接しているSiとの間でシリサイド化反応を選択的に進行させる。未反応のNiは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。
【0140】
この結果、図17(d)に示すように、NiSi領域161,261、61が、一部素子分離領域に延在する追加ソース・ドレイン−Si層141b,241a、素子間の局所的配線を形成すべきSi層141a,241b上に、またNiSi領域162,262が、pMOSFETゲート電極103上、nMOSFETゲート電極203上にそれぞれ形成される。この時、NiSiの膜厚は28nm乃至30nmとなる。なお、図では追加Si層が全てシリサイド化しているものとして示している。
【0141】
このシリサイド化に伴い、ソース・ドレイン−Si層141b,241a、素子間の局所的配線を形成すべきSi層141a,241bに導入されていたNは、一部、NiSi膜中及びNiSi/Si界面に取り込まれる。この場合のNiSi膜中N面密度は8.5×1013cm-2、NiSi膜中のN最大濃度は5.0×1019cm-3、NiSi/Si界面N濃度は1.0×1019cm-3となる。このように取り込まれたNにより、Si(110)面上に形成されたNiSiの熱的安定性が向上し、500℃の熱処理を加えても、リークは発生しないことになる。例えば、ソース・ドレイン拡散層106,206の深さを30nmとすると、シリサイド下層からの接合深さは26nm程度になるので、近似式(A)によって、500℃,30minの熱処理が可能となる。
【0142】
一方、シリサイド化に伴い、nMOSFET形成領域200上の高濃度F含有領域251,252のFは一部、NiSi膜中、及びNiSi/Si界面に取り込まれる。この場合のNiSi膜中のFの面密度は5.0×1013cm-2、NiSi/Si界面のF最大濃度は6.0×1019cm-3となる。このように取り込まれたFにより、Si(100)面上に形成されたNiSiの熱的安定性が向上し、500℃の熱処理を施しても、Fを注入しない場合に比べ、6桁程度の著しいリーク電流の低減を達成できることは言うまでもない。
【0143】
また、nMOSFET形成領域200上に導入されたNは、これだけではSi(100)面上に形成されたNiSiの熱的安定性を確保するに至らないが、Fの場合と異なり、イオン注入自体に付随するリーク発生というような副作用も無い。従って、N導入の特段の不利益は存在せず、追加形成したSi層下のDSB基板との界面に発生する危険性のある構造的結晶欠陥を不動化し、この界面に起因した結晶欠陥がDSB基板下方へと伝播することを妨げ、このような結晶欠陥が接合リークを発生させるのを抑止するというメリットがある。
【0144】
また、ゲート電極103,203上に形成されたNiSi層162,262は、MOSFETの極性によらず、導電性不純物を含まない。n型、p型両方の導電性不純物を含むSiをシリサイド化して得られたNiSiの抵抗率は、一方のみを含むSiをシリサイド化して得られたNiSiに比して、高くなることが知られている。
【0145】
従来のC−MOS形成法では、pMOSFET,nMOSFETを連結するゲートポリSi電極の一部には、両方の導電性不純物が導入されることがあるが、本実施形態の場合は、本来のゲートポリSi電極の上部に、N,Fのみを含有するSi層142,242を形成し、これをシリサイド化しているので、導電性不純物に起因するNiSiの抵抗率の上昇は回避できる。従って、pMOSFET,nMOSFETを連結する細線形状のゲート電極の電気抵抗を効率よく低減することが可能となる。勿論、局所配線がシリサイド化と同時に完成するので、素子製造工程が簡略化されるのは言うまでもない。
【0146】
次いで、図17(e)に示すように、NiSi領域161,162,261,262,61を覆うように、シリコン窒化膜31を、例えば20nmの厚さで、基板の表面に一様に堆積させる。低温でのシリコン窒化膜31の一様な堆積は、Si2Cl6 とNH3 を供給ガスとしたCVD法、或いは、SiH2Cl4 とNH3 を用いたALD法によって実現できる。
【0147】
このシリコン窒化膜31は、その後の層間絶縁膜形成、これを貫くコンタクトホール形成時に、バリア層、エッチングストップ層、即ちライナー層として機能することになる。このようなライナー層を素子分離領域を含む基板の表面に一様に設けることで、コンタクトホールの形成は必ずしもNiSi領域と精密に位置整合せずに行うことができる(Boarderless Contact 形成)。このため、素子製造工程を簡略化でき、製造コストの低減化が図れることになる。
【0148】
本実施形態の場合、N及びFの導入によって、シリサイドの耐熱性が向上しているため、500℃の熱処理が可能となっている。従って、本手法を用いることによって、バリア層、エッチングストップ層に適した、屈折率が1.89以上の緻密なシリコン窒化膜を形成することができるようになる。
【0149】
続いて、第1の実施形態と同様に、シリコン窒化膜ライナー層31上に層間絶縁膜となるシリコン酸化膜を32を堆積する。低温で、表面平坦性を示すシリコン酸化膜は、例えば400℃でO3 ,Si(OC2H5)4 (TEOS)ガスを供給することで実現することが可能である。また、SOG(Spin on Glass、珪素化合物RnSi(OH)4−n,R:有機分子及び添加材)のような流動性を示すシリコン酸化膜の材料物質を含む材質を、例えばスピンナーを用いて回転塗布し、この後、例えば窒素雰囲気中で、例えば300℃,30分で熱処理することで、シリコン酸化膜の材料物質以外の成分を除去し、シリコン酸化膜32を形成してもよい。
【0150】
この後、第1の実施形態と同様に、シリコン酸化膜32を穿ち、pMOSFETソース/ドレイン上NiSi領域161、nMOSFETソース/ドレイン上NiSi領域261に至るコンタクトホール121,221を形成する。この時、RIEは2段階に分けて行うのが好ましい。まず、シリコン窒化膜31に対して選択性のある酸化膜エッチングを行い、シリコン窒化膜ライナー層31をRIEのエッチングストッパーとして利用する。引き続き、コンタクト底部に残存する薄いシリコン窒化膜ライナー層31を短時間のエッチング処理にて除去する。エッチングが短時間で完了できるので、下地のNiSi領域に対するプラズマダメージ等を軽減でき、コンタクト底部が一部、素子分離領域に重なった場合でもこの部分での、コンタクトホールの素子分離領域内への突貫を防ぐことが可能となる。
【0151】
次いで、コンタクト底部に露出したNiSi領域161,261を、例えばNF3 を含むプラズマに短時間暴露して、この表面を洗浄し、続いて、半導体基板の全面にバリア性を持つ金属物質33(122,222)、例えばTiを例えば5nmの厚さで、例えばスパッタ法により形成する。
【0152】
この後、バリア性を持つ金属物質33とNiSi領域161,261との電気的接触を良好にするために、例えば500℃、窒素雰囲気中で熱処理を行う。この熱処理で、NiSi領域161,261上部に形成された薄い酸化物がTiによって還元除去され、良好な電気的接触が確保される。
【0153】
次いで、例えばW膜34(123,223)を、WF6 とH2 を供給ガスとしたCVD法によって、コンタクトホール121,221に充填する。このとき、バリア性を持つ金属物質122,222の表面は、500℃の熱処理によりすでに十分緻密な構造に変化している。この後、更に層間絶縁膜であるシリコン酸化膜35を堆積し、これにリソグラフィ法、RIE法等の公知の手法を用いて、配線物質を埋め込むべき溝を形成する。この溝の中に金属物質、例えばCu膜125,225を充填形成する(Damascene法)。引き続き、配線物質上部を覆うように、さらに絶縁物質、例えばシリコン酸化膜37を堆積する。これにより、前記図15に示す構造が得られる。
【0154】
これ以降は、必要ならば、多層の配線を構築し、また実装工程などを経て、半導体装置を完成させる。
【0155】
このように本実施形態によれば、第1の実施形態と同様の効果(1)〜(5)が得られるのは勿論のこと、それらに加えて、次のような効果が得られる。
【0156】
(6)CVD法による堆積Si膜をシリサイド化しているので、エピタキシャル成長技法に見られるような、DSB基板の結晶性の違いによる、追加Si層の膜厚、膜質の不均一性を回避できる。従って、膜厚、膜質の不均一性に由来するシリサイド化金属の突出が阻止され、安定したシリサイド層の成膜が可能となる。
【0157】
(7)追加形成したSi層にNを含有させることによって、下層のDSB基板との界面に発生する危険性のある構造的結晶欠陥を不動化し、この界面に起因した結晶欠陥がDSB基板下方へと伝播することを妨げ、このような結晶欠陥が接合リークを発生させるのを抑止できる。
【0158】
(8)イオン注入に依らず、Nを導入することにより、イオン注入時に付随する基板結晶へのダメージの発生を回避できる。また、Si(110)面へのイオン注入の場合にさらに懸念される、「チャネリング現象による基板深部までのNの注入」が避けられる。
【0159】
(9)また、ソース、ドレイン電極の一部が素子分離領域上に延在することになるので、基板との結合容量が低減し、素子の高速動作が可能となる。
【0160】
(10)ゲート上に形成されたNiSi層の導電性不純物に起因する抵抗率の上昇を回避できる。従って、nMOSFET,pMOSFETを連結する細線形状のゲートポリSi電極の電気抵抗を効率良く低減することが可能となる。
【0161】
(11)一部素子分離領域に延在する追加ソース・ドレイン−Si層、及び素子間の局所的配線を形成すべきSi層によって、素子分離領域を形成する酸化膜が、その後のHF処理などでエッチングされるのを阻止できる。拡散層に隣接した素子分離酸化膜を保護すれば、接合が実効的に浅くなることを防ぎ、逆に、追加したSi層分だけ着実に接合深さを増すことができる。
【0162】
(12)さらに、局所配線がシリサイド化と同時に完成するので、素子製造工程が簡略化される。
【0163】
なお、上記の実施形態は、一組の相補型MOSFETを用いて説明してきたが、上記手法が複数組の素子に対しても同様に適応可能であること、更に半導体装置の一部を形成する素子群に対して選択的に応用できることはいうまでもない。また、上記実施形態では、ゲート電極の上部の一部をシリサイド化するとしてきたが、ゲート電極を全てシリサイド化する場合(Fully-Silicidated Gate)に対しても、同様に適応可能である。
【0164】
また、本手法は、F及びNの含有が熱的安定性を向上させる如何なるシリサイド化金属に対しても有効である。例えば、Niの代わりにCoやTiを用いたシリサイド化金属に適用することも可能である。
【0165】
また、MOSFETの構造は必ずしも前記図11や図15に限るものではなく、仕様に応じて適宜変更可能である。実施形態では、ゲート側壁絶縁膜及びソース・ドレイン・エクステンション層を形成した例について説明したが、これらを省略した構造に適用することも可能である。さらに、ゲート絶縁膜として酸化膜以外の絶縁膜を用いたMOSFET(いわゆるMISFET)に適用することも可能である。
【0166】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【0167】
【図1】接合深さを変えたn+/p接合上にNiSiを形成したときの接合リークの値を、シリサイドを施さなかった接合の参照データと共に接合深さの関数として示した図。
【図2】電気的接合深さ92nmでの接合リーク電流密度を、Si(100)面へのイオン注入量の関数として示した図。
【図3】NiSi形成に先立ち、Si基板表面にF,Nをイオン注入した後にNiSiを形成し、これに熱処理を施したときのシート抵抗をイオン注入量の関数として示す図。
【図4】(110)Si基板表面にF或いはNを注入後、NiSiを形成し、これに熱処理を行った場合の接合リーク電流密度を、注入を行わなかった場合と比較して、電気的接合深さの関数として示した図。
【図5】(110)Si基板表面にF或いはNを注入後、NiSiを形成し、これに熱処理を行った場合の接合リーク電流密度を、注入を行わなかった場合と比較して、電気的接合深さの関数として示した図。
【図6】(110)Si基板表面にF或いはNを注入後、NiSiを形成し、これに熱処理を行った場合に、接合リーク電流密度が1.0×10-6cm-2Aを示すシリサイド層下面からの電気的接合深さの2乗を、熱処理時間の関数として示した図。
【図7】接合リーク電流密度を1.0×10-6cm-2A以下に抑制するために許される500℃での熱処理時間を、シリサイド層下面からの電気的接合深さの関数として、Fを注入した場合、及びNを注入した場合のそれぞれに対して示した図。
【図8】(110)Si基板表面にF或いはNを注入後、NiSiを形成し、これに熱処理を行った場合の接合リーク電流密度を、注入を行わなかった場合と比較して、電気的接合深さの関数として示した図。
【図9】FをSi(100)面に、及びNをSi(110)面に注入した後、NiSiを形成したときに、NiSi層内及びSi基板表面付近に存在するF及びNの分布を示す図。
【図10】シリコン窒化膜の成膜温度と、光学的屈折率の関係を、CVD法、ALD法の二つの場合に対して示した図。
【図11】第1の実施形態に係わるMOS型半導体装置の概略構成を示す断面図。
【図12】第1の実施形態に係わるMOS型半導体装置の製造工程を示す断面図。
【図13】第1の実施形態に係わるMOS型半導体装置の製造工程を示す断面図。
【図14】第1の実施形態に係わるMOS型半導体装置の製造工程を示す断面図。
【図15】第2の実施形態に係わるMOS型半導体装置の概略構成を示す断面図。
【図16】第2の実施形態に係わるMOS型半導体装置の製造工程を示す断面図。
【図17】第2の実施形態に係わるMOS型半導体装置の製造工程を示す断面図。
【符号の説明】
【0168】
10…p型(110)単結晶Si基板
11…p型(100)単結晶Si基板
12…p型(100)単結晶Si層
13…素子分離絶縁膜
15…ゲート絶縁膜構成物質(酸窒化膜)
16…ゲート電極構成物質(ポリSi膜)
21,22,51,52…フォトレジスト
31,37…シリコン窒化膜
32,35…層間絶縁膜
40…アモルファスSi層
61,161,261…NiSi層
100…pMOSFET形成領域(第1の領域)
102,202…ゲート絶縁膜
103,203…ゲート電極
200…nMOSFET形成領域(第2の領域)
101…n型ウェル領域
201…p型ウェル領域
103,203…ゲート電極
104,204…ソース・ドレイン・エクステンション領域
105,205…ゲート側壁絶縁膜
106,206…ソース・ドレイン拡散層(ソース・ドレイン領域)
115,116,215,216…シリサイド層
121,221…コンタクトホール
122,222…バリア金属層
123,223…Wプラグ
125,225…Cu膜
【技術分野】
【0001】
本発明は、pMOSFETとnMOSFETが異なる結晶面上に形成されたMOS型半導体装置及びその製造方法に関する。
【背景技術】
【0002】
pMOSFETとnMOSFETを単結晶Si基板上に同時に形成した相補型MOSFET(C−MOSFET)の高速化を実現するには、チャネル部分を流れるキャリアの移動度を高く保たなければならない。しかし、pMOSFETとnMOSFETでは、最も高い移動度が得られる結晶面が異なる問題がある。即ち、基板としてSiを用いた場合、最高の電子移動度が得られる結晶面が(100)であるのに対し、最高の正孔移動度が得られる結晶面は(110)であり、これがC−MOSFETの高速化を妨げる要因となっている(例えば、非特許文献1参照)。
【0003】
そこで最近、C−MOSFETの高速化を実現するために、単結晶Si基板上に、極性によって最適な結晶面にそれぞれのチャネル面を形成し、それぞれの極性のMOSFETの移動度を同時に最大化するDSB(Direct Silicon Bonding)という手法が提案されている。この方法では、特定の表面方位を有する単結晶Si基板上に、主表面がこれとは異なる単結晶Si層を直接張り合わせ、一部の領域の表面単結晶Si層をイオン注入などで非晶質化し、引き続き下層の単結晶Si基板を参照して再結晶化させることで、当該領域の表面結晶方位を転換し、極性によって最適な結晶面にそれぞれのチャネル面を形成する(例えば、非特許文献2参照)。
【0004】
一方、C−MOSFETの微細化に伴い、ソース・ドレイン領域の接合位置を浅く保ちつつ、且つソース・ドレイン領域の電気抵抗を低く抑えるためには、これをシリサイド化することが必要になる。
【0005】
しかし、DSB基板では、Si層が直接張り合わされ、この基板接合面に付随した結晶欠陥が素子形成主表面下の極浅い位置に導入されることになるので、DSB基板に付随した結晶欠陥の影響により、シリサイド層から放出された金属原子の拡散の速度が変調を受ける(Transient enhanced diffusion)。そして、金属原子が突出的に拡散し容易に接合面に達し、結果として、著しい接合リークを発生してしまうという困難が生じる。
【0006】
この困難を解消すべく選択Si成長によってエレベーティッド・ソース・ドレイン構造を実現しようとしても、追加形成されるSi層の厚みがMOSFETの極性により異なってしまったり、追加形成されるSi層をゲート電極の高さに匹敵するほど厚く形成しなければならず、均一で均質な成膜が極めて難しくなる。その上、ゲート電極に隣接した領域でその膜厚が薄くなる。このため、選択Si成長膜をいくら厚くしても、接合リークを抑制する機能は限られてしまうことになる。
【非特許文献1】H.Irie et.al, IEDM Tech. Dig. pp.225-228, 2004
【非特許文献2】C.Sung et.al, IEDM Tech. Dig. pp.235-238, 2005
【発明の開示】
【発明が解決しようとする課題】
【0007】
このように従来、C−MOSFETの高速化をはかるためにDSB基板を用いる方法では、シリサイド層から放出された金属原子の拡散により接合リークが発生するという問題がある。さらに、これを解消すべくエレベーティッド・ソース・ドレイン構造を実現しても、均一で均質な成膜が極めて難しいため、選択Si成長膜をいくら厚くしても接合リークを抑制する機能は限られてしまう問題があった。
【0008】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、DSB基板を用いて極性によって最適な結晶面にそれぞれのチャネル面を形成する構造において、浅いソース・ドレイン接合位置を保ちつつソース・ドレイン電極上部がシリサイド化され、且つ接合リークが低く抑えられたMOS型半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0009】
上記課題を解決するために本発明は、次のような構成を採用している。
【0010】
即ち、本発明の一態様は、MOS型半導体装置において、pMOSFETを形成するためのSiの表面方位が(110)面の第1の領域と、nMOSFETを形成するためのSiの表面方位が(100)面の第2の領域と、を同一主面に有する基板と、前記第1の領域上及び前記第2の領域上にそれぞれ、ゲート絶縁膜を介して形成されたゲート電極と、前記第1の領域のゲート電極の両側に形成された第1のソース・ドレイン領域と、前記第2の領域のゲート電極の両側に形成された第2のソース・ドレイン領域と、前記第1のソース・ドレイン領域上に形成され、N原子の含有量が面密度で8.5×1013cm-2以上8.5×1014cm-2以下で、且つF原子の含有量が面密度で5.0×1012cm-2より少ない第1のシリサイド層と、前記第2のソース・ドレイン領域上に形成され、F原子の含有量が面密度で5.0×1013cm-2以上の第2のシリサイド層と、を具備したことを特徴とする。
【0011】
また、本発明の一態様は、MOS型半導体装置の製造方法において、pMOSFETを形成するためのSiの表面方位が(110)面の第1の領域と、nMOSFETを形成するためのSiの表面方位が(100)面の第2の領域と、を主面に有する基板を作製する工程と、前記第1の領域及び第2の領域上にそれぞれ、ゲート絶縁膜を介してゲート電極を形成する工程と、前記第1の領域のゲート電極の両側に第1のソース・ドレイン領域を形成し、且つ前記第2の領域のゲート電極の両側に第2のソース・ドレイン領域を形成する工程と、前記第1のソース・ドレイン領域の上部を含む領域に1.0×1014cm-2以上1.0×1015cm-2以下のN原子を導入する工程と、前記第2のソース・ドレイン領域の上部を含み、且つ前記第1のソース・ドレイン領域を除く領域に1.0×1014cm-2以上のF原子を導入する工程と、前記N原子が導入された第1のソース・ドレイン領域上及び前記F原子が導入された第2のソース・ドレイン領域上にそれぞれ金属膜を堆積する工程と、前記金属膜を熱処理してシリサイド化し、前記第1のソース・ドレイン領域及び第2のソース・ドレイン領域の上部にシリサイド層をそれぞれ形成する工程と、を含むことを特徴とする。
【0012】
また、本発明の一態様は、MOS型半導体装置の製造方法において、pMOSFETを形成するためのSiの表面方位が(110)面の第1の領域と、nMOSFETを形成するためのSiの表面方位が(100)面の第2の領域と、を主面に有する基板を作製する工程と、前記第1の領域及び第2の領域上にそれぞれ、ゲート絶縁膜を介してゲート電極を形成する工程と、前記第1の領域のゲート電極の両側に第1のソース・ドレイン領域を形成し、且つ前記第2の領域のゲート電極の両側に第2のソース・ドレイン領域を形成する工程と、前記第1のソース・ドレイン領域及び第2のソース・ドレイン領域上にそれぞれ、N原子が5×1019cm-3以上2.5×1020cm-3以下含有された追加Si層を形成する工程と、前記第2のソース・ドレイン領域上の追加Si層を含み、且つ前記第1のソース・ドレイン領域上の追加Si層を除く領域に1.0×1014cm-2以上のF原子を導入する工程と、前記各追加Si層上にそれぞれ金属膜を堆積する工程と、前記金属膜を熱処理してシリサイド化し、前記第1のソース・ドレイン領域及び第2のソース・ドレイン領域の上部にシリサイド層をそれぞれ形成する工程と、を含むことを特徴とする。
【発明の効果】
【0013】
本発明によれば、pMOSFETを形成するためのSiの表面方位が(110)面の第1の領域に1.0×1014cm-2以上1.0×1015cm-2以下のN原子を導入し、nMOSFETを形成するためのSiの表面方位が(100)面の第2の領域に1.0×1014cm-2以上のF原子を導入することにより、第1のソース・ドレイン領域上の第1のシリサイド層のN原子の含有量を面密度で8.5×1013cm-2以上8.5×1014cm-2以下に設定することができ、第2のソース・ドレイン領域上の第2のシリサイド層のF原子の含有量を面密度で5.0×1013cm-2以上に設定することができる。従って、シリサイド層から放出された金属原子のDSB基板側への拡散を抑制することができ、これにより浅いソース・ドレイン接合位置を保ちつつ、ソース・ドレイン電極上部がシリサイド化された構造において、接合リークを低く抑えることができる。
【発明を実施するための最良の形態】
【0014】
まず、実施形態を説明する前に、本発明の基本原理について説明する。
【0015】
前述したように、C−MOSFETの高速化をはかるためにDSB基板を用いる方法では、結晶方位の異なるSi層が直接張り合わされているために、この基板接合面には当然ながら、多数の格子不整合による転位などの結晶欠陥が存在することになる。また、微小な領域を局所的に精度良く非晶質化、再結晶化するためには、張り合わせる単結晶Si層は、非常に薄く設定されなければならない。
【0016】
従って、このような基板接合面に付随した結晶欠陥は、素子形成主表面下の極浅い位置に導入されることになる。勿論、Si層は直接張り合わされているので、この基板接合面上にMOSFETを形成する場合、ソース・ドレイン拡散層と、この基板接合面との間には、絶縁物質が存在しない。当然、ソース・ドレイン拡散層の形成するpn接合が基板接合面と近接した場合、基板接合面近傍に存在する、或いはこれから派生した結晶欠陥により、大きな接合リークが発生することになる。
【0017】
加えて、Si層が直接張り合わされているので、ソース・ドレイン拡散層の形成するpn接合から基板へ流れるリーク電流の発生に関しては、従来の単結晶基板上にC−MOSFETを形成する場合と同じ困難がそのまま存続することになる。
【0018】
特に、pn接合のシリサイド化に伴う接合リークの発生は深刻である。一般に、チャネル電流の高速伝達を確保するためには、ソース・ドレイン電極の低抵抗化を図らなければならないが、これを実現するために、ソース・ドレインの上部を一部、金属と化合(シリサイド化)させることが行われる。シリサイドを行うための金属種としては、Co,Ti,Niのような元素が使用されているが、このうち細線形状にしたときに電気抵抗の上昇(細線効果)がみられず、微細化LSIに対応可能なシリサイド化用の金属種はNiである。
【0019】
SiとNiの金属化合反応(シリサイド化反応)は、CoSi2 の形成温度である800℃よりも低温の450℃で行うことができ、この際、低電気抵抗相であるNiSiという相が形成される。NiSi相は、さらに高温の熱処理を施すと、750℃前後で電気抵抗の高いNiSi2 という最終相へ転移していく。LSIに利用するのは、抵抗率の小さいNiSi相となる。
【0020】
しかし、シリサイド形成時、或いはその後の熱処理に伴い、これらの金属原子がソース・ドレイン領域を形成するSi中を急速に拡散し、浅いpn接合を形成した場合、容易に接合部分にまで到達してしまう。このため、著しい接合リークをもたらす。低抵抗相のNiSiを形成した後、微細なMOSFETの狭小なソース・ドレイン領域に形成された、NiSiと電気配線物質との良好な電気的接続を、上記ソース・ドレイン領域より更に小さい開口部のコンタクトホールを通じて達成しようとする時には、500℃程度の熱処理が必要になるが、NiSi2 への相転移温度である750℃よりも遙かに低いこのような熱処理に際してさえ、Ni原子は急速に拡散し、140nmの深さにまで達してしまうほどである。
【0021】
実際、図1に、接合深さを変えたSi(100)面上のn+/p接合上に、NiSiを30nm形成し、500℃,90minの熱処理を施したときの接合リークの値を、シリサイドを施さなかった接合の参照データと共に示す。シリサイド膜よりずっと深い、接合深さ140nm付近で、既に接合リークが発生していることが分かる。これは、Ni原子が基板中に拡散した結果である。
【0022】
このように、金属原子の高速な拡散は、金属とSiが接した面では不可避的に進行する。Si基板の深くに侵入した金属原子により、Siの禁止帯中にリークの生成を媒介する準位が形成される。当然ソース・ドレイン領域の接合部分に準位が形成されれば、ここにリーク電流が発生してしまう。ソース・ドレイン接合部分を通じて電流が漏れ出すと、素子の動作が損なわれたり、消費電力が増大したり、DRAMなどの記憶素子では、書き込まれた情報が失われてしまい、半導体装置の本来の機能が喪失する。
【0023】
特に、DSB基板では、Si層が直接張り合わされ、基板接合面に付随した結晶欠陥が、素子形成主表面下の極浅い位置に導入されることになるので、このような接合リークの発生を回避することが最重要の課題となる。何故なら、これらのDSB基板に付随した結晶欠陥の影響により、シリサイド層から放出された金属原子の拡散の速度が変調を受け、金属原子が突出的に拡散し容易に接合面に達し、結果として、著しい接合リークを発生してしまう可能性があるからである。
【0024】
上記のように本発明者らは、NiSiがNiSi2 への相転移温度である750℃よりも遙かに低いが、NiSiと電気配線物質との良好な電気的接続を小さい開口部のコンタクトホールを通じて達成しようとする時には不可欠な500℃前後の熱処理を行っただけでも、シリサイド膜よりずっと深い接合で既に接合リークを発生させることを発見した。
【0025】
そこで本発明者らは、NiSiの熱的不安定性に起因した接合リークが、Si中の不純物の存在により、どのように変化するかをさらに詳細に調べた。その結果、接合リークが不純物の導入に依って抑制可能なこと、しかもNiSiを形成するSi表面の面方位によって、接合リークを抑制するのに効果的な不純物の種類が異なることを新たに発見した。
【0026】
以下、このことを、図2〜図10を用いて詳しく説明する。
【0027】
[Si(100)面上に形成されたNiSiの場合]
まず、本発明者らは、NiSiの形成に先立ち、(100)Si基板表面にF、或いはNを、加速エネルギー2keVの条件でイオン注入した後にNiSiを形成し、これに500℃の熱処理を90分間施した時、接合リークがどのように変化するかを観察した(M.Tsuchiaki, Jpn. J. Appl. Phys., Vol.44, No. 4A, pp.1673-1681 2005)。
【0028】
図2には、電気的接合深さ92nmでの接合リーク電流密度を、イオン注入量の関数として示した。
【0029】
Nイオン注入の場合、注入量が1.0×1014cm-2では、1桁程度のリーク低減が見られるのみだが、Fイオン注入の場合、同じ注入量で6桁程度の著しいリーク電流の低減を達成できる。Nイオン注入がFイオン注入と同程度のリーク低減効果を発揮するのは、注入量が1.0×1015cm-2に達した時である。
【0030】
さらに本発明者らは、このようなF或いはNのイオン注入が、その後に形成されるNiSi層の抵抗率にどのような影響を及ぼすかを調査した。
【0031】
図3に、NiSiの形成に先立ち、Si基板表面にF,Nを加速エネルギー2keVの条件でイオン注入した後、NiSiを30nm形成し、これに500℃,90分の熱処理を施したときのシート抵抗を、イオン注入量の関数としてF,Nそれぞれに対して示してある。
【0032】
Nイオン注入の場合、十全なリーク抑制効果を期待できる注入量1.0×1015cm-2では、シート抵抗が上昇してしまうことが見て取れる。一方、Fイオン注入の場合、十全なリーク抑制効果を得られる注入量1.0×1014cm-2で、同時にシート抵抗が最も低くなっている。また、1.0×1015cm-2という高濃度の注入を行っても、シート抵抗の上昇はNに比べて軽微なものとなっていることが分かる。
【0033】
また、詳細な実験、解析からFイオン注入を行った場合、熱処理時間を延ばしても、接合リークは増加しないことも確認できた。即ち、Fイオン注入によって、Niの基板深部への拡散浸潤は完全に停止することが判明した。
【0034】
これらのことから、Si(100)面上に形成するnMOSFETに適応可能で、Niの基板深部への拡散浸潤を阻止し、抵抗率の上昇などの副作用なしに、接合リーク抑制を効果的に達成できるのは、Fイオン注入であることが明確となった。
【0035】
[Si(110)面上に形成されたNiSiの場合]
次に、本発明者らは、NiSiの形成に先立ち、(110)Si基板表面にF或いはNを、加速エネルギー2keVの条件でイオン注入した後にNiSiを形成し、これに500℃の熱処理を施した時、接合リークがどのように変化するかを新たに観察した。
【0036】
この結果、これらの不純物による接合リーク抑制機能は、(100)Si基板表面にNiSiを形成する場合と大きく異なることが明らかとなった。
【0037】
図4に、(110)Si基板表面に注入量1.0×1014cm-2でF或いはNを注入後、NiSiを30nm形成し、これに500℃,10分の熱処理を行った場合の接合リーク電流密度を、注入を行わなかった場合と比較して、電気的接合深さの関数として示した。
【0038】
不純物を導入することにより、接合リークは低減されるものの、(100)面上に注入した場合と全く異なり、(110)面上では明らかに、Nを注入した方がFを注入した場合より、リークがより低く抑制されていることが分かる。特に、浅い接合深さでは、Nの優位性が顕著である。(100)面上に注入を行った場合、Nが十全なリーク抑制能を得るのは、1.0×1015cm-2という高濃度の注入が必要となり、これに伴う抵抗率の上昇などの副作用が顕在化してしまった。しかし、(110)面上では、1.0×1014cm-2という軽微なNの注入量で十全なリーク抑制能が得られていることが明らかとなった。
【0039】
同様に、図5に、(110)Si基板表面に注入量1.0×1014cm-2でF或いはNを注入後、NiSiを30nm形成し、これに500℃,90分の熱処理を行った場合の接合リーク電流密度を、注入を行わなかった場合と比較して、電気的接合深さの関数として示した。
【0040】
熱処理時間を延ばしても、Nによる接合リーク抑制機能のF注入に対する優位性に変化は無いことが分かる。但し、F注入の場合に、殊に浅い接合深さにおいて、500℃,10分の熱処理に比してリーク電流が低減されている。このことを見ると、Si(110)面へのF注入自体によって、特異的なリーク誘起性の欠陥が表面付近で導入されていることが示唆される。しかし、このようなF注入自体による欠陥の導入はSi(100)面への注入では認められなかった。従って、このF注入自体による誘起性の欠陥導入現象は、Si(110)面へFを注入する場合に特有な、面方位に依存した現象である。一方、N注入の場合には、このような注入自体による基板表面付近への副作用は、結晶面を問わず存在しない。このことは、注目に値する。
【0041】
勿論、このようなF注入自体によるSi(110)表面付近での特異的欠陥を回復するためには、500℃よりさらに高温の熱処理が必要であることは明らかである。一方、Si表面付近に導入されたFは、熱処理に伴い容易に表面から離脱してしまうことが知られている。従って、Si(110)表面付近での特異的欠陥を回復するために、シリサイド化に先立ち、欠陥回復用の高温の熱処理を施せば、せっかく注入したFそのものが表面から離脱し、Fによる接合リーク抑制機能自体が消失してしまう。依って、シリサイド化前の熱処理で、F注入自体によるSi(110)表面付近での特異的欠陥を回復することはできない。
【0042】
これに対し、Nは注入後に熱処理を施してもSi基板表面から離脱することは無く、従って万が一、注入自体による欠陥が誘起されたとしても、その回復をシリサイド化に先立つ熱処理によって行うことも可能となる。この意味でも、NのFに対する優位性はますます顕著になってくる。
【0043】
図6には、(110)Si基板表面に注入量1.0×1014cm-2でF或いはNを注入後、NiSiを30nm形成し、これに500℃の熱処理を行った場合に、接合リーク電流密度が1.0×10-6A/cm2 を示すシリサイド層下面からの電気的接合深さを測定し、この2乗を熱処理時間の関数として示した。
【0044】
F注入の場合、注入自体によるSi(110)表面付近での特異的欠陥導入によりSi基板深くまで接合リークが発生してしまうことが、短時間熱処理で顕著に示されている。500℃,30分の熱処理でこれらの注入自体によるリークは一旦低減するが、これ以降更に熱処理を続けた場合、再び接合リークが上昇することも分かる。特に、30分以降、深さの2乗が熱処理時間に直線的に依存していることから、NiSi層から放出されたNiが、Si基板内へ拡散機構に則り浸潤していることが分かる。
【0045】
前述したように、Si(100)表面にFを導入した場合は、ある深さ以上へのNiの基板深部への拡散浸潤を完全に停止できていた(M.Tsuchiaki, Jpn. J. Appl. Phys., Vol.44, No. 4A, pp.1673-1681 2005)。これとは対照的に、Si(110)面に形成されたNiSiに対するFのリーク抑制能は極めて限定的であることが、このデータから今回初めて分かった。さらに、詳細に調査した結果、Fの注入によって、Si基板[110]方向(Si(110)面に垂直な深さ方向)へのNiの拡散浸潤が加速される場合さえあることも判明した。従って、F注入の場合、シリサイド化後の長時間の熱処理で、Si(110)面へのF注入に固有の、Si(110)表面付近での特異的欠陥を回復しようとしても、今度は、NiSi起因の接合リークが発生してしまうという本質的困難に直面することになる。
【0046】
これに対し、N注入の場合、注入自体によるSi(110)表面付近での特異的欠陥導入が無いので、非常に浅い接合まで接合リークが抑制できていることが分かる。依って、一貫してNはFに対して接合リーク抑制能が優れているといえる。加えて、F注入の場合は、30分以降、NiSi層から放出されたNiがSi基板内へ、拡散機構に則り無制限に浸潤を開始してしまうのに対し、N注入の場合、浸潤速度が時間と共に減少し、浸潤がある接合深さで実質的に停止することは注目に値する。従って、NのFに対する優位性は、浅接合或いは長時間熱処理でより顕著となることが判明した。
【0047】
このことを更に明確にするために、図7には、接合リーク電流密度を1.0×10-6A/cm2 以下に抑制するために許される500℃での熱処理時間を、シリサイド層下面からの電気的接合深さ位置の関数として、Fを注入した場合、及びNを注入した場合のそれぞれに対して示した。
【0048】
まず、Nを導入する以外では、シリサイド層下面から20nm〜30nmの接合深さで、接合リーク電流を抑制することはできないことが、この図から明白に示されている。F注入では、Si(110)表面付近での特異的欠陥導入、及びその後のNiSi層からのNiの放出、Si基板内への拡散機構によって、このような浅い接合に対して、有効的にリークを抑制することが適わないのである。一方、N注入の場合、注入自体によるSi(110)表面付近での特異的欠陥導入が無いので、この接合深さ範囲では、熱処理時間をシリサイド層下面からの電気的接合深さXjに応じて、以下の近似式(A)に示す最大許容時間Ta以下に制限すれば、接合リークが抑制できることが分かった。
【0049】
Ta=c3 ×ln{c2/(c1−Xj2)} [min] …(A)
Xj:シリサイド層下面からの電気的接合深さ [nm]
Ta:最大許容時間 [min]
c1 = 907 [nm2 ]
c2 = 533 [nm2 ]
c3 = 39.3 [min]
また、これより深い接合深さでは、Nを注入した場合、Niの浸潤が実質的に停止し、この接合深さまで及ばないので、実効的に熱処理時間に対する制約は無くなる。これに対し、Fを注入した場合、NiがSi基板内へ、拡散機構に則り無制限に浸潤を続けるので、接合リーク電流を抑制するためには、熱処理時間をシリサイド層下面からの電気的接合深さXjに応じて、以下の近似式(B)に示す最大許容時間Tb以下に厳しく制限しなければならない。
【0050】
Tb=(Xj2−c4)/c5 [min] …(B)
Xj:シリサイド層下面からの電気的接合深さ [nm]
Tb:最大許容時間 [min]
c4 = 633 [nm2 ]
c5 = 7.36 [min]
最後に、シリサイド層下面から20nm以内の接合深さで、リーク電流密度を1.0×10-6cm-2A以下に抑制することができないのは、シリサイド化そのものに起因するNiの浸潤によるものと考えられる。即ち、20nmが、NiSi層を形成した場合に、リークの発生なしに実現できる最も浅い接合のシリサイド層下面からの深さということになる。
【0051】
さらに、図8には、(110)Si基板表面に注入量1.0×1013cm-2で、F或いはNを注入後、NiSiを30nm形成し、これに500℃,90分の熱処理を行った場合の接合リーク電流密度を、注入を行わなかった場合と比較して、電気的接合深さの関数として示した。
【0052】
F,N何れの場合でも、注入量1.0×1013cm-2では顕著なリーク抑制効果は望めないことが理解できる。従って、(110)Si面に形成されたNiSi層起因の接合リークを抑制するためには、Nを1.0×1013cm-2以上、十全な効果を発揮するためには1.0×1014cm-2以上の面密度で導入することが必要となる。
【0053】
一方、N注入の場合、前記図3に示したように、高濃度に注入を行うと、NiSiの抵抗率の上昇が顕著になる。従って、抵抗率の上昇を回避しつつ、且つ(110)Si面に形成されたNiSi層起因の接合リークを十全に抑制するためには、Nを1.0×1014cm-2以上1.0×1015cm-2以下、望ましくは5.0×1014cm-2以下の面密度で導入すればよいことになる。
【0054】
最後に本発明者らは、Si(100)面上に形成されたNiSiの熱的安定性を確保し、NiのSi基板への拡散浸潤を阻止し、接合リークの発生を効果的に抑止するF原子、及びSi(110)面上に形成されたNiSiの熱的安定性を確保し、NiのSi基板への拡散浸潤を阻止し、接合リークの発生を効果的に抑止するN原子が、それぞれNiSi膜中にどのように取り込まれているかを分析した。
【0055】
図9に、FをSi(100)面に、及びNをSi(110)面に、それぞれ1×1014cm-2注入した後、NiSiを30nm形成したときに、NiSi層内、及びSi基板表面付近に存在するF、及びNの分布をSIMS分析した結果を示す。
【0056】
Si(100)面上に形成されたNiSi膜中に取り込まれたFの総量(面密度)は5.0×1013cm-2であった。また、Fの分布はNiSi/Si界面にピークを持ち、その濃度は6.0×1019cm-3となった。
【0057】
また、Si(110)面上に形成されたNiSi膜中に取り込まれたNの総量(面密度)は8.5×1013cm-2であった。Nの注入量を1×1015cm-2とした場合は、NiSi膜中に取り込まれたNの総量(面密度)は8.5×1014cm-2であった。さらに、Nの分布はNiSi膜中にピークを持ち、その濃度は5.0×1019cm-3、NiSi/Si界面濃度は1.0×1019cm-3となった。なお、Nが基板深くにまで導入されているのは、Si(110)面にイオン注入したことにより、一部のNがチャネリング現象を起こして深く注入されたためである。
【0058】
即ち、これらの量と分布を持ったF,N原子がNiSi層中に取り込まれることで、Si(100)面上に形成されたNiSi膜、及びSi(110)面上に形成されたNiSi膜の熱的安定性は劇的に向上し、Ni原子がSi基板内に遊離、拡散浸潤することを食い止めていることが明らかとなった。
【0059】
以上のように、シリサイド化工程に先立ち、F原子を1×1014cm-2程度以上Si(100)基板に導入すれば、シリサイド化に伴い、FはNiSi膜中に取り込まれ、この膜の耐熱性を著しく向上させることになる。
【0060】
同様に、シリサイド化工程に先立ち、N原子を1×1014cm-2程度以上Si(110)基板に導入し、副作用のあるF原子の導入を避けすれば、シリサイド化に伴い、NはNiSi膜中に取り込まれ、この膜の耐熱性を著しく向上させることになる。
【0061】
従って、DSB基板を構成するnMOSFET形成用のSi(100)面ソース・ドレイン領域にはF原子を、pMOSFET形成用のSi(110)面ソース・ドレイン領域にはN原子をそれぞれ、シリサイド化に先立ち導入することで、それぞれの極性のMOSFETのリーク電流を抑制しつつ、それぞれの極性のMOSFETの移動度を同時に最大化できるので、C−MOSFET回路の動作を高速化することができる。
【0062】
その上、シリサイドの耐熱性が向上しているので、微細なソース・ドレイン領域上に形成されたシNiSi層と、これにコンタクトホールの開口部を通じて接触する金属物質とを、500℃前後の温度に保持し、良好な電気的接触を確保することが容易となる。
【0063】
この結果、浅いソース、ドレイン接合位置を保ちつつ、リークを発生させないシリサイド層がDSB基板上に形成でき、短チャネル効果のない、高速、高駆動力の微細化C−MOSFETを実現できる。
【0064】
以下、本発明の実施形態を図面を参照して説明する。
【0065】
(第1の実施形態)
本実施形態は、それぞれの極性のMOSFETの移動度を同時に最大化できるDSB基板を用いたC−MOSFET構造の製造に係り、DSB基板を構成するnMOSFET形成用のSi(100)面ソース・ドレイン領域にはF原子を、pMOSFET形成用のSi(110)面ソース・ドレイン領域にはN原子をそれぞれ、シリサイド化に先立ち導入することで、それぞれの極性のMOSFETのリーク電流を抑制しつつ、且つNiSi層の熱的安定性の向上により配線金属との良好な電気的接触を確保し、浅いソース・ドレイン拡散層を有した、C−MOSFET構造とその簡略な製造工程を具現する。
【0066】
図11は、本発明の第1の実施形態に係わるMOS型半導体装置の概略構成を示す断面図である。
【0067】
図中の10はp型(110)の単結晶Si基板であり、この基板10の表面部は素子分離絶縁膜13により、pMOSFETを形成するための面方位が(110)面の第1の領域100とnMOSFETを形成するための面方位が(100)面の第2の領域200とに分離されている。第1の領域100にはnウェル101が形成され、第2の領域200にはpウェル201が形成されている。
【0068】
nウェル101上には、ゲート絶縁膜102を介して第1のゲート電極103が形成され、ゲート部の側面には側壁絶縁膜105が形成されている。nウェル領域101の表面部には、ゲート部を挟むようにソース・ドレイン・エクステンション層104(104a,104b)が形成され、その外側にソース・ドレイン拡散層(ソース・ドレイン領域)106(106a,106b)が形成されている。そして、ソース・ドレイン拡散層106a,106b上にはシリサイド層115(115a,115b)が形成され、ゲート電極103上にはシリサイド層116が形成されている。
【0069】
pウェル201上には、ゲート絶縁膜202を介して第2のゲート電極203が形成され、ゲート部の側面には側壁絶縁膜205が形成されている。pウェル領域201の表面部には、ゲート部を挟むようにソース・ドレイン・エクステンション層204(204a,204b)が形成され、その外側にソース・ドレイン拡散層(ソース・ドレイン領域)206(206a,206b)が形成されている。そして、ソース・ドレイン拡散層206a,206b上にはシリサイド層215(215a,215b)が形成され、ゲート電極203上にはシリサイド層216が形成されている。
【0070】
これらを形成した基板表面には、シリコン窒化膜31が形成され、その上に層間絶縁膜32が形成され平坦化されている。層間絶縁膜32には、pMOS領域及びnMOS領域のそれぞれに、ソース・ドレインとの接続のためのコンタクトホールが形成されている。pMOS領域では、コンタクトホール内にバリア金属層122を介してWプラグ123が埋め込み形成されている。nMOS領域では、コンタクトホール内にバリア金属層222を介してWプラグ223が埋め込み形成されている。
【0071】
これらを形成した基板表面には、層間絶縁膜35が形成され、この層間絶縁膜35に設けたコンタクトホール内にCu膜125,225が埋め込み形成されている。そして、その表面には、シリコン窒化膜37が形成されている。
【0072】
次に、本実施形態のMOS型半導体装置の製造方法について、図12〜図14を用いて説明する。
【0073】
まず、図12(a)に示すように、(110)面を主表面とするp型単結晶Si基板10の表面に、(100)面を主表面とするp型単結晶Si基板11を直接貼り付ける。単結晶Si基板10,11を直接接合するには、まず単結晶Si基板10と単結晶Si基板11のそれぞれの表面を希釈されたHF溶液などで処理した後、この表面同士を密着させて、例えばAr雰囲気中で熱処理することで、これらの表面に存在する一部のSi原子間の化学結合を形成させて接合する。
【0074】
ここで、接合面でのそれぞれの表面の結晶性、原子配列が異なっているため、接合面の双方の全てのSi原子がこのような化学結合に与れるわけではないことは言うまでもない。また、化学結合を形成した場合でも、異なる配列の原子同士が結合するためには、必ず他方の基板の結晶性を乱さなければならず、結果として、転位や終端されないSiなどの多くの結晶欠陥が、この接合面に発生することに注目すべきである。
【0075】
次いで、図12(b)に示すように、単結晶Si基板10の表面に直接貼り付けられた単結晶Si基板11をCMP(Chemical Mechanical Polishing)法などの公知の手法を用いて薄膜化して、単結晶Si層12を形成する。続いて、単結晶Si層12を貫き単結晶Si基板10に達する浅い溝(shallow trench)と、それを基板表面まで埋める絶縁物質(素子分離絶縁膜)13、例えばシリコン酸化膜を形成する。そして、素子分離絶縁膜13によって区画された、pMOSFET形成予定領域(第1の領域)100と、nMOSFET形成予定領域(第2の領域)200を形成する。このような素子分離領域を備える半導体基板は、リソグラフィ工程やRIE工程等により基板表面に溝を形成した後、CVD(Chemical Vapor Diposition)法による絶縁膜堆積、更にはCMP法による平坦化等の公知の技術の効果的な方法により達成できる。
【0076】
次いで、図12(c)に示すように、第1の領域100のみに、リソグラフィ工程やイオン注入工程などの公知の技術の効果的な方法により、例えばArをイオン注入することで、この部分の単結晶Si層12を完全に非晶質化する。続いて、これを再結晶化する。再結晶化は、非晶質化したSi層に接している単結晶Si基板10の結晶性を参照して進行するので、第1の領域100の単結晶Si層12は単結晶Si基板10と一体の単結晶領域となり、その表面方位も(110)に変換される。一方、第2の領域200の単結晶Si層12はそのまま保持されることは言うまでもない。このようにして、DSB基板が完成する。
【0077】
上記の工程では、単結晶Si層12の膜厚が重要となる。第2の領域200の単結晶Si層12をそのまま保持しながら、これに隣接した微細な第1の領域100の単結晶Si層12のみを完全に非晶質化し、微小な領域を局所的に精度良く再結晶化するためには、単結晶Si層12は素子分離用絶縁膜13の深さより薄く加工されていなければならない。従って、DSB基板の基板接合面に付随した結晶欠陥は、素子形成主表面下の極浅い位置に導入されることになる。当然、この後形成されるべきソース・ドレイン拡散層の形成するpn接合が基板接合面と近接した場合、基板接合面近傍に存在する、或いは、これから派生、伝播した結晶欠陥により、大きな接合リークが発生することになる。
【0078】
また、一般にC−MOSFET構造を含む半導体装置においては、周辺回路を含めるとpMOSFETよりもnMOSFETの数及び領域が大きくなる。再結晶化過程では、常に必ずしも完全な結晶性が得られるわけではなく、ある確率で表面に至るような致命的結晶欠陥が発生する。一度、このような致命的欠陥が発生した場合は、この部分への正常な素子形成が不可能となる。従って、本実施形態のように、DSB基板の形成に当たって、数及び領域の小さいpMOSFET形成予定領域100において、非晶質化/再結晶化による表面方位の転換を行うことで、nMOSFET形成予定領域200においてこれを行うよりも、このような致命的結晶欠陥が発生する確率を低減させ、製造歩留まりを向上させることができることに注目すべきである。
【0079】
次いで、図13(d)に示すように、DSB基板上にC−MOSFETを形成するために、DSB基板内に、n型ウェル領域101とp型ウェル領域201を、イオン注入法及び熱処理等公知の技術の効果的な方法により形成する。続いて、DSB基板上の全面にゲート絶縁膜構成物質15として、例えば熱酸窒化法などの公知の技術の効果的な方法を用いて、例えば酸窒化膜を5nmの厚さに形成する。これに引き続き、ゲート電極構成物質16として、例えばCVD法などの公知の技術の効果的な方法を用いて、例えばポリSi膜を200nmの厚さに堆積する。この後、リソグラフィ法によりマスク材、例えばフォトレジストを形成し、RIE工程等により、その形状をゲート絶縁膜102,202と第1のゲート電極103,第2のゲート電極203に加工形成する。
【0080】
続いて、第1のゲート電極103及び第2の領域200上を覆うフォトレジスト(図示せず)をマスクとして、第1のゲート電極103の左右に、ソース・ドレイン・エクステンション領域となるウェル領域101と逆の導電性を有した浅い拡散層104(104a,104b)を、p型導電性を有する不純物をイオン注入することで形成する。同様に、第2のゲート電極203及び第1の領域100上を覆うフォトレジスト(図示せず)をマスクとして、第2のゲート電極203の左右に、ソース・ドレイン・エクステンション領域となるウェル領域201と逆の導電性を有した浅い拡散層204(204a,204b)を、n型導電性を有する不純物をイオン注入することで形成する。
【0081】
次いで、図13(e)に示すように、例えばCVD法により、例えばシリコン窒化膜を20nmの厚さに一面に被覆堆積した後、RIE工程等の異方性エッチングを加え、ゲート電極103,203の左右にシリコン窒化膜を選択的に残存させる。これにより、第1のゲート電極103の側部にゲート側壁絶縁膜105を形成し、第2のゲート電極203の側部にゲート側壁絶縁膜205を形成する。
【0082】
続いて、第1のゲート電極103、ゲート側壁絶縁膜105、及び第2のウェル領域201上を覆うフォトレジスト(図示せず)をマスクとして、第1のゲート電極103の左右に、第1のソース・ドレイン領域となるウェル領域101と逆の導電性を有した拡散層106(106a,106b)を、p型導電性を有する不純物をイオン注入することで、それぞれ形成する。このとき、第1のゲート電極103にもp型導電性の不純物が注入される。
【0083】
同様に、第2のゲート電極203、ゲート側壁絶縁膜205、及び第1のウェル領域101上を覆うフォトレジスト(図示せず)をマスクとして、第2のゲート電極203の左右に、第2のソース・ドレイン領域となるウェル領域201と逆の導電性を有した拡散層206(206a,206b)を、n型導電性を有する不純物をイオン注入することで、それぞれ形成する。このとき、第2のゲート電極203にもn型導電性の不純物が注入される。
【0084】
そして、これらに急速昇降温熱処理を施すことで、不純物を活性化しておく。ソース・ドレイン拡散層106,206は、Si基板表面より、例えば50nmの深さまで形成される。
【0085】
次いで、図13(f)に示すように、第2のウェル領域201上にフォトレジスト21を形成し、これをマスクとして第1のウェル領域101上にN原子を加速エネルギー2keV、注入量1×1014cm-2でイオン注入する。このとき、(110)面からの注入で顕著となるチャネリング効果を避けるため、イオン注入方向を法線方向から、例えば30度程度、傾けて実施することが効果的である。こうすれば、Si基板に注入されるN原子の飛程は10nm以下にとどまる。
【0086】
この結果、拡散層106及びゲート電極103上に、10nm程度の薄さの高濃度N含有領域111a,111b,112が形成される。ここで、Nイオンが注入される深さは、その後のシリサイド化反応で消費されるSiの膜厚以下にとどめることが望ましい。実際、30nmのNiSiを形成する場合、消費されるSiは24nmとなる。よって、これらのN含有領域は、その後のシリサイド化反応で完全に消費されることに注意すべきである。
【0087】
勿論、Fと異なり、Nは注入後に熱処理を施してもSi基板表面から離脱することがないので、Nの導入を、拡散層106の形成のためのイオン注入の際に同時に行うことができることはいうまでもない。こうすることで、改めてN注入用にフォトレジスト21を形成する必要がなくなり、工程が簡略化できる。且つ、拡散層形成用のイオン注入によって、拡散層106の表面が非晶質化している場合は、Nのチャネリングを抑制効果が期待でき、より簡便に浅い高濃度N含有領域を形成することができる。
【0088】
次いで、図14(g)に示すように、第1のウェル領域101上にフォトレジスト22を形成し、これをマスクとして第2のウェル領域201上にF原子を加速エネルギー2keV、注入量1×1014cm-2でイオン注入する。この結果、拡散層206及びゲート電極203上に、10nm程度の薄さの高濃度F含有領域211a,211b,212が形成される。
【0089】
ここにおいて、Fイオンの注入を基板法線方向から行えば、Fの一部が、チャネリング効果によって基板深部にまで達することになる。前述したように、第2の領域200では基板表面下の極浅い位置には、DSB基板接合面に付随した転位や終端されないSiなどの多くの結晶欠陥が導入されている。Fはこのような不安定な化学結合状態にあるSi原子と積極的に結合し、これを安定化させ、電気的に不活性化する作用がある。従って、DSB基板接合面に付随した結晶欠陥から2次的な欠陥がさらに派生伝播したり、不純物を捕獲して電気的活性を増加させたりすることを防止できる。
【0090】
さらに、Si(100)面へのF注入では、Si(110)面で観測された、注入自体に付随した特異的リーク生成源が発生しない。この結果、第2の領域200上にF原子を選択的に導入することで、DSB基板を使用する場合の大きな問題であった、「基板接合面と近接した、ソース・ドレイン拡散層の形成するpn接合からの大きな接合リークの発生」を効果的に回避できることになる。ここで、注入したF原子のうち、その後NiSi膜中に取り込まれるのは、面密度5.0×1013cm-2程度であるので、残りの5.0×1013cm-2程度は、Si基板深部に残存し、DSB基板接合面の安定化に寄与することになる。
【0091】
勿論、前述したように、Si(100)面にこのようにFを導入することにより、この後に形成されるNiSiの熱的安定性が向上し、500℃の熱処理を施しても、Fを注入しない場合に比べ、6桁程度の著しいリーク電流の低減を達成できることはいうまでもない。前述したようにSi(100)面にこのようにFを導入しても、表面に注入自体によるリーク源が発生することもない。
【0092】
加えて、ここでは、第1の領域100上にはFの注入を行わないことが効果的である。Fの注入を行わないことにより、Si(110)面に対してFを導入することによる不必要な特異的副作用、即ちF注入そのものに起因するSi(110)面特有の接合リーク発生、及びN導入の効果を打ち消して、Niの拡散浸潤を加速させる危険性を回避できるからである。
【0093】
また、Fの導入は、ここで示すように、シリサイド化直前に行うことが望ましい。これは、Si表面付近に導入されたFは、熱処理に伴い容易に表面から離脱してしまうことが知られているので、Fの導入を、拡散層206の形成のためのイオン注入の際に同時に行ってしまうと、その後の急速昇降温熱処理による不純物活性化工程により、せっかく注入したFそのものが表面から離脱し、FによるSi(100)面での接合リーク抑制機能自体が消失してしまうからである。
【0094】
次いで、Ni膜を公知の技術のうちの効果的な方法、例えばスパッタ法などを用いて、例えば12nmの膜厚で全面に堆積する。必要に応じてこの上に更に、キャップとなる金属物質、例えばTi,TiNのような物質を堆積形成しても良い。続いて、この半導体基板を、例えば450℃,30sec窒素中で急速熱処理し、Niと直接接しているSiとの間でシリサイド化反応を選択的に進行させる。未反応のNiは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。
【0095】
この結果、図14(h)に示すように、第1のソース・ドレイン領域106上にNiSi膜115(115a,115b)が、第1のゲート電極103上にNiSi膜116が形成される。さらに、第2のソース・ドレイン領域206上にNiSi膜215(215a,215b)が、第2のゲート電極203上にNiSi膜216が形成される。このとき、NiSi膜115,116,215,216の膜厚は28〜30nmとなる。
【0096】
このシリサイド化に伴い、pMOSFET形成領域100上のN含有領域111,112に導入されたNの一部は、NiSi膜中及びNiSi/Si界面に取り込まれる。この場合のNiSi膜中のN面密度は8.5×1013cm-2、NiSi膜中のN最大濃度は5.0×1019cm-3、NiSi/Si界面N濃度は1.0×1019cm-3となる。このように取り込まれたNにより、Si(110)面上に形成されたNiSiの熱的安定性が向上し、500℃の熱処理を加えてもリークは発生しないことになる。例えば、拡散層106の深さを50nmとすると、シリサイド下層からの接合深さは26nm程度になるので、前記近似式(A)によって、500℃,30minの熱処理が可能となる。
【0097】
さらに、もし、ここにFを注入量1×1014cm-2で同時に注入を行ってしまった場合、Nを導入した場合に比べて、F注入そのものに起因するSi(110)面特有の接合リーク発生により、リークが1桁以上大きくなってしまう。従って、F注入そのものに起因する副作用を無視できるために、Si(110)面上のN含有領域111,112に許容できるFの最大注入量は、1×1013cm-2であるといえる。勿論この注入量のFでは、リークを抑制する効果は全く期待できないので、Si(110)面拡散層106に敢えてFを注入することは、不利益こそあれ、何らメリットはないことになる。因みに、この最大許容注入量に対応する、NiSi膜中の最大許容F面密度は5.0×1012cm-2、NiSi/Si界面の最大F濃度は6.0×1018cm-3となる。
【0098】
一方、シリサイド化に伴い、nMOSFET形成領域200上のF含有領域211,212のFの一部は、NiSi膜中及びNiSi/Si界面に取り込まれる。この場合のNiSi膜中のF面密度は5.0×1013cm-2、NiSi/Si界面のF最大濃度は6.0×1019cm-3となる。このように取り込まれたFにより、NiSiの熱的安定性が向上し、500℃の熱処理を施しても、Fを注入しない場合に比べ、6桁程度の著しいリーク電流の低減を達成できることは言うまでもない。
【0099】
次いで、図14(i)に示すように、NiSi膜115,116,215,216を覆うように、シリコン窒化膜31を、例えば20nmの厚さで、基板の表面に一様に堆積させる。低温でのシリコン窒化膜の一様な堆積は、Si2Cl6 とNH3 を供給ガスとしたCVD法、或いはSiH2Cl4 とNH3 を用いた原子層堆積法(ALD:Atomic Layer Deposition)によって実現できる。
【0100】
このシリコン窒化膜31は、その後の層間絶縁膜形成、これを貫くコンタクトホール形成時に、バリア層、エッチングストップ層、即ちライナー層として機能することになる。このようなライナー層を素子分離領域を含む基板の表面に一様に設けることで、コンタクトホールの形成は必ずしもNiSi領域と精密に位置整合せずに行うことができる(Boarderless Contact 形成)。このため、素子製造工程を簡略化でき、製造コストの低減化が図れることになる。
【0101】
ここで、ライナー層として機能するシリコン窒化膜は、緻密で、微細な形状の外表面に対し一様均一に整合して形成されることが望ましい。緻密でなければ、バリア層、エッチングストップ層として機能できないし、一様均一でなければ微細な素子の形成に適応できないからである。このような、緻密で均一なシリコン窒化膜を得るためには、プラズマを利用した、PECVD法(Plasma Enhanced CVD)よりも、前述のCVD法やALD法を用いる方が好都合である。本発明者らは、このように形成された膜の緻密性の指標となる膜の光学的屈折率(屈折率が大きい方が膜が緻密)が、成膜温度に強く依存することを見出した。
【0102】
図10に、シリコン窒化膜の成膜温度と光学的屈折率との関係を、CVD法とALD法の二つの場合に対して示した。何れの場合も、成膜温度を上げると、膜の緻密性が向上し、屈折率が上昇していることが分かる。特に、成膜温度を500℃以上にした場合、成膜の手法に依らず、屈折率が1.89以上になる。本実施形態の場合、N及びFの導入によって、シリサイドの耐熱性が向上しているため、500℃の熱処理が可能となっている。従って、本手法を用いることによって、バリア層、エッチングストップ層に適した、屈折率が1.89以上の緻密なシリコン窒化膜を形成することができるようになる。
【0103】
さらに、シリコン窒化膜ライナー層31上に層間絶縁膜となるシリコン酸化膜32を堆積する。低温で、表面平坦性を示すシリコン酸化膜は、例えば400℃でO3 ,Si(OC2H5)4 (TEOS)ガスを供給することで実現することが可能である。また、SOG(Spin on Glass、珪素化合物RnSi(OH)4−n,R:有機分子及び添加材)のような流動性を示すシリコン酸化膜の材料物質を含む材質を、例えばスピンナーを用いて回転塗布し、この後、例えば窒素雰囲気中で、例えば300℃,30分で熱処理することで、シリコン酸化膜の材料物質以外の成分を除去し、シリコン酸化膜32を形成してもよい。
【0104】
この後、公知の手法、例えばリソグラフィ法やRIE法等を用いて、シリコン酸化膜32を穿ち、nMOSFETソース/ドレイン上NiSi膜215a、pMOSFETソース/ドレイン上NiSi膜115bに至るコンタクトホール121,221を形成する。この時、RIEは2段階に分けて行うのが好ましい。まず、シリコン窒化膜に対して選択性のある酸化膜エッチングを行い、シリコン窒化膜ライナー層31をRIEのエッチングストッパーとして利用する。引き続き、コンタクト底部に残存する薄いシリコン窒化膜ライナー層31を短時間のエッチング処理にて除去する。エッチングが短時間で完了できるので、下地のNiSi領域に対するプラズマダメージ等を軽減でき、コンタクト底部が一部、素子分離領域に重なった場合でもこの部分での、コンタクトホールの素子分離領域内への突貫を防ぐことが可能となる。
【0105】
次いで、コンタクト底部に露出したNiSi領域115,215を、例えばNF3 を含むプラズマに短時間暴露して、この表面を洗浄し、続いて半導体基板の全面にバリア性を持つ金属物質33(122,222)、例えばTiを例えば5nmの厚さで、例えばスパッタ法により形成する。
【0106】
この後、バリア性を持つ金属物質33とNiSi領域115,215との電気的接触を良好にするために、例えば500℃、窒素雰囲気中で熱処理を行う。この熱処理で、NiSi領域115,215上部に形成された薄い酸化物がTiによって還元除去され、良好な電気的接触が確保される。
【0107】
一般に、微細なMOSFETの狭小なソース・ドレイン領域に形成された、NiSiと電気配線物質との良好な電気的接続を、上記ソース・ドレイン領域よりさらに小さい開口部のコンタクトホールを通じて達成しようとする時には、500℃前後の熱処理は欠かせない。何故ならば、これ以下の温度では、NiSiと配線金属との間に僅かに形成される酸化物起因の絶縁性物質を、十分に融解除去することが適わなくなる。Ni原子のSi基板への拡散浸潤を阻止するために、熱処理温度を厳しく制限すると、結果的に、ソース、ドレインとの接触抵抗が上昇する。この結果、電気配線の歩留まりが低下し、シリサイドを形成した利点が完全に損なわれてしまうという困難に直面することになる。
【0108】
次いで、例えばW膜34(123,223)を、WF6 とH2 を供給ガスとしたCVD法によって、コンタクトホール121,221に充填する。このとき、バリア性を持つ金属物質122,222の表面は、500℃の熱処理により既に十分緻密な構造に変化している。この後、更に層間絶縁膜であるシリコン酸化膜35を堆積し、これにリソグラフィ法、RIE法等の公知の手法を用いて、配線物質を埋め込むべき溝を形成する。この溝の中に金属物質、例えばCu膜125,225を充填形成する(Damascene法)。引き続き、配線物質上部を覆うように、さらに絶縁物質、例えばシリコン酸化膜37を堆積する。これにより、前記図11に示す構造が得られる。
【0109】
これ以降は、必要ならば、多層の配線を構築し、また実装工程などを経て、半導体装置を完成させる。
【0110】
以上説明した本実施形態によれば、次のような効果により、高駆動力のC−MOSFETが得られる。
【0111】
(1)極性によって最適な結晶面にそれぞれのチャネル面を形成することにより、それぞれの極性のMOSFETの移動度を同時に最大化することができる。これに加えて、非常に浅いソース・ドレイン拡散層を備えながら、DSB基板を構成するnMOSFET形成用のSi(100)面ソース・ドレイン領域にはF原子を、pMOSFET形成用のSi(110)面ソース・ドレイン領域にはN原子をそれぞれ、シリサイド化に先立ち導入することで、金属原子の拡散を抑制でき、これにより接合リークを極めて低く抑えることができる。
【0112】
(2)同時に、DSB基板接合面にF原子を導入することにより、付随した結晶欠陥から2次的な欠陥がさらに派生伝播したり、不純物を捕獲して電気的活性を増加させたりすることを回避できる。
【0113】
(3)NiSiの熱的安定性が向上したため、500℃での熱処理が可能となり、バリア層、エッチングストップ層に適した、緻密なシリコン窒化膜を形成することが可能となる。
【0114】
(4)NiSiの熱的安定性が向上したため、500℃で熱処理が可能となり、配線金属との、良好な電気的接触が確保される。
【0115】
(5)DSB基板の形成に当たって、数、領域の小さいpMOSFET形成予定領域において、非晶質化/再結晶化による表面結晶方位の転換を行うことで、nMOSFET形成予定領域においてこれを行うよりも、致命的結晶欠陥が発生する確率を低減させ、製造歩留まりを向上させることができる。
【0116】
なお、上記の実施形態は、一組のC−MOSFETを例にして説明してきたが、上記手法が複数組の素子に対しても同様に適応可能であること、更に半導体装置の一部を形成する素子群に対して選択的に応用できることはいうまでもない。また、上記実施形態では、ゲート電極の上部の一部をシリサイド化するとしてきたが、ゲート電極を全てシリサイド化する場合(Fully-Silicidated Gate)に対しても、同様に適応可能である。
【0117】
加えて本実施形態では、Nの導入を拡散層形成時、或いはシリサイド直前のイオン注入としてきたが、NをDSB基板形成時の張り合わせ基板中に既に導入しておくこと、或いはpMOSFET形成予定領域を非晶質化するためのイオン注入工程の際に合わせてNを注入することができることは言うまでもない。Si中のNは、結晶転位などに積極的に配位してこれを不動化する作用を持っている。従って、このようにすれば、DSB基板接合面や、再結晶化に付随して発生する危険性のある構造的結晶欠陥を不動化し、この界面に起因した結晶欠陥が伝播することを妨げ、このような結晶欠陥が接合リークを発生させるのを抑止するというメリットがある。また、張り合わせ基板中に既にNを導入しておくことにより、これを熱酸化することにより、容易に窒化酸化膜が得られるようになる。
【0118】
また、本手法が、エピタキシャル選択成長法を用いたエレベーティッド・ソース・ドレイン構造のシリサイド化に対しても全く同様に適応可能であることはいうまでもない。さらに、本手法は、F及びNの含有が熱的安定性を向上させる如何なるシリサイド化金属に対しても有効である。
【0119】
(第2の実施形態)
図15は、本発明の第2の実施形態に係わるMOS型半導体装置の概略構成を示す断面図である。なお、図11と同一部分には、同一符号を付して、その詳しい説明は省略する。
【0120】
本実施形態が先に説明した第1の実施形態と異なる点は、素子分離領域上に一部延在したエレベーティッド・ソース・ドレイン構造を具備し、さらに自己整合的にNiSi層をソース,ドレイン,ゲート電極上に形成し、またNiSi層よりなる局所的配線を有することにある。
【0121】
各々のソース・ドレイン拡散層上にはNiSi層61が形成されている。即ち、第1のソース・ドレイン拡散層の一方106b上にはNiSi層161が形成され、第2のソース・ドレイン拡散層の一方206a上にはNiSi層261が形成されている。さらに、第1のソース・ドレイン拡散層の他方106aと第2のソース・ドレイン拡散層の他方206b上にはNiSi層61が形成され、このNiSi層61は素子分離絶縁膜13上に延在して106bと206aを電気的に接続している。
【0122】
次に、本実施形態の製造工程を図16及び図17を参照して説明する。
【0123】
まず、第1の実施形態に説明した工程に基づき、前記図13(e)に示す構造を形成する。但し、このときのソース・ドレイン拡散層106,206の深さは30nmとなるようにする。
【0124】
次いで、図16(a)に示すように、N含有アモルファスSi層40を、公知の技術のうちの効果的な方法、例えばCVD法などを用いて、例えば20nmの膜厚で全面に堆積する。該Si層40の堆積は、例えば0.2Torr,400℃でSiH4 ガスにNH3 を混入させを使用することで容易に形成することができる。さらに、素子分離上に延在させてしたエレベーティッド・ソース・ドレインとして利用する部分401,403、素子間の局所的配線として利用する部分402等を除いて、不要部分のN含有アモルファスSi層40を、リソグラフィ法やRIE工程等により除去する。
【0125】
アモルファスSi層40に含有されるN濃度は、ここにNを注入量1×1014cm-2から5×1014cm-2の範囲で注入した場合に相当する、5×1019cm-3から2.5×1020cm-3に調整されていることが望ましい。
【0126】
また、このように、イオン注入に依らずNを導入することにより、イオン注入時に付随する基板結晶へのダメージの発生を回避することができる。さらに、Si(110)面へのイオン注入の場合にさらに懸念される、「チャネリング現象による基板深部までのNの注入」が避けられることは言うまでもない。
【0127】
勿論、Nの導入法として、アモルファスSi層40の追加形成後のイオン注入を利用してもよいことには変わりがない。加えて、Si中のNは、結晶転位などに積極的に配位してこれを不動化する作用を持っている。従って、このように追加形成したSi層40にNを含有させることによって、下層のDSB基板との界面に発生する危険性のある構造的結晶欠陥を不動化し、この界面に起因した結晶欠陥がDSB基板下方へと伝播することを妨げ、このような結晶欠陥が接合リークを発生させるのを抑止することができる。
【0128】
また、CVD法によるSi膜の堆積は、均一に行うことができ、エピタキシャル成長技法に見られるような、DSB基板の結晶性の違いによる、追加Si層の膜厚、膜質の不均一性を回避できる。従って、膜厚、膜質の不均一性に由来するシリサイド化金属の突出が阻止され、安定したシリサイド層の成膜が可能となる。さらに、ソース、ドレイン電極の一部が素子分離領域上に延在することになるので、基板との結合容量が低減し、素子の高速動作が可能となる。
【0129】
この後、この基板を炭素含有プラズマに晒す。炭素含有プラズマは、公知の技術の範囲内の効果的な方法で生成することができる。炭素の供給源は、プラズマ内に炭素を供給できる任意の供給源で良い。例えば、炭素含有プラズマは、CF4 ,CHF3 ,CCl,CH4 などのガスをプラズマ中に供給することで生成できる。また、炭素は基板にフォトレジストマスクの様な炭素含有物質がある場合、ここから、RIEに伴うイオン衝撃を利用して供給させることもできる。
【0130】
一般に、プラズマは、その状態を維持するために、周囲の物質に対し、正の電位を帯びる様になる。この結果、プラズマより、周囲の物質に対して正電荷を帯びた粒子を垂直に入射させる方向に電界が発生する。よって、プラズマ中の正電荷を帯びた炭素粒子は、Si層40に垂直に衝突する。このため、水平表面のみに炭素粒子は注入され、垂直表面には炭素粒子は注入されない。こうして、炭素含有Si層が水平表面に形成される。通常使われるRIEプラズマからの入射粒子は1KV以下で加速されているので、この炭素含有Si層の厚さは数nmにとどまる。炭素含有Si層の炭素含有率は1atomic%以上あれば良い。
【0131】
次いで、USP 6,271,566 B1(M.Tsuchiaki, Toshiba)に開示してある原理により、この炭素含有Si層を熱酸化すると、HF溶液中でエッチングされない酸化膜が形成される。一方、Si層40の垂直部には通常の酸化膜が形成される。このため、熱酸化後、HF溶液中に浸すことで、Si層40の水平表面のみに酸化膜を選択的に残存させることが可能となる。この間、Si層40はアモルファス状態から、下層の結晶性を反映した結晶状態となる。即ち、Si(100)に接しているアモルファスSiは、表面が(100)に配向した結晶状態となり、Si(110)に接しているアモルファスSiは、表面が(110)に配向した結晶状態となる。さらに、水平表面の酸化膜をマスクとして、酸化膜に対して選択性を有するSiの等方的エッチング工程、例えばCDEのようなエッチング工程により、Si層40の垂直部のみを除去することができる。この後、Si層40の水平表面に残存する酸化膜を、例えばRIE法によって剥離する。結局、一部素子分離領域に延在する追加ソース・ドレイン−Si層141(141a,141b),241(241a,241b)、及びゲート電極103,203上の追加Si層142,242が形成される。ソース・ドレイン−Si層141a,241bは素子間の局所的配線を形成すべきSi層となる。この段階の素子断面図を、図16(b)に示す。
【0132】
ここで、この後のシリサイド層の形成は、このように追加形成されたSi層上面より行うことになるので、シリサイド工程を行う上で、実効的な接合深さは20nm+30nm=50nmとなる。
【0133】
次いで、図16(c)に示すように、pMOSFET形成領域100上にフォトレジスト51を形成し、これをマスクとしてnMOSFET形成領域200上にF原子を加速エネルギー2keV、注入量1×1014cm-2でイオン注入する。この結果、一部素子分離領域に延在する追加ソース・ドレイン−Si層241a、素子間の局所的配線を形成すべきSi層241b、及びゲート電極203上の追加Si層242上に、10nm程度の薄さの高濃度F含有領域251a,251b,252がそれぞれ形成される。
【0134】
前述したように、Fイオンの注入を基板法線方向から行えば、Fの一部がチャネリング効果によって基板深部にまで達することになる。勿論、nMOSFET形成領域下の極浅い位置には、DSB基板接合面に付随した転位や終端されないSiなどの多くの結晶欠陥が導入されている。Fはこのような不安定な化学結合状態にあるSi原子と積極的に結合し、これを安定化させ、電気的に不活性化する作用がある。従って、DSB基板接合面に付随した結晶欠陥から2次的な欠陥がさらに派生伝播したり、不純物を捕獲して電気的活性を増加させたりすることを防止できる。
【0135】
さらに、Si(100)面へのF注入では、Si(110)面で観測された、注入自体に付随した特異的リーク生成源が発生しない。この結果、nMOSFET形成領域上にF原子を選択的に導入することで、DSB基板を使用する場合の大きな問題であった、「基板接合面と近接した、ソース、ドレイン拡散層の形成するpn接合からの大きな接合リークの発生」を効果的に回避できることになる。
【0136】
当然、Si(100)面にこのようにFを導入することにより、この後形成されるNiSiの熱的安定性が向上し、500℃の熱処理を施しても、Fを注入しない場合に比べ、6桁程度の著しいリーク電流の低減を達成できることは言うまでもない。前述したようにSi(100)面にこのようにFを導入しても、表面に注入自体によるリーク源が発生することもない。
【0137】
加えて、pMOSFET形成領域100上にはFの注入を行わないことが効果的である。Fの注入を行わないことにより、Si(110)面に対してFを導入することによる不必要な特異的副作用、即ちF注入そのものに起因するSi(110)面特有の接合リーク発生、及びN導入の効果を打ち消して、Niの拡散浸潤を加速させる危険性を回避できるからである。
【0138】
さらに、一部素子分離領域に延在する追加ソース・ドレイン−Si層141b,241a、素子間の局所的配線を形成すべきSi層141a,241bは、拡散層106,206に接する素子分離領域内の酸化膜が、その後のHF処理などでエッチングされ、後退することを妨げている。もし、拡散層に隣接する素子分離膜が後退すると、この部分からもシリサイド化反応が進行してしまう。素子分離酸化膜が後退すれば、その分、実効的に接合が浅くなり、接合リークを誘起しやすくなる。しかしながら、本実施形態のように、追加Si層40を形成した上、更にこれらによって、拡散層に隣接した素子分離酸化膜部分を保護すれば、上記のように接合が実効的に浅くなることを防ぎ、逆に、追加したSi層40の分だけ、着実に接合深さを増すことができる。
【0139】
次いで、Ni膜を公知の技術のうちの効果的な方法、例えばスパッタ法などを用いて、例えば12nmの膜厚で全面に堆積する。必要に応じてこの上に更に、キャップとなる金属物質、例えばTi,TiNのような物質を堆積形成しても良い。続いて、この半導体基板を、例えば450℃,30secの条件で窒素中で急速熱処理し、Niと直接接しているSiとの間でシリサイド化反応を選択的に進行させる。未反応のNiは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。
【0140】
この結果、図17(d)に示すように、NiSi領域161,261、61が、一部素子分離領域に延在する追加ソース・ドレイン−Si層141b,241a、素子間の局所的配線を形成すべきSi層141a,241b上に、またNiSi領域162,262が、pMOSFETゲート電極103上、nMOSFETゲート電極203上にそれぞれ形成される。この時、NiSiの膜厚は28nm乃至30nmとなる。なお、図では追加Si層が全てシリサイド化しているものとして示している。
【0141】
このシリサイド化に伴い、ソース・ドレイン−Si層141b,241a、素子間の局所的配線を形成すべきSi層141a,241bに導入されていたNは、一部、NiSi膜中及びNiSi/Si界面に取り込まれる。この場合のNiSi膜中N面密度は8.5×1013cm-2、NiSi膜中のN最大濃度は5.0×1019cm-3、NiSi/Si界面N濃度は1.0×1019cm-3となる。このように取り込まれたNにより、Si(110)面上に形成されたNiSiの熱的安定性が向上し、500℃の熱処理を加えても、リークは発生しないことになる。例えば、ソース・ドレイン拡散層106,206の深さを30nmとすると、シリサイド下層からの接合深さは26nm程度になるので、近似式(A)によって、500℃,30minの熱処理が可能となる。
【0142】
一方、シリサイド化に伴い、nMOSFET形成領域200上の高濃度F含有領域251,252のFは一部、NiSi膜中、及びNiSi/Si界面に取り込まれる。この場合のNiSi膜中のFの面密度は5.0×1013cm-2、NiSi/Si界面のF最大濃度は6.0×1019cm-3となる。このように取り込まれたFにより、Si(100)面上に形成されたNiSiの熱的安定性が向上し、500℃の熱処理を施しても、Fを注入しない場合に比べ、6桁程度の著しいリーク電流の低減を達成できることは言うまでもない。
【0143】
また、nMOSFET形成領域200上に導入されたNは、これだけではSi(100)面上に形成されたNiSiの熱的安定性を確保するに至らないが、Fの場合と異なり、イオン注入自体に付随するリーク発生というような副作用も無い。従って、N導入の特段の不利益は存在せず、追加形成したSi層下のDSB基板との界面に発生する危険性のある構造的結晶欠陥を不動化し、この界面に起因した結晶欠陥がDSB基板下方へと伝播することを妨げ、このような結晶欠陥が接合リークを発生させるのを抑止するというメリットがある。
【0144】
また、ゲート電極103,203上に形成されたNiSi層162,262は、MOSFETの極性によらず、導電性不純物を含まない。n型、p型両方の導電性不純物を含むSiをシリサイド化して得られたNiSiの抵抗率は、一方のみを含むSiをシリサイド化して得られたNiSiに比して、高くなることが知られている。
【0145】
従来のC−MOS形成法では、pMOSFET,nMOSFETを連結するゲートポリSi電極の一部には、両方の導電性不純物が導入されることがあるが、本実施形態の場合は、本来のゲートポリSi電極の上部に、N,Fのみを含有するSi層142,242を形成し、これをシリサイド化しているので、導電性不純物に起因するNiSiの抵抗率の上昇は回避できる。従って、pMOSFET,nMOSFETを連結する細線形状のゲート電極の電気抵抗を効率よく低減することが可能となる。勿論、局所配線がシリサイド化と同時に完成するので、素子製造工程が簡略化されるのは言うまでもない。
【0146】
次いで、図17(e)に示すように、NiSi領域161,162,261,262,61を覆うように、シリコン窒化膜31を、例えば20nmの厚さで、基板の表面に一様に堆積させる。低温でのシリコン窒化膜31の一様な堆積は、Si2Cl6 とNH3 を供給ガスとしたCVD法、或いは、SiH2Cl4 とNH3 を用いたALD法によって実現できる。
【0147】
このシリコン窒化膜31は、その後の層間絶縁膜形成、これを貫くコンタクトホール形成時に、バリア層、エッチングストップ層、即ちライナー層として機能することになる。このようなライナー層を素子分離領域を含む基板の表面に一様に設けることで、コンタクトホールの形成は必ずしもNiSi領域と精密に位置整合せずに行うことができる(Boarderless Contact 形成)。このため、素子製造工程を簡略化でき、製造コストの低減化が図れることになる。
【0148】
本実施形態の場合、N及びFの導入によって、シリサイドの耐熱性が向上しているため、500℃の熱処理が可能となっている。従って、本手法を用いることによって、バリア層、エッチングストップ層に適した、屈折率が1.89以上の緻密なシリコン窒化膜を形成することができるようになる。
【0149】
続いて、第1の実施形態と同様に、シリコン窒化膜ライナー層31上に層間絶縁膜となるシリコン酸化膜を32を堆積する。低温で、表面平坦性を示すシリコン酸化膜は、例えば400℃でO3 ,Si(OC2H5)4 (TEOS)ガスを供給することで実現することが可能である。また、SOG(Spin on Glass、珪素化合物RnSi(OH)4−n,R:有機分子及び添加材)のような流動性を示すシリコン酸化膜の材料物質を含む材質を、例えばスピンナーを用いて回転塗布し、この後、例えば窒素雰囲気中で、例えば300℃,30分で熱処理することで、シリコン酸化膜の材料物質以外の成分を除去し、シリコン酸化膜32を形成してもよい。
【0150】
この後、第1の実施形態と同様に、シリコン酸化膜32を穿ち、pMOSFETソース/ドレイン上NiSi領域161、nMOSFETソース/ドレイン上NiSi領域261に至るコンタクトホール121,221を形成する。この時、RIEは2段階に分けて行うのが好ましい。まず、シリコン窒化膜31に対して選択性のある酸化膜エッチングを行い、シリコン窒化膜ライナー層31をRIEのエッチングストッパーとして利用する。引き続き、コンタクト底部に残存する薄いシリコン窒化膜ライナー層31を短時間のエッチング処理にて除去する。エッチングが短時間で完了できるので、下地のNiSi領域に対するプラズマダメージ等を軽減でき、コンタクト底部が一部、素子分離領域に重なった場合でもこの部分での、コンタクトホールの素子分離領域内への突貫を防ぐことが可能となる。
【0151】
次いで、コンタクト底部に露出したNiSi領域161,261を、例えばNF3 を含むプラズマに短時間暴露して、この表面を洗浄し、続いて、半導体基板の全面にバリア性を持つ金属物質33(122,222)、例えばTiを例えば5nmの厚さで、例えばスパッタ法により形成する。
【0152】
この後、バリア性を持つ金属物質33とNiSi領域161,261との電気的接触を良好にするために、例えば500℃、窒素雰囲気中で熱処理を行う。この熱処理で、NiSi領域161,261上部に形成された薄い酸化物がTiによって還元除去され、良好な電気的接触が確保される。
【0153】
次いで、例えばW膜34(123,223)を、WF6 とH2 を供給ガスとしたCVD法によって、コンタクトホール121,221に充填する。このとき、バリア性を持つ金属物質122,222の表面は、500℃の熱処理によりすでに十分緻密な構造に変化している。この後、更に層間絶縁膜であるシリコン酸化膜35を堆積し、これにリソグラフィ法、RIE法等の公知の手法を用いて、配線物質を埋め込むべき溝を形成する。この溝の中に金属物質、例えばCu膜125,225を充填形成する(Damascene法)。引き続き、配線物質上部を覆うように、さらに絶縁物質、例えばシリコン酸化膜37を堆積する。これにより、前記図15に示す構造が得られる。
【0154】
これ以降は、必要ならば、多層の配線を構築し、また実装工程などを経て、半導体装置を完成させる。
【0155】
このように本実施形態によれば、第1の実施形態と同様の効果(1)〜(5)が得られるのは勿論のこと、それらに加えて、次のような効果が得られる。
【0156】
(6)CVD法による堆積Si膜をシリサイド化しているので、エピタキシャル成長技法に見られるような、DSB基板の結晶性の違いによる、追加Si層の膜厚、膜質の不均一性を回避できる。従って、膜厚、膜質の不均一性に由来するシリサイド化金属の突出が阻止され、安定したシリサイド層の成膜が可能となる。
【0157】
(7)追加形成したSi層にNを含有させることによって、下層のDSB基板との界面に発生する危険性のある構造的結晶欠陥を不動化し、この界面に起因した結晶欠陥がDSB基板下方へと伝播することを妨げ、このような結晶欠陥が接合リークを発生させるのを抑止できる。
【0158】
(8)イオン注入に依らず、Nを導入することにより、イオン注入時に付随する基板結晶へのダメージの発生を回避できる。また、Si(110)面へのイオン注入の場合にさらに懸念される、「チャネリング現象による基板深部までのNの注入」が避けられる。
【0159】
(9)また、ソース、ドレイン電極の一部が素子分離領域上に延在することになるので、基板との結合容量が低減し、素子の高速動作が可能となる。
【0160】
(10)ゲート上に形成されたNiSi層の導電性不純物に起因する抵抗率の上昇を回避できる。従って、nMOSFET,pMOSFETを連結する細線形状のゲートポリSi電極の電気抵抗を効率良く低減することが可能となる。
【0161】
(11)一部素子分離領域に延在する追加ソース・ドレイン−Si層、及び素子間の局所的配線を形成すべきSi層によって、素子分離領域を形成する酸化膜が、その後のHF処理などでエッチングされるのを阻止できる。拡散層に隣接した素子分離酸化膜を保護すれば、接合が実効的に浅くなることを防ぎ、逆に、追加したSi層分だけ着実に接合深さを増すことができる。
【0162】
(12)さらに、局所配線がシリサイド化と同時に完成するので、素子製造工程が簡略化される。
【0163】
なお、上記の実施形態は、一組の相補型MOSFETを用いて説明してきたが、上記手法が複数組の素子に対しても同様に適応可能であること、更に半導体装置の一部を形成する素子群に対して選択的に応用できることはいうまでもない。また、上記実施形態では、ゲート電極の上部の一部をシリサイド化するとしてきたが、ゲート電極を全てシリサイド化する場合(Fully-Silicidated Gate)に対しても、同様に適応可能である。
【0164】
また、本手法は、F及びNの含有が熱的安定性を向上させる如何なるシリサイド化金属に対しても有効である。例えば、Niの代わりにCoやTiを用いたシリサイド化金属に適用することも可能である。
【0165】
また、MOSFETの構造は必ずしも前記図11や図15に限るものではなく、仕様に応じて適宜変更可能である。実施形態では、ゲート側壁絶縁膜及びソース・ドレイン・エクステンション層を形成した例について説明したが、これらを省略した構造に適用することも可能である。さらに、ゲート絶縁膜として酸化膜以外の絶縁膜を用いたMOSFET(いわゆるMISFET)に適用することも可能である。
【0166】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【0167】
【図1】接合深さを変えたn+/p接合上にNiSiを形成したときの接合リークの値を、シリサイドを施さなかった接合の参照データと共に接合深さの関数として示した図。
【図2】電気的接合深さ92nmでの接合リーク電流密度を、Si(100)面へのイオン注入量の関数として示した図。
【図3】NiSi形成に先立ち、Si基板表面にF,Nをイオン注入した後にNiSiを形成し、これに熱処理を施したときのシート抵抗をイオン注入量の関数として示す図。
【図4】(110)Si基板表面にF或いはNを注入後、NiSiを形成し、これに熱処理を行った場合の接合リーク電流密度を、注入を行わなかった場合と比較して、電気的接合深さの関数として示した図。
【図5】(110)Si基板表面にF或いはNを注入後、NiSiを形成し、これに熱処理を行った場合の接合リーク電流密度を、注入を行わなかった場合と比較して、電気的接合深さの関数として示した図。
【図6】(110)Si基板表面にF或いはNを注入後、NiSiを形成し、これに熱処理を行った場合に、接合リーク電流密度が1.0×10-6cm-2Aを示すシリサイド層下面からの電気的接合深さの2乗を、熱処理時間の関数として示した図。
【図7】接合リーク電流密度を1.0×10-6cm-2A以下に抑制するために許される500℃での熱処理時間を、シリサイド層下面からの電気的接合深さの関数として、Fを注入した場合、及びNを注入した場合のそれぞれに対して示した図。
【図8】(110)Si基板表面にF或いはNを注入後、NiSiを形成し、これに熱処理を行った場合の接合リーク電流密度を、注入を行わなかった場合と比較して、電気的接合深さの関数として示した図。
【図9】FをSi(100)面に、及びNをSi(110)面に注入した後、NiSiを形成したときに、NiSi層内及びSi基板表面付近に存在するF及びNの分布を示す図。
【図10】シリコン窒化膜の成膜温度と、光学的屈折率の関係を、CVD法、ALD法の二つの場合に対して示した図。
【図11】第1の実施形態に係わるMOS型半導体装置の概略構成を示す断面図。
【図12】第1の実施形態に係わるMOS型半導体装置の製造工程を示す断面図。
【図13】第1の実施形態に係わるMOS型半導体装置の製造工程を示す断面図。
【図14】第1の実施形態に係わるMOS型半導体装置の製造工程を示す断面図。
【図15】第2の実施形態に係わるMOS型半導体装置の概略構成を示す断面図。
【図16】第2の実施形態に係わるMOS型半導体装置の製造工程を示す断面図。
【図17】第2の実施形態に係わるMOS型半導体装置の製造工程を示す断面図。
【符号の説明】
【0168】
10…p型(110)単結晶Si基板
11…p型(100)単結晶Si基板
12…p型(100)単結晶Si層
13…素子分離絶縁膜
15…ゲート絶縁膜構成物質(酸窒化膜)
16…ゲート電極構成物質(ポリSi膜)
21,22,51,52…フォトレジスト
31,37…シリコン窒化膜
32,35…層間絶縁膜
40…アモルファスSi層
61,161,261…NiSi層
100…pMOSFET形成領域(第1の領域)
102,202…ゲート絶縁膜
103,203…ゲート電極
200…nMOSFET形成領域(第2の領域)
101…n型ウェル領域
201…p型ウェル領域
103,203…ゲート電極
104,204…ソース・ドレイン・エクステンション領域
105,205…ゲート側壁絶縁膜
106,206…ソース・ドレイン拡散層(ソース・ドレイン領域)
115,116,215,216…シリサイド層
121,221…コンタクトホール
122,222…バリア金属層
123,223…Wプラグ
125,225…Cu膜
【特許請求の範囲】
【請求項1】
pMOSFETを形成するためのSiの表面方位が(110)面の第1の領域と、nMOSFETを形成するためのSiの表面方位が(100)面の第2の領域と、を同一主面に有する基板と、
前記第1の領域上及び前記第2の領域上にそれぞれ、ゲート絶縁膜を介して形成されたゲート電極と、
前記第1の領域のゲート電極の両側に形成された第1のソース・ドレイン領域と、
前記第2の領域のゲート電極の両側に形成された第2のソース・ドレイン領域と、
前記第1のソース・ドレイン領域上に形成され、N原子の含有量が面密度で8.5×1013cm-2以上8.5×1014cm-2以下で、且つF原子の含有量が面密度で5.0×1012cm-2より少ない第1のシリサイド層と、
前記第2のソース・ドレイン領域上に形成され、F原子の含有量が面密度で5.0×1013cm-2以上の第2のシリサイド層と、
を具備したことを特徴とするMOS型半導体装置。
【請求項2】
前記第1のシリサイド層及び第2のシリサイド層は、NiSiであることを特徴とする請求項1記載のMOS型半導体装置。
【請求項3】
前記第2の領域の下部に、水平面の面方位が(110)面である単結晶Si基板が直接接合されていることを特徴とする請求項1記載のMOS型半導体装置。
【請求項4】
前記第1のソース・ドレイン領域の前記第1のシリサイド層の下面からの前記基板内への深さが20nm以上30nm以下であり、リーク電流密度が1.0×10-6cm-2A以下であることを特徴とする請求項1記載のMOS型半導体装置。
【請求項5】
前記第1のシリサイド層及び第2のシリサイド層の上部にそれぞれ、光学的屈折率が1.89以上のシリコン窒化膜及びシリコン酸化膜が積層され、これらのシリコン窒化膜及びシリコン酸化膜に設けられた前記シリサイド層に至るコンタクトホール内に金属物質が充填されていることを特徴とする請求項1記載のMOS型半導体装置。
【請求項6】
前記第1のシリサイド層及び第2のシリサイド層の一部は、前記第1の領域と第2の領域を島状に分離するための素子分離用絶縁膜の上に延在していることを特徴とする請求項1記載の半導体装置。
【請求項7】
前記第1のシリサイド層及び第2のシリサイド層の一部は、前記第1のソース・ドレイン領域の一方と前記第2のソース・ドレイン領域の一方とを直接電気的に接続していることを特徴とする請求項1記載MOS型半導体装置。
【請求項8】
前記第1の領域のゲート電極の上部に、前記第1のシリサイド層と同様のシリサイド層が形成され、前記第2の領域のゲート電極の上部に、前記第2のシリサイド層と同様のシリサイド層が形成されていることを特徴とする請求項1記載のMOS型半導体装置。
【請求項9】
前記第1の領域のゲート電極は、前記第1のシリサイド層と同様のシリサイドで形成され、前記第2の領域のゲート電極は、前記第2のシリサイド層と同様のシリサイドで形成されていることを特徴とする請求項1記載のMOS型半導体装置。
【請求項10】
前記第2のシリサイド層の下層に、F原子が面密度で5.0×1013cm-2以上含有されていることを特徴とする請求項1記載のMOS型半導体装置。
【請求項11】
pMOSFETを形成するためのSiの表面方位が(110)面の第1の領域と、nMOSFETを形成するためのSiの表面方位が(100)面の第2の領域と、を主面に有する基板を作製する工程と、
前記第1の領域及び第2の領域上にそれぞれ、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記第1の領域のゲート電極の両側に第1のソース・ドレイン領域を形成し、且つ前記第2の領域のゲート電極の両側に第2のソース・ドレイン領域を形成する工程と、
前記第1のソース・ドレイン領域の上部を含む領域に1.0×1014cm-2以上1.0×1015cm-2以下のN原子を導入する工程と、
前記第2のソース・ドレイン領域の上部を含み、且つ前記第1のソース・ドレイン領域を除く領域に1.0×1014cm-2以上のF原子を導入する工程と、
前記N原子が導入された第1のソース・ドレイン領域上及び前記F原子が導入された第2のソース・ドレイン領域上にそれぞれ金属膜を堆積する工程と、
前記金属膜を熱処理してシリサイド化し、前記第1のソース・ドレイン領域及び第2のソース・ドレイン領域の上部にシリサイド層をそれぞれ形成する工程と、
を含むことを特徴とするMOS型半導体装置の製造方法。
【請求項12】
前記金属膜はNiであり、前記シリサイド層はNiSiであることを特徴とする請求項11記載のMOS型半導体装置の製造方法。
【請求項13】
前記基板を作製する工程として、
主面が(110)面の単結晶Si基板上に、主面が(100)面の単結晶Si層を直接接合し、前記第1の領域において前記単結晶Si層を非晶質化した後、再び結晶化することで前記第1の領域の主面の面方位を(110)にすることを特徴とする請求項11記載のMOS型半導体装置の製造方法。
【請求項14】
前記F原子の導入をイオン注入で行い、且つFイオン注入の飛程を、前記単結晶Si層と単結晶Si基板との接合面より深くしたことを特徴とする請求項13記載のMOS型半導体装置の製造方法。
【請求項15】
前記第1のソース・ドレイン領域の前記第1のシリサイド層の下面からの前記基板内の深さが20nm以上30nm以下であり、前記第1のシリサイド層の形成後にこれに加える500℃以上の熱処理時間が、次の近似式に規定される最大許容時間以内であることを特徴とする請求項11記載のMOS型半導体装置の製造方法。
Ta=c3 ×ln{c2 /(c1−Xj2 )} [min]
Xj:シリサイド層下面からの電気的接合深さ [nm]
Ta:最大許容時間 [min]
c1 = 907 [nm2 ]
c2 = 533 [nm2 ]
c3 = 39.3 [min]
【請求項16】
前記N原子を導入する工程を、前記第1のソース・ドレイン領域を形成するための導電性不純物の注入工程の直後に行うことを特徴とする請求項11記載のMOS型半導体装置の製造方法。
【請求項17】
前記N原子を導入する工程を、前記単結晶Si層を非晶質化する工程と同時、又はその直後に行うことを特徴とする請求項13記載のMOS型半導体装置の製造方法。
【請求項18】
pMOSFETを形成するためのSiの表面方位が(110)面の第1の領域と、nMOSFETを形成するためのSiの表面方位が(100)面の第2の領域と、を主面に有する基板を作製する工程と、
前記第1の領域及び第2の領域上にそれぞれ、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記第1の領域のゲート電極の両側に第1のソース・ドレイン領域を形成し、且つ前記第2の領域のゲート電極の両側に第2のソース・ドレイン領域を形成する工程と、
前記第1のソース・ドレイン領域及び第2のソース・ドレイン領域上にそれぞれ、N原子が5×1019cm-3以上2.5×1020cm-3以下含有された追加Si層を形成する工程と、
前記第2のソース・ドレイン領域上の追加Si層を含み、且つ前記第1のソース・ドレイン領域上の追加Si層を除く領域に1.0×1014cm-2以上のF原子を導入する工程と、
前記各追加Si層上にそれぞれ金属膜を堆積する工程と、
前記金属膜を熱処理してシリサイド化し、前記第1のソース・ドレイン領域及び第2のソース・ドレイン領域の上部にシリサイド層をそれぞれ形成する工程と、
を含むことを特徴とするMOS型半導体装置の製造方法。
【請求項19】
前記追加Si層を形成する工程として、
前記第1のソース・ドレイン領域及び第2のソース・ドレイン領域を形成した後に、窒素含有Si膜を化学気相成長法により追加形成し、次いで前記窒素含有Si膜の水平面上に炭素を選択的に導入して炭素含有Si層を形成し、次いで熱酸化処理を施した後にフッ化水素溶液に浸すことにより、前記窒素含有Si膜の垂直部を選択的に除去することを特徴とする請求項18記載のMOS型半導体装置の製造方法。
【請求項20】
前記シリサイド層の上部に、光学的屈折率が1.89以上のシリコン窒化膜を形成する工程を更に有することを特徴とする請求項11又は18記載のMOS型半導体装置の製造方法。
【請求項1】
pMOSFETを形成するためのSiの表面方位が(110)面の第1の領域と、nMOSFETを形成するためのSiの表面方位が(100)面の第2の領域と、を同一主面に有する基板と、
前記第1の領域上及び前記第2の領域上にそれぞれ、ゲート絶縁膜を介して形成されたゲート電極と、
前記第1の領域のゲート電極の両側に形成された第1のソース・ドレイン領域と、
前記第2の領域のゲート電極の両側に形成された第2のソース・ドレイン領域と、
前記第1のソース・ドレイン領域上に形成され、N原子の含有量が面密度で8.5×1013cm-2以上8.5×1014cm-2以下で、且つF原子の含有量が面密度で5.0×1012cm-2より少ない第1のシリサイド層と、
前記第2のソース・ドレイン領域上に形成され、F原子の含有量が面密度で5.0×1013cm-2以上の第2のシリサイド層と、
を具備したことを特徴とするMOS型半導体装置。
【請求項2】
前記第1のシリサイド層及び第2のシリサイド層は、NiSiであることを特徴とする請求項1記載のMOS型半導体装置。
【請求項3】
前記第2の領域の下部に、水平面の面方位が(110)面である単結晶Si基板が直接接合されていることを特徴とする請求項1記載のMOS型半導体装置。
【請求項4】
前記第1のソース・ドレイン領域の前記第1のシリサイド層の下面からの前記基板内への深さが20nm以上30nm以下であり、リーク電流密度が1.0×10-6cm-2A以下であることを特徴とする請求項1記載のMOS型半導体装置。
【請求項5】
前記第1のシリサイド層及び第2のシリサイド層の上部にそれぞれ、光学的屈折率が1.89以上のシリコン窒化膜及びシリコン酸化膜が積層され、これらのシリコン窒化膜及びシリコン酸化膜に設けられた前記シリサイド層に至るコンタクトホール内に金属物質が充填されていることを特徴とする請求項1記載のMOS型半導体装置。
【請求項6】
前記第1のシリサイド層及び第2のシリサイド層の一部は、前記第1の領域と第2の領域を島状に分離するための素子分離用絶縁膜の上に延在していることを特徴とする請求項1記載の半導体装置。
【請求項7】
前記第1のシリサイド層及び第2のシリサイド層の一部は、前記第1のソース・ドレイン領域の一方と前記第2のソース・ドレイン領域の一方とを直接電気的に接続していることを特徴とする請求項1記載MOS型半導体装置。
【請求項8】
前記第1の領域のゲート電極の上部に、前記第1のシリサイド層と同様のシリサイド層が形成され、前記第2の領域のゲート電極の上部に、前記第2のシリサイド層と同様のシリサイド層が形成されていることを特徴とする請求項1記載のMOS型半導体装置。
【請求項9】
前記第1の領域のゲート電極は、前記第1のシリサイド層と同様のシリサイドで形成され、前記第2の領域のゲート電極は、前記第2のシリサイド層と同様のシリサイドで形成されていることを特徴とする請求項1記載のMOS型半導体装置。
【請求項10】
前記第2のシリサイド層の下層に、F原子が面密度で5.0×1013cm-2以上含有されていることを特徴とする請求項1記載のMOS型半導体装置。
【請求項11】
pMOSFETを形成するためのSiの表面方位が(110)面の第1の領域と、nMOSFETを形成するためのSiの表面方位が(100)面の第2の領域と、を主面に有する基板を作製する工程と、
前記第1の領域及び第2の領域上にそれぞれ、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記第1の領域のゲート電極の両側に第1のソース・ドレイン領域を形成し、且つ前記第2の領域のゲート電極の両側に第2のソース・ドレイン領域を形成する工程と、
前記第1のソース・ドレイン領域の上部を含む領域に1.0×1014cm-2以上1.0×1015cm-2以下のN原子を導入する工程と、
前記第2のソース・ドレイン領域の上部を含み、且つ前記第1のソース・ドレイン領域を除く領域に1.0×1014cm-2以上のF原子を導入する工程と、
前記N原子が導入された第1のソース・ドレイン領域上及び前記F原子が導入された第2のソース・ドレイン領域上にそれぞれ金属膜を堆積する工程と、
前記金属膜を熱処理してシリサイド化し、前記第1のソース・ドレイン領域及び第2のソース・ドレイン領域の上部にシリサイド層をそれぞれ形成する工程と、
を含むことを特徴とするMOS型半導体装置の製造方法。
【請求項12】
前記金属膜はNiであり、前記シリサイド層はNiSiであることを特徴とする請求項11記載のMOS型半導体装置の製造方法。
【請求項13】
前記基板を作製する工程として、
主面が(110)面の単結晶Si基板上に、主面が(100)面の単結晶Si層を直接接合し、前記第1の領域において前記単結晶Si層を非晶質化した後、再び結晶化することで前記第1の領域の主面の面方位を(110)にすることを特徴とする請求項11記載のMOS型半導体装置の製造方法。
【請求項14】
前記F原子の導入をイオン注入で行い、且つFイオン注入の飛程を、前記単結晶Si層と単結晶Si基板との接合面より深くしたことを特徴とする請求項13記載のMOS型半導体装置の製造方法。
【請求項15】
前記第1のソース・ドレイン領域の前記第1のシリサイド層の下面からの前記基板内の深さが20nm以上30nm以下であり、前記第1のシリサイド層の形成後にこれに加える500℃以上の熱処理時間が、次の近似式に規定される最大許容時間以内であることを特徴とする請求項11記載のMOS型半導体装置の製造方法。
Ta=c3 ×ln{c2 /(c1−Xj2 )} [min]
Xj:シリサイド層下面からの電気的接合深さ [nm]
Ta:最大許容時間 [min]
c1 = 907 [nm2 ]
c2 = 533 [nm2 ]
c3 = 39.3 [min]
【請求項16】
前記N原子を導入する工程を、前記第1のソース・ドレイン領域を形成するための導電性不純物の注入工程の直後に行うことを特徴とする請求項11記載のMOS型半導体装置の製造方法。
【請求項17】
前記N原子を導入する工程を、前記単結晶Si層を非晶質化する工程と同時、又はその直後に行うことを特徴とする請求項13記載のMOS型半導体装置の製造方法。
【請求項18】
pMOSFETを形成するためのSiの表面方位が(110)面の第1の領域と、nMOSFETを形成するためのSiの表面方位が(100)面の第2の領域と、を主面に有する基板を作製する工程と、
前記第1の領域及び第2の領域上にそれぞれ、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記第1の領域のゲート電極の両側に第1のソース・ドレイン領域を形成し、且つ前記第2の領域のゲート電極の両側に第2のソース・ドレイン領域を形成する工程と、
前記第1のソース・ドレイン領域及び第2のソース・ドレイン領域上にそれぞれ、N原子が5×1019cm-3以上2.5×1020cm-3以下含有された追加Si層を形成する工程と、
前記第2のソース・ドレイン領域上の追加Si層を含み、且つ前記第1のソース・ドレイン領域上の追加Si層を除く領域に1.0×1014cm-2以上のF原子を導入する工程と、
前記各追加Si層上にそれぞれ金属膜を堆積する工程と、
前記金属膜を熱処理してシリサイド化し、前記第1のソース・ドレイン領域及び第2のソース・ドレイン領域の上部にシリサイド層をそれぞれ形成する工程と、
を含むことを特徴とするMOS型半導体装置の製造方法。
【請求項19】
前記追加Si層を形成する工程として、
前記第1のソース・ドレイン領域及び第2のソース・ドレイン領域を形成した後に、窒素含有Si膜を化学気相成長法により追加形成し、次いで前記窒素含有Si膜の水平面上に炭素を選択的に導入して炭素含有Si層を形成し、次いで熱酸化処理を施した後にフッ化水素溶液に浸すことにより、前記窒素含有Si膜の垂直部を選択的に除去することを特徴とする請求項18記載のMOS型半導体装置の製造方法。
【請求項20】
前記シリサイド層の上部に、光学的屈折率が1.89以上のシリコン窒化膜を形成する工程を更に有することを特徴とする請求項11又は18記載のMOS型半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2007−294686(P2007−294686A)
【公開日】平成19年11月8日(2007.11.8)
【国際特許分類】
【出願番号】特願2006−121008(P2006−121008)
【出願日】平成18年4月25日(2006.4.25)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成19年11月8日(2007.11.8)
【国際特許分類】
【出願日】平成18年4月25日(2006.4.25)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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