ストレッサを備える構造及びその製造方法
半導体素子を形成する方法が提供される。本方法によれば、基板(203)を、第1ゲート構造(205)及び第2ゲート構造(207)が基板の上に配設されるように設ける。第1ストレッサ層(215)を基板の上に形成し、そして犠牲層(216)を第1ストレッサ層の上に形成する。第2ストレッサ層(219)を犠牲層の上に形成する。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は概して半導体素子に関し、より詳細には、2つのエッチング停止層(ESL)を用いたストレッサ構造を有する半導体素子の製造方法に関する。
【背景技術】
【0002】
薄い歪みシリコン層をCMOS素子のチャネル層に使用すると、これらの素子の性能特性が向上することが判明している。歪みをチャネル層に生じさせることにより、当該層内の個々のシリコン原子を強制的に、これらのシリコン原子の格子構造の中で、歪みの無い材料における場合よりも互いから遠く離す、または互いに更に近接させる。格子間隔を広くする、または狭くすることにより、素子の電子バンド構造に変化が生じるので、電流担体(すなわち、電子及び正孔)の移動度がチャネル層内で大きくなって、トランジスタを流れる電流が大きくなり、そして回路速度が速くなる。
【0003】
CMOS素子では、歪みチャネル層は、局所的な機械的応力を素子に加えることにより得られる。電子移動度、従ってNMOS性能は、引っ張り応力を電流が流れる方向に沿って(すなわち、当該方向に平行に)加える、または電流の流れる方向に直交に加えることにより高めることができる。正孔移動度、従ってPMOS性能は、圧縮応力を電流が流れる方向に平行に加え、かつ引っ張り応力を電流が流れる方向に直交に加えることにより高めることができる。
【0004】
コンタクトESL(エッチング停止層)膜を利用して、局所的な機械的応力、特に引っ張り応力または圧縮応力をNMOS素子またはPMOS素子のチャネル層に加えることができる。従って、引っ張り応力はNMOSチャネルに、引っ張り歪みエッチング停止膜を設けることにより加えることができ、そして圧縮応力はPMOSチャネルに、圧縮歪みエッチング停止膜を設けることにより加えることができる。しかしながら、CMOS性能を最大にするためには、圧縮応力膜または引っ張り応力膜のいずれかをCMOSトランジスタの両方の領域に適用する構成を回避することが望ましい、というのは、圧縮応力膜によってNMOS性能が劣化する可能性があるとともに、引っ張り応力膜によってPMOS性能が劣化する可能性があるからである。従って、引っ張り応力膜及び圧縮応力膜をそれぞれ別々に、CMOSトランジスタのNMOS領域及びPMOS領域にのみ設ける種々の方法がこの技術分野において開発されている。
【発明の開示】
【発明が解決しようとする課題】
【0005】
このような方法によってCMOSトランジスタの性能を向上させることができるにも拘わらず、実際には、結果として得られるトランジスタの特性が大きく変わってしまうことが多い。更に、これらのトランジスタを形成するために広く使用される方法によって多くの場合、許容できないほど多くの欠陥が生じる。従って、この技術分野では、結果として得られるトランジスタの特性の均一性が更に高く、かつ欠陥の発生が少なくなるようなCMOSトランジスタを形成する方法が必要になる。これらの要求、及び他の要求は、本明細書に記載される方法及び素子によって満たすことができる。
【課題を解決するための手段】
【0006】
一の態様では、半導体素子を形成する方法が提供される。本方法によれば、基板を、第1及び第2ゲート構造が基板の上に配設されるように設ける。第1ストレッサ層を基板の上に形成し、そして犠牲層を第1ストレッサ層の上に形成する。第2ストレッサ層を犠牲層の上に形成する。
【0007】
別の態様では、半導体素子を形成する方法が提供される。本方法によれば、基板を、第1及び第2ゲート構造が基板の上に配設されるように設け、第1ゲート構造は素子のNMOS領域内に配置され、そして第2ゲート構造は素子のPMOS領域内に配置される。第1応力形成層を基板の上に形成する。次に、素子を、第1ゲート構造が露出し、そして第2ゲート構造が被覆されるようにマスクし、更に第1応力形成層を第1エッチングにより部分的にエッチングして、第1応力形成層の一部分が第1ゲート構造を被覆するようにする。
【発明を実施するための最良の形態】
【0008】
本開示のこれらの態様、及び他の態様を以下に更に詳細に説明する。
理論に拘束されないとすると、CMOS素子に観察される欠陥の発生、及び素子性能の変化は、一部の理由として、引っ張りストレッサ膜及び圧縮ストレッサ膜を画定するために使用されるエッチングプロセスによって、基板上の金属シリサイド領域(ソース領域及びドレイン領域の上に延びる領域だけでなく、ゲート電極の上に延びる領域を含む)も部分的にエッチングされて、これらの領域が部分的に除去されるために生じると考えられている。同様に、これらのエッチングプロセスによって、一方の、または両方のストレッサ膜が薄くなり、これによって今度は、これらの膜から素子のチャネル領域に加わる圧縮応力または引っ張り応力の大きさが変化するとも考えられている。
【0009】
従って、前述の問題は、基板及び引っ張りストレッサ膜及び圧縮ストレッサ膜を、これらの膜を画定するために使用されるエッチングプロセスの間に保護するCMOSトランジスタ形成プロセスを提供することにより解決することができることが分かる。詳細には、基板(及び、特に基板上に画定される金属シリサイド領域)が部分的に除去されることがないように基板を保護することができるが、基板の保護は、マルチステップ(多段階)エッチングを、これらの膜を基板の内、これらの膜の形成が望ましくない部分から除去するために普通に使用される単一のドライエッチングの代わりに用いることにより行なわれる。このようなマルチステップエッチングプロセスでは、第1エッチングを利用して膜の主要部分を除去すると共に、第2エッチング(または、複数回のエッチング)を使用して膜の残りの部分を除去することができる。第1エッチングは、例えば高いエッチングレートを用いた時限エッチング(timed etch)とし、第2エッチングは、基板(及び、基板上に画定される金属シリサイド領域)をエッチングし難いという点で、基板に対する選択性が第1エッチングよりも高いエッチングとすることができる。
【0010】
引っ張りストレッサ膜及び/又は圧縮ストレッサ膜は、犠牲層(好適には酸化膜層)がこれらのストレッサ膜の間に設けられるが、薄膜化しないようにこれらのストレッサ膜を保護する必要があることも判明している。次に、犠牲層に対して、犠牲層をエッチングし難いという点で適切な選択性を示すエッチングを使用して、これらのストレッサ膜の内の一方を、残りの方の膜をエッチングすることなく、または薄膜化することなく除去することができる。犠牲層は後の時点で、残りのストレッサ膜をエッチングし難いという点で、残りのストレッサ膜に対して選択性を示す適切なエッチングで除去することができる。この手法によって、同じCMOS構造の内部に位置し、かつ化学的に同様または同じである引っ張りストレッサ膜及び圧縮ストレッサ膜を、薄膜化またはエッチングを生じることなく選択的にエッチングすることができる。
【0011】
本明細書に開示する方法は、MOSFET素子を、2つのエッチング停止層(ESL)を用い、かつストレッサを統合した構造として形成するプロセスを示す図1〜9に示す従来技術によるプロセスに関連付けながら理解される必要がある。これらの図は、図を簡易かつ明瞭にするために所定の形態に簡易化されている。従って、例えばこれらの図には示されないが、半導体素子におけるNMOS領域及びPMOS領域は通常、互いから一つ以上のトレンチ分離構造によって絶縁されることを理解されたい。
【0012】
図1に示すように、基板103を備える構造101が設けられ、この基板103の上には、CMOS素子のPMOS領域及びNMOS領域にそれぞれ対応する第1ゲート構造105及び第2ゲート構造107が画定される。ゲート構造105,107の各ゲート構造は、ゲート電極109と、そして隣接するスペーサ構造111と、を含む。シリサイド層113はゲート電極109の上に、そして基板103の内、ゲート電極に隣接する部分の上に設けられる。
【0013】
次に、図2を参照すると、引っ張りストレッサ層115を基板の上に堆積させる。引っ張りストレッサ層115はコンフォーマル層として堆積させることが好ましい。
次に、図3に示すように、第1フォトレジスト層117を構造の上に塗布し、そしてパターニングして、構造の内、第1ゲート構造105を含む領域が露出し、かつ構造の内、第2ゲート構造107を含む領域がマスクされるようにする。次に、引っ張りストレッサ層115の露出部分を素子からドライエッチングで図4に示すように除去する。次に、第1フォトレジスト層117を図5に示すように剥離し、その後、コンフォーマルな圧縮ストレッサ層119を構造の上に、図6に示すように堆積させる。
【0014】
次に、図7に示すように、第2フォトレジスト層121を塗布し、そしてパターニングして、構造の内、第2ゲート構造107を含む領域が露出し、かつ構造の内、第1ゲート構造105を含む領域がマスクされるようにする。次に、図8に示すように、圧縮ストレッサ層119を露出領域から適切なエッチャントで除去する。次に、第2フォトレジスト層121を剥離して、図9に示す構造を形成する。
【0015】
これまでに説明したプロセスは幾つかの顕著な不具合を呈する。詳細には、このプロセスでは、ドライエッチングを利用して引っ張りストレッサ層115の内、素子のPMOS領域の第1ゲート構造105(図4参照)の上に延びる部分を除去する。このエッチングによって多くの場合、下地の金属シリサイド113が部分的に除去され、従って素子の電気特性が劣化する。
【0016】
更に、このプロセスでは、エッチングを利用して、圧縮ストレッサ層119の内、素子のNMOS領域の第2ゲート構造107(図7〜8参照)の上に延びる部分を除去する。多くの場合、圧縮ストレッサ層及び引っ張りストレッサ層は化学的に同様の構成とする、または同じ構成とすることができる(例えば、両方のストレッサ層は、異なる方法で処理されることにより正味の引っ張り応力または圧縮応力が発生しているSiN層を含むことができる)。従って、2つのストレッサ層の内の一方を選択的にエッチングするためのドライエッチング選択性が低い場合が多い。その結果、このエッチングプロセスでは、引っ張りストレッサ層115がトランジスタのNMOS領域において薄くなり易い。更にやっかいなことに、この薄膜化の程度を予測することが非常に難しく、かつ制御することが難しい。その結果、このプロセスによって、引っ張り応力が、結果として得られるトランジスタのNMOS領域において変化し、従って不所望の変化がこれらの素子の電気特性に生じる。また、このコンタクトエッチング停止層の膜厚が変化することにより、欠陥が発生するので、回路歩留まりの問題が生じる。
【0017】
前述の不具合は、図10〜18に示すプロセスによって解決することができる。図10によれば、プロセスは図1に示す構造と同様である構造201から始まる。この構造は半導体基板203を備え、この基板203の上には、CMOSトランジスタのPMOS領域及びNMOS領域にそれぞれ対応する第1ゲート構造205及び第2ゲート構造207が画定される。ゲート構造205,207の各ゲート構造は、ゲート電極209と、そして隣接するスペーサ構造211と、を含む。金属シリサイド層213はゲート電極209の上に、そして基板203の内、当該ゲート電極に隣接する部分の上に設けられる。
【0018】
次に、図11に示すように、引っ張りストレッサ層215を基板の上に堆積させる。引っ張りストレッサ層215はコンフォーマル層として堆積させることが好ましい。次に、酸化膜層216を引っ張りストレッサ層215の上に、図12に示すように堆積させる。
【0019】
次に、図13に示すように、第1フォトレジスト層217を構造の上に塗布し、そしてパターニングして、構造の内、第1ゲート構造205を含む領域が露出し、かつ構造の内、第2ゲート構造207を含む領域がマスクされるようにする。次に、酸化膜層216、及び引っ張りストレッサ層215の一部分を素子の露出部分から図14に示すように除去する。好適には、プラズマエッチングを使用して、酸化膜層216、及び引っ張りストレッサ層215の主要部分の両方を除去する。この処理は、時限エッチングまたは終点検出エッチングで行なうことができる。
【0020】
次に、図15に示すように、第1フォトレジスト層217を剥離し、そして更に別のエッチング(ドライまたはウェット)エッチングを使用して、引っ張りストレッサ層215の残りの部分を、酸化膜層216をハードマスクとして使用して除去する。このプロセスの或る変形例では、エッチングは第1フォトレジスト層217を剥離する前に実施することができる。特に、引っ張りストレッサ層215の主要部分を除去するために使用されるドライエッチングよりも、ずっと高い選択性を酸化膜ハードマスク層216及び金属シリサイド213の両方に対して示すエッチング(ドライまたはウェット)を使用することができる。別の実施形態では、単なる2ステップ(段階)ではなくマルチステップ(多段階)エッチングを使用して全ての材料の除去を更に高精度に制御する。
【0021】
次に、図16に示すように、コンフォーマルな圧縮ストレッサ層219を構造の上に堆積させる。次に、第2フォトレジスト層221を構造の上に、図17に示すように塗布し、そしてパターニングして、構造の内、第2ゲート構造207を含む領域が露出し、かつ構造の内、第1ゲート構造205を含む領域がマスクされるようにする。次に、図18に示すように、圧縮ストレッサ層219の露出部分を適切なエッチャントで、酸化膜層216をエッチング停止層として使用して除去し、そして第2フォトレジスト層221を次に剥離する。
【0022】
多くの変形及び変更を図10〜18に示す手順に、これまでに既に説明した手順とは異なるように加えることができる。例えば、引っ張り応力層を最初に堆積させるのではなく、圧縮応力層を最初に堆積させることができる。この処理は、例えば図10〜18に示す手順を変更して、層215が圧縮ストレッサ層になり、かつ層219が引っ張りストレッサ層になるようにし、更に第1ゲート構造205及び第2ゲート構造207がそれぞれ、CMOSトランジスタのNMOS領域及びPMOS領域に対応するようにすることにより行なうことができる。
【0023】
図10〜18に示すプロセスは、図1〜9に示す従来技術によるプロセスよりも多くの優れた利点を提供する。これらの利点は図19を参照することにより理解することができ、図19を図18の構造と比較すると、図19は、図1〜9に示す従来技術によるプロセスから生じ得る複数の不具合の内の幾つかの不具合を示している。詳細には、既に述べたように、図1〜9の従来技術によるプロセスに使用されるドライエッチングによって、金属シリサイド層213が部分的に除去され(この部分的な除去は図19の領域231として示される)、そしてその結果、素子の電気特性が劣化する。これとは異なり、図10〜18に示すプロセスでは、引っ張りストレッサ層215は2ステップでエッチングされる。第1ステップでは、引っ張りストレッサ材料215の主要部分を、好ましくは時限エッチングまたは終点を検出するドライエッチングで除去する。次に、引っ張りストレッサ層215の残りの部分は、金属シリサイド213を、金属シリサイドがエッチングされ難いという点で金属シリサイドに対して高い選択性を示す適切なエッチングであるドライエッチングまたはウェットエッチングで除去される。従って、金属シリサイド213が部分的に除去される現象は回避される。
【0024】
更に、図10〜18に示すプロセスでは、引っ張りストレッサ層215と圧縮ストレッサ層219との間に配置される酸化膜層216を利用する。圧縮ストレッサ層219を素子のNMOS領域から次の工程で除去している間、この酸化膜層216は、図19に示すエッチングの間の圧縮ストレッサ層219の薄膜化を防止するハードマスクとして、またはエッチング停止層として利用される(薄膜化の様子は、図を分かり易くするために図19ではかなり誇張して描かれている)。従って、図10〜18に示すプロセスによって、化学的に類似する、または同じ材料を使用して、引っ張り応力及び圧縮応力の両方をCMOSトランジスタの適切な領域に発生させることができ、圧縮ストレッサ層219を素子のPMOS領域から除去している間に引っ張りストレッサ層215を薄膜化することがない。
【0025】
本明細書に記載される方法及び装置におけるストレッサ層に使用される材料は、高融点絶縁材料、または選択的に物理的エッチングされる性質を持つ材料を含むことができる。このような膜は、例えば窒化シリコン(例えば、Si3N4またはSixNy)及び又は酸窒化シリコン(例えば、SixONy)を含むことができる。これらの材料は、化学気相成長(CVD)、プラズマ支援化学気相成長(PECVD)、または物理気相成長(PVD)のような従来の方法によって成長させることができる、または全面に堆積させることができる。このような膜は高精度に制御された膜厚に形成することができる。
【0026】
これらの膜によって加わる応力の種類及び大きさを含む、本明細書に記載されるストレッサ膜の物理特性は、膜を形成するために使用されるプロセスパラメータを適切に操作することにより選択することができる。このようなパラメータとして、例えば堆積圧力、プラズマ電力、プロセスにおける化学種、及びウェハと電極との間隔を挙げることができる。例えば、約1000MPa超の引っ張り応力を示す引っ張り応力膜は、次のCVDパラメータ:約350〜500℃の温度、約1〜10Torrの圧力、1.0〜1.3cmのウェハ/電極間の間隔、シラン及びアンモニアのようなプロセスガス、及び窒素、ヘリウム、及びアルゴンのような不活性ガスの組み合わせ、及び約0.05〜0.32ワット/平方センチメートル(W/cm2)の範囲の合計RF電力密度を使用して形成することができる。同様に、約2000MPa超の絶対値を有する圧縮応力を示す圧縮応力膜は、次のCVDパラメータ:約350〜500℃の温度、約1〜10Torrの圧力、0.05〜1.1cmのウェハ/電極間の間隔、シラン及びアンモニアのようなプロセスガス、及び窒素、ヘリウム、及びアルゴンのような不活性ガスの組み合わせ、及び約0.05〜0.8W/cm2の範囲の合計RF電力密度を使用して形成することができる。
【0027】
種々のウェットエッチング及びドライエッチングを本明細書に記載されるプロセスに使用して、引っ張りストレッサの残りの部分を素子のNMOS領域から除去することができる。ESL膜のドライエッチングは、ハロゲン含有ガスを単独で、またはキャリアガスを含むことができる他のガスと混合して使用する標準のエッチング方法を使用することにより行なうことができる。ガスの選択は、必要な選択性の種類によって変わる形で行なわれる。マルチステップエッチングプロセスにおいてエッチング速度が相対的に速い1回目の通常のエッチングを行なう場合(例えば、図14に示すエッチングを参照されたい)、通常のエッチャントガスとして、これらに制限されないが、CF4,CHF3,CH3F,SF6,及びNF3を挙げることができる。このようなマルチステップエッチングプロセスにおいてエッチング速度が相対的に遅い2回目の通常のエッチングを行なう場合、選択されるガスとして、これらに制限されないが、CH2F2,C4F8,C4F6,CO,N2,及びArを挙げることができる。適切なウェットエッチャントとして、これらに制限されないが、約1:50〜1:1000のHF:H2O濃度のHF(フッ酸)希釈水溶液を挙げることができる。
【0028】
本発明に関する上の記述は例示であり、制限的な意味として捉えられるべきではない。従って、種々の追加、置き換え、及び変更を上述の実施形態に対して、本発明の技術範囲から逸脱しない限り行なうことができることを理解されたい。従って、本発明の技術範囲は添付の請求項の記載に基づいて解釈されるべきである。
【図面の簡単な説明】
【0029】
【図1】2つのストレッサ構造を形成する従来技術によるプロセスにおける或る工程を示す断面図。
【図2】2つのストレッサ構造を形成する従来技術によるプロセスにおける或る工程を示す断面図。
【図3】2つのストレッサ構造を形成する従来技術によるプロセスにおける或る工程を示す断面図。
【図4】2つのストレッサ構造を形成する従来技術によるプロセスにおける或る工程を示す断面図。
【図5】2つのストレッサ構造を形成する従来技術によるプロセスにおける或る工程を示す断面図。
【図6】2つのストレッサ構造を形成する従来技術によるプロセスにおける或る工程を示す断面図。
【図7】2つのストレッサ構造を形成する従来技術によるプロセスにおける或る工程を示す断面図。
【図8】2つのストレッサ構造を形成する従来技術によるプロセスにおける或る工程を示す断面図。
【図9】2つのストレッサ構造を形成する従来技術によるプロセスにおける或る工程を示す断面図。
【図10】本明細書において提供される示唆による2つのストレッサ構造を形成するプロセスの一の実施形態における或る工程を示す断面図。
【図11】本明細書において提供される示唆による2つのストレッサ構造を形成するプロセスの一の実施形態における或る工程を示す断面図。
【図12】本明細書において提供される示唆による2つのストレッサ構造を形成するプロセスの一の実施形態における或る工程を示す断面図。
【図13】本明細書において提供される示唆による2つのストレッサ構造を形成するプロセスの一の実施形態における或る工程を示す断面図。
【図14】本明細書において提供される示唆による2つのストレッサ構造を形成するプロセスの一の実施形態における或る工程を示す断面図。
【図15】本明細書において提供される示唆による2つのストレッサ構造を形成するプロセスの一の実施形態における或る工程を示す断面図。
【図16】本明細書において提供される示唆による2つのストレッサ構造を形成するプロセスの一の実施形態における或る工程を示す断面図。
【図17】本明細書において提供される示唆による2つのストレッサ構造を形成するプロセスの一の実施形態における或る工程を示す断面図。
【図18】本明細書において提供される示唆による2つのストレッサ構造を形成するプロセスの一の実施形態における或る工程を示す断面図。
【図19】図1〜9に示すプロセスに従って形成されるCMOSトランジスタに発生し得る複数の欠陥の内の幾つかの欠陥を示す断面図。
【技術分野】
【0001】
本開示は概して半導体素子に関し、より詳細には、2つのエッチング停止層(ESL)を用いたストレッサ構造を有する半導体素子の製造方法に関する。
【背景技術】
【0002】
薄い歪みシリコン層をCMOS素子のチャネル層に使用すると、これらの素子の性能特性が向上することが判明している。歪みをチャネル層に生じさせることにより、当該層内の個々のシリコン原子を強制的に、これらのシリコン原子の格子構造の中で、歪みの無い材料における場合よりも互いから遠く離す、または互いに更に近接させる。格子間隔を広くする、または狭くすることにより、素子の電子バンド構造に変化が生じるので、電流担体(すなわち、電子及び正孔)の移動度がチャネル層内で大きくなって、トランジスタを流れる電流が大きくなり、そして回路速度が速くなる。
【0003】
CMOS素子では、歪みチャネル層は、局所的な機械的応力を素子に加えることにより得られる。電子移動度、従ってNMOS性能は、引っ張り応力を電流が流れる方向に沿って(すなわち、当該方向に平行に)加える、または電流の流れる方向に直交に加えることにより高めることができる。正孔移動度、従ってPMOS性能は、圧縮応力を電流が流れる方向に平行に加え、かつ引っ張り応力を電流が流れる方向に直交に加えることにより高めることができる。
【0004】
コンタクトESL(エッチング停止層)膜を利用して、局所的な機械的応力、特に引っ張り応力または圧縮応力をNMOS素子またはPMOS素子のチャネル層に加えることができる。従って、引っ張り応力はNMOSチャネルに、引っ張り歪みエッチング停止膜を設けることにより加えることができ、そして圧縮応力はPMOSチャネルに、圧縮歪みエッチング停止膜を設けることにより加えることができる。しかしながら、CMOS性能を最大にするためには、圧縮応力膜または引っ張り応力膜のいずれかをCMOSトランジスタの両方の領域に適用する構成を回避することが望ましい、というのは、圧縮応力膜によってNMOS性能が劣化する可能性があるとともに、引っ張り応力膜によってPMOS性能が劣化する可能性があるからである。従って、引っ張り応力膜及び圧縮応力膜をそれぞれ別々に、CMOSトランジスタのNMOS領域及びPMOS領域にのみ設ける種々の方法がこの技術分野において開発されている。
【発明の開示】
【発明が解決しようとする課題】
【0005】
このような方法によってCMOSトランジスタの性能を向上させることができるにも拘わらず、実際には、結果として得られるトランジスタの特性が大きく変わってしまうことが多い。更に、これらのトランジスタを形成するために広く使用される方法によって多くの場合、許容できないほど多くの欠陥が生じる。従って、この技術分野では、結果として得られるトランジスタの特性の均一性が更に高く、かつ欠陥の発生が少なくなるようなCMOSトランジスタを形成する方法が必要になる。これらの要求、及び他の要求は、本明細書に記載される方法及び素子によって満たすことができる。
【課題を解決するための手段】
【0006】
一の態様では、半導体素子を形成する方法が提供される。本方法によれば、基板を、第1及び第2ゲート構造が基板の上に配設されるように設ける。第1ストレッサ層を基板の上に形成し、そして犠牲層を第1ストレッサ層の上に形成する。第2ストレッサ層を犠牲層の上に形成する。
【0007】
別の態様では、半導体素子を形成する方法が提供される。本方法によれば、基板を、第1及び第2ゲート構造が基板の上に配設されるように設け、第1ゲート構造は素子のNMOS領域内に配置され、そして第2ゲート構造は素子のPMOS領域内に配置される。第1応力形成層を基板の上に形成する。次に、素子を、第1ゲート構造が露出し、そして第2ゲート構造が被覆されるようにマスクし、更に第1応力形成層を第1エッチングにより部分的にエッチングして、第1応力形成層の一部分が第1ゲート構造を被覆するようにする。
【発明を実施するための最良の形態】
【0008】
本開示のこれらの態様、及び他の態様を以下に更に詳細に説明する。
理論に拘束されないとすると、CMOS素子に観察される欠陥の発生、及び素子性能の変化は、一部の理由として、引っ張りストレッサ膜及び圧縮ストレッサ膜を画定するために使用されるエッチングプロセスによって、基板上の金属シリサイド領域(ソース領域及びドレイン領域の上に延びる領域だけでなく、ゲート電極の上に延びる領域を含む)も部分的にエッチングされて、これらの領域が部分的に除去されるために生じると考えられている。同様に、これらのエッチングプロセスによって、一方の、または両方のストレッサ膜が薄くなり、これによって今度は、これらの膜から素子のチャネル領域に加わる圧縮応力または引っ張り応力の大きさが変化するとも考えられている。
【0009】
従って、前述の問題は、基板及び引っ張りストレッサ膜及び圧縮ストレッサ膜を、これらの膜を画定するために使用されるエッチングプロセスの間に保護するCMOSトランジスタ形成プロセスを提供することにより解決することができることが分かる。詳細には、基板(及び、特に基板上に画定される金属シリサイド領域)が部分的に除去されることがないように基板を保護することができるが、基板の保護は、マルチステップ(多段階)エッチングを、これらの膜を基板の内、これらの膜の形成が望ましくない部分から除去するために普通に使用される単一のドライエッチングの代わりに用いることにより行なわれる。このようなマルチステップエッチングプロセスでは、第1エッチングを利用して膜の主要部分を除去すると共に、第2エッチング(または、複数回のエッチング)を使用して膜の残りの部分を除去することができる。第1エッチングは、例えば高いエッチングレートを用いた時限エッチング(timed etch)とし、第2エッチングは、基板(及び、基板上に画定される金属シリサイド領域)をエッチングし難いという点で、基板に対する選択性が第1エッチングよりも高いエッチングとすることができる。
【0010】
引っ張りストレッサ膜及び/又は圧縮ストレッサ膜は、犠牲層(好適には酸化膜層)がこれらのストレッサ膜の間に設けられるが、薄膜化しないようにこれらのストレッサ膜を保護する必要があることも判明している。次に、犠牲層に対して、犠牲層をエッチングし難いという点で適切な選択性を示すエッチングを使用して、これらのストレッサ膜の内の一方を、残りの方の膜をエッチングすることなく、または薄膜化することなく除去することができる。犠牲層は後の時点で、残りのストレッサ膜をエッチングし難いという点で、残りのストレッサ膜に対して選択性を示す適切なエッチングで除去することができる。この手法によって、同じCMOS構造の内部に位置し、かつ化学的に同様または同じである引っ張りストレッサ膜及び圧縮ストレッサ膜を、薄膜化またはエッチングを生じることなく選択的にエッチングすることができる。
【0011】
本明細書に開示する方法は、MOSFET素子を、2つのエッチング停止層(ESL)を用い、かつストレッサを統合した構造として形成するプロセスを示す図1〜9に示す従来技術によるプロセスに関連付けながら理解される必要がある。これらの図は、図を簡易かつ明瞭にするために所定の形態に簡易化されている。従って、例えばこれらの図には示されないが、半導体素子におけるNMOS領域及びPMOS領域は通常、互いから一つ以上のトレンチ分離構造によって絶縁されることを理解されたい。
【0012】
図1に示すように、基板103を備える構造101が設けられ、この基板103の上には、CMOS素子のPMOS領域及びNMOS領域にそれぞれ対応する第1ゲート構造105及び第2ゲート構造107が画定される。ゲート構造105,107の各ゲート構造は、ゲート電極109と、そして隣接するスペーサ構造111と、を含む。シリサイド層113はゲート電極109の上に、そして基板103の内、ゲート電極に隣接する部分の上に設けられる。
【0013】
次に、図2を参照すると、引っ張りストレッサ層115を基板の上に堆積させる。引っ張りストレッサ層115はコンフォーマル層として堆積させることが好ましい。
次に、図3に示すように、第1フォトレジスト層117を構造の上に塗布し、そしてパターニングして、構造の内、第1ゲート構造105を含む領域が露出し、かつ構造の内、第2ゲート構造107を含む領域がマスクされるようにする。次に、引っ張りストレッサ層115の露出部分を素子からドライエッチングで図4に示すように除去する。次に、第1フォトレジスト層117を図5に示すように剥離し、その後、コンフォーマルな圧縮ストレッサ層119を構造の上に、図6に示すように堆積させる。
【0014】
次に、図7に示すように、第2フォトレジスト層121を塗布し、そしてパターニングして、構造の内、第2ゲート構造107を含む領域が露出し、かつ構造の内、第1ゲート構造105を含む領域がマスクされるようにする。次に、図8に示すように、圧縮ストレッサ層119を露出領域から適切なエッチャントで除去する。次に、第2フォトレジスト層121を剥離して、図9に示す構造を形成する。
【0015】
これまでに説明したプロセスは幾つかの顕著な不具合を呈する。詳細には、このプロセスでは、ドライエッチングを利用して引っ張りストレッサ層115の内、素子のPMOS領域の第1ゲート構造105(図4参照)の上に延びる部分を除去する。このエッチングによって多くの場合、下地の金属シリサイド113が部分的に除去され、従って素子の電気特性が劣化する。
【0016】
更に、このプロセスでは、エッチングを利用して、圧縮ストレッサ層119の内、素子のNMOS領域の第2ゲート構造107(図7〜8参照)の上に延びる部分を除去する。多くの場合、圧縮ストレッサ層及び引っ張りストレッサ層は化学的に同様の構成とする、または同じ構成とすることができる(例えば、両方のストレッサ層は、異なる方法で処理されることにより正味の引っ張り応力または圧縮応力が発生しているSiN層を含むことができる)。従って、2つのストレッサ層の内の一方を選択的にエッチングするためのドライエッチング選択性が低い場合が多い。その結果、このエッチングプロセスでは、引っ張りストレッサ層115がトランジスタのNMOS領域において薄くなり易い。更にやっかいなことに、この薄膜化の程度を予測することが非常に難しく、かつ制御することが難しい。その結果、このプロセスによって、引っ張り応力が、結果として得られるトランジスタのNMOS領域において変化し、従って不所望の変化がこれらの素子の電気特性に生じる。また、このコンタクトエッチング停止層の膜厚が変化することにより、欠陥が発生するので、回路歩留まりの問題が生じる。
【0017】
前述の不具合は、図10〜18に示すプロセスによって解決することができる。図10によれば、プロセスは図1に示す構造と同様である構造201から始まる。この構造は半導体基板203を備え、この基板203の上には、CMOSトランジスタのPMOS領域及びNMOS領域にそれぞれ対応する第1ゲート構造205及び第2ゲート構造207が画定される。ゲート構造205,207の各ゲート構造は、ゲート電極209と、そして隣接するスペーサ構造211と、を含む。金属シリサイド層213はゲート電極209の上に、そして基板203の内、当該ゲート電極に隣接する部分の上に設けられる。
【0018】
次に、図11に示すように、引っ張りストレッサ層215を基板の上に堆積させる。引っ張りストレッサ層215はコンフォーマル層として堆積させることが好ましい。次に、酸化膜層216を引っ張りストレッサ層215の上に、図12に示すように堆積させる。
【0019】
次に、図13に示すように、第1フォトレジスト層217を構造の上に塗布し、そしてパターニングして、構造の内、第1ゲート構造205を含む領域が露出し、かつ構造の内、第2ゲート構造207を含む領域がマスクされるようにする。次に、酸化膜層216、及び引っ張りストレッサ層215の一部分を素子の露出部分から図14に示すように除去する。好適には、プラズマエッチングを使用して、酸化膜層216、及び引っ張りストレッサ層215の主要部分の両方を除去する。この処理は、時限エッチングまたは終点検出エッチングで行なうことができる。
【0020】
次に、図15に示すように、第1フォトレジスト層217を剥離し、そして更に別のエッチング(ドライまたはウェット)エッチングを使用して、引っ張りストレッサ層215の残りの部分を、酸化膜層216をハードマスクとして使用して除去する。このプロセスの或る変形例では、エッチングは第1フォトレジスト層217を剥離する前に実施することができる。特に、引っ張りストレッサ層215の主要部分を除去するために使用されるドライエッチングよりも、ずっと高い選択性を酸化膜ハードマスク層216及び金属シリサイド213の両方に対して示すエッチング(ドライまたはウェット)を使用することができる。別の実施形態では、単なる2ステップ(段階)ではなくマルチステップ(多段階)エッチングを使用して全ての材料の除去を更に高精度に制御する。
【0021】
次に、図16に示すように、コンフォーマルな圧縮ストレッサ層219を構造の上に堆積させる。次に、第2フォトレジスト層221を構造の上に、図17に示すように塗布し、そしてパターニングして、構造の内、第2ゲート構造207を含む領域が露出し、かつ構造の内、第1ゲート構造205を含む領域がマスクされるようにする。次に、図18に示すように、圧縮ストレッサ層219の露出部分を適切なエッチャントで、酸化膜層216をエッチング停止層として使用して除去し、そして第2フォトレジスト層221を次に剥離する。
【0022】
多くの変形及び変更を図10〜18に示す手順に、これまでに既に説明した手順とは異なるように加えることができる。例えば、引っ張り応力層を最初に堆積させるのではなく、圧縮応力層を最初に堆積させることができる。この処理は、例えば図10〜18に示す手順を変更して、層215が圧縮ストレッサ層になり、かつ層219が引っ張りストレッサ層になるようにし、更に第1ゲート構造205及び第2ゲート構造207がそれぞれ、CMOSトランジスタのNMOS領域及びPMOS領域に対応するようにすることにより行なうことができる。
【0023】
図10〜18に示すプロセスは、図1〜9に示す従来技術によるプロセスよりも多くの優れた利点を提供する。これらの利点は図19を参照することにより理解することができ、図19を図18の構造と比較すると、図19は、図1〜9に示す従来技術によるプロセスから生じ得る複数の不具合の内の幾つかの不具合を示している。詳細には、既に述べたように、図1〜9の従来技術によるプロセスに使用されるドライエッチングによって、金属シリサイド層213が部分的に除去され(この部分的な除去は図19の領域231として示される)、そしてその結果、素子の電気特性が劣化する。これとは異なり、図10〜18に示すプロセスでは、引っ張りストレッサ層215は2ステップでエッチングされる。第1ステップでは、引っ張りストレッサ材料215の主要部分を、好ましくは時限エッチングまたは終点を検出するドライエッチングで除去する。次に、引っ張りストレッサ層215の残りの部分は、金属シリサイド213を、金属シリサイドがエッチングされ難いという点で金属シリサイドに対して高い選択性を示す適切なエッチングであるドライエッチングまたはウェットエッチングで除去される。従って、金属シリサイド213が部分的に除去される現象は回避される。
【0024】
更に、図10〜18に示すプロセスでは、引っ張りストレッサ層215と圧縮ストレッサ層219との間に配置される酸化膜層216を利用する。圧縮ストレッサ層219を素子のNMOS領域から次の工程で除去している間、この酸化膜層216は、図19に示すエッチングの間の圧縮ストレッサ層219の薄膜化を防止するハードマスクとして、またはエッチング停止層として利用される(薄膜化の様子は、図を分かり易くするために図19ではかなり誇張して描かれている)。従って、図10〜18に示すプロセスによって、化学的に類似する、または同じ材料を使用して、引っ張り応力及び圧縮応力の両方をCMOSトランジスタの適切な領域に発生させることができ、圧縮ストレッサ層219を素子のPMOS領域から除去している間に引っ張りストレッサ層215を薄膜化することがない。
【0025】
本明細書に記載される方法及び装置におけるストレッサ層に使用される材料は、高融点絶縁材料、または選択的に物理的エッチングされる性質を持つ材料を含むことができる。このような膜は、例えば窒化シリコン(例えば、Si3N4またはSixNy)及び又は酸窒化シリコン(例えば、SixONy)を含むことができる。これらの材料は、化学気相成長(CVD)、プラズマ支援化学気相成長(PECVD)、または物理気相成長(PVD)のような従来の方法によって成長させることができる、または全面に堆積させることができる。このような膜は高精度に制御された膜厚に形成することができる。
【0026】
これらの膜によって加わる応力の種類及び大きさを含む、本明細書に記載されるストレッサ膜の物理特性は、膜を形成するために使用されるプロセスパラメータを適切に操作することにより選択することができる。このようなパラメータとして、例えば堆積圧力、プラズマ電力、プロセスにおける化学種、及びウェハと電極との間隔を挙げることができる。例えば、約1000MPa超の引っ張り応力を示す引っ張り応力膜は、次のCVDパラメータ:約350〜500℃の温度、約1〜10Torrの圧力、1.0〜1.3cmのウェハ/電極間の間隔、シラン及びアンモニアのようなプロセスガス、及び窒素、ヘリウム、及びアルゴンのような不活性ガスの組み合わせ、及び約0.05〜0.32ワット/平方センチメートル(W/cm2)の範囲の合計RF電力密度を使用して形成することができる。同様に、約2000MPa超の絶対値を有する圧縮応力を示す圧縮応力膜は、次のCVDパラメータ:約350〜500℃の温度、約1〜10Torrの圧力、0.05〜1.1cmのウェハ/電極間の間隔、シラン及びアンモニアのようなプロセスガス、及び窒素、ヘリウム、及びアルゴンのような不活性ガスの組み合わせ、及び約0.05〜0.8W/cm2の範囲の合計RF電力密度を使用して形成することができる。
【0027】
種々のウェットエッチング及びドライエッチングを本明細書に記載されるプロセスに使用して、引っ張りストレッサの残りの部分を素子のNMOS領域から除去することができる。ESL膜のドライエッチングは、ハロゲン含有ガスを単独で、またはキャリアガスを含むことができる他のガスと混合して使用する標準のエッチング方法を使用することにより行なうことができる。ガスの選択は、必要な選択性の種類によって変わる形で行なわれる。マルチステップエッチングプロセスにおいてエッチング速度が相対的に速い1回目の通常のエッチングを行なう場合(例えば、図14に示すエッチングを参照されたい)、通常のエッチャントガスとして、これらに制限されないが、CF4,CHF3,CH3F,SF6,及びNF3を挙げることができる。このようなマルチステップエッチングプロセスにおいてエッチング速度が相対的に遅い2回目の通常のエッチングを行なう場合、選択されるガスとして、これらに制限されないが、CH2F2,C4F8,C4F6,CO,N2,及びArを挙げることができる。適切なウェットエッチャントとして、これらに制限されないが、約1:50〜1:1000のHF:H2O濃度のHF(フッ酸)希釈水溶液を挙げることができる。
【0028】
本発明に関する上の記述は例示であり、制限的な意味として捉えられるべきではない。従って、種々の追加、置き換え、及び変更を上述の実施形態に対して、本発明の技術範囲から逸脱しない限り行なうことができることを理解されたい。従って、本発明の技術範囲は添付の請求項の記載に基づいて解釈されるべきである。
【図面の簡単な説明】
【0029】
【図1】2つのストレッサ構造を形成する従来技術によるプロセスにおける或る工程を示す断面図。
【図2】2つのストレッサ構造を形成する従来技術によるプロセスにおける或る工程を示す断面図。
【図3】2つのストレッサ構造を形成する従来技術によるプロセスにおける或る工程を示す断面図。
【図4】2つのストレッサ構造を形成する従来技術によるプロセスにおける或る工程を示す断面図。
【図5】2つのストレッサ構造を形成する従来技術によるプロセスにおける或る工程を示す断面図。
【図6】2つのストレッサ構造を形成する従来技術によるプロセスにおける或る工程を示す断面図。
【図7】2つのストレッサ構造を形成する従来技術によるプロセスにおける或る工程を示す断面図。
【図8】2つのストレッサ構造を形成する従来技術によるプロセスにおける或る工程を示す断面図。
【図9】2つのストレッサ構造を形成する従来技術によるプロセスにおける或る工程を示す断面図。
【図10】本明細書において提供される示唆による2つのストレッサ構造を形成するプロセスの一の実施形態における或る工程を示す断面図。
【図11】本明細書において提供される示唆による2つのストレッサ構造を形成するプロセスの一の実施形態における或る工程を示す断面図。
【図12】本明細書において提供される示唆による2つのストレッサ構造を形成するプロセスの一の実施形態における或る工程を示す断面図。
【図13】本明細書において提供される示唆による2つのストレッサ構造を形成するプロセスの一の実施形態における或る工程を示す断面図。
【図14】本明細書において提供される示唆による2つのストレッサ構造を形成するプロセスの一の実施形態における或る工程を示す断面図。
【図15】本明細書において提供される示唆による2つのストレッサ構造を形成するプロセスの一の実施形態における或る工程を示す断面図。
【図16】本明細書において提供される示唆による2つのストレッサ構造を形成するプロセスの一の実施形態における或る工程を示す断面図。
【図17】本明細書において提供される示唆による2つのストレッサ構造を形成するプロセスの一の実施形態における或る工程を示す断面図。
【図18】本明細書において提供される示唆による2つのストレッサ構造を形成するプロセスの一の実施形態における或る工程を示す断面図。
【図19】図1〜9に示すプロセスに従って形成されるCMOSトランジスタに発生し得る複数の欠陥の内の幾つかの欠陥を示す断面図。
【特許請求の範囲】
【請求項1】
第1及び第2ゲート構造が基板の上に配設されている基板を設ける工程と、
前記基板の上に第1ストレッサ層を形成する工程と、
前記第1ストレッサ層の上に犠牲層を形成する工程と、
前記犠牲層の上に第2ストレッサ層を形成する工程とからなる、半導体素子の製造方法。
【請求項2】
前記第2ストレッサ層を前記第1ストレッサ層の上に配置する、請求項1に記載の半導体素子の製造方法。
【請求項3】
前記半導体素子はCMOSトランジスタである、請求項1に記載の半導体素子の製造方法。
【請求項4】
前記トランジスタのPMOS領域には第1ゲート構造を設け、及び前記トランジスタのNMOS領域には第2ゲート構造を設ける、請求項3に記載の半導体素子の製造方法。
【請求項5】
前記第1ストレッサ層は前記第2ゲート構造の上に延伸し、及び前記第2ストレッサ層は前記第1ゲート構造の上に延伸している、請求項4に記載の方法。
【請求項6】
前記第1ストレッサ層を前記PMOS領域から選択的に除去し、及び前記第2ストレッサ層を前記NMOS領域から選択的に除去する、請求項4に記載の半導体素子の製造方法。
【請求項7】
前記第2ストレッサ層を前記NMOS領域からエッチングにより選択的に除去し、及び、エッチング中に前記犠牲層をエッチング停止層として利用する、請求項6記載の半導体素子の製造方法。
【請求項8】
前記第1ストレッサ層が形成されるときには、前記第1ストレッサ層は前記第1及び第2ゲート構造の上に延伸するように形成される、請求項4に記載の半導体素子の製造方法。
【請求項9】
前記第1ストレッサ層のうち、前記第1ゲート構造の上に延伸している部分を露出させ、かつ、前記第2ゲート構造の上に延伸している部分を被覆するための第1マスクを形成する工程と、
前記第1ストレッサ層の残りの露出部分を前記第1ゲート構造の上に延伸させるべく、前記第1ストレッサ層の露出部分を第1エッチングにより部分的にエッチングする工程とをさらに備える、請求項8に記載の半導体素子の製造方法。
【請求項10】
前記第1ストレッサ層の残りの露出部分を、第1エッチングとは異なる第2エッチングにより除去する工程をさらに備える、請求項9に記載の半導体素子の製造方法。
【請求項11】
前記第1マスクを前記第2エッチングの前に除去する、請求項10に記載の半導体素子の製造方法。
【請求項12】
前記第1マスクを前記第2エッチングの後に除去する、請求項10に記載の半導体素子の製造方法。
【請求項13】
前記第2エッチングでは、CH2F2,C4F8,C4F6,CO,N2,及びArから成るグループから選択されるガスを利用する、請求項10に記載の半導体素子の製造方法。
【請求項14】
前記第2エッチングはHF(フッ酸)水溶液エッチングである、請求項10に記載の半導体素子の製造方法。
【請求項15】
前記第1マスクを除去する工程と、
前記第1及び第2ゲート構造の上に延伸している第2ストレッサ層を形成する工程とをさらに備える、請求項10に記載の半導体素子の製造方法。
【請求項16】
前記第2ストレッサ層のうち、前記第2ゲート構造の上に延在する部分を露出させ、かつ第1ゲート構造の上に延在する部分を被覆するための第2マスクを形成する工程と、
第2ストレッサ層の露出部分を除去する工程とをさらに備える、
請求項15に記載の半導体素子の製造方法。
【請求項17】
前記第1ストレッサ層によって引っ張り応力が前記基板に加わり、及び、前記第2ストレッサ層によって圧縮応力が前記基板に加わる、請求項1に記載の半導体素子の製造方法。
【請求項18】
前記第1及び第2ストレッサ層は窒化シリコンからなる、請求項1に記載の半導体素子の製造方法。
【請求項19】
前記第2ストレッサ層によって引っ張り応力が前記基板に加わり、及び前記第1ストレッサ層によって圧縮応力が前記基板に加わる、請求項1に記載の半導体素子の製造方法。
【請求項20】
素子のNMOS領域に第1ゲート構造が配置され、かつ前記素子のPMOS領域に第2ゲート構造が配置されている基板を設ける工程と、
前記基板の上に第1応力形成材料層を形成する工程と、
第1ゲート構造を露出させ、かつ第2ゲート構造を被覆するように前記素子をマスクする工程と、
前記第1応力形成材料層の一部分が第1ゲート構造を被覆しているように、第1エッチングにより前記第1応力形成材料層を部分的にエッチングする工程とを備える、半導体素子の製造方法。
【請求項1】
第1及び第2ゲート構造が基板の上に配設されている基板を設ける工程と、
前記基板の上に第1ストレッサ層を形成する工程と、
前記第1ストレッサ層の上に犠牲層を形成する工程と、
前記犠牲層の上に第2ストレッサ層を形成する工程とからなる、半導体素子の製造方法。
【請求項2】
前記第2ストレッサ層を前記第1ストレッサ層の上に配置する、請求項1に記載の半導体素子の製造方法。
【請求項3】
前記半導体素子はCMOSトランジスタである、請求項1に記載の半導体素子の製造方法。
【請求項4】
前記トランジスタのPMOS領域には第1ゲート構造を設け、及び前記トランジスタのNMOS領域には第2ゲート構造を設ける、請求項3に記載の半導体素子の製造方法。
【請求項5】
前記第1ストレッサ層は前記第2ゲート構造の上に延伸し、及び前記第2ストレッサ層は前記第1ゲート構造の上に延伸している、請求項4に記載の方法。
【請求項6】
前記第1ストレッサ層を前記PMOS領域から選択的に除去し、及び前記第2ストレッサ層を前記NMOS領域から選択的に除去する、請求項4に記載の半導体素子の製造方法。
【請求項7】
前記第2ストレッサ層を前記NMOS領域からエッチングにより選択的に除去し、及び、エッチング中に前記犠牲層をエッチング停止層として利用する、請求項6記載の半導体素子の製造方法。
【請求項8】
前記第1ストレッサ層が形成されるときには、前記第1ストレッサ層は前記第1及び第2ゲート構造の上に延伸するように形成される、請求項4に記載の半導体素子の製造方法。
【請求項9】
前記第1ストレッサ層のうち、前記第1ゲート構造の上に延伸している部分を露出させ、かつ、前記第2ゲート構造の上に延伸している部分を被覆するための第1マスクを形成する工程と、
前記第1ストレッサ層の残りの露出部分を前記第1ゲート構造の上に延伸させるべく、前記第1ストレッサ層の露出部分を第1エッチングにより部分的にエッチングする工程とをさらに備える、請求項8に記載の半導体素子の製造方法。
【請求項10】
前記第1ストレッサ層の残りの露出部分を、第1エッチングとは異なる第2エッチングにより除去する工程をさらに備える、請求項9に記載の半導体素子の製造方法。
【請求項11】
前記第1マスクを前記第2エッチングの前に除去する、請求項10に記載の半導体素子の製造方法。
【請求項12】
前記第1マスクを前記第2エッチングの後に除去する、請求項10に記載の半導体素子の製造方法。
【請求項13】
前記第2エッチングでは、CH2F2,C4F8,C4F6,CO,N2,及びArから成るグループから選択されるガスを利用する、請求項10に記載の半導体素子の製造方法。
【請求項14】
前記第2エッチングはHF(フッ酸)水溶液エッチングである、請求項10に記載の半導体素子の製造方法。
【請求項15】
前記第1マスクを除去する工程と、
前記第1及び第2ゲート構造の上に延伸している第2ストレッサ層を形成する工程とをさらに備える、請求項10に記載の半導体素子の製造方法。
【請求項16】
前記第2ストレッサ層のうち、前記第2ゲート構造の上に延在する部分を露出させ、かつ第1ゲート構造の上に延在する部分を被覆するための第2マスクを形成する工程と、
第2ストレッサ層の露出部分を除去する工程とをさらに備える、
請求項15に記載の半導体素子の製造方法。
【請求項17】
前記第1ストレッサ層によって引っ張り応力が前記基板に加わり、及び、前記第2ストレッサ層によって圧縮応力が前記基板に加わる、請求項1に記載の半導体素子の製造方法。
【請求項18】
前記第1及び第2ストレッサ層は窒化シリコンからなる、請求項1に記載の半導体素子の製造方法。
【請求項19】
前記第2ストレッサ層によって引っ張り応力が前記基板に加わり、及び前記第1ストレッサ層によって圧縮応力が前記基板に加わる、請求項1に記載の半導体素子の製造方法。
【請求項20】
素子のNMOS領域に第1ゲート構造が配置され、かつ前記素子のPMOS領域に第2ゲート構造が配置されている基板を設ける工程と、
前記基板の上に第1応力形成材料層を形成する工程と、
第1ゲート構造を露出させ、かつ第2ゲート構造を被覆するように前記素子をマスクする工程と、
前記第1応力形成材料層の一部分が第1ゲート構造を被覆しているように、第1エッチングにより前記第1応力形成材料層を部分的にエッチングする工程とを備える、半導体素子の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【公表番号】特表2009−534849(P2009−534849A)
【公表日】平成21年9月24日(2009.9.24)
【国際特許分類】
【出願番号】特願2009−506654(P2009−506654)
【出願日】平成19年3月7日(2007.3.7)
【国際出願番号】PCT/US2007/063439
【国際公開番号】WO2007/124209
【国際公開日】平成19年11月1日(2007.11.1)
【出願人】(504199127)フリースケール セミコンダクター インコーポレイテッド (806)
【Fターム(参考)】
【公表日】平成21年9月24日(2009.9.24)
【国際特許分類】
【出願日】平成19年3月7日(2007.3.7)
【国際出願番号】PCT/US2007/063439
【国際公開番号】WO2007/124209
【国際公開日】平成19年11月1日(2007.11.1)
【出願人】(504199127)フリースケール セミコンダクター インコーポレイテッド (806)
【Fターム(参考)】
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