【課題】活性領域におけるイオン濃度のばらつきを抑制すること。
【解決手段】半導体装置の製造方法は、半導体基板にイオンを注入するための第１開口を有し、第１層ウェルを形成するための第１マスクを半導体基板上に形成する工程と、第１マスクを用いて半導体基板に第１イオンを注入して、第１領域及び第２領域を有する第１層ウェルを形成する工程と、半導体基板にイオンを注入するための第２開口を有し、第２層ウェルを形成するための第２マスクを半導体基板上に形成する工程と、第２マスクを用いて半導体基板に第２イオンを注入して、第１層ウェルより下方に位置する第２層ウェルを形成する工程と、を含む。第１領域を第２領域より第１層ウェルの外縁寄りに形成する。第１イオンを注入する際に、第１マスクの第１内壁面で反射した第１イオンを第１領域に供給する。第２イオンを注入する際に、第２マスクの第２内壁面で反射した第２イオンを第２領域に供給する。 （もっと読む）

【課題】赤外線センサにおけるＭＯＳトランジスタのしきい値のばらつきを小さくすることが可能な赤外線センサの製造方法を提供する。
【解決手段】半導体基板１の一表面側にシリコン酸化膜３１とシリコン窒化膜３２との積層膜を形成してから、シリコン窒化膜３２のうち熱型赤外線検出部３の形成予定領域Ａ１に対応する部分を残してＭＯＳトランジスタ４の形成予定領域Ａ２に対応する部分をドライエッチングにより除去する。その後、半導体基板１の一表面側に第１のイオン注入を行ってウェル領域４１を形成してから、ＭＯＳトランジスタ４のしきい値電圧を制御するための第２のイオン注入を行う。ウェル領域を形成する工程では、シリコン酸化膜３１のうちＭＯＳトランジスタ４の形成予定領域Ａ２に形成されている部分（シリコン酸化膜５１）の一部をウェットエッチングにより除去してから、シリコン酸化膜３１をマスクとして第１のイオン注入を行う。 （もっと読む）

【課題】チップ面積を大きくすることなく、チップの空いている外周部分を利用しながら、直列抵抗が小さく、かつ、充分に保護機能を果たすことができる保護ダイオードを有する半導体装置を提供する。
【解決手段】半導体層４に複数個のトランジスタセルＴが配列されて形成されている。その複数個のトランジスタセルＴより外周側（チップ端部側）の絶縁膜６上にポリシリコン膜によるリング状のｐ形層１ｂとｎ形層１ａとが交互に設けられることにより、保護ダイオード１が形成されている。保護ダイオード１は、その一番外側の層にＡｌなどの金属膜がリング状に接続され、そのング状に設けられている金属膜はソース配線３と金属膜１４によりコンタクトされ、一番内側の層にリング状に接続された金属膜がゲート配線２と接続されると共にトランジスタセルＴの外周側の一部セルのゲートと接続されている。 （もっと読む）

【課題】改善されたパワーデバイスに加えてそれらの製造方法，パッケージ化の実施例を提供する。１実施例としては、シールドされたゲートトレンチＭＯＳＦＥＴにおいて、多くの電荷調整技術と寄生容量を低減する他の技術とを組み合わせて、改善された電圧性能，速いスイッチング速度および低いオン抵抗を有するパワーデバイスを提供する。
【解決手段】シールドポリ３１１の上にゲートポリ３１０を含み、垂直方向電荷制御のために、ゲートトレンチ３０２より深い位置にある非ゲートトレンチを含み、電荷制御トレンチ３０１は、トレンチの最上部でソース金属に接続する導電材料の単層を有し得るが、独立してバイアスがかけられ、多重に積み重ねられたポリ電極３１３を使用する。また、デュアルゲート構造を用いることによってゲートとドレインとの間の容量Ｃｇｄを低減する。 （もっと読む）

【課題】ウェーハテスト後のウェーハ状態において所望の回路を印刷処理により容易に形成することが可能な半導体製造方法および半導体装置を提供することを課題する。
【解決手段】本発明に係る半導体製造方法は、ウェーハの被描画パターン形成領域に所定の深さを有する溝部を形成する工程、ウェーハに対してトリミング要否の検査を行う工程、前記ウェーハにおけるトリミング必要なウェーハの前記溝部に導電性溶剤を射出し描画パターンを描画する工程、描画パターンを描画した後、脱気および低温アニールする工程、脱気および低温アニールした成膜後、当該成膜表面を平坦化する工程、および平坦化した後、高温アニールする工程、を有する。 （もっと読む）

【課題】様々なオン抵抗の素子を容易に製造することができる半導体装置、半導体集合部材及び半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、素子部と、第１の電極部と、第２の電極部と、延出部と、を備える。素子部は、基板に設けられる。第１の電極部は、素子部の上に設けられ、素子部と導通する。第２の電極部は、素子部の上において第１の電極部と離間して設けられ、素子部と導通する。延出部は、素子部の上に設けられ、第１の電極部及び第２の電極部の周縁部から基板の周縁部に向けて延出して設けられる。 （もっと読む）

【課題】本願発明で開示する発明は、従来と比較して、さらに結晶成長に要する熱処理時間を短縮してプロセス簡略化を図る。
【解決手段】
一つの活性層２０４を挟んで二つの触媒元素導入領域２０１、２０２を配置して結晶化を行い、触媒元素導入領域２０１からの結晶成長と、触媒元素導入領域２０２からの結晶成長とがぶつかる境界部２０５をソース領域またはドレイン領域となる領域２０４ｂに形成する。 （もっと読む）

【課題】モリセル領域内と周辺回路領域内およびそれらとの間に実施的に段差がない状態でメタル積層配線を形成し、段差部でメタル積層配線が断線する問題を回避する。センスアンプを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのアンバランス動作を解消して動作遅延を軽減する。
【解決手段】半導体装置は、半導体基板上にメモリセル領域と周辺回路領域とを有し、メモリセル領域と周辺回路領域に跨って延在し、メモリセル領域ではビット線を構成し、周辺回路領域では周辺回路用配線の一部とゲート電極の一部を構成するメタル積層配線を有する。メモリセル領域に配置されるメタル積層配線の底面の半導体基板上面からの高さが、周辺回路領域に配置されるメタル積層配線の底面の半導体基板上面からの高さと実質的に同じである。 （もっと読む）

【課題】１つの半導体基板上に形成されるＭＯＳＦＥＴとＣＭＤ素子との性能向上の両立を図る。
【解決手段】画素領域を形成するＣＭＤ素子のゲート電極には低い不純物濃度を与えて変換効率を向上させる。一方、ロジック領域を形成するＭＯＳＦＥＴのゲート電極には高い不純物濃度を与えてオン／オフ特性を向上させる。製造工程においては、半導体基板４００の画素領域１１０とロジック領域１２０に対して共通に形成した電極材料層５００に対してＣＭＤ素子のゲート電極に対応する不純物濃度を与えるためのイオン注入を行う。次に、画素領域１１０をマスキングしてイオン注入を行って、ロジック領域１２０の電極材料層５００にＭＯＳＦＥＴのゲート電極に対応する不純物濃度を与える。その後、電極材料層５００からゲート電極を形成する。 （もっと読む）

【課題】ON状態での低いオン抵抗とOFF状態での小さいオフリーク電流を持つMOSトランジスタスイッチを用いた半導体装置及びサンプルホールド回路を実現する。
【解決手段】PMOSトランジスタM11がON状態の場合には、PMOSトランジスタM12がON状態になりPMOSトランジスタM11のバックゲート端子をPMOSトランジスタM11のソース端子に接続し、PMOSトランジスタM11がOFF状態の場合には、PMOSトランジスタM13がON状態になりPMOSトランジスタM11のバックゲート端子を電源電圧端子VDD1に接続する。 （もっと読む）

【課題】必要十分なキャパシティをもつ保持容量を備えた半導体装置を提供する。
【解決手段】金属表面を有する基板１１と、前記金属表面を有する基板上に形成された絶縁膜１２と、前記絶縁膜上に形成された画素部とを有する半導体装置において、前記画素部は、ＴＦＴと、該ＴＦＴと接続する配線２１とを有しており、保持容量は、前記金属表面を有する基板、前記絶縁膜および前記配線により構成されている。前記絶縁膜の膜厚が薄いほど、また、前記絶縁膜と前記配線の接する領域の面積が大きいほど、大きなキャパシティを得られるので有利である。 （もっと読む）

【課題】埋め込みゲートトランジスタのＳＣＥに対する免疫性を向上させると同時に、分岐点での重なりを増加させる方法及び構造の提供。
【解決手段】基板１０２は第１活性領域１０４と第２活性領域１０６とを有し、浅溝分離（ＳＴＩ）領域１０８によって分離される。バッファ層１１２は応力緩和層として機能しハードマスク層１１４が形成される。基板１０２の表面に分離領域１０８を部分的に網羅するように凹部１１８を設ける。ゲート誘電体１２０が凹部１１８に形成された後第一ドーパントインプラント１２２により、ドープ済みチャンネル領域１２４が形成される。インプラントはハードマスク１１４を貫通しないので、凹部１１８の下に形成されたドープ済みチャンネル領域１２４中のドーパント濃度は最も高くなる。ドープ済みチャンネル領域１２４はトランジスタのオン・オフを切り替える閾値電圧を変調する。 （もっと読む）

【課題】スイッチング損失を低減した半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、ベース層と、ベース層上に設けられた第２導電形半導体層と、第２導電形半導体層の表面からベース層側に向けて延び、ベース層には達しない複数の第１のトレンチの内壁に設けられた第１の絶縁膜と、第１の絶縁膜を介して第１のトレンチ内に設けられると共に第２導電形半導体層の表面に接する第１の電極とを備えている。第２導電形半導体層は、第１のトレンチで挟まれた第１の第２導電形領域と、第１の第２導電形領域とベース層との間および第１のトレンチの底部とベース層との間に設けられ、第１の第２導電形領域よりも第２導電形不純物量が少ない第２の第２導電形領域とを有する。 （もっと読む）

【課題】信頼性及び色再現性の高い電子装置を提供する。
【解決手段】単結晶半導体基板１１上にスイッチング用ＦＥＴ２０１及び電流制御用ＦＥＴ２０２を形成し、電流制御用ＦＥＴ２０２にＥＬ素子２０３が電気的に接続された画素構造とする。電流制御用ＦＥＴ２０２は画素間での特性ばらつきが極めて小さく、色再現性の高い画像を得ることができる。電流制御用ＦＥＴ２０２にホットキャリア対策を施すことで信頼性の高い電子装置が得られる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、書き込みワード線に電気的に接続する容量素子またはノイズ除去回路を設けることで、駆動回路等からメモリセルに入力されうる制御信号とは異なる短パルスやノイズ等の信号を低減または除去することができる。これにより、メモリセルが有するトランジスタが瞬間的にオンすることでメモリセルに書き込まれたデータが消失してしまう誤動作を防ぐことが可能である。 （もっと読む）

【課題】アンテナスイッチのコスト削減を図る観点から、特に、アンテナスイッチをシリコン基板上に形成された電界効果トランジスタから構成する場合であっても、アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供する。
【解決手段】ＲＸスルートランジスタ群ＴＨ（ＲＸ）は、互いに直列に接続されたＭＩＳＦＥＴＱ１〜Ｑ５において、それぞれのＭＩＳＦＥＴのボディ領域と、隣接するＭＩＳＦＥＴのソース領域あるいはドレイン領域とを、それぞれ、ダイオード（整流素子）を介して接続する。そして、特に、ｎチャネル型ＭＩＳＦＥＴの場合、ＭＩＳＦＥＴのボディ領域から隣接するＭＩＳＦＥＴのソース領域あるいはドレイン領域へ向う向きが順方向となるようにダイオードを接続する。 （もっと読む）

【課題】活性領域をライン上に形成することで、コンタクト領域のばらつきを抑制し、リセスゲート電極を用いて隣接するトランジスタ間の分離を行う構造を提供する。
【解決手段】半導体基板中に第１の方向に延在して形成される素子分離領域で分離された活性領域と、第１の方向と交差する第２の方向に延在し、素子分離領域及び活性領域に連通する溝内に形成されたリセスゲート電極と。リセスゲート電極で分断された活性領域であって、リセスゲート電極の底面より浅い領域に形成されるＭＯＳトランジスタのソース／ドレイン領域とを備えた半導体装置であって、リセスゲート電極は、ＭＯＳトランジスタのゲート電極を構成する制御ゲート電極１６２ｔと、第１の方向に隣接するＭＯＳトランジスタを素子分離する補助ゲート電極１６２ｉで構成される。 （もっと読む）

【課題】接続配線に起因する耐圧低下を防止できる半導体装置の耐圧特性をさらに向上させることができる半導体装置の提供。
【解決手段】半導体層の第１素子領域に配置されており、第１主電極と第２主電極を有する第１種類の第１半導体素子と、半導体層の第２素子領域に配置されており、第３主電極と第４主電極を有する第２種類の第２半導体素子とを備え、第１素子領域と第２素子領域は、電流が流れる方向に対して直交する方向に隣接し、かつ、第１素子領域と第２素子領域を含む素子領域全体で一巡する形に形成され、半導体層を平面視したときに、第１素子領域の曲率は、第２素子領域の曲率よりも小さい。 （もっと読む）

【課題】プロセスを簡素化し低コスト化を実現するとともに、さらに、システムを簡素化しノイズ対策を可能にするＭＥＭＳレゾネータ及びＭＥＭＳレゾネータの製造方法を提供する。
【解決手段】ＭＥＭＳレゾネータの製造方法は、基板１０上に形成された半導体デバイスとＭＥＭＳ構造体部４とを有するＭＥＭＳレゾネータ２の製造方法であって、半導体デバイスは、上部電極３０と下部電極２６とを有するＯＮＯキャパシタ部６と、ＣＭＯＳ回路部８と、を含み、ＯＮＯキャパシタ部６の下部電極２６を、第１シリコン層２６を用いて、形成する。ＭＥＭＳ構造体部４の下部構造体１６とＯＮＯキャパシタ部６の上部電極３０とを、第２シリコン層５２を用いて、形成する。及び、ＭＥＭＳ構造体部４の上部構造体１８とＣＭＯＳ回路部８のゲート電極３４とを、第３シリコン層５４を用いて、形成する。 （もっと読む）

【課題】高い実装密度を得ることが可能な半導体装置の製造プロセスを提供する。
【解決手段】半導体装置を電気的に分離するための構造は、エピタキシャル層を含まない半導体基板２４０内にドーパントを打込むことにより形成される。この打込みに続き、極めて限られた熱収支に上記構造を晒すことでドーパントが顕著に拡散しないようにする。その結果として、上記分離構造の寸法が制限かつ規定され、こうして、エピタキシャル層を成長させる工程とドーパントを拡散させる工程とを含む従来のプロセスを用いて得られるよりも高い実装密度を得ることができる。 （もっと読む）