【課題】ＳＪ−ＭＯＳＦＥＴと、このＳＪ−ＭＯＳＦＥＴの内蔵ボディダイオードと並列接続するショットキーバリアダイオードとを備える構成を、安価に、低導通損失と低リカバリー損失特性を有しソフトスイッチング方式の回路技術に適する複合半導体装置にすること。
【解決手段】超接合構造を有するＭＯＳ型半導体装置３１と、該ＭＯＳ型半導体装置３１とは逆並列に接続されるワイドバンドギャップダイオード３２とを有する複合半導体装置において、前記ＭＯＳ型半導体装置３１の定格電流における前記ワイドバンドギャップショットキーバリアダイオード３２の順方向電圧降下より前記ＭＯＳ型半導体装置３１の内蔵ボディダイオードの順方向電圧降下を高くする抵抗値を有する抵抗部１０が前記ＭＯＳ型半導体装置３１に直列接続されている複合半導体装置とする。 （もっと読む）

【課題】 半導体装置の小型化を実現する。
【解決手段】 第１の絶縁膜上に、島状の半導体層及び前記半導体層を囲む第２の絶縁膜を形成し、前記半導体層の上面と平面的に重なるようにして導電膜からなる抵抗素子（例えばポリシリコン抵抗素子）を配置する。 （もっと読む）

【課題】低いオン抵抗を有するドリフト経路／ドリフト領域を有する、半導体素子、特にパワー半導体素子を提供する。
【解決手段】半導体基材１００と、上記半導体基材１００内の、半導体材料からなるドリフト領域２と、ドリフト領域２に対し、少なくとも部分的に隣り合って配置され、接続電極１９を含む、半導体材料からなるドリフト制御領域３と、ドリフト領域２とドリフト制御領域３との間に配置された蓄積誘電体４と、第１素子領域８と、第１素子領域８との間にドリフト領域２が配置され、第１素子領域８から離れて配置された第２素子領域５と、ドリフト制御領域３の接続電極１９および第１素子領域８の間に接続された容量性素子５０とを含む。 （もっと読む）

【課題】入力信号が有する２値の電位に関わらず、正常に動作させることが可能なデジタ
ル回路の提案を課題とする。
【解決手段】半導体装置の一態様は、入力端子、容量素子、スイッチ、トランジスタ、配
線、及び出力端子を有し、前記入力端子は、前記容量素子の第１の電極に電気的に接続さ
れ、前記配線は、前記スイッチを介して前記容量素子の第２の電極に電気的に接続され、
前記トランジスタのゲートは、前記容量素子の第２の電極に電気的に接続され、前記トラ
ンジスタのソース又はドレインの一方は、前記配線に電気的に接続され、前記トランジス
タのソース又はドレインの他方は、前記配線に電気的に接続されていることを特徴とする
。 （もっと読む）

【課題】小型化を実現し得る半導体装置を提供することにある。
【解決手段】半導体基板に形成され、素子分離領域により画定された第１の素子領域１２ｂと、第１の素子領域上に形成された第１のゲート電極２１ｂと、第１のゲート電極の第１の側における第１の素子領域に形成された第１のソース領域３２Ｓと、第１のゲート電極の第２の側における第１の素子領域に形成された第１のドレイン領域３２Ｄとを有する第１のトランジスタ３６と、第１のゲート電極の第１の側における素子分離領域上に、第１のゲート電極と並行するように形成された第１のパターン３８ａと、第１のソース領域に接続された第１の導体プラグ４４ｃとを有し、第１の導体プラグは、接地線及び電源線のうちの一方に電気的に接続されており、第１のパターンは、接地線及び電源線のうちの他方に電気的に接続されている。 （もっと読む）

【課題】ソース及びドレインのいずれか一方に高抵抗成分が付加されたときドレイン電流の低下を抑制する。
【解決手段】一つの実施形態によれば、半導体装置は基板、第一のソース及びドレイン、第二のソース及びドレイン、ゲート電極膜が設けられる。第一のソース及びドレインと第二のソース及びドレインは、基板表面に設けられる。第二のソース及びドレインの一方は、第一のソース及びドレインの一方に隣接配置される。第二のソース及びドレインの他方は、第一のソース及びドレインの他方に隣接配置される。ゲート電極膜は、第一及び第二のソース及びドレインの一方と第一及び第二のソース及びドレインの他方の間の基板表面上に設けられ、ゲート絶縁膜を介して設けられる。第一のソース及びドレインとゲート電極膜は第一のＦＥＴを構成し、第二のソース及びドレインとゲート電極膜は第二のＦＥＴを構成する。 （もっと読む）

【課題】不純物濃度のピーク位置までの深さが互いに異なる複数の不純物領域を半導体基板内に従来よりも少ない工数で形成するための技術を提供する。
【解決手段】複数の不純物領域を半導体基板内に有し、半導体基板の表面から複数の不純物領域の不純物濃度のピーク位置までの深さが互いに異なる半導体装置の製造方法が提供される。本方法は、光透過率が互いに異なる複数の領域を含むフォトマスクを用いて、半導体基板に塗布されたフォトレジストを露光する露光工程と、フォトレジストを現像して、フォトレジストの露光量に依存した互いに異なる膜厚を有する複数の領域を含むレジストパターンを形成する現像工程と、レジストパターンの膜厚が互いに異なる複数の領域を通して半導体基板に不純物イオンを注入して、半導体基板の表面からピーク位置までの深さが互いに異なる複数の不純物領域を形成する注入工程とを有し、ピーク位置までの深さは、注入される不純物イオンが通るレジストパターンの膜厚に依存することを特徴とする。 （もっと読む）

【課題】オン抵抗の低減を実現できる、高耐圧のＬＤＭＯＳトランジスタを有する半導体装置を提供する。
【解決手段】半導体基板上に配置された第２導電型の第１半導体領域と、第１半導体領域の上面の一部に埋め込まれた第１導電型の第２半導体領域と、第２半導体領域の上面の一部に埋め込まれた第２導電型のソース領域と、第２半導体領域と離間して第１半導体領域の上面の一部に埋め込まれた第２の導電型のドレイン領域と、ソース領域とドレイン領域間で第２半導体領域上に配置されたゲート電極と、第２半導体領域とドレイン領域間で第１半導体領域上に配置された絶縁膜と、絶縁膜上に配置されてゲート電極とドレイン領域間の電圧を分圧する分圧素子と、分圧素子とドレイン領域との間に接続された電荷移動制限素子とを備える。 （もっと読む）

【課題】ＥＳＤに対する安定した保護動作を実現する集積回路を提供する。
【解決手段】実施形態によれば、集積回路は、電源端子と出力端子との間に接続されたハイサイド出力トランジスタと、ハイサイド出力トランジスタの制御電極と第２の電極との間に接続されたトランジスタと、電源端子とトランジスタの制御電極との間に接続されたトリガー回路と、電源端子と出力端子との間に接続されたＥＳＤ保護回路とを備えている。電源端子に最大定格電圧より大きい電圧が印加すると、トリガー回路が動作し、トランジスタがオンし、ハイサイド出力トランジスタがオフし、ＥＳＤ保護回路が動作する。 （もっと読む）

【課題】パワー変換器に於けるシンクロナス整流器として適するＭＯＳＦＥＴスイッチを提供する。
【解決手段】互いに接続されソース及びボディが、ドレンよりはより正の側に高い電圧にバイアスされたＮ−チャネルパワーＭＯＳＦＥＴを製造する。ゲートはスイッチ（１１８４）により制御され、ゲートを、ソース及び当該ＭＯＳＦＥＴのチャネルを完全にオンにするのに十分な電圧（ＶＣＰ）のいずれか一方に選択的に接続する。ゲートがソースに接続されたとき、デバイスは、比較的低い電圧でオンし、従来のＰＮ接合よりは低い導通抵抗を有する「擬似ショットキー」ダイオードとして機能する。ゲートが、前記した正の電圧に接続されたとき、ＭＯＳＦＥＴのチャネルは完全にオンとなる。このＭＯＳＦＥＴスイッチは、電力損及び“break-before-make”時間に於ける蓄積電荷を低減する。 （もっと読む）

【課題】異常な過電圧から内部回路を確実に保護することができる過電圧保護回路を提供する。
【解決手段】過電圧保護回路２Ａは、整流素子Ｄ１０と、互いに並列に接続された第１段から第ｎ段（ｎは２以上の整数）のスイッチング素子ＮＭ_１〜ＮＭ_ｎとを備える。スイッチング素子ＮＭ_１〜ＮＭ_ｎは、整流素子Ｄ１０の出力端からの出力電圧が印加される第１から第ｎの制御端をそれぞれ有する。また、スイッチング素子ＮＭ_１〜ＮＭ_ｎの各々は、第１端子３及び第２端子４にそれぞれ接続された被制御端を有する。整流素子Ｄ１０は、第１端子３から過電圧が入力されたとき、スイッチング素子ＮＭ_１〜ＮＭ_ｎをオン状態にする制御電圧を出力する。 （もっと読む）

【課題】ｐｎ接合におけるリーク電流を抑制する。
【解決手段】Ｎ⁻型半導体層１０と、シリサイド層２０ｓがその表面に形成されたＰ⁻型半導体層２０とが、絶縁体９上に形成される。半導体層１０にはＰＭＯＳトランジスタを、半導体層２０にはＮＭＯＳトランジスタを、それぞれ形成することができる。半導体層１０，２０がｐｎ接合Ｊ５０ａを形成する場合、これはシリサイド層２０ｓの端部から近く、結晶欠陥が小さい位置に存在するので、ここにおけるリーク電流は非常に小さい。半導体層１０，２０が形成するｐｎ接合は、シリサイド層２０ｓの端部から２μｍ以下の距離にあることが望ましい。 （もっと読む）

【課題】半導体集積回路に設けられた端子に発生するＥＳＤへの対策を施すために同半導体集積回路に設けられた、ダイオードが破壊されることを防止する、ダイオード保護回路、ＬＮＢ、およびアンテナシステムを実現する。
【解決手段】保護抵抗Ｒ_{ＣＮＴ＿ＩＮ}は、ダイオードＤ_３およびＤ_４を流れる電流ΔＩ_{ＣＮＴ＿ＩＮ}に応じて、保護抵抗Ｒ_{ＣＮＴ＿ＩＮ}に印加された電圧を、ダイオードＤ_３および／またはＤ_４がショートモードで破壊しない電圧にまで降下させる。 （もっと読む）

【課題】 トランジスタの接合耐圧と表面耐圧の劣化を抑制し、信頼性の高い不揮発性半導体記憶装置を提供する。
【解決手段】 トランジスタＴｒ．２は、ソース高濃度領域９を有するソース拡散層、メモリセルのゲート絶縁膜より厚いゲート絶縁膜１６を有するゲート電極、ドレイン高濃度領域９とドレイン高濃度領域を囲むドレイン低濃度領域２３を有するドレイン拡散層２２を備え、ドレイン拡散層２２は、ゲート絶縁膜１６の底面より低い第１の窪みを有し、ドレイン低濃度領域２３は、第１の窪みより低い第２の窪み“ｃ”を有し、ドレイン高濃度領域９に接合されるコンタクト１０を介してビット線に接続され、ソース高濃度領域に接合されるコンタクトを介してセンスアンプに接続される。 （もっと読む）

【課題】電子回路の誤動作を防止でき、かつ、電力変換装置の小型化に寄与する複合半導体装置を提供する。
【解決手段】複合半導体装置１０は、第１の端子Ｇ１から入力される信号に応じて第２の端子Ｃ１から第３の端子Ｅ１へ電流を流す第１のパワー半導体素子１３と、第１の端子Ｇ２から入力される信号に応じて第２の端子Ｃ２から第３の端子Ｅ２へ電流を流す第２のパワー半導体素子１６が同一基板（チップ）２０内に形成された半導体装置であって、第２のパワー半導体素子１６の第３の端子Ｅ２は、第１のパワー半導体素子１３の第１の端子Ｇ１に電気的に接続されており、第１のパワー半導体素子１３の第２の端子Ｃ１の電位が時間経過とともに増加したとき、第２のパワー半導体素子１６の第３の端子Ｅ２を介して第１のパワー半導体素子１３の第１の端子Ｇ１に電荷をチャージする電流路を備えた。 （もっと読む）

【課題】高い集積密度を有するデバイス及び集積化方法の提供。
【解決手段】第１および第２の加工物の表面を各々約５〜１０Åの表面粗さまで研磨し、第１および第２の加工物の研磨された表面は、互いに接合される。第３の加工物の表面は、前記表面粗さまで研磨される。第３の加工物の表面は、第１および第２の加工物に接着される。第１、第２および第３の加工物は、各々好ましくはウエハ形態にある１つの表面上に形成される薄い材料を有する半導体デバイスであり得る。薄い材料は、所望の表面粗さまで研磨され、その後、互いに接合される。薄い材料は、各々この薄い材料が上に形成される材料の表面非平面度の約１〜１０倍の厚さを有する。多数のデバイスが互いに接合され得、デバイスは、異なるタイプのデバイスまたは異なる技術であり得る。 （もっと読む）

【課題】ダミーアクティブ領域の配置に伴うチップ面積の増大を引き起こすことなく、半導体基板の表面の平坦性を向上させる。
【解決手段】ダミーアクティブ領域であるｎ型埋込み層３の上部には、厚い膜厚を有する高耐圧ＭＩＳＦＥＴのゲート絶縁膜７が形成されており、このゲート絶縁膜７の上部には、内部回路の抵抗素子ＩＲが形成されている。ｎ型埋込み層３と抵抗素子ＩＲとの間に厚いゲート絶縁膜７を介在させることにより、基板１（ｎ型埋込み層３）と抵抗素子ＩＲとの間に形成されるカップリング容量が低減される構造になっている。 （もっと読む）

【課題】正確にメインセルに流れる電流を検出することができると共に、高い電圧が用いられる場合でもその影響を受け難い半導体装置を提供する。
【解決手段】メインセルとセンスセルとをトレンチ分離構造１ｄによって絶縁分離する。これにより、メインセルのコレクタに対して１００Ｖ以上の高電圧が印加されても、それに起因するノイズが電流検出用の出力端子に誘起されないようにできる。また、センスセルのエミッタ電位がセンス抵抗Ｒｓに流れる電流によって上昇しても、メインセルのエミッタと電気的に完全に分離されているため、寄生トランジスタが動作することもない。勿論、抵抗層１４から発生させられたノイズが電流検出用の出力端子に誘起されることも抑制できる。したがって、正確にメインセルに流れる電流を検出することができると共に、高い電圧が用いられる場合でもその影響を受け難い半導体装置とすることが可能となる。 （もっと読む）

【課題】半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させる。
【解決手段】半導体装置は、半導体基板に設けられた第１のトランジスタと、第１のトランジスタ上に設けられた第２のトランジスタとを有する。また、第２のトランジスタの半導体層は、半導体層の上側で配線と接し、下側で第１のトランジスタのゲート電極と接する。このような構造とすることにより、配線及び第１のトランジスタのゲート電極を、第２のトランジスタのソース電極及びドレイン電極として機能させることができる。これにより、半導体装置の占有面積を低減することができる。 （もっと読む）

【課題】動作性能および信頼性の高いＥＬ表示装置を提供する。
【解決手段】第１のチャネル形成領域と、第１のソース領域及び第１のドレイン領域と、ゲート絶縁膜と、第１のゲート電極とを備えた第１のＴＦＴと、第２のチャネル形成領域と、第２のソース領域及び第２のドレイン領域と、ゲート絶縁膜と、第２のゲート電極とを備えた第２のＴＦＴと、第１のＴＦＴ及び第２のＴＦＴ上に設けられた第１の絶縁膜と、第１のソース領域及び第１のドレイン領域の一方と接続されたソース配線と、第１のソース領域及び第１のドレイン領域の他方と接続し、且つ第２のゲート電極に接続された第１のドレイン配線と、第１の絶縁膜上に設けられ、第２のソース領域及び第２のドレイン領域の一方に接続された第２のドレイン配線と、第１の絶縁膜上に設けられ、第２のソース領域及び第２のドレイン領域の他方に接続された電流供給線と、を有する。 （もっと読む）