複合半導体装置
【課題】電子回路の誤動作を防止でき、かつ、電力変換装置の小型化に寄与する複合半導体装置を提供する。
【解決手段】複合半導体装置１０は、第１の端子Ｇ１から入力される信号に応じて第２の端子Ｃ１から第３の端子Ｅ１へ電流を流す第１のパワー半導体素子１３と、第１の端子Ｇ２から入力される信号に応じて第２の端子Ｃ２から第３の端子Ｅ２へ電流を流す第２のパワー半導体素子１６が同一基板（チップ）２０内に形成された半導体装置であって、第２のパワー半導体素子１６の第３の端子Ｅ２は、第１のパワー半導体素子１３の第１の端子Ｇ１に電気的に接続されており、第１のパワー半導体素子１３の第２の端子Ｃ１の電位が時間経過とともに増加したとき、第２のパワー半導体素子１６の第３の端子Ｅ２を介して第１のパワー半導体素子１３の第１の端子Ｇ１に電荷をチャージする電流路を備えた。
【解決手段】複合半導体装置１０は、第１の端子Ｇ１から入力される信号に応じて第２の端子Ｃ１から第３の端子Ｅ１へ電流を流す第１のパワー半導体素子１３と、第１の端子Ｇ２から入力される信号に応じて第２の端子Ｃ２から第３の端子Ｅ２へ電流を流す第２のパワー半導体素子１６が同一基板（チップ）２０内に形成された半導体装置であって、第２のパワー半導体素子１６の第３の端子Ｅ２は、第１のパワー半導体素子１３の第１の端子Ｇ１に電気的に接続されており、第１のパワー半導体素子１３の第２の端子Ｃ１の電位が時間経過とともに増加したとき、第２のパワー半導体素子１６の第３の端子Ｅ２を介して第１のパワー半導体素子１３の第１の端子Ｇ１に電荷をチャージする電流路を備えた。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複合半導体装置に関し、特に、パワー半導体素子を有する複合半導体装置に関するものである。
【背景技術】
【０００２】
内燃機関用点火装置のように、スイッチング素子を用いてインダクタ負荷を駆動する電力変換装置が知られている。図１６は、内燃機関用点火装置の簡単な回路図を示す。
【０００３】
この内燃機関用点火装置１００は、イグニッションコイル１０１を有し、イグニッションコイル１０１の１次側に接続されたスイッチング素子１０２とイグニッションコイル１０１の２次側に接続されたスパークプラグ１０３を備えている。スイッチング素子１０２の端子１０４に点火信号が入力されると、１次電流が断続され、イグニッションコイル１０１の２次側に高圧電流を誘発し、スパークプラグ１０３は、この高圧電流を火花に変え、点火を行う。
【０００４】
上記内燃機関用点火装置に用いるスイッチング素子として、サイリスタやＧＴＯ（ゲートターンオフサイリスタ）等が一般的に用いられてきたが、これらのスイッチング素子のスイッチング時間は数マイクロ秒で、電流変化率も比較的小さく、発生するサージ電圧も比較的小さかった。
【０００５】
近年、これらのサイリスタやＧＴＯ等より短いスイッチング時間で高速動作するＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）やＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）等の、電圧駆動形の高速スイッチング素子が上述のスイッチング素子１０２として用いられ、各方面に適用されるようになってきている。
【０００６】
これらの高速スイッチング素子は、サイリスタやＧＴＯ等と比較して、一桁以上短いスイッチング時間で高速にスイッチング動作を行い、主回路（イグニッションコイル１０１の１次側に接続されている回路）の電流変化率も非常に大きくなり、主回路のインダクタンスを大幅に低減しなければ、サージ電圧も非常に大きくなる。このようにサージ電圧が増大すると、高速スイッチング素子自身に定格を越える電圧が印加されて、過電圧で破壊する危険があり、更に、大きなノイズ源として周辺機器に対して悪影響を与える場合がある。そして、相互インダクタンス回路（イグニッションコイル１０１）の一次側のスイッチング素子の電流遮断が速すぎるため、一次側の寄生インダクタンスにより起電圧が発生し、他の電子回路の誤動作の原因となる可能性があった。
【０００７】
そこで、特許文献１では、高速スイッチング素子のスイッチング動作を速くして、しかもスイッチング動作時の電流変化率を抑制し、スイッチング損失を低減させ、サージ電圧を抑制して外部機器へ与えるノイズを軽減することができるようした電力変換装置を開示している。
【０００８】
特許文献１では、スイッチング素子のオフ時の電圧変化率及び電流変化率を抑制するためにコンデンサと抵抗を用いた電圧指令補正手段を設けている。また、スイッチング素子及び電圧指令補正手段を単一パッケージに収納することが開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１０−２４８２３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の特許文献１に開示される電力変換装置は、電圧変化率及び電流変化率を制御するためには、電圧指令補正手段に用いられているコンデンサのキャパシタンスＣ及び抵抗素子の電気抵抗Ｒを調整する必要があるため、スイッチング素子と電圧指令補正手段とは、それぞれ個別素子で構成され、電力変換装置の小型化が十分ではなかった。
【００１１】
本発明の目的は、上記の課題に鑑み、電子回路の誤動作を防止でき、かつ、電力変換装置の小型化に寄与する複合半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明に係る複合半導体装置は、上記の目的を達成するため、次のように構成される。
【００１３】
第１の複合半導体装置（請求項１に対応）は、第１の端子から入力される信号に応じて第２の端子から第３の端子へ電流を流す第１のパワー半導体素子と、第１の端子から入力される信号に応じて第２の端子から第３の端子へ電流を流す第２のパワー半導体素子と、を備える複合半導体装置であって、前記第２のパワー半導体素子の前記第３の端子は、前記第１のパワー半導体素子の前記第１の端子に電気的に接続されており、前記第１のパワー半導体素子の前記第２の端子の電位が時間経過とともに増加したとき、前記第２のパワー半導体素子の前記第３の端子を介して前記第１のパワー半導体素子の第１の端子に電荷をチャージする電流路を備え、
前記第２のパワー半導体素子における前記第１の端子と前記第２の端子との間に容量成分を備えたことを特徴とする。
【００１４】
第２の複合半導体装置（請求項２に対応）は、上記の構成において、好ましくは、前記第２のパワー半導体素子は、ゲート端子を有する絶縁ゲート型半導体素子からなり、
前記容量成分は、前記第２のパワー半導体素子のゲート絶縁膜により形成されることを特徴とする。
【００１５】
第３の複合半導体装置（請求項３に対応）は、上記の構成において、好ましくは、前記第２のパワー半導体素子の前記ゲート絶縁膜は、少なくとも一部において、その他の部分よりも比較的厚く形成されることを特徴とする。
【００１６】
第４の複合半導体装置（請求項４に対応）は、上記の構成に置いて、好ましくは、前記第２のパワー半導体素子の前記容量成分は、単位面積当たりの容量が前記第１のパワー半導体の前記第１の端子と前記第２の端子との間の容量成分の単位面積当たりの容量よりも小さいことを特徴とする。
【発明の効果】
【００１７】
本発明によれば、第１の端子から入力される信号に応じて第２の端子から第３の端子へ電流を流す第１のパワー半導体素子と、第１の端子から入力される信号に応じて第２の端子から第３の端子へ電流を流す第２のパワー半導体素子が同一基板（チップ）内に形成された半導体装置であって、第２のパワー半導体素子の第３の端子は、第１のパワー半導体素子の第１の端子に電気的に接続されており、第１のパワー半導体素子の第２の端子の電位が時間経過とともに増加したとき、第２のパワー半導体素子の第３の端子から第１のパワー半導体素子の第１の端子に電荷をチャージする電流路を備えたため、電子回路の誤動作を防止でき、電力変換装置の小型化に寄与する複合半導体装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態に係る複合半導体装置の構成を示す回路図である。
【図２】本発明の第１の実施形態に係る複合半導体装置の第１のＩＧＢＴと第２のＩＧＢＴを断面図で示した構成図である。
【図３】面積の小さいＩＧＢＴ（第２のＩＧＢＴ１６）とメインのＩＧＢＴ（第１のＩＧＢＴ１３）で構成した回路で実測したメイン電流（コレクタ端子Ｃ１とエミッタ端子Ｅ１の間を流れる電流）Ｉｍの波形を第２のＩＧＢＴ１６を設けていない従来の装置での例と共に示すグラフである。
【図４】本発明の第２の実施形態に係る複合半導体装置の構成を示す回路図である。
【図５】本発明の第２の実施形態に係る複合半導体装置の第１のＩＧＢＴと第２のＩＧＢＴを断面図で示した構成図である。
【図６】本発明の第２実施形態に係る複合半導体装置の第１の変形例を示す回路図である。
【図７】本発明の第２実施形態に係る複合半導体装置の第２の変形例を示す回路図である。
【図８】本発明の第２実施形態に係る複合半導体装置の第３の変形例を示す回路図である。
【図９】本発明の第２実施形態に係る複合半導体装置の第４の変形例を示す回路図である。
【図１０】図６の回路を有する複合半導体装置を用いたときのイグニッションコイルの２次電圧の発生するときの時間変化を異なる温度で測定したグラフである。
【図１１】ポリシリコンの抵抗の温度依存性を示すグラフである。
【図１２】２次電圧発生時間の温度依存性を示すグラフである。
【図１３】本発明の第３の実施形態に係る複合半導体装置における第２のＩＧＢＴを断面図で示した構成図である。
【図１４】第１及び第３の実施形態に係る複合半導体装置における第２のＩＧＢＴ１６のコレクタＣ２・ゲートＧ２間容量特性を示す図である。
【図１５】第１のＩＧＢＴ１３と第２のＩＧＢＴ１６とで構成した回路で実測した電圧値を示す図である。
【図１６】内燃機関用点火装置の簡単な回路図である。
【発明を実施するための形態】
【００１９】
以下に、本発明の好適な実施形態（実施例）を添付図面に基づいて説明する。
【００２０】
図１は、本発明の第１の実施形態に係る複合半導体装置の構成を示す回路図である。本実施形態では、複合半導体装置を構成するパワー半導体素子として、ＩＧＢＴを用いた例を示している。この複合半導体装置１０は、イグニッションコイル１１の１次側コイルの端子１２に第１のＩＧＢＴ（メインＩＧＢＴという）１３のコレクタ端子Ｃ１が接続されている。第１のＩＧＢＴ１３のエミッタ端子Ｅ１は、接地されている。また、第１のＩＧＢＴ１３のゲート端子Ｇ１とエミッタ端子Ｅ１には、ゲート駆動回路１４が接続されている。さらに、第１のＩＧＢＴ１３のゲート端子Ｇ１とコレクタ端子Ｃ１は、ツェナーダイオードＺＤ１を介して接続されている。
【００２１】
また、イグニッションコイル１１の１次側コイルの端子１２には、第２のＩＧＢＴ（帰還ＩＧＢＴという）１６のコレクタ端子Ｃ２が接続されている。第２のＩＧＢＴ１６のエミッタ端子Ｅ２は、第１のＩＧＢＴ１３のゲート端子Ｇ１に接続されている。第２のＩＧＢＴ１６のゲート端子Ｇ２は、抵抗Ｒ１を介してゲート駆動回路１４の端子１７に接続されている。
【００２２】
図２は、本発明の第１の実施形態に係る複合半導体装置の第１のＩＧＢＴと第２のＩＧＢＴを断面図で示した構成図である。複合半導体装置１０は、ゲート端子（第１の端子）Ｇ１から入力される信号に応じてコレクタ端子（第２の端子）Ｃ１からエミッタ端子（第３の端子）Ｅ１へ電流を流す第１のパワー半導体素子（この実施形態では、第１のＩＧＢＴ１３）と、ゲート端子（第１の端子）Ｇ２から入力される信号に応じてコレクタ端子（第２の端子）Ｃ２からエミッタ端子（第３の端子）Ｅ２へ電流を流す第２のパワー半導体素子（この実施形態では、第２のＩＧＢＴ１６）が同一基板（チップ）２０内に形成されている。基板２０は、例えば、シリコン基板が用いられる。
【００２３】
第１のＩＧＢＴ１３は第１導電型の高抵抗層（Ｎ−型半導体層）２１とその図中上部に位置する第１導電型のバッファ層（Ｎ＋型半導体層）２２と、第１導電型の高抵抗層２１の図中下部に形成された第２導電型のベース層（Ｐ型半導体層）２３とＰ型半導体層２４と、第２導電型のベース層の図中下面に形成された第１導電型のエミッタ領域（Ｎ＋型半導体層）２５と、エミッタ領域２５に接続されるエミッタ電極２６と、第２導電型のベース層２３のチャネル領域２７上に絶縁して形成されたゲート電極２８と、バッファ層２２の図中上部に位置する第２導電型のコレクタ層（Ｐ＋型半導体層）２９と、コレクタ層２９に接続されるコレクタ電極３０とを備えている。
【００２４】
また、第２のＩＧＢＴ１６は、第１のＩＧＢＴ１３のエミッタ電極２６の端部から所定の間隔ｄを設けた位置に、第１のＩＧＢＴ１３と同一基板２０内に設けられている。第２のＩＧＢＴ１６は、第１導電型の高抵抗層（Ｎ−型半導体層）２１とその上部に位置する第１導電型のバッファ層（Ｎ＋型半導体層）２２と、第１導電型の高抵抗層の下部に形成された第２導電型のベース層（Ｐ型半導体層）３３とＰ型半導体層３４と、第２導電型のベース層の下面に形成された第１導電型のエミッタ領域（Ｎ＋型半導体層）３５と、エミッタ領域３５に接続されるエミッタ電極３６と、第２導電型のベース層３３のチャネル領域３７上に絶縁して形成されたゲート電極３８と、バッファ層２２の図中上部に位置する第２導電型のコレクタ層（Ｐ＋型半導体層）２９と、コレクタ層２９に接続されるコレクタ電極３０とを備えている。
【００２５】
また、抵抗素子Ｒ１は、ゲート電極３８の表面に多結晶シリコンを堆積させたものであり、適切なドーパントを添加することにより、所望の電気抵抗率を持つように作製されている。
【００２６】
さらに、ツェナーダイオードＺＤ１は、基板２０の表面上に電極３９と電極４０によって挟まれた多結晶シリコンと適切なドーパントによって形成された半導体接合を有する多結晶シリコン４１によって形成されている。
【００２７】
ツェナーダイオードＺＤ１は、ゲート駆動回路によりゲート電圧Ｖｇをオフしたときに第１のコレクタ端子Ｃ１の電位が時間経過とともに増加するので、そのとき、コレクタ端子Ｃ１側からゲート端子Ｇ１へ電流を流す作用をする。また、そのとき、抵抗素子Ｒ１を介して、第２のＩＧＢＴ１６のゲート端子Ｇ２にも電流を流す作用をする。すなわち、このツェナーダイオードＺＤ１と抵抗素子Ｒ１を通る電流路が、第１のパワー半導体素子１３の第２の端子Ｃ１の電位が時間経過とともに増加したとき、第１のパワー半導体素子１３の第２の端子Ｃ１から第２のパワー半導体素子１６の第１の端子Ｇ２に電荷をチャージする電流路となる。それにより、第２のＩＧＢＴ１６がオンとなり、ゲート端子Ｇ１に電荷を送り込む。
【００２８】
また、第１のパワー半導体素子である第１のＩＧＢＴ１３のエミッタＥ１（図２のエミッタ電極２６の端部）と第２のパワー半導体素子である第２のＩＧＢＴ１６のエミッタＥ２（図２のエミッタ電極３６の端部）との間には、所定の距離ｄを有する動作干渉抑制層４２を設けている。これは、所定の距離ｄを設けることで、ゲートＧ１がオンのとき、第２のＩＧＢＴ１６のエミッタＥ２のＰベースからＮ層を通り、同一基板２０に設けられた隣の第１のＩＧＢＴ１３の領域に電流が流れ込んでしまうことを防ぐためのものである。動作干渉抑制層の長さ（所定の距離ｄ）は、好ましくは、５０μｍ以上であることが必要である。
【００２９】
さらに、第１のＩＧＢＴ１３と第２のＩＧＢＴ１６との動作干渉を防ぐために、この複合半導体装置１０を作製する工程において、基板（チップ）２０のゲートおよびエミッタを形成する表面の全面に電子線照射またはプロトン照射を行い、ライフタイムキラー処理を施す工程を設けても良い。これにより、ゲートＧ１がオンのとき、第２のＩＧＢＴ１６のエミッタＥ２のＰベース３３からＮ層を通り、同一基板２０に設けられた隣の第１のＩＧＢＴ１３の領域に電流が流れ込もうとするキャリアを減少させ、電流が流れ込んでしまうことを防ぐことができる。
【００３０】
この複合半導体装置１０において、ゲート駆動回路１４によって、第１のＩＧＢＴ１３のゲート端子Ｇ１とエミッタ端子Ｅ１の間に与えられるゲート電圧Ｖｇに基づいて第１のＩＧＢＴ１３がオン・オフし、第１のＩＧＢＴ１３のコレクタ端子Ｃ１−エミッタ端子Ｅ１間が
オン（導通）状態あるいはオフ（非導通）状態となるスイッチング動作が行われる。なお、図１および図２には示していないが、第１のＩＧＢＴ１３には、ゲート容量を有し、また、複合半導体装置１０には、装置内部の配線に生じる浮遊インダクタンスを有している。
【００３１】
このように第１のＩＧＢＴ１３がオフからオンへあるいはオンからオフへスイッチング動作するとき、コレクタ端子Ｃ１とエミッタ端子Ｅ１間のコレクタ電圧ＶＣＥが減少あるいは増大するように変化する。
【００３２】
すなわち、ゲート端子Ｇ１とエミッタ端子Ｅ１間の電圧Ｖｇをオフするとき、ゲート電圧Ｖｇがしきい値以下に落ちようとするとコレクタ電圧ＶＣＥが上昇する。コレクタ電圧ＶＣＥの上昇によりコレクタ端子Ｃ１からゲート端子Ｇ１にツェナーダイオードＺＤ１を介して、変位電流が流れゲートＧ１に電荷をチャージする。そのとき、第２のＩＧＢＴ１６でも同様にゲートＧ２がチャージされる。その結果、第２のＩＧＢＴ１６のエミッタＥ２から第１のＩＧＢＴ１３のゲートＧ１に電流が流れチャージ量が増加し、ゲート電位の低下レートが減少する。このゲート電位レート低下はメイン電流の減少レートを低下させ、電流遮断は遅くなる。
【００３３】
図３は、第２のＩＧＢＴ１６と第１のＩＧＢＴ１３で構成した回路で実測したメイン電流（コレクタ端子Ｃ１とエミッタ端子Ｅ１の間を流れる電流）Ｉｍの波形を第２のＩＧＢＴ１６を設けていない従来の回路での例と共に示す。図３において、曲線Ａは従来の回路での電流の時間変化を示す曲線である。曲線Ｂは、本発明に係る第２のＩＧＢＴ１６を設けた回路の電流の時間変化を示す曲線である。従来のものよりも本発明に係る複合半導体装置１０を用いたときの方が電流遮断が遅く、且つ、電流変動が小さくなっていることが確認できる。また、シミュレーション実験によると、第１のパワー半導体素子（第１のＩＧＢＴ１３）の第２のパワー半導体素子（第２のＩＧＢＴ１６）に対する面積比は、１５以上であることが好ましいことが確認されている。
【００３４】
以上のように、本実施形態によれば、第１のパワー半導体素子（第１のＩＧＢＴ１３）と、第２のパワー半導体素子（第２のＩＧＢＴ１６）が同一基板２０内に形成された複合半導体装置１０であって、第２のパワー半導体素子のエミッタＥ２は、第１のパワー半導体素子のゲート端子Ｇ１に電気的に接続されており、第１のパワー半導体素子の第２の端子の電位が時間経過とともに増加したとき、第１のパワー半導体素子のコレクタ端子Ｃ２から第２のパワー半導体素子のゲート端子Ｇ２に電荷をチャージする電流路を備えたため、電流遮断を遅くすることができるので、発生するサージ電圧を小さくすることができ、その結果、電子回路の誤動作を防止できる。また、電力変換装置の小型化に寄与する複合半導体装置を提供することができる。
【００３５】
次に、本発明の第２の実施形態に係る複合半導体装置を説明する。第２の実施形態は、第１の実施形態に係る複合半導体装置において、第２のパワー半導体素子の第３の端子（エミッタ）と第１のパワー半導体素子の第１の端子（ゲート端子）間には、第２のパワー半導体の第３の端子（エミッタ）から第１のパワー半導体素子の第１の端子（ゲート端子）方向に整流するようにダイオードが接続されている。それにより、ゲートＧ１がオンのとき、第２のＩＧＢＴ１６のエミッタのＰベース３３からＮ層を通り、同一基板２０に設けられた隣の第１のＩＧＢＴ１３の領域に電流が流れ込んでしまうことを防ぐことができる。第２実施形態では、第１実施形態と同様の構成要素には、同一の符号を付し、説明を省略する。
【００３６】
図４は、本発明の第２の実施形態に係る複合半導体装置の構成を示す回路図である。本実施形態では、複合半導体装置５０を構成するパワー半導体素子として、ＩＧＢＴを用いた例を示している。この複合半導体装置５０において、第１のＩＧＢＴ１３は、第１実施形態と同様に構成される。
【００３７】
また、イグニッションコイル１１の１次側コイルの端子１２には、第２のＩＧＢＴ（帰還ＩＧＢＴという）１６のコレクタ端子Ｃ２が接続されている。第２のＩＧＢＴ１６のエミッタ端子Ｅ２は、ダイオードＤ１を介して、第１のＩＧＢＴ１３のゲート端子Ｇ１に接続されている。このダイオードＤ１は、エミッタ端子Ｅ２からゲート端子Ｇ１方向に整流するように接続されている。すなわち、ダイオードＤ１のアノード端子５１ａはエミッタ端子Ｅ２に接続され、カソード端子５１ｃはゲート端子Ｇ１に接続されている。また、第２のＩＧＢＴ１６のゲート端子Ｇ２は、抵抗Ｒ１を介してダイオードＤ１のアノード端子５１ａに接続されている。
【００３８】
図５は、本発明の第２の実施形態に係る複合半導体装置の第１のＩＧＢＴと第２のＩＧＢＴを断面図で示した構成図である。複合半導体装置５０は、第１の実施形態と同様に、第１のパワー半導体素子（この実施形態では、第１のＩＧＢＴ１３）と、第２のパワー半導体素子（この実施形態では、第２のＩＧＢＴ１６）が同一基板（チップ）２０内に形成されている。
【００３９】
第１のＩＧＢＴ１３、第２のＩＧＢＴ１６、抵抗素子Ｒ１及びツェナーダイオードＺＤ１は、第１の実施形態と同様に形成される。
【００４０】
ダイオードＤ１は、基板２０の表面上に電極５２と電極５３によって挟まれた多結晶シリコンと適切なドーパントによって形成されたＰＮ接合を含む多結晶シリコン５４によって形成されている。それにより、ゲートＧ１がオンのとき、エミッタＥ２には電流が流れ込まないようにすることができる。
【００４１】
この複合半導体装置５０において、第１のＩＧＢＴ１３は、第１の実施形態と同様にオンからオフへスイッチング動作するときに電流遮断が遅くなる。
【００４２】
ここで、ダイオードＤ１を設けない場合、ゲートＧ１がオンで所定の電圧（例えば、＋１０Ｖ）印加されると、第２のＩＧＢＴ１６のエミッタＥ２のＰベース３３からＮエピ層を通り、近接した第１のＩＧＢＴ１３の領域へ電流が流れ込んでしまう。これにより、ゲート駆動回路１４の電流供給能力が低い場合は、所定の電圧が維持できなくなり、また、しきい値までも達しないことが予想される。このため、第２のＩＧＢＴ１６に電流を流入させないため、ゲート端子Ｇ１とエミッタ端子Ｅ２との間にダイオードＤ１を設けた。オン動作時、ダイオードＤ１は、電流を遮断し、ゲートＧ１の電位は、所定の電圧（例えば、＋１０Ｖ）が維持される。
【００４３】
ゲートＧ１が０Ｖとなれば、電流遮断するため、コレクタＣ１の電位が高くなり、コレクタＣ１から第２のＩＧＢＴ１６のゲートＧ２へ変位電流が流れ第２のＩＧＢＴ１６がオンし、第２のＩＧＢＴ１６のエミッタＥ２から順バイアスのダイオードＤ１を通じゲートＧ１へ電流が流れ図１の回路と同じ動作となる。それゆえ、ダイオードＤ１を設けることにより、同一基板２０内での第１のＩＧＢＴ１３と第２のＩＧＢＴ１６との間の距離ｄを小さくすることができる。
【００４４】
以上のように、本実施形態によれば、第１のパワー半導体素子１３と、第２のパワー半導体素子１６が同一基板（チップ）２０内に形成された半導体装置５０であって、第２のパワー半導体素子１６のエミッタＥ２は、第１のパワー半導体素子１３のゲート端子Ｇ１にダイオードＤ１を介して電気的に接続されており、第１のパワー半導体素子（第１のＩＧＢＴ１３）のコレクタ端子Ｃ１の電位が時間経過とともに増加したとき、第１のパワー半導体素子（第１のＩＧＢＴ１３）のコレクタ端子Ｃ１から第２のパワー半導体素子（第２のＩＧＢＴ１６）のゲート端子Ｇ２に電荷をチャージする電流路を備えたため、電流遮断を遅くすることができるので、電子回路の誤動作を防止でき、また、２つのＩＧＢＴ１３，１６を１つの基板２０内に納めるときに２つのＩＧＢＴ間の距離をより小さくでき、電力変換装置の小型化に寄与する複合半導体装置を提供することができる。
【００４５】
次に、図６〜図９を参照して、本発明の第２実施形態に係る複合半導体装置の変形例を示す。これらの変形例では、第２実施形態と同様の構成要素には、同一の符号を付し、それらの説明を省略する。
【００４６】
図６は、第１の変形例を示す図である。この第１の変形例では、第２の実施形態で示した複合半導体装置５０において、ゲート駆動回路１４の端子１７とダイオードＤ１のカソード端子５１ｃとの間に抵抗素子Ｒ２を設けている。また、ゲート端子Ｇ１とエミッタ端子Ｅ１との間にツェナーダイオードＺＤ２を設けている。後述するように抵抗素子Ｒ１の他に抵抗素子Ｒ２を設けることにより、電気抵抗率の温度係数の異なる２つの抵抗素子Ｒ１とＲ２を適切に選択して設けることで、温度依存性の少ない複合半導体装置を得ることができる。また、ツェナーダイオードＺＤ２を設けることで、ゲートＧ１をオンしたときに、ツェナーダイオードＺＤ２を設けているために、ゲートＧ１への電荷の蓄積に遅れが生じるため、第１のＩＧＢＴ１３のゲートＧ１をオンしたときの電流の変化が従来より遅くなり、結果として、サージ電圧を抑制することができる。
【００４７】
図７は、第２の変形例を示す図である。この第２の変形例では、第２の実施形態で示した複合半導体装置５０において、ゲート駆動回路１４の端子１７とダイオードＤ１の端子との間に抵抗素子Ｒ２を設けている。また、ゲート端子Ｇ１とエミッタ端子Ｅ１との間にツェナーダイオードＺＤ２を設けている。さらに、コレクタ端子Ｃ１とゲート端子Ｇ１との間のツェナーダイオードを無くし、コレクタ端子Ｃ２とゲート端子Ｇ２の間にツェナーダイオードＺＤ３を設けている。後述するように抵抗素子Ｒ１の他に抵抗素子Ｒ２を設けることにより、電気抵抗率の温度係数の異なる２つの抵抗素子Ｒ１とＲ２を適切に選択して設けることで、温度依存性の少ない複合半導体装置を得ることができる。また、ツェナーダイオードＺＤ２を設けることで、ゲートＧ１をオンしたときに、ツェナーダイオードＺＤ２を設けているために、ゲートＧ１への電荷の蓄積に遅れが生じるため、第１のＩＧＢＴ１３のゲートＧ１をオンしたときの電流の変化が従来より遅くなり、結果として、サージ電圧を抑制することができる。さらに、ツェナーダイオードＺＤ３により、ゲートＧ１をオフしたときに、ゲートＧ２に電荷が流れ込むので、第２のＩＧＢＴ１６からの第１のゲートＧ１への電荷の流れ込みが増加し、第１のＩＧＢＴ１３のゲートＧ１をオフしたときの電流の変化が従来より遅くなり、結果として、サージ電圧を抑制することができる。すなわち、このツェナーダイオードＺＤ３を通る電流路が、第１のパワー半導体素子（第１のＩＧＢＴ１３）の第２の端子（コレクタ端子Ｃ１）の電位が時間経過とともに増加したとき、第１のパワー半導体素子（第１のＩＧＢＴ１３）の第２の端子（コレクタ端子Ｃ１）から第２のパワー半導体素子（第２のＩＧＢＴ１６）の第１の端子（ゲート端子Ｇ２）に電荷をチャージする電流路となる。
【００４８】
図８は、第３の変形例を示す図である。この第３の変形例では、第１の変形例で示した複合半導体装置５０において、抵抗素子Ｒ１の代わりにツェナーダイオードＺＤ４を設けている。この場合には、このツェナーダイオードＺＤ１とダイオードＤ１とツェナーダイオードＺＤ４を通る電流路が、第１のパワー半導体素子（第１のＩＧＢＴ１３）の第２の端子（コレクタ端子Ｃ１）の電位が時間経過とともに増加したとき、第１のパワー半導体素子（第１のＩＧＢＴ１３）の第２の端子（コレクタ端子Ｃ１）から第２のパワー半導体素子（第２のＩＧＢＴ１６）の第１の端子（ゲート端子Ｇ２）に電荷をチャージする電流路となる。
【００４９】
図９は、第４の変形例を示す図である。この第４の変形例では、第１の変形例で示した２つのＩＧＢＴ１３，１６の代わりに、パワー半導体素子であるＭＯＳＦＥＴ６０，６１を設けている。この場合は、第１の端子はゲート端子Ｇ１，Ｇ２であり、第２の端子はドレイン端子Ｄ１，Ｄ２であり、第３の端子はソース端子Ｓ１，Ｓ２である。
【００５０】
次に、第１の変形例において、２つの抵抗素子を適切な温度係数を持つものを選択することにより複合半導体装置の温度依存性を小さくすることができることについての実験結果を示す。
【００５１】
図１０は、図６の回路を有する複合半導体装置を用いたときのイグニッションコイルの２次電圧の発生するときの時間変化を異なる温度で測定したグラフである。実線は、第１のＩＧＢＴ１３のコレクタ−エミッタ間の電圧（ＶＣＥ）の時間変化を示す。点線は、イグニッションコイルの２次電圧の時間変化を示す。曲線Ａは、−４０℃のときの変化を示し、曲線Ｂは、２７℃のときの変化を示し、曲線Ｃは、１２０℃のときの変化を示し、曲線Ｄは、１５０℃のときの変化を示す。図１０を見て分かるように、デバイス（周囲）温度が高くなると、ＶＣＥの上昇が遅れ、２次電圧の発生タイミングが遅れる。図１０において、−４０℃と１５０℃で２次電圧（Ｖ２）の発生タイミング、すなわち、ゲート電圧ＶｇがオフしてからＶ２が定常値に到達するまでの時間は、１５０℃の時の方が−４０℃のときに比べて、約１０μｓ遅くなっている。
【００５２】
この遅れを改善するために、Ｒ１、Ｒ２を形成するポリシリコンのドーズ種（リン、ボロン）、ドーズ濃度により抵抗値の温度依存性が異なることを利用する。図１１は、ポリシリコン抵抗の温度依存性を示す。曲線Ｅと曲線Ｆは、ドーズ種、ドーズ濃度が異なるときの抵抗の温度依存性である。ドーズ種（リン、ボロン）、ドーズ濃度により抵抗値の温度依存性が異なることが分かる。ドーズ種（ドーパント）及びその濃度によって温度特性は様々であり、一意に限定できないが、適切な組み合わせにより、二次電圧の発生タイミングの温度依存性による変化を少なくすることができる。抵抗値は、ポリシリコンのパターンで制御することができる。
【００５３】
例えば、図１１のＥ，Ｆはいずれもボロンを導入したものであり、濃度は（Ｅ＜Ｆ）である。さらに、図６で示した回路図において、Ｒ１に抵抗Ｅ（負の温度特性）、Ｒ２に抵抗Ｆ（温度特性小）を用いる。図１２は、二次電圧の発生タイミングと温度との相関図である。Δ１はＲ１，Ｒ２に通常の抵抗を用いた場合のもので、Δ２は、上記の組み合わせの場合のものである。Δ２の方が、温度変化に対する二次電圧の発生タイミングの変動幅が低減されていることが分かる。
【００５４】
このように、２つの抵抗素子を適切な温度係数を持つものを選択することにより複合半導体装置の温度依存性を小さくすることができる。
【００５５】
次に、本発明の第３の実施形態に係る複合半導体装置を説明する。図１３は、本発明の第３の実施形態に係る複合半導体装置における第２のＩＧＢＴを断面図で示した構成図である。図１３は複合半導体装置５０を構成する第１のＩＧＢＴ１３を図示しないが、第１のＩＧＢＴ１３は、実施形態１と同様に形成される。
【００５６】
本実施形態に係る第２のＩＧＢＴ１６は、第１導電型の高抵抗層（Ｎ−型半導体層）２１とその上部に位置する第１導電型のバッファ層（Ｎ＋型半導体層）２２と、第１導電型の高抵抗層の下部に形成された第２導電型のベース層（Ｐ型半導体層）３３とＰ型半導体層３４と、第２導電型のベース層の下面に形成された第１導電型のエミッタ領域（Ｎ＋型半導体層）３５と、エミッタ領域３５に接続されるエミッタ電極３６と、ベース層３３のチャネル領域上に絶縁して形成されたゲート電極３８と、第２導電型のコレクタ層（Ｐ＋型半導体層）２９と、コレクタ層２９に接続されるコレクタ電極３０と、高抵抗層２１及びベース層３３とゲート電極３８との間に配置された絶縁膜４３と、を備えている。
【００５７】
絶縁膜４３は、高抵抗層２１と隣接する領域の少なくとも一部において厚く形成される点で図２に示される第２のＩＧＢＴ１６と異なる。また、絶縁膜４３はベース層３３及びエミッタ領域３５に隣接する部分においては、実施形態１に係る複合半導体装置の第２のＩＧＢＴと同様に形成される。
【００５８】
図１４は、第１及び第３の実施形態に係る複合半導体装置における第２のＩＧＢＴ１６のコレクタＣ２・ゲートＧ２間容量特性を示す図である。第３の実施形態に係る第２のＩＧＢＴ１６は、上記のように絶縁膜４３を配置したことにより、第１の実施形態に係る第２のＩＧＢＴ１６に比べ、単位面積当たりのコレクタ・ゲート間容量が低減される。特に、Ｖｃｅ（コレクタ・エミッタ間電圧）が低い領域において、コレクタ・ゲート間容量の低減効果が顕著に得られている。上述のように、第１のＩＧＢＴ１３がオンからオフへスイッチング動作するとき、第２のＩＧＢＴ１６のゲートＧ２に電荷がチャージされる。ゲートにチャージされる電荷量は、ＩＧＢＴのコレクタ・ゲート間容量に応じて変わる。第３の実施形態においてＶｃｅが比較的低い領域でゲートＧ２にチャージされる電荷量は、第１の実施形態においてゲートＧ２にチャージされる電荷量よりも少なくなる。一方、第３の実施形態においてＶｃｅが比較的高い領域でゲートＧ２にチャージされる電荷量は、第１の実施形態においてゲートＧ２にチャージされる電荷量と同程度であった。従って、第３の実施形態に係る第２のＩＧＢＴ１６をオンさせるために発生するドライブ損失が低減される上に、ノイズ発生の抑制が可能となる。
【００５９】
上記のようにドライブ損失が低減されたことで、イグニッションコイル１１の一次側から二次側へのエネルギー移行が効率良く行われ、二次側電圧Ｖ２ｐｅａｋの低下を抑制できる。図１５は、第１のＩＧＢＴ１３と第２のＩＧＢＴ１６とで構成した回路で実測した電圧値を示す図である。図中の実線及び破線は、第１のＩＧＢＴ１３のオフ時にイグニッションコイル１１の一次側に発生するノイズ電圧ΔＶＢと、イグニッションコイル１１の二次側に発生する電圧の最大値Ｖ２ｐｅａｋと、の相関関係を示す。図中の実線は、第３の実施形態に係る複合半導体装置による特性を示し、図中の破線は、第１の実施形態に係る複合半導体装置による特性を示す。
【００６０】
ドライブ損失が低減され図１５を参照すると、第３の実施形態に係る複合半導体装置は、比較的低い一次側電圧ΔＶＢで高い二次側電圧Ｖ２ｐｅａｋが得られることが分かる。従って、第３の実施形態に係る複合半導体装置によれば、点火装置を構成する素子にかかわるノイズ発生を低減するとともに確実に点火を行うことができる。
【００６１】
以上のように、本発明によれば、第１のパワー半導体素子と、第２のパワー半導体素子が同一チップ内に形成された半導体装置であって、第２のパワー半導体素子の第３の端子は、第１のパワー半導体素子の第１の端子に電気的に接続されており、第１のパワー半導体素子の第２の端子の電位が時間経過とともに増加したとき、第１のパワー半導体素子の第２の端子から第２のパワー半導体素子の第１の端子に電荷をチャージする電流路を備えたため、電子回路の誤動作を防止でき、電力変換装置の小型化に寄与する複合半導体装置を提供することができる。
【００６２】
以上の実施形態で説明された構成、形状、大きさおよび配置関係については本発明が理解・実施できる程度に概略的に示したものにすぎず、また数値および各構成の組成（材質）等については例示にすぎない。従って本発明は、説明された実施形態に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。例えば、本発明に係る第１及び第２のＩＧＢＴは、それぞれ個別のチップ又はダイに形成され、同一又は個別のモールドパッケージ内に封止されても良い。また、第２のＩＧＢＴのコレクタ・ゲート間容量は、ゲート面積を縮小させること或いはゲート電極直下に拡散層を形成することで調節しても良く、これを個別の容量素子に置きかえても良い。
【産業上の利用可能性】
【００６３】
本発明に係る複合半導体装置は、内燃機関用点火装置に用いられるスイッチング用の装置等に利用される。
【符号の説明】
【００６４】
１０
複合半導体装置
１１
イグニッションコイル
１２
１次側コイルの端子
１３
第１のＩＧＢＴ（メインＩＧＢＴ）
１４
ゲート駆動回路
１６
第２のＩＧＢＴ
１７
ゲート駆動回路の端子
２０
基板（チップ）
２１
第１導電型の高抵抗層
２２
第１導電型のバッファ層
２３
第２導電型のベース層
２４
Ｐ型半導体層
２５
第１導電型のエミッタ領域
２６
エミッタ電極
２７
チャネル領域
２８
ゲート電極
２９
第２導電型のコレクタ層
３０
コレクタ電極
３３
第２導電型のベース層
３４
Ｐ型半導体層
３５
第１導電型のエミッタ領域
３６
エミッタ電極
３７
チャネル領域
３８
ゲート電極
４３ ゲート絶縁膜
５０
複合半導体装置
Ｃ１
コレクタ端子
Ｅ１
エミッタ端子
Ｇ１
ゲート端子
Ｃ２
コレクタ端子
Ｅ２
エミッタ端子
Ｇ２
ゲート端子
Ｒ１
抵抗素子
Ｄ１
ダイオード
ＺＤ１〜ＺＤ４ ツェナーダイオード
【技術分野】
【０００１】
本発明は、複合半導体装置に関し、特に、パワー半導体素子を有する複合半導体装置に関するものである。
【背景技術】
【０００２】
内燃機関用点火装置のように、スイッチング素子を用いてインダクタ負荷を駆動する電力変換装置が知られている。図１６は、内燃機関用点火装置の簡単な回路図を示す。
【０００３】
この内燃機関用点火装置１００は、イグニッションコイル１０１を有し、イグニッションコイル１０１の１次側に接続されたスイッチング素子１０２とイグニッションコイル１０１の２次側に接続されたスパークプラグ１０３を備えている。スイッチング素子１０２の端子１０４に点火信号が入力されると、１次電流が断続され、イグニッションコイル１０１の２次側に高圧電流を誘発し、スパークプラグ１０３は、この高圧電流を火花に変え、点火を行う。
【０００４】
上記内燃機関用点火装置に用いるスイッチング素子として、サイリスタやＧＴＯ（ゲートターンオフサイリスタ）等が一般的に用いられてきたが、これらのスイッチング素子のスイッチング時間は数マイクロ秒で、電流変化率も比較的小さく、発生するサージ電圧も比較的小さかった。
【０００５】
近年、これらのサイリスタやＧＴＯ等より短いスイッチング時間で高速動作するＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）やＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）等の、電圧駆動形の高速スイッチング素子が上述のスイッチング素子１０２として用いられ、各方面に適用されるようになってきている。
【０００６】
これらの高速スイッチング素子は、サイリスタやＧＴＯ等と比較して、一桁以上短いスイッチング時間で高速にスイッチング動作を行い、主回路（イグニッションコイル１０１の１次側に接続されている回路）の電流変化率も非常に大きくなり、主回路のインダクタンスを大幅に低減しなければ、サージ電圧も非常に大きくなる。このようにサージ電圧が増大すると、高速スイッチング素子自身に定格を越える電圧が印加されて、過電圧で破壊する危険があり、更に、大きなノイズ源として周辺機器に対して悪影響を与える場合がある。そして、相互インダクタンス回路（イグニッションコイル１０１）の一次側のスイッチング素子の電流遮断が速すぎるため、一次側の寄生インダクタンスにより起電圧が発生し、他の電子回路の誤動作の原因となる可能性があった。
【０００７】
そこで、特許文献１では、高速スイッチング素子のスイッチング動作を速くして、しかもスイッチング動作時の電流変化率を抑制し、スイッチング損失を低減させ、サージ電圧を抑制して外部機器へ与えるノイズを軽減することができるようした電力変換装置を開示している。
【０００８】
特許文献１では、スイッチング素子のオフ時の電圧変化率及び電流変化率を抑制するためにコンデンサと抵抗を用いた電圧指令補正手段を設けている。また、スイッチング素子及び電圧指令補正手段を単一パッケージに収納することが開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１０−２４８２３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の特許文献１に開示される電力変換装置は、電圧変化率及び電流変化率を制御するためには、電圧指令補正手段に用いられているコンデンサのキャパシタンスＣ及び抵抗素子の電気抵抗Ｒを調整する必要があるため、スイッチング素子と電圧指令補正手段とは、それぞれ個別素子で構成され、電力変換装置の小型化が十分ではなかった。
【００１１】
本発明の目的は、上記の課題に鑑み、電子回路の誤動作を防止でき、かつ、電力変換装置の小型化に寄与する複合半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明に係る複合半導体装置は、上記の目的を達成するため、次のように構成される。
【００１３】
第１の複合半導体装置（請求項１に対応）は、第１の端子から入力される信号に応じて第２の端子から第３の端子へ電流を流す第１のパワー半導体素子と、第１の端子から入力される信号に応じて第２の端子から第３の端子へ電流を流す第２のパワー半導体素子と、を備える複合半導体装置であって、前記第２のパワー半導体素子の前記第３の端子は、前記第１のパワー半導体素子の前記第１の端子に電気的に接続されており、前記第１のパワー半導体素子の前記第２の端子の電位が時間経過とともに増加したとき、前記第２のパワー半導体素子の前記第３の端子を介して前記第１のパワー半導体素子の第１の端子に電荷をチャージする電流路を備え、
前記第２のパワー半導体素子における前記第１の端子と前記第２の端子との間に容量成分を備えたことを特徴とする。
【００１４】
第２の複合半導体装置（請求項２に対応）は、上記の構成において、好ましくは、前記第２のパワー半導体素子は、ゲート端子を有する絶縁ゲート型半導体素子からなり、
前記容量成分は、前記第２のパワー半導体素子のゲート絶縁膜により形成されることを特徴とする。
【００１５】
第３の複合半導体装置（請求項３に対応）は、上記の構成において、好ましくは、前記第２のパワー半導体素子の前記ゲート絶縁膜は、少なくとも一部において、その他の部分よりも比較的厚く形成されることを特徴とする。
【００１６】
第４の複合半導体装置（請求項４に対応）は、上記の構成に置いて、好ましくは、前記第２のパワー半導体素子の前記容量成分は、単位面積当たりの容量が前記第１のパワー半導体の前記第１の端子と前記第２の端子との間の容量成分の単位面積当たりの容量よりも小さいことを特徴とする。
【発明の効果】
【００１７】
本発明によれば、第１の端子から入力される信号に応じて第２の端子から第３の端子へ電流を流す第１のパワー半導体素子と、第１の端子から入力される信号に応じて第２の端子から第３の端子へ電流を流す第２のパワー半導体素子が同一基板（チップ）内に形成された半導体装置であって、第２のパワー半導体素子の第３の端子は、第１のパワー半導体素子の第１の端子に電気的に接続されており、第１のパワー半導体素子の第２の端子の電位が時間経過とともに増加したとき、第２のパワー半導体素子の第３の端子から第１のパワー半導体素子の第１の端子に電荷をチャージする電流路を備えたため、電子回路の誤動作を防止でき、電力変換装置の小型化に寄与する複合半導体装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態に係る複合半導体装置の構成を示す回路図である。
【図２】本発明の第１の実施形態に係る複合半導体装置の第１のＩＧＢＴと第２のＩＧＢＴを断面図で示した構成図である。
【図３】面積の小さいＩＧＢＴ（第２のＩＧＢＴ１６）とメインのＩＧＢＴ（第１のＩＧＢＴ１３）で構成した回路で実測したメイン電流（コレクタ端子Ｃ１とエミッタ端子Ｅ１の間を流れる電流）Ｉｍの波形を第２のＩＧＢＴ１６を設けていない従来の装置での例と共に示すグラフである。
【図４】本発明の第２の実施形態に係る複合半導体装置の構成を示す回路図である。
【図５】本発明の第２の実施形態に係る複合半導体装置の第１のＩＧＢＴと第２のＩＧＢＴを断面図で示した構成図である。
【図６】本発明の第２実施形態に係る複合半導体装置の第１の変形例を示す回路図である。
【図７】本発明の第２実施形態に係る複合半導体装置の第２の変形例を示す回路図である。
【図８】本発明の第２実施形態に係る複合半導体装置の第３の変形例を示す回路図である。
【図９】本発明の第２実施形態に係る複合半導体装置の第４の変形例を示す回路図である。
【図１０】図６の回路を有する複合半導体装置を用いたときのイグニッションコイルの２次電圧の発生するときの時間変化を異なる温度で測定したグラフである。
【図１１】ポリシリコンの抵抗の温度依存性を示すグラフである。
【図１２】２次電圧発生時間の温度依存性を示すグラフである。
【図１３】本発明の第３の実施形態に係る複合半導体装置における第２のＩＧＢＴを断面図で示した構成図である。
【図１４】第１及び第３の実施形態に係る複合半導体装置における第２のＩＧＢＴ１６のコレクタＣ２・ゲートＧ２間容量特性を示す図である。
【図１５】第１のＩＧＢＴ１３と第２のＩＧＢＴ１６とで構成した回路で実測した電圧値を示す図である。
【図１６】内燃機関用点火装置の簡単な回路図である。
【発明を実施するための形態】
【００１９】
以下に、本発明の好適な実施形態（実施例）を添付図面に基づいて説明する。
【００２０】
図１は、本発明の第１の実施形態に係る複合半導体装置の構成を示す回路図である。本実施形態では、複合半導体装置を構成するパワー半導体素子として、ＩＧＢＴを用いた例を示している。この複合半導体装置１０は、イグニッションコイル１１の１次側コイルの端子１２に第１のＩＧＢＴ（メインＩＧＢＴという）１３のコレクタ端子Ｃ１が接続されている。第１のＩＧＢＴ１３のエミッタ端子Ｅ１は、接地されている。また、第１のＩＧＢＴ１３のゲート端子Ｇ１とエミッタ端子Ｅ１には、ゲート駆動回路１４が接続されている。さらに、第１のＩＧＢＴ１３のゲート端子Ｇ１とコレクタ端子Ｃ１は、ツェナーダイオードＺＤ１を介して接続されている。
【００２１】
また、イグニッションコイル１１の１次側コイルの端子１２には、第２のＩＧＢＴ（帰還ＩＧＢＴという）１６のコレクタ端子Ｃ２が接続されている。第２のＩＧＢＴ１６のエミッタ端子Ｅ２は、第１のＩＧＢＴ１３のゲート端子Ｇ１に接続されている。第２のＩＧＢＴ１６のゲート端子Ｇ２は、抵抗Ｒ１を介してゲート駆動回路１４の端子１７に接続されている。
【００２２】
図２は、本発明の第１の実施形態に係る複合半導体装置の第１のＩＧＢＴと第２のＩＧＢＴを断面図で示した構成図である。複合半導体装置１０は、ゲート端子（第１の端子）Ｇ１から入力される信号に応じてコレクタ端子（第２の端子）Ｃ１からエミッタ端子（第３の端子）Ｅ１へ電流を流す第１のパワー半導体素子（この実施形態では、第１のＩＧＢＴ１３）と、ゲート端子（第１の端子）Ｇ２から入力される信号に応じてコレクタ端子（第２の端子）Ｃ２からエミッタ端子（第３の端子）Ｅ２へ電流を流す第２のパワー半導体素子（この実施形態では、第２のＩＧＢＴ１６）が同一基板（チップ）２０内に形成されている。基板２０は、例えば、シリコン基板が用いられる。
【００２３】
第１のＩＧＢＴ１３は第１導電型の高抵抗層（Ｎ−型半導体層）２１とその図中上部に位置する第１導電型のバッファ層（Ｎ＋型半導体層）２２と、第１導電型の高抵抗層２１の図中下部に形成された第２導電型のベース層（Ｐ型半導体層）２３とＰ型半導体層２４と、第２導電型のベース層の図中下面に形成された第１導電型のエミッタ領域（Ｎ＋型半導体層）２５と、エミッタ領域２５に接続されるエミッタ電極２６と、第２導電型のベース層２３のチャネル領域２７上に絶縁して形成されたゲート電極２８と、バッファ層２２の図中上部に位置する第２導電型のコレクタ層（Ｐ＋型半導体層）２９と、コレクタ層２９に接続されるコレクタ電極３０とを備えている。
【００２４】
また、第２のＩＧＢＴ１６は、第１のＩＧＢＴ１３のエミッタ電極２６の端部から所定の間隔ｄを設けた位置に、第１のＩＧＢＴ１３と同一基板２０内に設けられている。第２のＩＧＢＴ１６は、第１導電型の高抵抗層（Ｎ−型半導体層）２１とその上部に位置する第１導電型のバッファ層（Ｎ＋型半導体層）２２と、第１導電型の高抵抗層の下部に形成された第２導電型のベース層（Ｐ型半導体層）３３とＰ型半導体層３４と、第２導電型のベース層の下面に形成された第１導電型のエミッタ領域（Ｎ＋型半導体層）３５と、エミッタ領域３５に接続されるエミッタ電極３６と、第２導電型のベース層３３のチャネル領域３７上に絶縁して形成されたゲート電極３８と、バッファ層２２の図中上部に位置する第２導電型のコレクタ層（Ｐ＋型半導体層）２９と、コレクタ層２９に接続されるコレクタ電極３０とを備えている。
【００２５】
また、抵抗素子Ｒ１は、ゲート電極３８の表面に多結晶シリコンを堆積させたものであり、適切なドーパントを添加することにより、所望の電気抵抗率を持つように作製されている。
【００２６】
さらに、ツェナーダイオードＺＤ１は、基板２０の表面上に電極３９と電極４０によって挟まれた多結晶シリコンと適切なドーパントによって形成された半導体接合を有する多結晶シリコン４１によって形成されている。
【００２７】
ツェナーダイオードＺＤ１は、ゲート駆動回路によりゲート電圧Ｖｇをオフしたときに第１のコレクタ端子Ｃ１の電位が時間経過とともに増加するので、そのとき、コレクタ端子Ｃ１側からゲート端子Ｇ１へ電流を流す作用をする。また、そのとき、抵抗素子Ｒ１を介して、第２のＩＧＢＴ１６のゲート端子Ｇ２にも電流を流す作用をする。すなわち、このツェナーダイオードＺＤ１と抵抗素子Ｒ１を通る電流路が、第１のパワー半導体素子１３の第２の端子Ｃ１の電位が時間経過とともに増加したとき、第１のパワー半導体素子１３の第２の端子Ｃ１から第２のパワー半導体素子１６の第１の端子Ｇ２に電荷をチャージする電流路となる。それにより、第２のＩＧＢＴ１６がオンとなり、ゲート端子Ｇ１に電荷を送り込む。
【００２８】
また、第１のパワー半導体素子である第１のＩＧＢＴ１３のエミッタＥ１（図２のエミッタ電極２６の端部）と第２のパワー半導体素子である第２のＩＧＢＴ１６のエミッタＥ２（図２のエミッタ電極３６の端部）との間には、所定の距離ｄを有する動作干渉抑制層４２を設けている。これは、所定の距離ｄを設けることで、ゲートＧ１がオンのとき、第２のＩＧＢＴ１６のエミッタＥ２のＰベースからＮ層を通り、同一基板２０に設けられた隣の第１のＩＧＢＴ１３の領域に電流が流れ込んでしまうことを防ぐためのものである。動作干渉抑制層の長さ（所定の距離ｄ）は、好ましくは、５０μｍ以上であることが必要である。
【００２９】
さらに、第１のＩＧＢＴ１３と第２のＩＧＢＴ１６との動作干渉を防ぐために、この複合半導体装置１０を作製する工程において、基板（チップ）２０のゲートおよびエミッタを形成する表面の全面に電子線照射またはプロトン照射を行い、ライフタイムキラー処理を施す工程を設けても良い。これにより、ゲートＧ１がオンのとき、第２のＩＧＢＴ１６のエミッタＥ２のＰベース３３からＮ層を通り、同一基板２０に設けられた隣の第１のＩＧＢＴ１３の領域に電流が流れ込もうとするキャリアを減少させ、電流が流れ込んでしまうことを防ぐことができる。
【００３０】
この複合半導体装置１０において、ゲート駆動回路１４によって、第１のＩＧＢＴ１３のゲート端子Ｇ１とエミッタ端子Ｅ１の間に与えられるゲート電圧Ｖｇに基づいて第１のＩＧＢＴ１３がオン・オフし、第１のＩＧＢＴ１３のコレクタ端子Ｃ１−エミッタ端子Ｅ１間が
オン（導通）状態あるいはオフ（非導通）状態となるスイッチング動作が行われる。なお、図１および図２には示していないが、第１のＩＧＢＴ１３には、ゲート容量を有し、また、複合半導体装置１０には、装置内部の配線に生じる浮遊インダクタンスを有している。
【００３１】
このように第１のＩＧＢＴ１３がオフからオンへあるいはオンからオフへスイッチング動作するとき、コレクタ端子Ｃ１とエミッタ端子Ｅ１間のコレクタ電圧ＶＣＥが減少あるいは増大するように変化する。
【００３２】
すなわち、ゲート端子Ｇ１とエミッタ端子Ｅ１間の電圧Ｖｇをオフするとき、ゲート電圧Ｖｇがしきい値以下に落ちようとするとコレクタ電圧ＶＣＥが上昇する。コレクタ電圧ＶＣＥの上昇によりコレクタ端子Ｃ１からゲート端子Ｇ１にツェナーダイオードＺＤ１を介して、変位電流が流れゲートＧ１に電荷をチャージする。そのとき、第２のＩＧＢＴ１６でも同様にゲートＧ２がチャージされる。その結果、第２のＩＧＢＴ１６のエミッタＥ２から第１のＩＧＢＴ１３のゲートＧ１に電流が流れチャージ量が増加し、ゲート電位の低下レートが減少する。このゲート電位レート低下はメイン電流の減少レートを低下させ、電流遮断は遅くなる。
【００３３】
図３は、第２のＩＧＢＴ１６と第１のＩＧＢＴ１３で構成した回路で実測したメイン電流（コレクタ端子Ｃ１とエミッタ端子Ｅ１の間を流れる電流）Ｉｍの波形を第２のＩＧＢＴ１６を設けていない従来の回路での例と共に示す。図３において、曲線Ａは従来の回路での電流の時間変化を示す曲線である。曲線Ｂは、本発明に係る第２のＩＧＢＴ１６を設けた回路の電流の時間変化を示す曲線である。従来のものよりも本発明に係る複合半導体装置１０を用いたときの方が電流遮断が遅く、且つ、電流変動が小さくなっていることが確認できる。また、シミュレーション実験によると、第１のパワー半導体素子（第１のＩＧＢＴ１３）の第２のパワー半導体素子（第２のＩＧＢＴ１６）に対する面積比は、１５以上であることが好ましいことが確認されている。
【００３４】
以上のように、本実施形態によれば、第１のパワー半導体素子（第１のＩＧＢＴ１３）と、第２のパワー半導体素子（第２のＩＧＢＴ１６）が同一基板２０内に形成された複合半導体装置１０であって、第２のパワー半導体素子のエミッタＥ２は、第１のパワー半導体素子のゲート端子Ｇ１に電気的に接続されており、第１のパワー半導体素子の第２の端子の電位が時間経過とともに増加したとき、第１のパワー半導体素子のコレクタ端子Ｃ２から第２のパワー半導体素子のゲート端子Ｇ２に電荷をチャージする電流路を備えたため、電流遮断を遅くすることができるので、発生するサージ電圧を小さくすることができ、その結果、電子回路の誤動作を防止できる。また、電力変換装置の小型化に寄与する複合半導体装置を提供することができる。
【００３５】
次に、本発明の第２の実施形態に係る複合半導体装置を説明する。第２の実施形態は、第１の実施形態に係る複合半導体装置において、第２のパワー半導体素子の第３の端子（エミッタ）と第１のパワー半導体素子の第１の端子（ゲート端子）間には、第２のパワー半導体の第３の端子（エミッタ）から第１のパワー半導体素子の第１の端子（ゲート端子）方向に整流するようにダイオードが接続されている。それにより、ゲートＧ１がオンのとき、第２のＩＧＢＴ１６のエミッタのＰベース３３からＮ層を通り、同一基板２０に設けられた隣の第１のＩＧＢＴ１３の領域に電流が流れ込んでしまうことを防ぐことができる。第２実施形態では、第１実施形態と同様の構成要素には、同一の符号を付し、説明を省略する。
【００３６】
図４は、本発明の第２の実施形態に係る複合半導体装置の構成を示す回路図である。本実施形態では、複合半導体装置５０を構成するパワー半導体素子として、ＩＧＢＴを用いた例を示している。この複合半導体装置５０において、第１のＩＧＢＴ１３は、第１実施形態と同様に構成される。
【００３７】
また、イグニッションコイル１１の１次側コイルの端子１２には、第２のＩＧＢＴ（帰還ＩＧＢＴという）１６のコレクタ端子Ｃ２が接続されている。第２のＩＧＢＴ１６のエミッタ端子Ｅ２は、ダイオードＤ１を介して、第１のＩＧＢＴ１３のゲート端子Ｇ１に接続されている。このダイオードＤ１は、エミッタ端子Ｅ２からゲート端子Ｇ１方向に整流するように接続されている。すなわち、ダイオードＤ１のアノード端子５１ａはエミッタ端子Ｅ２に接続され、カソード端子５１ｃはゲート端子Ｇ１に接続されている。また、第２のＩＧＢＴ１６のゲート端子Ｇ２は、抵抗Ｒ１を介してダイオードＤ１のアノード端子５１ａに接続されている。
【００３８】
図５は、本発明の第２の実施形態に係る複合半導体装置の第１のＩＧＢＴと第２のＩＧＢＴを断面図で示した構成図である。複合半導体装置５０は、第１の実施形態と同様に、第１のパワー半導体素子（この実施形態では、第１のＩＧＢＴ１３）と、第２のパワー半導体素子（この実施形態では、第２のＩＧＢＴ１６）が同一基板（チップ）２０内に形成されている。
【００３９】
第１のＩＧＢＴ１３、第２のＩＧＢＴ１６、抵抗素子Ｒ１及びツェナーダイオードＺＤ１は、第１の実施形態と同様に形成される。
【００４０】
ダイオードＤ１は、基板２０の表面上に電極５２と電極５３によって挟まれた多結晶シリコンと適切なドーパントによって形成されたＰＮ接合を含む多結晶シリコン５４によって形成されている。それにより、ゲートＧ１がオンのとき、エミッタＥ２には電流が流れ込まないようにすることができる。
【００４１】
この複合半導体装置５０において、第１のＩＧＢＴ１３は、第１の実施形態と同様にオンからオフへスイッチング動作するときに電流遮断が遅くなる。
【００４２】
ここで、ダイオードＤ１を設けない場合、ゲートＧ１がオンで所定の電圧（例えば、＋１０Ｖ）印加されると、第２のＩＧＢＴ１６のエミッタＥ２のＰベース３３からＮエピ層を通り、近接した第１のＩＧＢＴ１３の領域へ電流が流れ込んでしまう。これにより、ゲート駆動回路１４の電流供給能力が低い場合は、所定の電圧が維持できなくなり、また、しきい値までも達しないことが予想される。このため、第２のＩＧＢＴ１６に電流を流入させないため、ゲート端子Ｇ１とエミッタ端子Ｅ２との間にダイオードＤ１を設けた。オン動作時、ダイオードＤ１は、電流を遮断し、ゲートＧ１の電位は、所定の電圧（例えば、＋１０Ｖ）が維持される。
【００４３】
ゲートＧ１が０Ｖとなれば、電流遮断するため、コレクタＣ１の電位が高くなり、コレクタＣ１から第２のＩＧＢＴ１６のゲートＧ２へ変位電流が流れ第２のＩＧＢＴ１６がオンし、第２のＩＧＢＴ１６のエミッタＥ２から順バイアスのダイオードＤ１を通じゲートＧ１へ電流が流れ図１の回路と同じ動作となる。それゆえ、ダイオードＤ１を設けることにより、同一基板２０内での第１のＩＧＢＴ１３と第２のＩＧＢＴ１６との間の距離ｄを小さくすることができる。
【００４４】
以上のように、本実施形態によれば、第１のパワー半導体素子１３と、第２のパワー半導体素子１６が同一基板（チップ）２０内に形成された半導体装置５０であって、第２のパワー半導体素子１６のエミッタＥ２は、第１のパワー半導体素子１３のゲート端子Ｇ１にダイオードＤ１を介して電気的に接続されており、第１のパワー半導体素子（第１のＩＧＢＴ１３）のコレクタ端子Ｃ１の電位が時間経過とともに増加したとき、第１のパワー半導体素子（第１のＩＧＢＴ１３）のコレクタ端子Ｃ１から第２のパワー半導体素子（第２のＩＧＢＴ１６）のゲート端子Ｇ２に電荷をチャージする電流路を備えたため、電流遮断を遅くすることができるので、電子回路の誤動作を防止でき、また、２つのＩＧＢＴ１３，１６を１つの基板２０内に納めるときに２つのＩＧＢＴ間の距離をより小さくでき、電力変換装置の小型化に寄与する複合半導体装置を提供することができる。
【００４５】
次に、図６〜図９を参照して、本発明の第２実施形態に係る複合半導体装置の変形例を示す。これらの変形例では、第２実施形態と同様の構成要素には、同一の符号を付し、それらの説明を省略する。
【００４６】
図６は、第１の変形例を示す図である。この第１の変形例では、第２の実施形態で示した複合半導体装置５０において、ゲート駆動回路１４の端子１７とダイオードＤ１のカソード端子５１ｃとの間に抵抗素子Ｒ２を設けている。また、ゲート端子Ｇ１とエミッタ端子Ｅ１との間にツェナーダイオードＺＤ２を設けている。後述するように抵抗素子Ｒ１の他に抵抗素子Ｒ２を設けることにより、電気抵抗率の温度係数の異なる２つの抵抗素子Ｒ１とＲ２を適切に選択して設けることで、温度依存性の少ない複合半導体装置を得ることができる。また、ツェナーダイオードＺＤ２を設けることで、ゲートＧ１をオンしたときに、ツェナーダイオードＺＤ２を設けているために、ゲートＧ１への電荷の蓄積に遅れが生じるため、第１のＩＧＢＴ１３のゲートＧ１をオンしたときの電流の変化が従来より遅くなり、結果として、サージ電圧を抑制することができる。
【００４７】
図７は、第２の変形例を示す図である。この第２の変形例では、第２の実施形態で示した複合半導体装置５０において、ゲート駆動回路１４の端子１７とダイオードＤ１の端子との間に抵抗素子Ｒ２を設けている。また、ゲート端子Ｇ１とエミッタ端子Ｅ１との間にツェナーダイオードＺＤ２を設けている。さらに、コレクタ端子Ｃ１とゲート端子Ｇ１との間のツェナーダイオードを無くし、コレクタ端子Ｃ２とゲート端子Ｇ２の間にツェナーダイオードＺＤ３を設けている。後述するように抵抗素子Ｒ１の他に抵抗素子Ｒ２を設けることにより、電気抵抗率の温度係数の異なる２つの抵抗素子Ｒ１とＲ２を適切に選択して設けることで、温度依存性の少ない複合半導体装置を得ることができる。また、ツェナーダイオードＺＤ２を設けることで、ゲートＧ１をオンしたときに、ツェナーダイオードＺＤ２を設けているために、ゲートＧ１への電荷の蓄積に遅れが生じるため、第１のＩＧＢＴ１３のゲートＧ１をオンしたときの電流の変化が従来より遅くなり、結果として、サージ電圧を抑制することができる。さらに、ツェナーダイオードＺＤ３により、ゲートＧ１をオフしたときに、ゲートＧ２に電荷が流れ込むので、第２のＩＧＢＴ１６からの第１のゲートＧ１への電荷の流れ込みが増加し、第１のＩＧＢＴ１３のゲートＧ１をオフしたときの電流の変化が従来より遅くなり、結果として、サージ電圧を抑制することができる。すなわち、このツェナーダイオードＺＤ３を通る電流路が、第１のパワー半導体素子（第１のＩＧＢＴ１３）の第２の端子（コレクタ端子Ｃ１）の電位が時間経過とともに増加したとき、第１のパワー半導体素子（第１のＩＧＢＴ１３）の第２の端子（コレクタ端子Ｃ１）から第２のパワー半導体素子（第２のＩＧＢＴ１６）の第１の端子（ゲート端子Ｇ２）に電荷をチャージする電流路となる。
【００４８】
図８は、第３の変形例を示す図である。この第３の変形例では、第１の変形例で示した複合半導体装置５０において、抵抗素子Ｒ１の代わりにツェナーダイオードＺＤ４を設けている。この場合には、このツェナーダイオードＺＤ１とダイオードＤ１とツェナーダイオードＺＤ４を通る電流路が、第１のパワー半導体素子（第１のＩＧＢＴ１３）の第２の端子（コレクタ端子Ｃ１）の電位が時間経過とともに増加したとき、第１のパワー半導体素子（第１のＩＧＢＴ１３）の第２の端子（コレクタ端子Ｃ１）から第２のパワー半導体素子（第２のＩＧＢＴ１６）の第１の端子（ゲート端子Ｇ２）に電荷をチャージする電流路となる。
【００４９】
図９は、第４の変形例を示す図である。この第４の変形例では、第１の変形例で示した２つのＩＧＢＴ１３，１６の代わりに、パワー半導体素子であるＭＯＳＦＥＴ６０，６１を設けている。この場合は、第１の端子はゲート端子Ｇ１，Ｇ２であり、第２の端子はドレイン端子Ｄ１，Ｄ２であり、第３の端子はソース端子Ｓ１，Ｓ２である。
【００５０】
次に、第１の変形例において、２つの抵抗素子を適切な温度係数を持つものを選択することにより複合半導体装置の温度依存性を小さくすることができることについての実験結果を示す。
【００５１】
図１０は、図６の回路を有する複合半導体装置を用いたときのイグニッションコイルの２次電圧の発生するときの時間変化を異なる温度で測定したグラフである。実線は、第１のＩＧＢＴ１３のコレクタ−エミッタ間の電圧（ＶＣＥ）の時間変化を示す。点線は、イグニッションコイルの２次電圧の時間変化を示す。曲線Ａは、−４０℃のときの変化を示し、曲線Ｂは、２７℃のときの変化を示し、曲線Ｃは、１２０℃のときの変化を示し、曲線Ｄは、１５０℃のときの変化を示す。図１０を見て分かるように、デバイス（周囲）温度が高くなると、ＶＣＥの上昇が遅れ、２次電圧の発生タイミングが遅れる。図１０において、−４０℃と１５０℃で２次電圧（Ｖ２）の発生タイミング、すなわち、ゲート電圧ＶｇがオフしてからＶ２が定常値に到達するまでの時間は、１５０℃の時の方が−４０℃のときに比べて、約１０μｓ遅くなっている。
【００５２】
この遅れを改善するために、Ｒ１、Ｒ２を形成するポリシリコンのドーズ種（リン、ボロン）、ドーズ濃度により抵抗値の温度依存性が異なることを利用する。図１１は、ポリシリコン抵抗の温度依存性を示す。曲線Ｅと曲線Ｆは、ドーズ種、ドーズ濃度が異なるときの抵抗の温度依存性である。ドーズ種（リン、ボロン）、ドーズ濃度により抵抗値の温度依存性が異なることが分かる。ドーズ種（ドーパント）及びその濃度によって温度特性は様々であり、一意に限定できないが、適切な組み合わせにより、二次電圧の発生タイミングの温度依存性による変化を少なくすることができる。抵抗値は、ポリシリコンのパターンで制御することができる。
【００５３】
例えば、図１１のＥ，Ｆはいずれもボロンを導入したものであり、濃度は（Ｅ＜Ｆ）である。さらに、図６で示した回路図において、Ｒ１に抵抗Ｅ（負の温度特性）、Ｒ２に抵抗Ｆ（温度特性小）を用いる。図１２は、二次電圧の発生タイミングと温度との相関図である。Δ１はＲ１，Ｒ２に通常の抵抗を用いた場合のもので、Δ２は、上記の組み合わせの場合のものである。Δ２の方が、温度変化に対する二次電圧の発生タイミングの変動幅が低減されていることが分かる。
【００５４】
このように、２つの抵抗素子を適切な温度係数を持つものを選択することにより複合半導体装置の温度依存性を小さくすることができる。
【００５５】
次に、本発明の第３の実施形態に係る複合半導体装置を説明する。図１３は、本発明の第３の実施形態に係る複合半導体装置における第２のＩＧＢＴを断面図で示した構成図である。図１３は複合半導体装置５０を構成する第１のＩＧＢＴ１３を図示しないが、第１のＩＧＢＴ１３は、実施形態１と同様に形成される。
【００５６】
本実施形態に係る第２のＩＧＢＴ１６は、第１導電型の高抵抗層（Ｎ−型半導体層）２１とその上部に位置する第１導電型のバッファ層（Ｎ＋型半導体層）２２と、第１導電型の高抵抗層の下部に形成された第２導電型のベース層（Ｐ型半導体層）３３とＰ型半導体層３４と、第２導電型のベース層の下面に形成された第１導電型のエミッタ領域（Ｎ＋型半導体層）３５と、エミッタ領域３５に接続されるエミッタ電極３６と、ベース層３３のチャネル領域上に絶縁して形成されたゲート電極３８と、第２導電型のコレクタ層（Ｐ＋型半導体層）２９と、コレクタ層２９に接続されるコレクタ電極３０と、高抵抗層２１及びベース層３３とゲート電極３８との間に配置された絶縁膜４３と、を備えている。
【００５７】
絶縁膜４３は、高抵抗層２１と隣接する領域の少なくとも一部において厚く形成される点で図２に示される第２のＩＧＢＴ１６と異なる。また、絶縁膜４３はベース層３３及びエミッタ領域３５に隣接する部分においては、実施形態１に係る複合半導体装置の第２のＩＧＢＴと同様に形成される。
【００５８】
図１４は、第１及び第３の実施形態に係る複合半導体装置における第２のＩＧＢＴ１６のコレクタＣ２・ゲートＧ２間容量特性を示す図である。第３の実施形態に係る第２のＩＧＢＴ１６は、上記のように絶縁膜４３を配置したことにより、第１の実施形態に係る第２のＩＧＢＴ１６に比べ、単位面積当たりのコレクタ・ゲート間容量が低減される。特に、Ｖｃｅ（コレクタ・エミッタ間電圧）が低い領域において、コレクタ・ゲート間容量の低減効果が顕著に得られている。上述のように、第１のＩＧＢＴ１３がオンからオフへスイッチング動作するとき、第２のＩＧＢＴ１６のゲートＧ２に電荷がチャージされる。ゲートにチャージされる電荷量は、ＩＧＢＴのコレクタ・ゲート間容量に応じて変わる。第３の実施形態においてＶｃｅが比較的低い領域でゲートＧ２にチャージされる電荷量は、第１の実施形態においてゲートＧ２にチャージされる電荷量よりも少なくなる。一方、第３の実施形態においてＶｃｅが比較的高い領域でゲートＧ２にチャージされる電荷量は、第１の実施形態においてゲートＧ２にチャージされる電荷量と同程度であった。従って、第３の実施形態に係る第２のＩＧＢＴ１６をオンさせるために発生するドライブ損失が低減される上に、ノイズ発生の抑制が可能となる。
【００５９】
上記のようにドライブ損失が低減されたことで、イグニッションコイル１１の一次側から二次側へのエネルギー移行が効率良く行われ、二次側電圧Ｖ２ｐｅａｋの低下を抑制できる。図１５は、第１のＩＧＢＴ１３と第２のＩＧＢＴ１６とで構成した回路で実測した電圧値を示す図である。図中の実線及び破線は、第１のＩＧＢＴ１３のオフ時にイグニッションコイル１１の一次側に発生するノイズ電圧ΔＶＢと、イグニッションコイル１１の二次側に発生する電圧の最大値Ｖ２ｐｅａｋと、の相関関係を示す。図中の実線は、第３の実施形態に係る複合半導体装置による特性を示し、図中の破線は、第１の実施形態に係る複合半導体装置による特性を示す。
【００６０】
ドライブ損失が低減され図１５を参照すると、第３の実施形態に係る複合半導体装置は、比較的低い一次側電圧ΔＶＢで高い二次側電圧Ｖ２ｐｅａｋが得られることが分かる。従って、第３の実施形態に係る複合半導体装置によれば、点火装置を構成する素子にかかわるノイズ発生を低減するとともに確実に点火を行うことができる。
【００６１】
以上のように、本発明によれば、第１のパワー半導体素子と、第２のパワー半導体素子が同一チップ内に形成された半導体装置であって、第２のパワー半導体素子の第３の端子は、第１のパワー半導体素子の第１の端子に電気的に接続されており、第１のパワー半導体素子の第２の端子の電位が時間経過とともに増加したとき、第１のパワー半導体素子の第２の端子から第２のパワー半導体素子の第１の端子に電荷をチャージする電流路を備えたため、電子回路の誤動作を防止でき、電力変換装置の小型化に寄与する複合半導体装置を提供することができる。
【００６２】
以上の実施形態で説明された構成、形状、大きさおよび配置関係については本発明が理解・実施できる程度に概略的に示したものにすぎず、また数値および各構成の組成（材質）等については例示にすぎない。従って本発明は、説明された実施形態に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。例えば、本発明に係る第１及び第２のＩＧＢＴは、それぞれ個別のチップ又はダイに形成され、同一又は個別のモールドパッケージ内に封止されても良い。また、第２のＩＧＢＴのコレクタ・ゲート間容量は、ゲート面積を縮小させること或いはゲート電極直下に拡散層を形成することで調節しても良く、これを個別の容量素子に置きかえても良い。
【産業上の利用可能性】
【００６３】
本発明に係る複合半導体装置は、内燃機関用点火装置に用いられるスイッチング用の装置等に利用される。
【符号の説明】
【００６４】
１０
複合半導体装置
１１
イグニッションコイル
１２
１次側コイルの端子
１３
第１のＩＧＢＴ（メインＩＧＢＴ）
１４
ゲート駆動回路
１６
第２のＩＧＢＴ
１７
ゲート駆動回路の端子
２０
基板（チップ）
２１
第１導電型の高抵抗層
２２
第１導電型のバッファ層
２３
第２導電型のベース層
２４
Ｐ型半導体層
２５
第１導電型のエミッタ領域
２６
エミッタ電極
２７
チャネル領域
２８
ゲート電極
２９
第２導電型のコレクタ層
３０
コレクタ電極
３３
第２導電型のベース層
３４
Ｐ型半導体層
３５
第１導電型のエミッタ領域
３６
エミッタ電極
３７
チャネル領域
３８
ゲート電極
４３ ゲート絶縁膜
５０
複合半導体装置
Ｃ１
コレクタ端子
Ｅ１
エミッタ端子
Ｇ１
ゲート端子
Ｃ２
コレクタ端子
Ｅ２
エミッタ端子
Ｇ２
ゲート端子
Ｒ１
抵抗素子
Ｄ１
ダイオード
ＺＤ１〜ＺＤ４ ツェナーダイオード
【特許請求の範囲】
【請求項１】
第１の端子から入力される信号に応じて第２の端子から第３の端子へ電流を流す第１のパワー半導体素子と、第１の端子から入力される信号に応じて第２の端子から第３の端子へ電流を流す第２のパワー半導体素子と、を備える複合半導体装置であって、前記第２のパワー半導体素子の前記第３の端子は、前記第１のパワー半導体素子の前記第１の端子に電気的に接続されており、前記第１のパワー半導体素子の前記第２の端子の電位が時間経過とともに増加したとき、前記第２のパワー半導体素子の前記第３の端子を介して前記第１のパワー半導体素子の第１の端子に電荷をチャージする電流路を備え、
前記第２のパワー半導体素子における前記第１の端子と前記第２の端子との間に容量成分を備えたことを特徴とする複合半導体装置。
【請求項２】
前記第２のパワー半導体素子は、ゲート端子を有する絶縁ゲート型半導体素子からなり、
前記容量成分は、前記第２のパワー半導体素子のゲート絶縁膜により形成されることを特徴とする請求項１に記載の複合半導体装置。
【請求項３】
前記第２のパワー半導体素子の前記ゲート絶縁膜は、少なくとも一部において、その他の部分よりも比較的厚く形成されることを特徴とする請求項２に記載の複合半導体装置。
【請求項４】
前記第２のパワー半導体素子の前記容量成分は、単位面積当たりの容量が前記第１のパワー半導体の前記第１の端子と前記第２の端子との間の容量成分の単位面積当たりの容量よりも小さいことを特徴とする請求項１乃至３のいずれか１項に記載の複合半導体装置。
【請求項１】
第１の端子から入力される信号に応じて第２の端子から第３の端子へ電流を流す第１のパワー半導体素子と、第１の端子から入力される信号に応じて第２の端子から第３の端子へ電流を流す第２のパワー半導体素子と、を備える複合半導体装置であって、前記第２のパワー半導体素子の前記第３の端子は、前記第１のパワー半導体素子の前記第１の端子に電気的に接続されており、前記第１のパワー半導体素子の前記第２の端子の電位が時間経過とともに増加したとき、前記第２のパワー半導体素子の前記第３の端子を介して前記第１のパワー半導体素子の第１の端子に電荷をチャージする電流路を備え、
前記第２のパワー半導体素子における前記第１の端子と前記第２の端子との間に容量成分を備えたことを特徴とする複合半導体装置。
【請求項２】
前記第２のパワー半導体素子は、ゲート端子を有する絶縁ゲート型半導体素子からなり、
前記容量成分は、前記第２のパワー半導体素子のゲート絶縁膜により形成されることを特徴とする請求項１に記載の複合半導体装置。
【請求項３】
前記第２のパワー半導体素子の前記ゲート絶縁膜は、少なくとも一部において、その他の部分よりも比較的厚く形成されることを特徴とする請求項２に記載の複合半導体装置。
【請求項４】
前記第２のパワー半導体素子の前記容量成分は、単位面積当たりの容量が前記第１のパワー半導体の前記第１の端子と前記第２の端子との間の容量成分の単位面積当たりの容量よりも小さいことを特徴とする請求項１乃至３のいずれか１項に記載の複合半導体装置。
【図１３】
【図１４】
【図１５】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１６】
【図１４】
【図１５】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１６】
【公開番号】特開２０１２−１６０４９５（Ｐ２０１２−１６０４９５Ａ）
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願番号】特願２０１１−１７３６３（Ｐ２０１１−１７３６３）
【出願日】平成２３年１月３１日（２０１１．１．３１）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願日】平成２３年１月３１日（２０１１．１．３１）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
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