半導体装置
【課題】半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させる。
【解決手段】半導体装置は、半導体基板に設けられた第１のトランジスタと、第１のトランジスタ上に設けられた第２のトランジスタとを有する。また、第２のトランジスタの半導体層は、半導体層の上側で配線と接し、下側で第１のトランジスタのゲート電極と接する。このような構造とすることにより、配線及び第１のトランジスタのゲート電極を、第２のトランジスタのソース電極及びドレイン電極として機能させることができる。これにより、半導体装置の占有面積を低減することができる。
【解決手段】半導体装置は、半導体基板に設けられた第１のトランジスタと、第１のトランジスタ上に設けられた第２のトランジスタとを有する。また、第２のトランジスタの半導体層は、半導体層の上側で配線と接し、下側で第１のトランジスタのゲート電極と接する。このような構造とすることにより、配線及び第１のトランジスタのゲート電極を、第２のトランジスタのソース電極及びドレイン電極として機能させることができる。これにより、半導体装置の占有面積を低減することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置およびその駆動方法に関するものである。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、情報の保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、情報の保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
【０００９】
不揮発性記憶装置の別の例としては、磁性材料を用いた記憶装置であるＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＭＲＡＭは、書き込み動作における消費電流が比較的高いため、多数のメモリセルに並列に書き込み動作を行うことが難しいという問題がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述の問題に鑑み、本発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。また、新たな構造の半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることを目的の一とする。
【課題を解決するための手段】
【００１２】
本発明の一態様は、半導体基板に設けられた、第１のチャネル形成領域、並びに第１のチャネル形成領域を挟むように設けられた第１の不純物領域及び第２の不純物領域と、第１のチャネル形成領域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、第１の不純物領域及び第２の不純物領域に接して設けられた第１のソース電極及び第１のドレイン電極と、を有する第１のトランジスタと、第１のトランジスタに接し、第１のゲート電極の上面が露出するように設けられた第１の絶縁層と、第１のゲート電極及び第１の絶縁層上に設けられ、第２のチャネル形成領域と、第２のチャネル形成領域を挟むように設けられた第１の低抵抗領域及び第２の低抵抗領域とを含む半導体層と、半導体層と接して設けられた導電層と、半導体層を覆うように設けられた第２のゲート絶縁層と、第２のチャネル形成領域上に第２のゲート絶縁層を介して設けられた第２のゲート電極と、有する第２のトランジスタと、を有し、第１のゲート電極は、第２のトランジスタの第２のソース電極及び第２のドレイン電極の一方として機能し、導電層は、第２のトランジスタの第２のソース電極及び第２のドレイン電極の他方として機能する、半導体装置である。
【００１３】
また、本発明の一態様は、半導体基板に設けられた、第１のチャネル形成領域、並びに第１のチャネル形成領域を挟むように設けられた第１の不純物領域及び第２の不純物領域と、第１のチャネル形成領域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、第１の不純物領域及び第２の不純物領域に接して設けられた第１のソース電極及び第１のドレイン電極と、を有する第１のトランジスタと、第１のトランジスタに接し、第１のゲート電極の上面が露出するように設けられた第１の絶縁層と、第１のゲート電極及び第１の絶縁層上に設けられ、第２のチャネル形成領域と、第２のチャネル形成領域を挟むように設けられた第１の低抵抗領域及び第２の低抵抗領域とを含む半導体層と、半導体層と接して設けられた第１の導電層と、半導体層を覆うように設けられた第２のゲート絶縁層と、第２のチャネル形成領域上に第２のゲート絶縁層を介して設けられた第２のゲート電極と、を有する第２のトランジスタと、第１のゲート電極上に、半導体層及び第２のゲート絶縁層を介して重畳するように設けられた第２の導電層と、を有し、第１のゲート電極は、第２のトランジスタの第２のソース電極及び第２のドレイン電極の一方として機能し、第１の導電層は、第２のトランジスタの第２のソース電極及び第２のドレイン電極の他方として機能し、第１のゲート電極、半導体層、第２のゲート絶縁層及び第２の導電層の積層は、容量素子として機能する、半導体装置である。
【００１４】
また、上記構成において、半導体層は、酸化物半導体材料を含み、半導体基板は、酸化物半導体以外の半導体材料を含む半導体装置である。
【００１５】
また、上記構成において、酸化物半導体材料は、ｃ軸配向し、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ａｂ面において、ａ軸またはｂ軸の向きが異なる結晶を含む半導体装置である。
【００１６】
また、上記構成において、第２のゲート電極は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系化合物導電体を含む半導体装置である。
【００１７】
なお、上記半導体装置において、酸化物半導体材料を用いてトランジスタを構成することがあるが、開示する発明はこれに限定されない。酸化物半導体材料と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
【００１８】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が他の構成要素の「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎない。
【００１９】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２０】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２１】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【発明の効果】
【００２２】
酸化物半導体材料を用いたトランジスタはオフ電流が極めて小さいため、これを記憶装置に用いることにより、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【００２３】
また、酸化物半導体材料を用いたトランジスタを含む記憶装置は、情報の書き込みに高い電圧を必要とせず、記憶素子の劣化の問題もない。例えば、従来の不揮発性記憶装置のように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、酸化物半導体材料を用いたトランジスタを含む記憶装置では、従来の不揮発性記憶装置で問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
【００２４】
また、酸化物半導体以外の半導体材料を用いたトランジスタは、酸化物半導体材料を用いたトランジスタよりも十分な高速動作が可能である。よって、酸化物半導体以外の半導体材料を用いたトランジスタを周辺回路（制御回路、駆動回路など）に用いることにより、高速動作を十分に確保した周辺回路を好適に実現することが可能である。したがって、これを、酸化物半導体材料を用いたトランジスタを含む記憶装置と組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作や書き込み動作など）の高速動作を十分に確保することができる。
【００２５】
このように、酸化物半導体以外の半導体材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体材料を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶装置とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
【００２６】
また、本発明の一態様に係る半導体装置では、酸化物半導体以外の半導体材料を用いたトランジスタのゲート電極を、酸化物半導体を用いたトランジスタのソース電極又はドレイン電極の一方とすることで、酸化物半導体を用いたトランジスタのソース電極またはドレイン電極の一方を、開口部を設けて、配線に別途接続する必要がない。よって、メモリセルの占有面積を低減することができるので、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【図面の簡単な説明】
【００２７】
【図１】半導体装置の断面図及び回路図。
【図２】半導体装置の作製工程に係る断面図。
【図３】半導体装置の作製工程に係る断面図。
【図４】半導体装置の作製工程に係る断面図。
【図５】半導体装置の作製工程に係る断面図。
【図６】半導体装置の断面図及び回路図。
【図７】半導体装置の作製工程に係る断面図。
【図８】半導体装置の断面図。
【図９】半導体装置の作製工程に係る断面図。
【図１０】半導体装置の回路図。
【図１１】半導体装置のブロック図。
【図１２】半導体装置のブロック図。
【図１３】半導体装置のブロック図。
【図１４】電子機器を示す図。
【発明を実施するための形態】
【００２８】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２９】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３０】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３１】
（実施の形態１）
本発明の一態様に係る半導体装置の構成及びその作製方法について、図１乃至図５を参照して説明する。
【００３２】
〈半導体装置の構成例〉
図１は、半導体装置の構成の一例である。図１（Ａ）には半導体装置の断面を、図１（Ｂ）には半導体装置の回路図を、それぞれ示す。図１に示す半導体装置は、記憶装置として用いることができる。なお、図１に示す半導体装置は、所定の機能を有する半導体装置の一例であって、本発明の一態様の半導体装置をもれなく表現したものではない。本発明の一態様に係る半導体装置は、電極の接続関係等を適宜変更して、その他の機能を有するものとすることが可能である。
【００３３】
図１（Ａ）に示す半導体装置は、下部にトランジスタ１６０、１６１が設けられ、上部にトランジスタ１６２、１６３が設けられている。また、トランジスタ１６０及びトランジスタ１６２によりメモリセル１７０を構成することができ、トランジスタ１６１及びトランジスタ１６３によりメモリセル１７１を構成することができる。
【００３４】
ここで、トランジスタ１６２、１６３の半導体材料とトランジスタ１６０、１６１の半導体材料とは異なる材料とすることが望ましい。例えば、トランジスタ１６２、１６３の半導体材料を酸化物半導体とし、トランジスタ１６０、１６１の半導体材料を酸化物半導体以外の半導体材料（例えば、シリコンなど）とすることができる。酸化物半導体を用いたトランジスタはオフ電流が極めて低いという特徴を有している。したがって、その特性により長時間の電荷保持を可能とする。一方で、酸化物半導体以外の半導体材料を用いたトランジスタは、高速動作が容易である。
【００３５】
図１（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられた、チャネル形成領域１１６ａ、及びチャネル形成領域１１６ａを挟むように設けられた不純物領域１２０ａ、１２０ｂと、不純物領域１２０ａ、１２０ｂに接する金属化合物領域１２４ａ、１２４ｂと、チャネル形成領域１１６ａ上に設けられたゲート絶縁層１０８ａと、ゲート絶縁層１０８ａ上に設けられたゲート電極１１０ａと、を有する。ここで、不純物領域１２０ａ、１２０ｂは、ソース領域及びドレイン領域として機能する。
【００３６】
同様に、トランジスタ１６１も、半導体材料を含む基板１００に設けられた、チャネル形成領域１１６ｂ、及びチャネル形成領域１１６ｂを挟むように設けられた不純物領域１２０ｃ、１２０ｄと、不純物領域１２０ｃ、１２０ｄに接する金属化合物領域１２４ｃ、１２４ｄと、チャネル形成領域１１６ｂ上に設けられたゲート絶縁層１０８ｂと、ゲート絶縁層１０８ｂ上に設けられたゲート電極１１０ｂと、を有する。ここで、不純物領域１２０ｃ、１２０ｄは、ソース領域及びドレイン領域として機能する。
【００３７】
なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【００３８】
また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられている。また、トランジスタ１６１も素子分離絶縁層１０６によって囲まれている。なお、高集積化を実現するためには、図１（Ａ）に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることもできる。一方で、下部のトランジスタの特性を重視する場合には、ゲート電極の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域を設けても良い。
【００３９】
また、トランジスタ１６０及びトランジスタ１６１に接するように絶縁層１３０が設けられている。また、絶縁層１３０は、トランジスタ１６０のゲート電極１１０ａ及びトランジスタ１６１のゲート電極１１０ｂの上面が露出するように設けられている。
【００４０】
図１（Ａ）におけるトランジスタ１６２は、絶縁層１３０及びゲート電極１１０ａ上に設けられ、トランジスタ１６３は、絶縁層１３０及びゲート電極１１０ｂ上に設けられている。
【００４１】
トランジスタ１６２は、チャネル形成領域１４４ａと、チャネル形成領域１４４ａを挟むように設けられた低抵抗領域１４５ａ、１４５ｂとを含む酸化物半導体層１４３と、酸化物半導体層１４３と接して設けられた配線１５６と、酸化物半導体層１４３を覆うように設けられたゲート絶縁層１４６と、チャネル形成領域１４４ａ上にゲート絶縁層１４６を介して設けられたゲート電極１４８ａと、を有している。また、トランジスタ１６２において、低抵抗領域１４５ｂの上部にて配線１５６と接続されており、低抵抗領域１４５ａの下部にてゲート電極１１０ａと接続されている。つまり、配線１５６は、トランジスタ１６２のソース電極又はドレイン電極の他方として機能し、ゲート電極１１０ａは、トランジスタ１６２のソース電極又はドレイン電極の一方として機能する。
【００４２】
また、トランジスタ１６３は、チャネル形成領域１４４ｂと、チャネル形成領域１４４ｂを挟むように設けられた低抵抗領域１４５ｂ、１４５ｃとを含む酸化物半導体層１４３と、酸化物半導体層１４３と接して設けられた配線１５６と、酸化物半導体層１４３を覆うように設けられたゲート絶縁層１４６と、チャネル形成領域１４４ｂ上にゲート絶縁層１４６を介して設けられたゲート電極１４８ｂと、を有している。また、トランジスタ１６３において、低抵抗領域１４５ｂの上部にて配線１５６と接続されており、低抵抗領域１４５ｃの下部にてゲート電極１１０ｂと接続されている。つまり、配線１５６は、トランジスタ１６３のソース電極又はドレイン電極の他方として機能し、ゲート電極１１０ｂは、トランジスタ１６３のソース電極又はドレイン電極の一方として機能する。
【００４３】
また、トランジスタ１６２及びトランジスタ１６３を覆うように、層間絶縁層１５０及び層間絶縁層１５２が設けられている。
【００４４】
図示しないが、トランジスタ１６２及びトランジスタ１６３において、ゲート電極１４８ａ、１４８ｂの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域を設けても良い。
【００４５】
図１（Ａ）に示すように、トランジスタ１６０のゲート電極１１０ａを、トランジスタ１６２のソース電極又はドレイン電極の一方とすることで、トランジスタ１６２のソース電極又はドレイン電極の一方を、層間絶縁層１５２に開口部を設けて他の配線に別途接続する必要がなくなる。また、トランジスタ１６２及びトランジスタ１６３は、一つの酸化物半導体層１４３で形成されている。また、トランジスタ１６２及びトランジスタ１６３は、ソース電極及びドレイン電極としても機能する配線１５６を互いに共有して、接続されている。また、隣り合うメモリセルにおいて、酸化物半導体層１４３を用いたトランジスタ１６２のソース電極又はドレイン電極の他方と、トランジスタ１６３のソース電極又はドレイン電極の他方とを互いに電気的に接続させることができる。
【００４６】
以上のような構成とすることにより、メモリセル１７０及びメモリセル１７１の占有面積を低減することができるため、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【００４７】
次に、図１（Ａ）に示すメモリセル１７０の回路図を、図１（Ｂ）に示す。本明細書等において、酸化物半導体を用いたトランジスタには、ＯＳと付す場合がある。
【００４８】
図１（Ｂ）に示すメモリセル１７０において、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線とも記す）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線とも記す）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ：第１信号線とも記す）とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第２信号線とも記す）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続されている。
【００４９】
なお、トランジスタ１６２のソース電極またはドレイン電極の一方は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ１６２のソース電極またはドレイン電極の一方とトランジスタ１６０のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。トランジスタ１６２がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設されたと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコンなどで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、フローティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【００５０】
酸化物半導体以外の材料を用いたトランジスタ１６０は十分な高速動作が可能なため、これを用いることにより、記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。
【００５１】
トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。以下に、メモリセル１７０の動作について説明する。
【００５２】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極に与えられる（書き込み）。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極の電位が保持される（保持）。
【００５３】
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電位は長時間にわたって保持される。例えば、トランジスタ１６０のゲート電極の電位がトランジスタ１６０をオン状態とする電位であれば、トランジスタ１６０のオン状態が長時間にわたって保持されることになる。また、トランジスタ１６０のゲート電極の電位がトランジスタ１６０をオフ状態とする電位であれば、トランジスタ１６０のオフ状態が長時間にわたって保持される。
【００５４】
次に、情報の読み出しについて説明する。上述のように、トランジスタ１６０のオン状態またはオフ状態が保持された状態において、第１の配線に所定の電位（定電位）が与えられると、トランジスタ１６０のオン状態またはオフ状態に応じて、第２の配線の電位は異なる値をとる。例えば、トランジスタ１６０がオン状態の場合には、第１の配線の電位に対して、第２の配線の電位が低下することになる。逆に、トランジスタ１６０がオフ状態の場合には、第２の配線の電位は変化しない。
【００５５】
このように、情報が保持された状態において、第２の配線の電位と、所定の電位とを比較することで、情報を読み出すことができる。
【００５６】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、新たな情報が保持された状態となる。
【００５７】
このように、本発明の一態様に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【００５８】
なお、本実施の形態では、メモリセル１７０の動作について説明したが、メモリセル１７１の動作についても同様である。
【００５９】
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
【００６０】
なお、本発明の一態様に係る半導体装置の構成は、図１に示されるものに限定されない。開示する発明の技術的思想は、酸化物半導体と、酸化物半導体以外の材料と、を用いた積層構造を形成する点にあるから、電極の接続関係等の詳細については、適宜変更することができる。
【００６１】
〈半導体装置の作製方法の例〉
次に、上記半導体装置の作製方法の一例について図２乃至図５を用いて説明する。まず、下部のトランジスタ１６０及びトランジスタ１６１の作製方法について、図２及び図３を参照して説明した後、上部のトランジスタ１６２及びトランジスタ１６３の作製方法について図４及び図５を参照して説明する。
【００６２】
〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板１００を用意する（図２（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
【００６３】
半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。
【００６４】
なお、トランジスタのしきい値電圧を制御するために、後にトランジスタ１６０のチャネル形成領域１１６ａ及びトランジスタ１６１のチャネル形成領域１１６ｂとなる領域に、不純物元素を添加しても良い。ここでは、トランジスタ１６０及びトランジスタ１６１のしきい値電圧が正となるように導電性を付与する不純物元素を添加する。半導体材料がシリコンの場合、該導電性を付与する不純物元素には、例えば、硼素、アルミニウム、ガリウムなどがある。なお、不純物元素の添加後には、加熱処理を行い、不純物元素の活性化や不純物元素の添加時に生じる欠陥の改善等を図るのが望ましい。
【００６５】
次いで、基板１００上に、素子分離絶縁層を形成するためのマスクとなる保護層１０２ａ、１０２ｂを形成する（図２（Ａ）参照）。保護層１０２ａ、１０２ｂとしては、例えば、酸化シリコンや窒化シリコン、酸化窒化シリコンなどを材料とする絶縁層を用いることができる。
【００６６】
次に、上記の保護層１０２ａ、１０２ｂをマスクとしてエッチングを行い、保護層１０２ａ、１０２ｂに覆われていない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体領域と分離された半導体領域１０４ａ、１０４ｂが形成される（図２（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。半導体領域１０４ａ、１０４ｂの形成後、上記保護層１０２ａ、１０２ｂを除去する。
【００６７】
次に、半導体領域１０４ａ、１０４ｂを覆うように絶縁層を形成し、半導体領域１０４ａ、１０４ｂに重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図２（Ｃ）参照）。当該絶縁層は、酸化シリコン、窒化シリコン、酸化窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。
【００６８】
次に、半導体領域１０４ａ、１０４ｂの表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【００６９】
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４ａ、１０４ｂ表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【００７０】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
【００７１】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８ａ、１０８ｂ、ゲート電極１１０ａ、１１０ｂを形成する（図２（Ｄ）参照）。
【００７２】
次に、半導体領域１０４ａ、１０４ｂにリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域１１６ａ、１１６ｂ、及び不純物領域１２０ａ、１２０ｂ、１２０ｃ、１２０ｄを形成する（図３（Ａ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。
【００７３】
なお、ゲート電極１１０ａ、１１０ｂの側面にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。
【００７４】
次に、ゲート電極１１０ａ、１１０ｂ、不純物領域１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ等を覆うように金属層１２２を形成する（図３（Ｂ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４ａ、１０４ｂを構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
【００７５】
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不純物領域１２０ａ、１２０ｂ、１２０ｃ、１２０ｄに接する金属化合物領域１２４ａ、１２４ｂ、１２４ｃ、１２４ｄが形成される（図３（Ｂ）参照）。なお、ゲート電極１１０ａ、１１０ｂとして多結晶シリコンなどを用いる場合には、ゲート電極１１０ａ、１１０ｂの金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
【００７６】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４ａ、１２４ｂ、１２４ｃ、１２４ｄを形成した後には、金属層１２２は除去する。
【００７７】
次に、上述の工程により形成された各構成を覆うように、絶縁層１３０を形成する（図３（Ｃ）参照）。絶縁層１３０は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１３０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１３０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１３０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層１３０の単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
【００７８】
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０、１６１が形成される（図３（Ｃ）参照）。このようなトランジスタ１６０、１６１は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを、メモリセルの読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
【００７９】
その後、トランジスタ１６２及びトランジスタ１６３の形成前の処理として、絶縁層１３０にＣＭＰ処理を施して、ゲート電極１１０ａ、１１０ｂの上面を露出させる（図３（Ｄ）参照）。ゲート電極１１０ａ、１１０ｂの上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ１６２、１６３の特性を向上させるために、絶縁層１３０の表面は可能な限り平坦にしておくことが望ましい。例えば、絶縁層１３０は、その表面の二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下となるように平坦化する。このようにすることで、絶縁層１３０上に形成される酸化物半導体膜表面を平坦にすることができる。該酸化物半導体膜を用いることにより、トランジスタ１６２及びトランジスタ１６３の特性を向上することができる。
【００８０】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【００８１】
〈上部のトランジスタの作製方法〉
絶縁層１３０の表面を可能な限り平坦化し、ゲート電極１１０ａ、１１０ｂの上面を露出させた後、酸化物半導体層１４２を成膜する（図４（Ａ）参照）。
【００８２】
酸化物半導体層１４２は、スパッタリング法、分子線エピタキシー法、原子層堆積法、又はパルスレーザー蒸着法などを適用して成膜することができる。
【００８３】
また、酸化物半導体層１４２として、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体や、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。なお、本明細書においては、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する金属酸化物、という意味であり、その化学量論的組成は特に問わない。また、上記酸化物半導体は、珪素を含んでいてもよい。
【００８４】
或いは、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、ｍは自然数であるとは限らない）で表記することができるものを用いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一又は複数の金属元素を示す。
【００８５】
酸化物半導体層１４２を成膜するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成式で表されるものを用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：０：２［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。
【００８６】
ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高いターゲットを用いることにより、緻密な構造の酸化物半導体層１４２を成膜することが可能である。
【００８７】
酸化物半導体層１４２の成膜雰囲気は、不活性雰囲気、酸化性雰囲気、又は不活性ガスと酸化性ガスとの混合雰囲気とするのが好適である。酸化性雰囲気とは、酸素、オゾンまたは二酸化窒素などの酸化性ガスを主成分とする雰囲気であって、水、水素などが含まれないことが好ましい。例えば、熱処理装置に導入する酸素、オゾン、二酸化窒素の純度は、８Ｎ（９９．９９９９９９％）以上、好ましくは９Ｎ（９９．９９９９９９９％）以上（即ち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ未満）とする。酸化性雰囲気は、酸化性ガスを不活性ガスと混合して用いてもよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ以上含まれるものとする。また、不活性雰囲気とは、窒素、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、キセノン）などの不活性ガスを主成分とする雰囲気である。例えば、熱処理装置に導入する不活性ガスの純度は、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。具体的には、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満とする。
【００８８】
酸化物半導体層１４２をスパッタリング法により成膜する際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層１４２の成膜の際の被処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層１４２を成膜する。被処理物を熱しながら酸化物半導体層１４２を成膜することにより、酸化物半導体層１４２に含まれる水素や水などの不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボ分子ポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などの不純物を除去することができるため、酸化物半導体層１４２中の不純物濃度を低減できる。
【００８９】
酸化物半導体層１４２を、スパッタリング法を用いて成膜する場合には、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、パーティクル（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層１４２の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半導体層１４２を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
【００９０】
なお、酸化物半導体層１４２をスパッタリング法により成膜する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、成膜表面（例えば絶縁層１３０の表面）の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
【００９１】
酸化物半導体層１４２は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００９２】
また、酸化物半導体層１４２は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層であることが好ましい。
【００９３】
ＣＡＡＣ−ＯＳ層は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ層は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体層である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ層に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ層には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ層は、粒界に起因する電子移動度の低下が抑制される。
【００９４】
ＣＡＡＣ−ＯＳ層に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ層の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００９５】
なお、ＣＡＡＣ−ＯＳ層において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ層の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ層へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００９６】
ＣＡＡＣ−ＯＳ層に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ層の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ層の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ層が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００９７】
ＣＡＡＣ−ＯＳ層を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００９８】
なお、酸化物半導体層を構成する酸素の一部は窒素で置換されてもよい。
【００９９】
酸化物半導体層１４２をＣＡＡＣ−ＯＳ層とする場合について説明する。酸化物半導体層１４２を絶縁層１３０上にスパッタリング法、分子線エピタキシー法、原子層堆積法またはパルスレーザー蒸着法によって成膜する。なお、成膜時に被処理物を加熱することで、非晶質領域に対して結晶部の占める割合の多い酸化物半導体層１４２とすることができる。例えば、基板温度を１５０℃以上４５０℃以下とすればよい。好ましくは、基板温度を２００℃以上３５０℃以下とする。このように基板温度を高めることによって、酸化物半導体層１４２に含まれる結晶部の占める割合を高くすることができる。
【０１００】
次に、酸化物半導体層１４２を成膜した後に、第１の熱処理を行ってもよい。第１の熱処理を行うことによって、より非晶質領域に対して結晶部の割合の多い酸化物半導体層１４２とすることができる。第１の熱処理は、例えば、２００℃以上基板の歪み点未満で行えばよい。好ましくは、２５０℃以上４５０℃以下とする。雰囲気は限定されないが、酸化性雰囲気、不活性雰囲気または減圧雰囲気で行う。処理時間は３分〜２４時間とする。処理時間を長くするほど非晶質領域に対して結晶部の割合の多い酸化物半導体層１４２を形成することができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。また、酸化物半導体層１４２を成膜した後に、第１の熱処理を行うことにより、酸化物半導体層中１４２の過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層１４２の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。
【０１０１】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１０２】
例えば、第１の熱処理として、熱せられた不活性雰囲気中に被処理物を投入し、数分間熱した後、当該不活性雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
【０１０３】
いずれにしても、第１の熱処理を行うことによって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層１４２を形成することができる。また、非晶質領域に対して結晶部の割合の多い酸化物半導体層１４２を形成することができる。このような酸化物半導体層１４２を用いることで、極めて優れた特性のトランジスタを実現することができる。
【０１０４】
次に、酸化物半導体層１４２を選択的にエッチングすることで、島状の酸化物半導体層１４３を形成した後、酸化物半導体層１４３を覆うようにゲート絶縁層１４６を成膜する（図４（Ｂ）参照）。
【０１０５】
酸化物半導体層１４２のエッチングは、ウェットエッチング及びドライエッチングの少なくとも一方を用いて行うことができる。
【０１０６】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１０７】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０１０８】
ゲート絶縁層１４６の形成後には、不活性雰囲気、酸素雰囲気、又は不活性ガスと酸化性ガスとの混合雰囲気で第２の熱処理を行ってもよい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４３に酸素を供給し、該酸化物半導体層１４３の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０１０９】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【０１１０】
次に、ゲート絶縁層１４６上に導電材料を含む層を成膜した後、導電材料を含む層を選択的にエッチングすることで、ゲート電極１４８ａ、１４８ｂを形成する（図４（Ｃ）参照）。詳細については、ゲート電極１１０ａ、１１０ｂなどの場合と同様の方法又は材料を用いて形成することができる。
【０１１１】
さらに、ゲート電極１４８ａ、１４８ｂとして、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系化合物導電体を用いることができる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系化合物導電体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系化合物導電体をスパッタリングターゲットとし、スパッタリングすることにより成膜することができる。
【０１１２】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系化合物導電体の厚さは、１０ｎｍ以上５０ｎｍ以下とすることが好ましい。Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系化合物導電体のスパッタリングターゲットとしては、例えば、組成比として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ｍｏｌ数比］で、酸素と窒素の比率が７：１のものを用いることができる。なお、スパッタリングターゲットの組成を上述したものに限定する必要はない。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２［ｍｏｌ数比］の組成比のスパッタリングターゲットを用いることもできる。
【０１１３】
成膜の雰囲気は、希ガス（代表的にはアルゴン）のみ、あるいは希ガスと窒素の混合雰囲気とするとよく、成膜レートを上げるために、雰囲気中のアルゴン、クリプトン、キセノンの合計の比率を８０％以上含む雰囲気とするとよい。また、雰囲気中の酸素の濃度は５％以下とすることが好ましい。
【０１１４】
例えば、成膜条件の一例として、基板とスパッタリングターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ、直流（ＤＣ）電源を０．５ｋＷ、成膜雰囲気をアルゴンと窒素の混合雰囲気（窒素流量比率１２．５％）とすることができる。
【０１１５】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系化合物導電体をゲート電極１４８ａ、１４８ｂとして用いる場合には、積層構造とすることが好ましい。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系化合物導電体層上に、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの金属材料、これらの窒化物、またはこれらを主成分とする合金材料のいずれか一又は複数を用いて導電層を成膜するとよい。
【０１１６】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系化合物導電体層上に、上述の金属材料などを用いて導電層を成膜した後、所望の形状にエッチングすることで、ゲート電極１４８ａ、１４８ｂを形成することができる（図４（Ｃ）参照）。
【０１１７】
次に、ゲート電極１４８ａ、１４８ｂをマスクとし、ゲート絶縁層１４６を介して酸化物半導体層１４３に不純物元素を添加することで、自己整合的に低抵抗領域１４５ａ、１４５ｂ、１４５ｃが形成される（図５（Ａ）参照）。また、不純物元素が添加されなかった領域は、チャネル形成領域１４４ａ、１４４ｂとして機能する。不純物元素が添加された領域は、不純物元素が添加されなかった領域と比較して抵抗が低くなるため、低抵抗領域と呼ぶこととする。また、不純物元素が添加されることによって、不純物元素が添加された領域がｎ型を示す場合には、ｎ型領域とも記す。または、単に不純物領域とも記す。また、不純物元素が添加された領域をソース領域又はドレイン領域と記す場合もある。
【０１１８】
不純物元素としては、Ｖ族（第１５族）元素である窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、又はアルゴン（Ａｒ）などを用いることができる。本実施の形態においては、窒素を注入する例について示す。
【０１１９】
不純物元素の注入方法としては、イオン注入法またはイオンドーピング法などを用いることができる。イオン注入法は、ソースガスをプラズマ化し、このプラズマに含まれるイオン種を引き出し、質量分離して、所定の質量を有するイオン種を加速して、イオンビームとして、被処理物に注入する方法である。また、イオンドーピング法は、ソースガスをプラズマ化し、所定の電界の作用によりプラズマからイオン種を引き出し、引き出したイオン種を質量分離せずに加速して、イオンビームとして被処理物に注入する方法である。質量分離を伴うイオン注入法を用いて窒素の注入を行うことで、所望の不純物元素（ここでは窒素）以外の元素（例えば、金属元素等の）が酸化物半導体に添加されてしまうのを防ぐことができる。また、イオンドーピング法はイオン注入法に比べてイオンビームの照射される面積を大きくすることができるので、イオンドーピング法を用いて不純物元素の添加を行うことで、タクトタイムを短縮することができる。
【０１２０】
低抵抗領域１４５ａ、１４５ｂ、１４５ｃの窒素濃度は５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０２１ａｔｏｍｓ／ｃｍ３未満であると好適である。なお、低抵抗領域１４５ａ、１４５ｂ、１４５ｃの窒素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。
【０１２１】
また、上記、低抵抗領域１４５ａ、１４５ｂ、１４５ｃの窒素濃度を５×１０２０ａｔｏｍｓ／ｃｍ３以上７原子％未満として、３００℃以上６００℃以下の加熱処理を行うことで、低抵抗領域１４５ａ、１４５ｂ、１４５ｃの結晶構造はウルツ鉱型構造になりやすい。
【０１２２】
酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域として機能する不純物領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体層の表面を露出させて、アルゴンプラズマ処理を行い、酸化物半導体層のプラズマにさらされた領域の抵抗率を低下させる方法が開示されている（Ｓ． Ｊｅｏｎ ｅｔ ａｌ． ”１８０ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ Ａｍｏｒｐｈｏｕｓ ＩｎＧａＺｎＯ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ａｐｐｌｉｃａｔｉｏｎ”， ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐ．５０４‐５０７， ２０１０．）。
【０１２３】
しかしながら、上記作製方法では、ゲート絶縁層を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁層を部分的に除去する必要がある。よって、ゲート絶縁層が除去される際に、下層の酸化物半導体層も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。
【０１２４】
トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁層の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
【０１２５】
例えば、酸化物半導体層が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体層の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導体層のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。
【０１２６】
しかし、本発明の一態様のように、酸化物半導体層１４３への不純物元素の添加を、酸化物半導体層１４３を露出させず、ゲート絶縁層１４６を残したまま行うことで、酸化物半導体層１４３のオーバーエッチングを防ぎ、酸化物半導体層１４３への過剰なダメージを軽減することができる。また、加えて、酸化物半導体層１４３とゲート絶縁層１４６の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。
【０１２７】
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、及びゲート電極１４８ｂ上に、層間絶縁層１５０および層間絶縁層１５２を形成する（図５（Ｂ）参照）。層間絶縁層１５０および層間絶縁層１５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。なお、本実施の形態では、層間絶縁層１５０と層間絶縁層１５２の積層構造としているが、本発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。また、層間絶縁層を設けない構成とすることも可能である。
【０１２８】
なお、上記層間絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように層間絶縁層１５２を形成することで、半導体装置を微細化した場合などにおいても、層間絶縁層１５２上に、電極や配線などを好適に形成することができるためである。なお、層間絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）処理などの方法を用いて行うことができる。
【０１２９】
次に、層間絶縁層１５０、層間絶縁層１５２、及びゲート絶縁層１４６を選択的にエッチングすることで、酸化物半導体層１４３に達する開口を設ける。その後、層間絶縁層１５２上に導電層を成膜し、選択的にエッチングすることで、配線１５６を形成する（図５（Ｃ）参照）。これにより、配線１５６と酸化物半導体層１４３とを接続することができる。配線１５６は、トランジスタ１６２のソース電極又はドレイン電極の他方として機能し、トランジスタ１６３のソース電極又はドレイン電極の他方として機能する。
【０１３０】
以上の工程により、トランジスタ１６０及びトランジスタ１６１上にトランジスタ１６２及びトランジスタ１６３を形成することができる（図５（Ｃ）参照）。これにより、トランジスタ１６０及びトランジスタ１６２を有するメモリセル１７０、トランジスタ１６１及びトランジスタ１６３を有するメモリセル１７１を形成することができる。
【０１３１】
なお、本実施の形態では、２つのトランジスタを接続する場合について説明したが、本発明の一態様はこれに限定されず、３つ以上のトランジスタを接続することもできる。
【０１３２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１３３】
（実施の形態２）
本実施の形態では、先の実施の形態に示す半導体装置とは、一部異なる半導体装置について、図６及び図７を参照して説明する。なお、本実施の形態では、先の実施の形態と異なる部分についてのみ説明する。
【０１３４】
〈半導体装置の構成例〉
図６（Ａ）に半導体装置の断面を、図６（Ｂ）に半導体装置の回路図をそれぞれ示す。図６に示す半導体装置も、記憶装置として用いることができる。
【０１３５】
図６（Ａ）に示す半導体装置は、下部にトランジスタ１６０、１６１が設けられ、上部にトランジスタ１６２、１６３、及び容量素子１６４、１６５が設けられている。また、トランジスタ１６０、トランジスタ１６２、及び容量素子１６４により、メモリセル１７２が構成され、トランジスタ１６１、トランジスタ１６３、及び容量素子１６５により、メモリセル１７３が構成されている。
【０１３６】
容量素子１６４は、ゲート電極１１０ａ、酸化物半導体層１４３、ゲート絶縁層１４６、及び電極１４８ｃによって構成されている。ここで、ゲート電極１１０ａが容量素子１６４の電極の一方として機能し、電極１４８ｃが容量素子１６４の電極の他方として機能する。また、容量素子１６５は、ゲート電極１１０ｂ、酸化物半導体層１４３、ゲート絶縁層１４６、及び電極１４８ｄによって構成されている。ここで、ゲート電極１１０ｂが容量素子１６５の電極の一方として機能し、電極１４８ｄが容量素子１６５の電極の他方として機能する。
【０１３７】
図６（Ａ）に示すように、トランジスタ１６０のゲート電極１１０ａを、トランジスタ１６２のソース電極又はドレイン電極の一方とすることで、トランジスタ１６２のソース電極又はドレイン電極の一方を、層間絶縁層１５２に開口部を設けて他の配線に別途接続する必要がなくなる。また、トランジスタ１６２及びトランジスタ１６３は、一つの酸化物半導体層１４３で形成されている。また、トランジスタ１６２及びトランジスタ１６３は、ソース電極及びドレイン電極としても機能する配線１５６を互いに共有して、接続されている。また、隣り合うメモリセルにおいて、酸化物半導体層１４３を用いたトランジスタ１６２のソース電極またはドレイン電極の他方と、トランジスタ１６３のソース電極またはドレイン電極の他方とを互いに電気的に接続させることができる。
【０１３８】
以上により、メモリセル１７２及びメモリセル１７３の占有面積を低減することができるため、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【０１３９】
次に、図６（Ａ）に示すメモリセル１７２の回路図を、図６（Ｂ）に示す。
【０１４０】
図６（Ｂ）に示すメモリセル１７２において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極とは電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極とは電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極またはドレイン電極の他方とは電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）とトランジスタ１６２のゲート電極とは電気的に接続されている。そして、トランジスタ１６０のゲート電極とトランジスタ１６２のソース電極またはドレイン電極の一方は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ：第３信号線とも記す）と容量素子１６４の電極の他方は電気的に接続されている。
【０１４１】
トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。以下に、メモリセル１７２の動作について説明する。
【０１４２】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
【０１４３】
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
【０１４４】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、ＱＨ＞ＱＬの場合、トランジスタ１６０のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、ＱＨが与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。ＱＬが与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位と所定の電位を比較することで、保持されている情報を読み出すことができる。
【０１４５】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０１４６】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
【０１４７】
このように、本発明の一態様に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【０１４８】
なお、トランジスタ１６２のソース電極またはドレイン電極の一方は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ１６２のソース電極またはドレイン電極の一方とトランジスタ１６０のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。トランジスタ１６２がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設されたと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコンなどで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、フローティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【０１４９】
〈半導体装置の作製方法〉
次に、図６に示す半導体装置の作製方法について、図７を参照して説明する。絶縁層１３０を形成する工程までは、実施の形態１と同様であるため、詳細な説明は省略する。
【０１５０】
次に、絶縁層１３０、ゲート電極１１０ａ、１１０ｂ上に、酸化物半導体層１４２を成膜する。その後、酸化物半導体層１４２を選択的にエッチングすることで、島状の酸化物半導体層１４３を形成した後、酸化物半導体層１４３を覆うようにゲート絶縁層１４６を成膜する（図７（Ａ）参照）。この工程までは、図４（Ｂ）に示す工程と同様であるため、詳細な説明は省略する。
【０１５１】
次に、ゲート絶縁層１４６上にマスク１２７ａ、１２７ｂを形成した後、ゲート絶縁層１４６を介して酸化物半導体層１４３に不純物元素を添加することで、低抵抗領域１４５ａ、１４５ｂ、１４５ｃを形成するとともに、チャネル形成領域１４４ａ、１４４ｂを形成する（図７（Ｂ）参照）。ゲート絶縁層１４６上に形成するマスクとして、レジストマスクなどを用いることができる。不純物元素を添加する方法等については、図５（Ａ）の記載を参酌できる。なお、不純物元素を添加した後、マスク１２７ａ、１２７ｂは除去する。
【０１５２】
次に、ゲート絶縁層１４６上に導電材料を含む層を成膜した後、導電材料を含む層を選択的にエッチングして、ゲート電極１４８ａ、１４８ｂ、電極１４８ｃ、１４８ｄを形成する（図７（Ｃ）参照）。電極１４８ｃは、容量素子１６４の電極として機能し、電極１４８ｄは、容量素子１６５の電極として機能する。
【０１５３】
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、１４８ｂ、及び電極１４８ｃ、１４８ｄを覆うように、層間絶縁層１５２を成膜する（図７（Ｄ）参照）。なお、図７（Ｄ）では、層間絶縁層１５２のみを成膜する場合について示すが、図５（Ｂ）に示すように、層間絶縁層１５０及び層間絶縁層１５２を積層して成膜してもよい。
【０１５４】
次に、層間絶縁層１５２及びゲート絶縁層１４６を選択的にエッチングすることで、酸化物半導体層１４３に達する開口を形成する。その後、層間絶縁層１５２上に導電層を成膜し、選択的にエッチングすることで、配線１５６を形成する（図７（Ｄ）参照）。配線１５６は、トランジスタ１６２のソース電極又はドレイン電極の他方として機能し、トランジスタ１６３のソース電極又はドレイン電極の他方として機能する。
【０１５５】
以上の工程により、トランジスタ１６０及びトランジスタ１６１上に、トランジスタ１６２、トランジスタ１６３、容量素子１６４、及び容量素子１６５を形成することができる。これにより、トランジスタ１６０、トランジスタ１６２、及び容量素子１６４を有するメモリセル１７２、並びにトランジスタ１６１、トランジスタ１６３、及び容量素子１６５を有するメモリセル１７３を形成することができる。
【０１５６】
（実施の形態３）
本実施の形態では、先の実施の形態に示す半導体装置とは、一部異なる半導体装置について、図８及び図９を参照して説明する。なお、本実施の形態では、先の実施の形態と異なる部分についてのみ説明する。
【０１５７】
〈半導体装置の構成例〉
図８に示す半導体装置は、下部にトランジスタ１６０、１６１が設けられ、上部にトランジスタ１６６、１６７、及び容量素子１６８、１６９が設けられている。また、トランジスタ１６０、１６６、及び容量素子１６８により、メモリセル１７４が構成され、トランジスタ１６１、１６７、及び容量素子１６９により、メモリセル１７５が構成される。なお、下部に設けられるトランジスタ１６０、１６１の構成については、図６（Ａ）に示すトランジスタ１６０、１６１と同様であるため、詳細な説明は省略する。
【０１５８】
容量素子１６８は、ゲート電極１１０ａ、酸化物半導体層１４３、及びゲート絶縁層１４６、及び電極１４８ｃによって構成されている。また、容量素子１６８において、酸化物半導体層１４３は、不純物元素が添加されていない領域１４４ｃを含む。同様に、容量素子１６９は、ゲート電極１１０ｂ、酸化物半導体層１４３、及びゲート絶縁層１４６、及び電極１４８ｄによって構成されている。また、容量素子１６９において、酸化物半導体層１４３は、不純物元素が添加されていない領域１４４ｄを含む。
【０１５９】
図示しないが、トランジスタ１６６及びトランジスタ１６７において、ゲート電極１４８ａ、１４８ｂ、及び電極１４８ｃ、１４８ｄの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域を設けても良い。
【０１６０】
図８に示すように、トランジスタ１６０のゲート電極１１０ａを、トランジスタ１６６のソース電極又はドレイン電極の一方とすることで、トランジスタ１６６のソース電極又はドレイン電極の一方を、層間絶縁層１５２に開口部を設けて他の配線に別途接続する必要がなくなる。また、トランジスタ１６６及びトランジスタ１６７は、一つの酸化物半導体層１４３で形成されている。また、トランジスタ１６６及びトランジスタ１６７は、ソース電極及びドレイン電極としても機能する配線１５６を互いに共有して、接続されている。また、隣り合うメモリセルにおいて、酸化物半導体層１４３を用いたトランジスタ１６６のソース電極又はドレイン電極の他方と、トランジスタ１６７のソース電極又はドレイン電極の他方とを互いに電気的に接続させることができる。
【０１６１】
以上により、メモリセル１７４及びメモリセル１７５の占有面積を低減することができるため、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【０１６２】
なお、図８に示すメモリセルの回路図は、図６（Ｂ）と同様であるため、詳細な説明は省略する。
【０１６３】
〈半導体装置の作製方法〉
次に、図８に示す半導体装置の作製方法について、図９を参照して説明する。ゲート絶縁層１４６を成膜する工程までは、実施の形態１及び２と同様であるため、詳細な説明は省略する。
【０１６４】
次に、ゲート絶縁層１４６上に、ゲート電極１４８ａ、１４８ｂ、電極１４８ｃ、１４８ｄを形成する（図９（Ａ）参照）。ゲート電極１４８ａ、１４８ｂ、電極１４８ｃ、１４８ｄについては、図７（Ｃ）の記載を参酌できる。
【０１６５】
次に、ゲート電極１４８ａ、１４８ｂ、電極１４８ｃ、１４８ｄをマスクとして、ゲート絶縁層１４６を介して酸化物半導体層１４３に不純物元素を添加することで、低抵抗領域１４５ａ、１４５ｂ、１４５ｃ、１４５ｄ、１４５ｅを形成する（図９（Ｂ）参照）。これにより、チャネル形成領域１４４ａ、１４４ｂ、及び不純物元素が添加されなかった領域１４４ｃ、領域１４４ｄが形成される。なお、チャネル形成領域１４４ａ、１４４ｂ、不純物元素が添加されなかった領域１４４ｃ、領域１４４ｄは、低抵抗領域１４５ａ〜１４５ｅと比較して高抵抗領域となる。不純物元素を添加する方法等については、図５（Ａ）の記載を参酌できる。
【０１６６】
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、１４８ｂ、及び電極１４８ｃ、１４８ｄを覆うように、層間絶縁層１５２を成膜した後、層間絶縁層１５２及びゲート絶縁層１４６を選択的にエッチングすることで、酸化物半導体層１４３に達する開口を形成する。その後、層間絶縁層１５２上に導電層を成膜し、選択的にエッチングすることで、配線１５６を形成する（図９（Ｃ）参照）。配線１５６は、トランジスタ１６６のソース電極又はドレイン電極の他方として機能し、トランジスタ１６７のソース電極又はドレイン電極の他方として機能する。
【０１６７】
以上の工程により、トランジスタ１６０及びトランジスタ１６１上に、トランジスタ１６６、トランジスタ１６７、容量素子１６８、及び容量素子１６９を形成することができる。これにより、トランジスタ１６０、トランジスタ１６６、及び容量素子１６８を有するメモリセル１７４、並びにトランジスタ１６１、トランジスタ１６７、及び容量素子１６９を有するメモリセル１７５を形成することができる。
【０１６８】
本実施の形態の作製工程では、実施の形態２に示すマスク１２７ａ、１２７ｂを形成する工程（図７（Ｂ）参照）を省くことができるため、半導体装置の作製工程を簡略化することができる。
【０１６９】
（実施の形態４）
本発明の一形態に係る半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合について、図１０乃至図１３を参照して説明する。
【０１７０】
このような携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理には不向きであるためである。
【０１７１】
一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合以下の欠点がある。ＳＲＡＭは応答速度が速いという利点がある。通常のＳＲＡＭは図１０（Ａ）に示すように１つのメモリセルがトランジスタ５０１〜５０６の６個のトランジスタで構成されており、それをＸデコーダー５０７、Ｙデコーダー５０８にて駆動している。トランジスタ５０３とトランジスタ５０５、トランジスタ５０４とトランジスタ５０６はインバータを構成し、高速駆動を可能としている。
【０１７２】
しかし１つのメモリセルが６個のトランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高いという課題がある。
【０１７３】
それに対して、ＤＲＡＭはメモリセルが図１０（Ｂ）に示されるようにトランジスタ５１１、保持容量５１２によって構成され、それをＸデコーダー５１３、Ｙデコーダー５１４にて駆動している。１つのメモリセルが１つのトランジスタ及び１つの容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。しかし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも消費電力が発生するという課題がある。
【０１７４】
本発明の一態様に係るメモリセルの面積は１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。
【０１７５】
本発明の一態様に係るメモリセルを使用することによって、メモリセルの面積と消費電力という２つの課題を解決することができる。
【０１７６】
次に、図１１に携帯機器のブロック図を示す。図１１に示す携帯機器はＲＦ回路２０１、アナログベースバンド回路２０２、デジタルベースバンド回路２０３、バッテリー２０４、電源回路２０５、アプリケーションプロセッサ２０６、フラッシュメモリ２１０、ディスプレイコントローラ２１１、メモリ回路２１２、ディスプレイ２１３、タッチセンサ２１９、音声回路２１７、キーボード２１８などより構成されている。ディスプレイ２１３は表示部２１４、ソースドライバ２１５、ゲートドライバ２１６によって構成されている。アプリケーションプロセッサ２０６はＣＰＵ２０７、ＤＳＰ２０８、インターフェース（ＩＦ２０９）を有している。一般にメモリ回路２１２はＳＲＡＭまたはＤＲＡＭで構成されており、メモリ回路２１２に本発明の一態様に係るメモリセルを採用することによって１ビットあたりメモリ単価と消費電力を低減することが可能になる。
【０１７７】
次に、図１２に、本発明の一態様に係る半導体装置を記憶装置としてメモリ回路に使用した例を示す。図１２において、メモリ回路３１２は、メモリ３０２、３０３、スイッチ３０４、３０５およびメモリコントローラ３０１より構成されている。具体的には、メモリ３０２、３０３に本発明の一態様に係る記憶装置が適用されている。
【０１７８】
まず、ある画像データが受信され、またはアプリケーションプロセッサによって形成される。この形成された画像データはスイッチ３０４を介してメモリ３０２に記憶される。そしてスイッチ３０５を介して、ディスプレイコントローラを介してディスプレイに送られ、表示される。そのまま、画像データに変更が無ければ通常３０〜６０Ｈｚ程度の周期でメモリ３０２からデータが読み出され、スイッチ３０５を介して、ディスプレイコントローラに送られ続ける。ユーザーが画面を書き換える操作をしたとき、アプリケーションプロセッサは新たな画像データを形成し、その画像データはスイッチ３０４を介してメモリ３０３に記憶される。この間も定期的にメモリ３０２からスイッチ３０５を介して画像データが読み出されている。メモリ３０３に新たな画像データが記憶し終わると、ディスプレイの次のフレームよりメモリ３０３に記憶されたデータは読み出され、スイッチ３０５、ディスプレイコントローラを介して、ディスプレイに画像データが送られ、表示がおこなわれる。この読み出しはさらに次の画像データがメモリ３０２に記憶されるまで継続される。このようにメモリ３０２、３０３は交互にデータを書き込み、読み出すことによって、ディスプレイの表示を行う。
【０１７９】
メモリ３０２、３０３としてそれぞれ別のメモリチップを使用することには限定されず、１つのメモリチップを分割して使用してもよい。
【０１８０】
メモリ３０２、３０３に本発明の一態様に係る記憶装置を使用することにより、単価を下げ、消費電力を削減することができる。
【０１８１】
次に、図１３に電子書籍のブロック図を示す。図１３はバッテリー４０１、電源回路４０２、マイクロプロセッサ４０３、フラッシュメモリ４０４、音声回路４０５、キーボード４０６、メモリ回路４０７、タッチパネル４０８、ディスプレイ４０９、ディスプレイコントローラ４１０によって構成される。本発明の一態様に係る記憶装置はメモリ回路４０７に使用することができる。メモリ回路４０７は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ４０４にコピーしても良い。
【０１８２】
このような場合においても、本発明の一態様に係る記憶装置を、メモリに採用することによってメモリ単価を下げ、消費電力を低減することが可能となる。
【０１８３】
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１４を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ等のカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を記憶装置として適用する場合について説明する。
【０１８４】
図１４（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一の内部には、メモリとして先の実施の形態に示す記憶装置が設けられている。そのため、先の実施形態に示す記憶装置は高集積化されているので記憶装置を小型化することができる。また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０１８５】
図１４（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェース７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、メモリとして先の実施の形態に示す記憶装置が設けられている。そのため、先の実施形態に示す記憶装置は高集積化されているので記憶装置を小型化することができる。また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０１８６】
図１４（Ｃ）は、電子ペーパーを実装した電子書籍であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、メモリとして先の実施の形態に示す記憶装置が設けられている。そのため、先の実施形態に示す記憶装置は高集積化されているので記憶装置を小型化することができる。また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０１８７】
図１４（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１４（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、メモリとして先の実施の形態に示す記憶装置が設けられている。そのため、先の実施形態に示す記憶装置は高集積化されているので記憶装置を小型化することができる。また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０１８８】
図１４（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、メモリとして先の実施の形態に示す記憶装置が設けられている。そのため、先の実施形態に示す記憶装置は高集積化されているので記憶装置を小型化することができる。また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０１８９】
図１４（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０の内部には、メモリとして先の実施の形態に示す記憶装置が搭載されている。そのため、先の実施形態に示す記憶装置は高集積化されているので記憶装置を小型化することができる。また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０１９０】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【符号の説明】
【０１９１】
１００ 基板
１０２ａ 保護層
１０２ｂ 保護層
１０４ａ 半導体領域
１０４ｂ 半導体領域
１０６ 素子分離絶縁層
１０８ａ ゲート絶縁層
１０８ｂ ゲート絶縁層
１１０ａ ゲート電極
１１０ｂ ゲート電極
１１６ａ チャネル形成領域
１１６ｂ チャネル形成領域
１２０ａ 不純物領域
１２０ｂ 不純物領域
１２０ｃ 不純物領域
１２０ｄ 不純物領域
１２２ 金属層
１２４ａ 金属化合物領域
１２４ｂ 金属化合物領域
１２４ｃ 金属化合物領域
１２４ｄ 金属化合物領域
１２７ａ マスク
１２７ｂ マスク
１３０ 絶縁層
１４２ 酸化物半導体層
１４３ 酸化物半導体層
１４４ａ チャネル形成領域
１４４ｂ チャネル形成領域
１４５ａ 低抵抗領域
１４５ｂ 低抵抗領域
１４５ｃ 低抵抗領域
１４５ｄ 低抵抗領域
１４５ｅ 低抵抗領域
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ ゲート電極
１４８ｃ 電極
１４８ｄ 電極
１５０ 層間絶縁層
１５２ 層間絶縁層
１５６ 配線
１６０ トランジスタ
１６１ トランジスタ
１６２ トランジスタ
１６３ トランジスタ
１６４ 容量素子
１６５ 容量素子
１６６ トランジスタ
１６７ トランジスタ
１６８ 容量素子
１６９ 容量素子
１７０ メモリセル
１７１ メモリセル
１７２ メモリセル
１７３ メモリセル
１７４ メモリセル
１７５ メモリセル
２０１ ＲＦ回路
２０２ アナログベースバンド回路
２０３ デジタルベースバンド回路
２０４ バッテリー
２０５ 電源回路
２０６ アプリケーションプロセッサ
２０７ ＣＰＵ
２０８ ＤＳＰ
２０９ インターフェース
２１０ フラッシュメモリ
２１１ ディスプレイコントローラ
２１２ メモリ回路
２１３ ディスプレイ
２１４ 表示部
２１５ ソースドライバ
２１６ ゲートドライバ
２１７ 音声回路
２１８ キーボード
２１９ タッチセンサ
３０１ メモリコントローラ
３０２ メモリ
３０３ メモリ
３０４ スイッチ
３０５ スイッチ
４０１ バッテリー
４０２ 電源回路
４０３ マイクロプロセッサ
４０４ フラッシュメモリ
４０５ 音声回路
４０６ キーボード
４０７ メモリ回路
４０８ タッチパネル
４０９ ディスプレイ
４１０ ディスプレイコントローラ
５０１ トランジスタ
５０２ トランジスタ
５０３ トランジスタ
５０４ トランジスタ
５０５ トランジスタ
５０６ トランジスタ
５０７ Ｘデコーダー
５０８ Ｙデコーダー
５１１ トランジスタ
５１２ 保持容量
５１３ Ｘデコーダー
５１４ Ｙデコーダー
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェース
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置およびその駆動方法に関するものである。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、情報の保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、情報の保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
【０００９】
不揮発性記憶装置の別の例としては、磁性材料を用いた記憶装置であるＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＭＲＡＭは、書き込み動作における消費電流が比較的高いため、多数のメモリセルに並列に書き込み動作を行うことが難しいという問題がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述の問題に鑑み、本発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。また、新たな構造の半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることを目的の一とする。
【課題を解決するための手段】
【００１２】
本発明の一態様は、半導体基板に設けられた、第１のチャネル形成領域、並びに第１のチャネル形成領域を挟むように設けられた第１の不純物領域及び第２の不純物領域と、第１のチャネル形成領域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、第１の不純物領域及び第２の不純物領域に接して設けられた第１のソース電極及び第１のドレイン電極と、を有する第１のトランジスタと、第１のトランジスタに接し、第１のゲート電極の上面が露出するように設けられた第１の絶縁層と、第１のゲート電極及び第１の絶縁層上に設けられ、第２のチャネル形成領域と、第２のチャネル形成領域を挟むように設けられた第１の低抵抗領域及び第２の低抵抗領域とを含む半導体層と、半導体層と接して設けられた導電層と、半導体層を覆うように設けられた第２のゲート絶縁層と、第２のチャネル形成領域上に第２のゲート絶縁層を介して設けられた第２のゲート電極と、有する第２のトランジスタと、を有し、第１のゲート電極は、第２のトランジスタの第２のソース電極及び第２のドレイン電極の一方として機能し、導電層は、第２のトランジスタの第２のソース電極及び第２のドレイン電極の他方として機能する、半導体装置である。
【００１３】
また、本発明の一態様は、半導体基板に設けられた、第１のチャネル形成領域、並びに第１のチャネル形成領域を挟むように設けられた第１の不純物領域及び第２の不純物領域と、第１のチャネル形成領域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、第１の不純物領域及び第２の不純物領域に接して設けられた第１のソース電極及び第１のドレイン電極と、を有する第１のトランジスタと、第１のトランジスタに接し、第１のゲート電極の上面が露出するように設けられた第１の絶縁層と、第１のゲート電極及び第１の絶縁層上に設けられ、第２のチャネル形成領域と、第２のチャネル形成領域を挟むように設けられた第１の低抵抗領域及び第２の低抵抗領域とを含む半導体層と、半導体層と接して設けられた第１の導電層と、半導体層を覆うように設けられた第２のゲート絶縁層と、第２のチャネル形成領域上に第２のゲート絶縁層を介して設けられた第２のゲート電極と、を有する第２のトランジスタと、第１のゲート電極上に、半導体層及び第２のゲート絶縁層を介して重畳するように設けられた第２の導電層と、を有し、第１のゲート電極は、第２のトランジスタの第２のソース電極及び第２のドレイン電極の一方として機能し、第１の導電層は、第２のトランジスタの第２のソース電極及び第２のドレイン電極の他方として機能し、第１のゲート電極、半導体層、第２のゲート絶縁層及び第２の導電層の積層は、容量素子として機能する、半導体装置である。
【００１４】
また、上記構成において、半導体層は、酸化物半導体材料を含み、半導体基板は、酸化物半導体以外の半導体材料を含む半導体装置である。
【００１５】
また、上記構成において、酸化物半導体材料は、ｃ軸配向し、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ａｂ面において、ａ軸またはｂ軸の向きが異なる結晶を含む半導体装置である。
【００１６】
また、上記構成において、第２のゲート電極は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系化合物導電体を含む半導体装置である。
【００１７】
なお、上記半導体装置において、酸化物半導体材料を用いてトランジスタを構成することがあるが、開示する発明はこれに限定されない。酸化物半導体材料と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
【００１８】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が他の構成要素の「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎない。
【００１９】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２０】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２１】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【発明の効果】
【００２２】
酸化物半導体材料を用いたトランジスタはオフ電流が極めて小さいため、これを記憶装置に用いることにより、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【００２３】
また、酸化物半導体材料を用いたトランジスタを含む記憶装置は、情報の書き込みに高い電圧を必要とせず、記憶素子の劣化の問題もない。例えば、従来の不揮発性記憶装置のように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、酸化物半導体材料を用いたトランジスタを含む記憶装置では、従来の不揮発性記憶装置で問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
【００２４】
また、酸化物半導体以外の半導体材料を用いたトランジスタは、酸化物半導体材料を用いたトランジスタよりも十分な高速動作が可能である。よって、酸化物半導体以外の半導体材料を用いたトランジスタを周辺回路（制御回路、駆動回路など）に用いることにより、高速動作を十分に確保した周辺回路を好適に実現することが可能である。したがって、これを、酸化物半導体材料を用いたトランジスタを含む記憶装置と組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作や書き込み動作など）の高速動作を十分に確保することができる。
【００２５】
このように、酸化物半導体以外の半導体材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体材料を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶装置とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
【００２６】
また、本発明の一態様に係る半導体装置では、酸化物半導体以外の半導体材料を用いたトランジスタのゲート電極を、酸化物半導体を用いたトランジスタのソース電極又はドレイン電極の一方とすることで、酸化物半導体を用いたトランジスタのソース電極またはドレイン電極の一方を、開口部を設けて、配線に別途接続する必要がない。よって、メモリセルの占有面積を低減することができるので、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【図面の簡単な説明】
【００２７】
【図１】半導体装置の断面図及び回路図。
【図２】半導体装置の作製工程に係る断面図。
【図３】半導体装置の作製工程に係る断面図。
【図４】半導体装置の作製工程に係る断面図。
【図５】半導体装置の作製工程に係る断面図。
【図６】半導体装置の断面図及び回路図。
【図７】半導体装置の作製工程に係る断面図。
【図８】半導体装置の断面図。
【図９】半導体装置の作製工程に係る断面図。
【図１０】半導体装置の回路図。
【図１１】半導体装置のブロック図。
【図１２】半導体装置のブロック図。
【図１３】半導体装置のブロック図。
【図１４】電子機器を示す図。
【発明を実施するための形態】
【００２８】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２９】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３０】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３１】
（実施の形態１）
本発明の一態様に係る半導体装置の構成及びその作製方法について、図１乃至図５を参照して説明する。
【００３２】
〈半導体装置の構成例〉
図１は、半導体装置の構成の一例である。図１（Ａ）には半導体装置の断面を、図１（Ｂ）には半導体装置の回路図を、それぞれ示す。図１に示す半導体装置は、記憶装置として用いることができる。なお、図１に示す半導体装置は、所定の機能を有する半導体装置の一例であって、本発明の一態様の半導体装置をもれなく表現したものではない。本発明の一態様に係る半導体装置は、電極の接続関係等を適宜変更して、その他の機能を有するものとすることが可能である。
【００３３】
図１（Ａ）に示す半導体装置は、下部にトランジスタ１６０、１６１が設けられ、上部にトランジスタ１６２、１６３が設けられている。また、トランジスタ１６０及びトランジスタ１６２によりメモリセル１７０を構成することができ、トランジスタ１６１及びトランジスタ１６３によりメモリセル１７１を構成することができる。
【００３４】
ここで、トランジスタ１６２、１６３の半導体材料とトランジスタ１６０、１６１の半導体材料とは異なる材料とすることが望ましい。例えば、トランジスタ１６２、１６３の半導体材料を酸化物半導体とし、トランジスタ１６０、１６１の半導体材料を酸化物半導体以外の半導体材料（例えば、シリコンなど）とすることができる。酸化物半導体を用いたトランジスタはオフ電流が極めて低いという特徴を有している。したがって、その特性により長時間の電荷保持を可能とする。一方で、酸化物半導体以外の半導体材料を用いたトランジスタは、高速動作が容易である。
【００３５】
図１（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられた、チャネル形成領域１１６ａ、及びチャネル形成領域１１６ａを挟むように設けられた不純物領域１２０ａ、１２０ｂと、不純物領域１２０ａ、１２０ｂに接する金属化合物領域１２４ａ、１２４ｂと、チャネル形成領域１１６ａ上に設けられたゲート絶縁層１０８ａと、ゲート絶縁層１０８ａ上に設けられたゲート電極１１０ａと、を有する。ここで、不純物領域１２０ａ、１２０ｂは、ソース領域及びドレイン領域として機能する。
【００３６】
同様に、トランジスタ１６１も、半導体材料を含む基板１００に設けられた、チャネル形成領域１１６ｂ、及びチャネル形成領域１１６ｂを挟むように設けられた不純物領域１２０ｃ、１２０ｄと、不純物領域１２０ｃ、１２０ｄに接する金属化合物領域１２４ｃ、１２４ｄと、チャネル形成領域１１６ｂ上に設けられたゲート絶縁層１０８ｂと、ゲート絶縁層１０８ｂ上に設けられたゲート電極１１０ｂと、を有する。ここで、不純物領域１２０ｃ、１２０ｄは、ソース領域及びドレイン領域として機能する。
【００３７】
なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【００３８】
また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられている。また、トランジスタ１６１も素子分離絶縁層１０６によって囲まれている。なお、高集積化を実現するためには、図１（Ａ）に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることもできる。一方で、下部のトランジスタの特性を重視する場合には、ゲート電極の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域を設けても良い。
【００３９】
また、トランジスタ１６０及びトランジスタ１６１に接するように絶縁層１３０が設けられている。また、絶縁層１３０は、トランジスタ１６０のゲート電極１１０ａ及びトランジスタ１６１のゲート電極１１０ｂの上面が露出するように設けられている。
【００４０】
図１（Ａ）におけるトランジスタ１６２は、絶縁層１３０及びゲート電極１１０ａ上に設けられ、トランジスタ１６３は、絶縁層１３０及びゲート電極１１０ｂ上に設けられている。
【００４１】
トランジスタ１６２は、チャネル形成領域１４４ａと、チャネル形成領域１４４ａを挟むように設けられた低抵抗領域１４５ａ、１４５ｂとを含む酸化物半導体層１４３と、酸化物半導体層１４３と接して設けられた配線１５６と、酸化物半導体層１４３を覆うように設けられたゲート絶縁層１４６と、チャネル形成領域１４４ａ上にゲート絶縁層１４６を介して設けられたゲート電極１４８ａと、を有している。また、トランジスタ１６２において、低抵抗領域１４５ｂの上部にて配線１５６と接続されており、低抵抗領域１４５ａの下部にてゲート電極１１０ａと接続されている。つまり、配線１５６は、トランジスタ１６２のソース電極又はドレイン電極の他方として機能し、ゲート電極１１０ａは、トランジスタ１６２のソース電極又はドレイン電極の一方として機能する。
【００４２】
また、トランジスタ１６３は、チャネル形成領域１４４ｂと、チャネル形成領域１４４ｂを挟むように設けられた低抵抗領域１４５ｂ、１４５ｃとを含む酸化物半導体層１４３と、酸化物半導体層１４３と接して設けられた配線１５６と、酸化物半導体層１４３を覆うように設けられたゲート絶縁層１４６と、チャネル形成領域１４４ｂ上にゲート絶縁層１４６を介して設けられたゲート電極１４８ｂと、を有している。また、トランジスタ１６３において、低抵抗領域１４５ｂの上部にて配線１５６と接続されており、低抵抗領域１４５ｃの下部にてゲート電極１１０ｂと接続されている。つまり、配線１５６は、トランジスタ１６３のソース電極又はドレイン電極の他方として機能し、ゲート電極１１０ｂは、トランジスタ１６３のソース電極又はドレイン電極の一方として機能する。
【００４３】
また、トランジスタ１６２及びトランジスタ１６３を覆うように、層間絶縁層１５０及び層間絶縁層１５２が設けられている。
【００４４】
図示しないが、トランジスタ１６２及びトランジスタ１６３において、ゲート電極１４８ａ、１４８ｂの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域を設けても良い。
【００４５】
図１（Ａ）に示すように、トランジスタ１６０のゲート電極１１０ａを、トランジスタ１６２のソース電極又はドレイン電極の一方とすることで、トランジスタ１６２のソース電極又はドレイン電極の一方を、層間絶縁層１５２に開口部を設けて他の配線に別途接続する必要がなくなる。また、トランジスタ１６２及びトランジスタ１６３は、一つの酸化物半導体層１４３で形成されている。また、トランジスタ１６２及びトランジスタ１６３は、ソース電極及びドレイン電極としても機能する配線１５６を互いに共有して、接続されている。また、隣り合うメモリセルにおいて、酸化物半導体層１４３を用いたトランジスタ１６２のソース電極又はドレイン電極の他方と、トランジスタ１６３のソース電極又はドレイン電極の他方とを互いに電気的に接続させることができる。
【００４６】
以上のような構成とすることにより、メモリセル１７０及びメモリセル１７１の占有面積を低減することができるため、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【００４７】
次に、図１（Ａ）に示すメモリセル１７０の回路図を、図１（Ｂ）に示す。本明細書等において、酸化物半導体を用いたトランジスタには、ＯＳと付す場合がある。
【００４８】
図１（Ｂ）に示すメモリセル１７０において、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線とも記す）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線とも記す）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ：第１信号線とも記す）とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第２信号線とも記す）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続されている。
【００４９】
なお、トランジスタ１６２のソース電極またはドレイン電極の一方は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ１６２のソース電極またはドレイン電極の一方とトランジスタ１６０のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。トランジスタ１６２がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設されたと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコンなどで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、フローティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【００５０】
酸化物半導体以外の材料を用いたトランジスタ１６０は十分な高速動作が可能なため、これを用いることにより、記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。
【００５１】
トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。以下に、メモリセル１７０の動作について説明する。
【００５２】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極に与えられる（書き込み）。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極の電位が保持される（保持）。
【００５３】
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電位は長時間にわたって保持される。例えば、トランジスタ１６０のゲート電極の電位がトランジスタ１６０をオン状態とする電位であれば、トランジスタ１６０のオン状態が長時間にわたって保持されることになる。また、トランジスタ１６０のゲート電極の電位がトランジスタ１６０をオフ状態とする電位であれば、トランジスタ１６０のオフ状態が長時間にわたって保持される。
【００５４】
次に、情報の読み出しについて説明する。上述のように、トランジスタ１６０のオン状態またはオフ状態が保持された状態において、第１の配線に所定の電位（定電位）が与えられると、トランジスタ１６０のオン状態またはオフ状態に応じて、第２の配線の電位は異なる値をとる。例えば、トランジスタ１６０がオン状態の場合には、第１の配線の電位に対して、第２の配線の電位が低下することになる。逆に、トランジスタ１６０がオフ状態の場合には、第２の配線の電位は変化しない。
【００５５】
このように、情報が保持された状態において、第２の配線の電位と、所定の電位とを比較することで、情報を読み出すことができる。
【００５６】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、新たな情報が保持された状態となる。
【００５７】
このように、本発明の一態様に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【００５８】
なお、本実施の形態では、メモリセル１７０の動作について説明したが、メモリセル１７１の動作についても同様である。
【００５９】
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
【００６０】
なお、本発明の一態様に係る半導体装置の構成は、図１に示されるものに限定されない。開示する発明の技術的思想は、酸化物半導体と、酸化物半導体以外の材料と、を用いた積層構造を形成する点にあるから、電極の接続関係等の詳細については、適宜変更することができる。
【００６１】
〈半導体装置の作製方法の例〉
次に、上記半導体装置の作製方法の一例について図２乃至図５を用いて説明する。まず、下部のトランジスタ１６０及びトランジスタ１６１の作製方法について、図２及び図３を参照して説明した後、上部のトランジスタ１６２及びトランジスタ１６３の作製方法について図４及び図５を参照して説明する。
【００６２】
〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板１００を用意する（図２（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
【００６３】
半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。
【００６４】
なお、トランジスタのしきい値電圧を制御するために、後にトランジスタ１６０のチャネル形成領域１１６ａ及びトランジスタ１６１のチャネル形成領域１１６ｂとなる領域に、不純物元素を添加しても良い。ここでは、トランジスタ１６０及びトランジスタ１６１のしきい値電圧が正となるように導電性を付与する不純物元素を添加する。半導体材料がシリコンの場合、該導電性を付与する不純物元素には、例えば、硼素、アルミニウム、ガリウムなどがある。なお、不純物元素の添加後には、加熱処理を行い、不純物元素の活性化や不純物元素の添加時に生じる欠陥の改善等を図るのが望ましい。
【００６５】
次いで、基板１００上に、素子分離絶縁層を形成するためのマスクとなる保護層１０２ａ、１０２ｂを形成する（図２（Ａ）参照）。保護層１０２ａ、１０２ｂとしては、例えば、酸化シリコンや窒化シリコン、酸化窒化シリコンなどを材料とする絶縁層を用いることができる。
【００６６】
次に、上記の保護層１０２ａ、１０２ｂをマスクとしてエッチングを行い、保護層１０２ａ、１０２ｂに覆われていない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体領域と分離された半導体領域１０４ａ、１０４ｂが形成される（図２（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。半導体領域１０４ａ、１０４ｂの形成後、上記保護層１０２ａ、１０２ｂを除去する。
【００６７】
次に、半導体領域１０４ａ、１０４ｂを覆うように絶縁層を形成し、半導体領域１０４ａ、１０４ｂに重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図２（Ｃ）参照）。当該絶縁層は、酸化シリコン、窒化シリコン、酸化窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。
【００６８】
次に、半導体領域１０４ａ、１０４ｂの表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【００６９】
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４ａ、１０４ｂ表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【００７０】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
【００７１】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８ａ、１０８ｂ、ゲート電極１１０ａ、１１０ｂを形成する（図２（Ｄ）参照）。
【００７２】
次に、半導体領域１０４ａ、１０４ｂにリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域１１６ａ、１１６ｂ、及び不純物領域１２０ａ、１２０ｂ、１２０ｃ、１２０ｄを形成する（図３（Ａ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。
【００７３】
なお、ゲート電極１１０ａ、１１０ｂの側面にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。
【００７４】
次に、ゲート電極１１０ａ、１１０ｂ、不純物領域１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ等を覆うように金属層１２２を形成する（図３（Ｂ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４ａ、１０４ｂを構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
【００７５】
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不純物領域１２０ａ、１２０ｂ、１２０ｃ、１２０ｄに接する金属化合物領域１２４ａ、１２４ｂ、１２４ｃ、１２４ｄが形成される（図３（Ｂ）参照）。なお、ゲート電極１１０ａ、１１０ｂとして多結晶シリコンなどを用いる場合には、ゲート電極１１０ａ、１１０ｂの金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
【００７６】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４ａ、１２４ｂ、１２４ｃ、１２４ｄを形成した後には、金属層１２２は除去する。
【００７７】
次に、上述の工程により形成された各構成を覆うように、絶縁層１３０を形成する（図３（Ｃ）参照）。絶縁層１３０は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１３０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１３０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１３０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層１３０の単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
【００７８】
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０、１６１が形成される（図３（Ｃ）参照）。このようなトランジスタ１６０、１６１は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを、メモリセルの読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
【００７９】
その後、トランジスタ１６２及びトランジスタ１６３の形成前の処理として、絶縁層１３０にＣＭＰ処理を施して、ゲート電極１１０ａ、１１０ｂの上面を露出させる（図３（Ｄ）参照）。ゲート電極１１０ａ、１１０ｂの上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ１６２、１６３の特性を向上させるために、絶縁層１３０の表面は可能な限り平坦にしておくことが望ましい。例えば、絶縁層１３０は、その表面の二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下となるように平坦化する。このようにすることで、絶縁層１３０上に形成される酸化物半導体膜表面を平坦にすることができる。該酸化物半導体膜を用いることにより、トランジスタ１６２及びトランジスタ１６３の特性を向上することができる。
【００８０】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【００８１】
〈上部のトランジスタの作製方法〉
絶縁層１３０の表面を可能な限り平坦化し、ゲート電極１１０ａ、１１０ｂの上面を露出させた後、酸化物半導体層１４２を成膜する（図４（Ａ）参照）。
【００８２】
酸化物半導体層１４２は、スパッタリング法、分子線エピタキシー法、原子層堆積法、又はパルスレーザー蒸着法などを適用して成膜することができる。
【００８３】
また、酸化物半導体層１４２として、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体や、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。なお、本明細書においては、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する金属酸化物、という意味であり、その化学量論的組成は特に問わない。また、上記酸化物半導体は、珪素を含んでいてもよい。
【００８４】
或いは、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、ｍは自然数であるとは限らない）で表記することができるものを用いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一又は複数の金属元素を示す。
【００８５】
酸化物半導体層１４２を成膜するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成式で表されるものを用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：０：２［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。
【００８６】
ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高いターゲットを用いることにより、緻密な構造の酸化物半導体層１４２を成膜することが可能である。
【００８７】
酸化物半導体層１４２の成膜雰囲気は、不活性雰囲気、酸化性雰囲気、又は不活性ガスと酸化性ガスとの混合雰囲気とするのが好適である。酸化性雰囲気とは、酸素、オゾンまたは二酸化窒素などの酸化性ガスを主成分とする雰囲気であって、水、水素などが含まれないことが好ましい。例えば、熱処理装置に導入する酸素、オゾン、二酸化窒素の純度は、８Ｎ（９９．９９９９９９％）以上、好ましくは９Ｎ（９９．９９９９９９９％）以上（即ち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ未満）とする。酸化性雰囲気は、酸化性ガスを不活性ガスと混合して用いてもよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ以上含まれるものとする。また、不活性雰囲気とは、窒素、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、キセノン）などの不活性ガスを主成分とする雰囲気である。例えば、熱処理装置に導入する不活性ガスの純度は、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。具体的には、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満とする。
【００８８】
酸化物半導体層１４２をスパッタリング法により成膜する際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層１４２の成膜の際の被処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層１４２を成膜する。被処理物を熱しながら酸化物半導体層１４２を成膜することにより、酸化物半導体層１４２に含まれる水素や水などの不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボ分子ポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などの不純物を除去することができるため、酸化物半導体層１４２中の不純物濃度を低減できる。
【００８９】
酸化物半導体層１４２を、スパッタリング法を用いて成膜する場合には、例えば、被処理物とターゲットの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、パーティクル（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層１４２の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半導体層１４２を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
【００９０】
なお、酸化物半導体層１４２をスパッタリング法により成膜する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、成膜表面（例えば絶縁層１３０の表面）の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
【００９１】
酸化物半導体層１４２は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００９２】
また、酸化物半導体層１４２は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層であることが好ましい。
【００９３】
ＣＡＡＣ−ＯＳ層は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ層は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体層である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ層に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ層には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ層は、粒界に起因する電子移動度の低下が抑制される。
【００９４】
ＣＡＡＣ−ＯＳ層に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ層の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００９５】
なお、ＣＡＡＣ−ＯＳ層において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ層の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ層へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００９６】
ＣＡＡＣ−ＯＳ層に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ層の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ層の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ層が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００９７】
ＣＡＡＣ−ＯＳ層を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００９８】
なお、酸化物半導体層を構成する酸素の一部は窒素で置換されてもよい。
【００９９】
酸化物半導体層１４２をＣＡＡＣ−ＯＳ層とする場合について説明する。酸化物半導体層１４２を絶縁層１３０上にスパッタリング法、分子線エピタキシー法、原子層堆積法またはパルスレーザー蒸着法によって成膜する。なお、成膜時に被処理物を加熱することで、非晶質領域に対して結晶部の占める割合の多い酸化物半導体層１４２とすることができる。例えば、基板温度を１５０℃以上４５０℃以下とすればよい。好ましくは、基板温度を２００℃以上３５０℃以下とする。このように基板温度を高めることによって、酸化物半導体層１４２に含まれる結晶部の占める割合を高くすることができる。
【０１００】
次に、酸化物半導体層１４２を成膜した後に、第１の熱処理を行ってもよい。第１の熱処理を行うことによって、より非晶質領域に対して結晶部の割合の多い酸化物半導体層１４２とすることができる。第１の熱処理は、例えば、２００℃以上基板の歪み点未満で行えばよい。好ましくは、２５０℃以上４５０℃以下とする。雰囲気は限定されないが、酸化性雰囲気、不活性雰囲気または減圧雰囲気で行う。処理時間は３分〜２４時間とする。処理時間を長くするほど非晶質領域に対して結晶部の割合の多い酸化物半導体層１４２を形成することができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。また、酸化物半導体層１４２を成膜した後に、第１の熱処理を行うことにより、酸化物半導体層中１４２の過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層１４２の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。
【０１０１】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１０２】
例えば、第１の熱処理として、熱せられた不活性雰囲気中に被処理物を投入し、数分間熱した後、当該不活性雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
【０１０３】
いずれにしても、第１の熱処理を行うことによって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層１４２を形成することができる。また、非晶質領域に対して結晶部の割合の多い酸化物半導体層１４２を形成することができる。このような酸化物半導体層１４２を用いることで、極めて優れた特性のトランジスタを実現することができる。
【０１０４】
次に、酸化物半導体層１４２を選択的にエッチングすることで、島状の酸化物半導体層１４３を形成した後、酸化物半導体層１４３を覆うようにゲート絶縁層１４６を成膜する（図４（Ｂ）参照）。
【０１０５】
酸化物半導体層１４２のエッチングは、ウェットエッチング及びドライエッチングの少なくとも一方を用いて行うことができる。
【０１０６】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１０７】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０１０８】
ゲート絶縁層１４６の形成後には、不活性雰囲気、酸素雰囲気、又は不活性ガスと酸化性ガスとの混合雰囲気で第２の熱処理を行ってもよい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４３に酸素を供給し、該酸化物半導体層１４３の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０１０９】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【０１１０】
次に、ゲート絶縁層１４６上に導電材料を含む層を成膜した後、導電材料を含む層を選択的にエッチングすることで、ゲート電極１４８ａ、１４８ｂを形成する（図４（Ｃ）参照）。詳細については、ゲート電極１１０ａ、１１０ｂなどの場合と同様の方法又は材料を用いて形成することができる。
【０１１１】
さらに、ゲート電極１４８ａ、１４８ｂとして、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系化合物導電体を用いることができる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系化合物導電体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系化合物導電体をスパッタリングターゲットとし、スパッタリングすることにより成膜することができる。
【０１１２】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系化合物導電体の厚さは、１０ｎｍ以上５０ｎｍ以下とすることが好ましい。Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系化合物導電体のスパッタリングターゲットとしては、例えば、組成比として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ｍｏｌ数比］で、酸素と窒素の比率が７：１のものを用いることができる。なお、スパッタリングターゲットの組成を上述したものに限定する必要はない。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２［ｍｏｌ数比］の組成比のスパッタリングターゲットを用いることもできる。
【０１１３】
成膜の雰囲気は、希ガス（代表的にはアルゴン）のみ、あるいは希ガスと窒素の混合雰囲気とするとよく、成膜レートを上げるために、雰囲気中のアルゴン、クリプトン、キセノンの合計の比率を８０％以上含む雰囲気とするとよい。また、雰囲気中の酸素の濃度は５％以下とすることが好ましい。
【０１１４】
例えば、成膜条件の一例として、基板とスパッタリングターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ、直流（ＤＣ）電源を０．５ｋＷ、成膜雰囲気をアルゴンと窒素の混合雰囲気（窒素流量比率１２．５％）とすることができる。
【０１１５】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系化合物導電体をゲート電極１４８ａ、１４８ｂとして用いる場合には、積層構造とすることが好ましい。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系化合物導電体層上に、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの金属材料、これらの窒化物、またはこれらを主成分とする合金材料のいずれか一又は複数を用いて導電層を成膜するとよい。
【０１１６】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系化合物導電体層上に、上述の金属材料などを用いて導電層を成膜した後、所望の形状にエッチングすることで、ゲート電極１４８ａ、１４８ｂを形成することができる（図４（Ｃ）参照）。
【０１１７】
次に、ゲート電極１４８ａ、１４８ｂをマスクとし、ゲート絶縁層１４６を介して酸化物半導体層１４３に不純物元素を添加することで、自己整合的に低抵抗領域１４５ａ、１４５ｂ、１４５ｃが形成される（図５（Ａ）参照）。また、不純物元素が添加されなかった領域は、チャネル形成領域１４４ａ、１４４ｂとして機能する。不純物元素が添加された領域は、不純物元素が添加されなかった領域と比較して抵抗が低くなるため、低抵抗領域と呼ぶこととする。また、不純物元素が添加されることによって、不純物元素が添加された領域がｎ型を示す場合には、ｎ型領域とも記す。または、単に不純物領域とも記す。また、不純物元素が添加された領域をソース領域又はドレイン領域と記す場合もある。
【０１１８】
不純物元素としては、Ｖ族（第１５族）元素である窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、又はアルゴン（Ａｒ）などを用いることができる。本実施の形態においては、窒素を注入する例について示す。
【０１１９】
不純物元素の注入方法としては、イオン注入法またはイオンドーピング法などを用いることができる。イオン注入法は、ソースガスをプラズマ化し、このプラズマに含まれるイオン種を引き出し、質量分離して、所定の質量を有するイオン種を加速して、イオンビームとして、被処理物に注入する方法である。また、イオンドーピング法は、ソースガスをプラズマ化し、所定の電界の作用によりプラズマからイオン種を引き出し、引き出したイオン種を質量分離せずに加速して、イオンビームとして被処理物に注入する方法である。質量分離を伴うイオン注入法を用いて窒素の注入を行うことで、所望の不純物元素（ここでは窒素）以外の元素（例えば、金属元素等の）が酸化物半導体に添加されてしまうのを防ぐことができる。また、イオンドーピング法はイオン注入法に比べてイオンビームの照射される面積を大きくすることができるので、イオンドーピング法を用いて不純物元素の添加を行うことで、タクトタイムを短縮することができる。
【０１２０】
低抵抗領域１４５ａ、１４５ｂ、１４５ｃの窒素濃度は５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０２１ａｔｏｍｓ／ｃｍ３未満であると好適である。なお、低抵抗領域１４５ａ、１４５ｂ、１４５ｃの窒素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。
【０１２１】
また、上記、低抵抗領域１４５ａ、１４５ｂ、１４５ｃの窒素濃度を５×１０２０ａｔｏｍｓ／ｃｍ３以上７原子％未満として、３００℃以上６００℃以下の加熱処理を行うことで、低抵抗領域１４５ａ、１４５ｂ、１４５ｃの結晶構造はウルツ鉱型構造になりやすい。
【０１２２】
酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域として機能する不純物領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体層の表面を露出させて、アルゴンプラズマ処理を行い、酸化物半導体層のプラズマにさらされた領域の抵抗率を低下させる方法が開示されている（Ｓ． Ｊｅｏｎ ｅｔ ａｌ． ”１８０ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ Ａｍｏｒｐｈｏｕｓ ＩｎＧａＺｎＯ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ａｐｐｌｉｃａｔｉｏｎ”， ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐ．５０４‐５０７， ２０１０．）。
【０１２３】
しかしながら、上記作製方法では、ゲート絶縁層を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁層を部分的に除去する必要がある。よって、ゲート絶縁層が除去される際に、下層の酸化物半導体層も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。
【０１２４】
トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁層の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
【０１２５】
例えば、酸化物半導体層が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体層の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導体層のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。
【０１２６】
しかし、本発明の一態様のように、酸化物半導体層１４３への不純物元素の添加を、酸化物半導体層１４３を露出させず、ゲート絶縁層１４６を残したまま行うことで、酸化物半導体層１４３のオーバーエッチングを防ぎ、酸化物半導体層１４３への過剰なダメージを軽減することができる。また、加えて、酸化物半導体層１４３とゲート絶縁層１４６の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。
【０１２７】
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、及びゲート電極１４８ｂ上に、層間絶縁層１５０および層間絶縁層１５２を形成する（図５（Ｂ）参照）。層間絶縁層１５０および層間絶縁層１５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。なお、本実施の形態では、層間絶縁層１５０と層間絶縁層１５２の積層構造としているが、本発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。また、層間絶縁層を設けない構成とすることも可能である。
【０１２８】
なお、上記層間絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように層間絶縁層１５２を形成することで、半導体装置を微細化した場合などにおいても、層間絶縁層１５２上に、電極や配線などを好適に形成することができるためである。なお、層間絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）処理などの方法を用いて行うことができる。
【０１２９】
次に、層間絶縁層１５０、層間絶縁層１５２、及びゲート絶縁層１４６を選択的にエッチングすることで、酸化物半導体層１４３に達する開口を設ける。その後、層間絶縁層１５２上に導電層を成膜し、選択的にエッチングすることで、配線１５６を形成する（図５（Ｃ）参照）。これにより、配線１５６と酸化物半導体層１４３とを接続することができる。配線１５６は、トランジスタ１６２のソース電極又はドレイン電極の他方として機能し、トランジスタ１６３のソース電極又はドレイン電極の他方として機能する。
【０１３０】
以上の工程により、トランジスタ１６０及びトランジスタ１６１上にトランジスタ１６２及びトランジスタ１６３を形成することができる（図５（Ｃ）参照）。これにより、トランジスタ１６０及びトランジスタ１６２を有するメモリセル１７０、トランジスタ１６１及びトランジスタ１６３を有するメモリセル１７１を形成することができる。
【０１３１】
なお、本実施の形態では、２つのトランジスタを接続する場合について説明したが、本発明の一態様はこれに限定されず、３つ以上のトランジスタを接続することもできる。
【０１３２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１３３】
（実施の形態２）
本実施の形態では、先の実施の形態に示す半導体装置とは、一部異なる半導体装置について、図６及び図７を参照して説明する。なお、本実施の形態では、先の実施の形態と異なる部分についてのみ説明する。
【０１３４】
〈半導体装置の構成例〉
図６（Ａ）に半導体装置の断面を、図６（Ｂ）に半導体装置の回路図をそれぞれ示す。図６に示す半導体装置も、記憶装置として用いることができる。
【０１３５】
図６（Ａ）に示す半導体装置は、下部にトランジスタ１６０、１６１が設けられ、上部にトランジスタ１６２、１６３、及び容量素子１６４、１６５が設けられている。また、トランジスタ１６０、トランジスタ１６２、及び容量素子１６４により、メモリセル１７２が構成され、トランジスタ１６１、トランジスタ１６３、及び容量素子１６５により、メモリセル１７３が構成されている。
【０１３６】
容量素子１６４は、ゲート電極１１０ａ、酸化物半導体層１４３、ゲート絶縁層１４６、及び電極１４８ｃによって構成されている。ここで、ゲート電極１１０ａが容量素子１６４の電極の一方として機能し、電極１４８ｃが容量素子１６４の電極の他方として機能する。また、容量素子１６５は、ゲート電極１１０ｂ、酸化物半導体層１４３、ゲート絶縁層１４６、及び電極１４８ｄによって構成されている。ここで、ゲート電極１１０ｂが容量素子１６５の電極の一方として機能し、電極１４８ｄが容量素子１６５の電極の他方として機能する。
【０１３７】
図６（Ａ）に示すように、トランジスタ１６０のゲート電極１１０ａを、トランジスタ１６２のソース電極又はドレイン電極の一方とすることで、トランジスタ１６２のソース電極又はドレイン電極の一方を、層間絶縁層１５２に開口部を設けて他の配線に別途接続する必要がなくなる。また、トランジスタ１６２及びトランジスタ１６３は、一つの酸化物半導体層１４３で形成されている。また、トランジスタ１６２及びトランジスタ１６３は、ソース電極及びドレイン電極としても機能する配線１５６を互いに共有して、接続されている。また、隣り合うメモリセルにおいて、酸化物半導体層１４３を用いたトランジスタ１６２のソース電極またはドレイン電極の他方と、トランジスタ１６３のソース電極またはドレイン電極の他方とを互いに電気的に接続させることができる。
【０１３８】
以上により、メモリセル１７２及びメモリセル１７３の占有面積を低減することができるため、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【０１３９】
次に、図６（Ａ）に示すメモリセル１７２の回路図を、図６（Ｂ）に示す。
【０１４０】
図６（Ｂ）に示すメモリセル１７２において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極とは電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極とは電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極またはドレイン電極の他方とは電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）とトランジスタ１６２のゲート電極とは電気的に接続されている。そして、トランジスタ１６０のゲート電極とトランジスタ１６２のソース電極またはドレイン電極の一方は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ：第３信号線とも記す）と容量素子１６４の電極の他方は電気的に接続されている。
【０１４１】
トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。以下に、メモリセル１７２の動作について説明する。
【０１４２】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
【０１４３】
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
【０１４４】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、ＱＨ＞ＱＬの場合、トランジスタ１６０のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、ＱＨが与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。ＱＬが与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位と所定の電位を比較することで、保持されている情報を読み出すことができる。
【０１４５】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０１４６】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
【０１４７】
このように、本発明の一態様に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【０１４８】
なお、トランジスタ１６２のソース電極またはドレイン電極の一方は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ１６２のソース電極またはドレイン電極の一方とトランジスタ１６０のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。トランジスタ１６２がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設されたと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコンなどで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、フローティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【０１４９】
〈半導体装置の作製方法〉
次に、図６に示す半導体装置の作製方法について、図７を参照して説明する。絶縁層１３０を形成する工程までは、実施の形態１と同様であるため、詳細な説明は省略する。
【０１５０】
次に、絶縁層１３０、ゲート電極１１０ａ、１１０ｂ上に、酸化物半導体層１４２を成膜する。その後、酸化物半導体層１４２を選択的にエッチングすることで、島状の酸化物半導体層１４３を形成した後、酸化物半導体層１４３を覆うようにゲート絶縁層１４６を成膜する（図７（Ａ）参照）。この工程までは、図４（Ｂ）に示す工程と同様であるため、詳細な説明は省略する。
【０１５１】
次に、ゲート絶縁層１４６上にマスク１２７ａ、１２７ｂを形成した後、ゲート絶縁層１４６を介して酸化物半導体層１４３に不純物元素を添加することで、低抵抗領域１４５ａ、１４５ｂ、１４５ｃを形成するとともに、チャネル形成領域１４４ａ、１４４ｂを形成する（図７（Ｂ）参照）。ゲート絶縁層１４６上に形成するマスクとして、レジストマスクなどを用いることができる。不純物元素を添加する方法等については、図５（Ａ）の記載を参酌できる。なお、不純物元素を添加した後、マスク１２７ａ、１２７ｂは除去する。
【０１５２】
次に、ゲート絶縁層１４６上に導電材料を含む層を成膜した後、導電材料を含む層を選択的にエッチングして、ゲート電極１４８ａ、１４８ｂ、電極１４８ｃ、１４８ｄを形成する（図７（Ｃ）参照）。電極１４８ｃは、容量素子１６４の電極として機能し、電極１４８ｄは、容量素子１６５の電極として機能する。
【０１５３】
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、１４８ｂ、及び電極１４８ｃ、１４８ｄを覆うように、層間絶縁層１５２を成膜する（図７（Ｄ）参照）。なお、図７（Ｄ）では、層間絶縁層１５２のみを成膜する場合について示すが、図５（Ｂ）に示すように、層間絶縁層１５０及び層間絶縁層１５２を積層して成膜してもよい。
【０１５４】
次に、層間絶縁層１５２及びゲート絶縁層１４６を選択的にエッチングすることで、酸化物半導体層１４３に達する開口を形成する。その後、層間絶縁層１５２上に導電層を成膜し、選択的にエッチングすることで、配線１５６を形成する（図７（Ｄ）参照）。配線１５６は、トランジスタ１６２のソース電極又はドレイン電極の他方として機能し、トランジスタ１６３のソース電極又はドレイン電極の他方として機能する。
【０１５５】
以上の工程により、トランジスタ１６０及びトランジスタ１６１上に、トランジスタ１６２、トランジスタ１６３、容量素子１６４、及び容量素子１６５を形成することができる。これにより、トランジスタ１６０、トランジスタ１６２、及び容量素子１６４を有するメモリセル１７２、並びにトランジスタ１６１、トランジスタ１６３、及び容量素子１６５を有するメモリセル１７３を形成することができる。
【０１５６】
（実施の形態３）
本実施の形態では、先の実施の形態に示す半導体装置とは、一部異なる半導体装置について、図８及び図９を参照して説明する。なお、本実施の形態では、先の実施の形態と異なる部分についてのみ説明する。
【０１５７】
〈半導体装置の構成例〉
図８に示す半導体装置は、下部にトランジスタ１６０、１６１が設けられ、上部にトランジスタ１６６、１６７、及び容量素子１６８、１６９が設けられている。また、トランジスタ１６０、１６６、及び容量素子１６８により、メモリセル１７４が構成され、トランジスタ１６１、１６７、及び容量素子１６９により、メモリセル１７５が構成される。なお、下部に設けられるトランジスタ１６０、１６１の構成については、図６（Ａ）に示すトランジスタ１６０、１６１と同様であるため、詳細な説明は省略する。
【０１５８】
容量素子１６８は、ゲート電極１１０ａ、酸化物半導体層１４３、及びゲート絶縁層１４６、及び電極１４８ｃによって構成されている。また、容量素子１６８において、酸化物半導体層１４３は、不純物元素が添加されていない領域１４４ｃを含む。同様に、容量素子１６９は、ゲート電極１１０ｂ、酸化物半導体層１４３、及びゲート絶縁層１４６、及び電極１４８ｄによって構成されている。また、容量素子１６９において、酸化物半導体層１４３は、不純物元素が添加されていない領域１４４ｄを含む。
【０１５９】
図示しないが、トランジスタ１６６及びトランジスタ１６７において、ゲート電極１４８ａ、１４８ｂ、及び電極１４８ｃ、１４８ｄの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域を設けても良い。
【０１６０】
図８に示すように、トランジスタ１６０のゲート電極１１０ａを、トランジスタ１６６のソース電極又はドレイン電極の一方とすることで、トランジスタ１６６のソース電極又はドレイン電極の一方を、層間絶縁層１５２に開口部を設けて他の配線に別途接続する必要がなくなる。また、トランジスタ１６６及びトランジスタ１６７は、一つの酸化物半導体層１４３で形成されている。また、トランジスタ１６６及びトランジスタ１６７は、ソース電極及びドレイン電極としても機能する配線１５６を互いに共有して、接続されている。また、隣り合うメモリセルにおいて、酸化物半導体層１４３を用いたトランジスタ１６６のソース電極又はドレイン電極の他方と、トランジスタ１６７のソース電極又はドレイン電極の他方とを互いに電気的に接続させることができる。
【０１６１】
以上により、メモリセル１７４及びメモリセル１７５の占有面積を低減することができるため、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【０１６２】
なお、図８に示すメモリセルの回路図は、図６（Ｂ）と同様であるため、詳細な説明は省略する。
【０１６３】
〈半導体装置の作製方法〉
次に、図８に示す半導体装置の作製方法について、図９を参照して説明する。ゲート絶縁層１４６を成膜する工程までは、実施の形態１及び２と同様であるため、詳細な説明は省略する。
【０１６４】
次に、ゲート絶縁層１４６上に、ゲート電極１４８ａ、１４８ｂ、電極１４８ｃ、１４８ｄを形成する（図９（Ａ）参照）。ゲート電極１４８ａ、１４８ｂ、電極１４８ｃ、１４８ｄについては、図７（Ｃ）の記載を参酌できる。
【０１６５】
次に、ゲート電極１４８ａ、１４８ｂ、電極１４８ｃ、１４８ｄをマスクとして、ゲート絶縁層１４６を介して酸化物半導体層１４３に不純物元素を添加することで、低抵抗領域１４５ａ、１４５ｂ、１４５ｃ、１４５ｄ、１４５ｅを形成する（図９（Ｂ）参照）。これにより、チャネル形成領域１４４ａ、１４４ｂ、及び不純物元素が添加されなかった領域１４４ｃ、領域１４４ｄが形成される。なお、チャネル形成領域１４４ａ、１４４ｂ、不純物元素が添加されなかった領域１４４ｃ、領域１４４ｄは、低抵抗領域１４５ａ〜１４５ｅと比較して高抵抗領域となる。不純物元素を添加する方法等については、図５（Ａ）の記載を参酌できる。
【０１６６】
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、１４８ｂ、及び電極１４８ｃ、１４８ｄを覆うように、層間絶縁層１５２を成膜した後、層間絶縁層１５２及びゲート絶縁層１４６を選択的にエッチングすることで、酸化物半導体層１４３に達する開口を形成する。その後、層間絶縁層１５２上に導電層を成膜し、選択的にエッチングすることで、配線１５６を形成する（図９（Ｃ）参照）。配線１５６は、トランジスタ１６６のソース電極又はドレイン電極の他方として機能し、トランジスタ１６７のソース電極又はドレイン電極の他方として機能する。
【０１６７】
以上の工程により、トランジスタ１６０及びトランジスタ１６１上に、トランジスタ１６６、トランジスタ１６７、容量素子１６８、及び容量素子１６９を形成することができる。これにより、トランジスタ１６０、トランジスタ１６６、及び容量素子１６８を有するメモリセル１７４、並びにトランジスタ１６１、トランジスタ１６７、及び容量素子１６９を有するメモリセル１７５を形成することができる。
【０１６８】
本実施の形態の作製工程では、実施の形態２に示すマスク１２７ａ、１２７ｂを形成する工程（図７（Ｂ）参照）を省くことができるため、半導体装置の作製工程を簡略化することができる。
【０１６９】
（実施の形態４）
本発明の一形態に係る半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合について、図１０乃至図１３を参照して説明する。
【０１７０】
このような携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理には不向きであるためである。
【０１７１】
一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合以下の欠点がある。ＳＲＡＭは応答速度が速いという利点がある。通常のＳＲＡＭは図１０（Ａ）に示すように１つのメモリセルがトランジスタ５０１〜５０６の６個のトランジスタで構成されており、それをＸデコーダー５０７、Ｙデコーダー５０８にて駆動している。トランジスタ５０３とトランジスタ５０５、トランジスタ５０４とトランジスタ５０６はインバータを構成し、高速駆動を可能としている。
【０１７２】
しかし１つのメモリセルが６個のトランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高いという課題がある。
【０１７３】
それに対して、ＤＲＡＭはメモリセルが図１０（Ｂ）に示されるようにトランジスタ５１１、保持容量５１２によって構成され、それをＸデコーダー５１３、Ｙデコーダー５１４にて駆動している。１つのメモリセルが１つのトランジスタ及び１つの容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。しかし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも消費電力が発生するという課題がある。
【０１７４】
本発明の一態様に係るメモリセルの面積は１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。
【０１７５】
本発明の一態様に係るメモリセルを使用することによって、メモリセルの面積と消費電力という２つの課題を解決することができる。
【０１７６】
次に、図１１に携帯機器のブロック図を示す。図１１に示す携帯機器はＲＦ回路２０１、アナログベースバンド回路２０２、デジタルベースバンド回路２０３、バッテリー２０４、電源回路２０５、アプリケーションプロセッサ２０６、フラッシュメモリ２１０、ディスプレイコントローラ２１１、メモリ回路２１２、ディスプレイ２１３、タッチセンサ２１９、音声回路２１７、キーボード２１８などより構成されている。ディスプレイ２１３は表示部２１４、ソースドライバ２１５、ゲートドライバ２１６によって構成されている。アプリケーションプロセッサ２０６はＣＰＵ２０７、ＤＳＰ２０８、インターフェース（ＩＦ２０９）を有している。一般にメモリ回路２１２はＳＲＡＭまたはＤＲＡＭで構成されており、メモリ回路２１２に本発明の一態様に係るメモリセルを採用することによって１ビットあたりメモリ単価と消費電力を低減することが可能になる。
【０１７７】
次に、図１２に、本発明の一態様に係る半導体装置を記憶装置としてメモリ回路に使用した例を示す。図１２において、メモリ回路３１２は、メモリ３０２、３０３、スイッチ３０４、３０５およびメモリコントローラ３０１より構成されている。具体的には、メモリ３０２、３０３に本発明の一態様に係る記憶装置が適用されている。
【０１７８】
まず、ある画像データが受信され、またはアプリケーションプロセッサによって形成される。この形成された画像データはスイッチ３０４を介してメモリ３０２に記憶される。そしてスイッチ３０５を介して、ディスプレイコントローラを介してディスプレイに送られ、表示される。そのまま、画像データに変更が無ければ通常３０〜６０Ｈｚ程度の周期でメモリ３０２からデータが読み出され、スイッチ３０５を介して、ディスプレイコントローラに送られ続ける。ユーザーが画面を書き換える操作をしたとき、アプリケーションプロセッサは新たな画像データを形成し、その画像データはスイッチ３０４を介してメモリ３０３に記憶される。この間も定期的にメモリ３０２からスイッチ３０５を介して画像データが読み出されている。メモリ３０３に新たな画像データが記憶し終わると、ディスプレイの次のフレームよりメモリ３０３に記憶されたデータは読み出され、スイッチ３０５、ディスプレイコントローラを介して、ディスプレイに画像データが送られ、表示がおこなわれる。この読み出しはさらに次の画像データがメモリ３０２に記憶されるまで継続される。このようにメモリ３０２、３０３は交互にデータを書き込み、読み出すことによって、ディスプレイの表示を行う。
【０１７９】
メモリ３０２、３０３としてそれぞれ別のメモリチップを使用することには限定されず、１つのメモリチップを分割して使用してもよい。
【０１８０】
メモリ３０２、３０３に本発明の一態様に係る記憶装置を使用することにより、単価を下げ、消費電力を削減することができる。
【０１８１】
次に、図１３に電子書籍のブロック図を示す。図１３はバッテリー４０１、電源回路４０２、マイクロプロセッサ４０３、フラッシュメモリ４０４、音声回路４０５、キーボード４０６、メモリ回路４０７、タッチパネル４０８、ディスプレイ４０９、ディスプレイコントローラ４１０によって構成される。本発明の一態様に係る記憶装置はメモリ回路４０７に使用することができる。メモリ回路４０７は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ４０４にコピーしても良い。
【０１８２】
このような場合においても、本発明の一態様に係る記憶装置を、メモリに採用することによってメモリ単価を下げ、消費電力を低減することが可能となる。
【０１８３】
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１４を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ等のカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を記憶装置として適用する場合について説明する。
【０１８４】
図１４（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一の内部には、メモリとして先の実施の形態に示す記憶装置が設けられている。そのため、先の実施形態に示す記憶装置は高集積化されているので記憶装置を小型化することができる。また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０１８５】
図１４（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェース７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、メモリとして先の実施の形態に示す記憶装置が設けられている。そのため、先の実施形態に示す記憶装置は高集積化されているので記憶装置を小型化することができる。また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０１８６】
図１４（Ｃ）は、電子ペーパーを実装した電子書籍であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、メモリとして先の実施の形態に示す記憶装置が設けられている。そのため、先の実施形態に示す記憶装置は高集積化されているので記憶装置を小型化することができる。また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０１８７】
図１４（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１４（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、メモリとして先の実施の形態に示す記憶装置が設けられている。そのため、先の実施形態に示す記憶装置は高集積化されているので記憶装置を小型化することができる。また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０１８８】
図１４（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、メモリとして先の実施の形態に示す記憶装置が設けられている。そのため、先の実施形態に示す記憶装置は高集積化されているので記憶装置を小型化することができる。また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０１８９】
図１４（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０の内部には、メモリとして先の実施の形態に示す記憶装置が搭載されている。そのため、先の実施形態に示す記憶装置は高集積化されているので記憶装置を小型化することができる。また、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０１９０】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【符号の説明】
【０１９１】
１００ 基板
１０２ａ 保護層
１０２ｂ 保護層
１０４ａ 半導体領域
１０４ｂ 半導体領域
１０６ 素子分離絶縁層
１０８ａ ゲート絶縁層
１０８ｂ ゲート絶縁層
１１０ａ ゲート電極
１１０ｂ ゲート電極
１１６ａ チャネル形成領域
１１６ｂ チャネル形成領域
１２０ａ 不純物領域
１２０ｂ 不純物領域
１２０ｃ 不純物領域
１２０ｄ 不純物領域
１２２ 金属層
１２４ａ 金属化合物領域
１２４ｂ 金属化合物領域
１２４ｃ 金属化合物領域
１２４ｄ 金属化合物領域
１２７ａ マスク
１２７ｂ マスク
１３０ 絶縁層
１４２ 酸化物半導体層
１４３ 酸化物半導体層
１４４ａ チャネル形成領域
１４４ｂ チャネル形成領域
１４５ａ 低抵抗領域
１４５ｂ 低抵抗領域
１４５ｃ 低抵抗領域
１４５ｄ 低抵抗領域
１４５ｅ 低抵抗領域
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ ゲート電極
１４８ｃ 電極
１４８ｄ 電極
１５０ 層間絶縁層
１５２ 層間絶縁層
１５６ 配線
１６０ トランジスタ
１６１ トランジスタ
１６２ トランジスタ
１６３ トランジスタ
１６４ 容量素子
１６５ 容量素子
１６６ トランジスタ
１６７ トランジスタ
１６８ 容量素子
１６９ 容量素子
１７０ メモリセル
１７１ メモリセル
１７２ メモリセル
１７３ メモリセル
１７４ メモリセル
１７５ メモリセル
２０１ ＲＦ回路
２０２ アナログベースバンド回路
２０３ デジタルベースバンド回路
２０４ バッテリー
２０５ 電源回路
２０６ アプリケーションプロセッサ
２０７ ＣＰＵ
２０８ ＤＳＰ
２０９ インターフェース
２１０ フラッシュメモリ
２１１ ディスプレイコントローラ
２１２ メモリ回路
２１３ ディスプレイ
２１４ 表示部
２１５ ソースドライバ
２１６ ゲートドライバ
２１７ 音声回路
２１８ キーボード
２１９ タッチセンサ
３０１ メモリコントローラ
３０２ メモリ
３０３ メモリ
３０４ スイッチ
３０５ スイッチ
４０１ バッテリー
４０２ 電源回路
４０３ マイクロプロセッサ
４０４ フラッシュメモリ
４０５ 音声回路
４０６ キーボード
４０７ メモリ回路
４０８ タッチパネル
４０９ ディスプレイ
４１０ ディスプレイコントローラ
５０１ トランジスタ
５０２ トランジスタ
５０３ トランジスタ
５０４ トランジスタ
５０５ トランジスタ
５０６ トランジスタ
５０７ Ｘデコーダー
５０８ Ｙデコーダー
５１１ トランジスタ
５１２ 保持容量
５１３ Ｘデコーダー
５１４ Ｙデコーダー
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェース
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
【特許請求の範囲】
【請求項１】
第１のトランジスタと、前記第１のトランジスタ上の第２のトランジスタと、を有し、
前記第２のトランジスタは、
酸化物半導体材料を含む半導体層を有し、
前記第１のトランジスタは、
酸化物半導体以外の半導体材料を含む半導体基板に設けられたチャネル形成領域及び不純物領域、並びに、前記半導体層と接する上面を有するゲート電極を有する、半導体装置。
【請求項２】
前記ゲート電極は、前記第２のトランジスタのソース電極及びドレイン電極の一方として機能する、請求項１に記載の半導体装置。
【請求項３】
第１のトランジスタと、前記第１のトランジスタ上の絶縁層と、前記絶縁層上の第２のトランジスタと、を有し、
前記第１のトランジスタは、
半導体基板に設けられた、第１のチャネル形成領域、並びに前記第１のチャネル形成領域を挟むように設けられた第１の不純物領域及び第２の不純物領域と、
前記第１のチャネル形成領域上の第１のゲート絶縁層と、
前記第１のゲート絶縁層上の第１のゲート電極と、
を有し、
前記第２のトランジスタは、
第２のチャネル形成領域、並びに前記第２のチャネル形成領域を挟むように設けられた第１の低抵抗領域及び第２の低抵抗領域を含む半導体層と、
前記半導体層上の第２のゲート絶縁層と、
前記第２のゲート絶縁層上の第２のゲート電極と、を有し、
前記第１のゲート電極の上面が、前記第１の低抵抗領域及び前記第２の低抵抗領域の一方と接して設けられた、半導体装置。
【請求項４】
前記第１のゲート電極は、前記第２のトランジスタのソース電極及びドレイン電極の一方として機能する、請求項３に記載の半導体装置。
【請求項５】
前記第１の低抵抗領域及び前記第２の低抵抗領域の他方と接して設けられた導電層を有する、請求項３又は４に記載の半導体装置。
【請求項６】
前記第１のゲート電極上に、前記半導体層及び前記第２のゲート絶縁層を介して重畳するように設けられた導電層を有する、請求項３又は４に記載の半導体装置。
【請求項７】
前記第１のゲート電極、前記半導体層、前記第２のゲート絶縁層及び前記導電層の積層は、容量素子として機能する、請求項６に記載の半導体装置。
【請求項８】
前記第１のゲート電極上に、前記半導体層及び前記第２のゲート絶縁層を介して重畳するように設けられた第１の導電層と、
前記第１の低抵抗領域及び前記第２の低抵抗領域の他方と接して設けられた第２の導電層と、を有する請求項３又は４に記載の半導体装置。
【請求項９】
前記第１のゲート電極、前記半導体層、前記第２のゲート絶縁層及び前記第１の導電層の積層は、容量素子として機能する、請求項８に記載の半導体装置。
【請求項１０】
前記第１のトランジスタは、前記第１の不純物領域及び前記第２の不純物領域に接して設けられたソース電極及びドレイン電極を有する、請求項３乃至９のいずれか一に記載の半導体装置。
【請求項１１】
前記第２のゲート電極は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系化合物導電体を含む、請求項３乃至１０のいずれか一に記載の半導体装置。
【請求項１２】
前記半導体層は、酸化物半導体材料を含み、
前記半導体基板は、酸化物半導体以外の半導体材料を含む、請求項１乃至１１のいずれか一に記載の半導体装置。
【請求項１３】
前記酸化物半導体材料は、ｃ軸配向し、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、
前記ａｂ面において、ａ軸またはｂ軸の向きが異なる結晶を含む、請求項１、２又は１２に記載の半導体装置。
【請求項１】
第１のトランジスタと、前記第１のトランジスタ上の第２のトランジスタと、を有し、
前記第２のトランジスタは、
酸化物半導体材料を含む半導体層を有し、
前記第１のトランジスタは、
酸化物半導体以外の半導体材料を含む半導体基板に設けられたチャネル形成領域及び不純物領域、並びに、前記半導体層と接する上面を有するゲート電極を有する、半導体装置。
【請求項２】
前記ゲート電極は、前記第２のトランジスタのソース電極及びドレイン電極の一方として機能する、請求項１に記載の半導体装置。
【請求項３】
第１のトランジスタと、前記第１のトランジスタ上の絶縁層と、前記絶縁層上の第２のトランジスタと、を有し、
前記第１のトランジスタは、
半導体基板に設けられた、第１のチャネル形成領域、並びに前記第１のチャネル形成領域を挟むように設けられた第１の不純物領域及び第２の不純物領域と、
前記第１のチャネル形成領域上の第１のゲート絶縁層と、
前記第１のゲート絶縁層上の第１のゲート電極と、
を有し、
前記第２のトランジスタは、
第２のチャネル形成領域、並びに前記第２のチャネル形成領域を挟むように設けられた第１の低抵抗領域及び第２の低抵抗領域を含む半導体層と、
前記半導体層上の第２のゲート絶縁層と、
前記第２のゲート絶縁層上の第２のゲート電極と、を有し、
前記第１のゲート電極の上面が、前記第１の低抵抗領域及び前記第２の低抵抗領域の一方と接して設けられた、半導体装置。
【請求項４】
前記第１のゲート電極は、前記第２のトランジスタのソース電極及びドレイン電極の一方として機能する、請求項３に記載の半導体装置。
【請求項５】
前記第１の低抵抗領域及び前記第２の低抵抗領域の他方と接して設けられた導電層を有する、請求項３又は４に記載の半導体装置。
【請求項６】
前記第１のゲート電極上に、前記半導体層及び前記第２のゲート絶縁層を介して重畳するように設けられた導電層を有する、請求項３又は４に記載の半導体装置。
【請求項７】
前記第１のゲート電極、前記半導体層、前記第２のゲート絶縁層及び前記導電層の積層は、容量素子として機能する、請求項６に記載の半導体装置。
【請求項８】
前記第１のゲート電極上に、前記半導体層及び前記第２のゲート絶縁層を介して重畳するように設けられた第１の導電層と、
前記第１の低抵抗領域及び前記第２の低抵抗領域の他方と接して設けられた第２の導電層と、を有する請求項３又は４に記載の半導体装置。
【請求項９】
前記第１のゲート電極、前記半導体層、前記第２のゲート絶縁層及び前記第１の導電層の積層は、容量素子として機能する、請求項８に記載の半導体装置。
【請求項１０】
前記第１のトランジスタは、前記第１の不純物領域及び前記第２の不純物領域に接して設けられたソース電極及びドレイン電極を有する、請求項３乃至９のいずれか一に記載の半導体装置。
【請求項１１】
前記第２のゲート電極は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系化合物導電体を含む、請求項３乃至１０のいずれか一に記載の半導体装置。
【請求項１２】
前記半導体層は、酸化物半導体材料を含み、
前記半導体基板は、酸化物半導体以外の半導体材料を含む、請求項１乃至１１のいずれか一に記載の半導体装置。
【請求項１３】
前記酸化物半導体材料は、ｃ軸配向し、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、
前記ａｂ面において、ａ軸またはｂ軸の向きが異なる結晶を含む、請求項１、２又は１２に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−１５１４６３（Ｐ２０１２−１５１４６３Ａ）
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１１−２８２８９８（Ｐ２０１１−２８２８９８）
【出願日】平成２３年１２月２６日（２０１１．１２．２６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願日】平成２３年１２月２６日（２０１１．１２．２６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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