【課題】
簡易な方法で同一半導体基板上に、ゲート絶縁膜の膜厚、又は閾値電圧が異なる３種類のＭＯＳトランジスタを製造する方法を提供すること。
【解決手段】
本発明の半導体装置の製造方法は、同一半導体基板上に、所定厚さの第１ゲート絶縁膜を有する第１のＭＯＳトランジスタと、第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜を共通に有する第２及び第３のＭＯＳトランジスタとを備え、第３のＭＯＳトランジスタは、その閾値電圧が第２のＭＯＳトランジスタより低い半導体装置の製造方法において、第１及び第３のＭＯＳトランジスタの閾値電圧調整のために第１のイオン注入を行う工程と、第２のＭＯＳトランジスタの閾値電圧調整のために第１のイオン注入とは注入条件の異なる第２のイオン注入を行う工程を備えることを特徴とする。 （もっと読む）

【解決手段】相補型金属酸化膜半導体集積回路が、異なる複数のゲート誘電体を有するＮＭＯＳ及びＰＭＯＳトランジスタで形成される。複数の異なるゲート誘電体は、例えば、サブトラクティブ法によって形成される。複数のゲート誘電体は、いくつかの例において、材料、厚さ、あるいは形成手法が異なる。
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【課題】ゲート電極の空乏化を抑制しながら、ゲート電極を形成する際の製造プロセスを簡略化することが可能な半導体装置を提供する。
【解決手段】この半導体装置は、一対のｎ型のソース／ドレイン領域６ａと、チャネル領域５ａ上にゲート絶縁膜７ａを介して形成されたゲート電極８ａと、一対のｐ型のソース／ドレイン領域６ｂと、チャネル領域５ｂ上にゲート絶縁膜７ｂを介して形成されたゲート電極８ｂとを備えている。そして、ゲート電極８ａは、ゲート絶縁膜７ａ上に形成されたＴａＮ層９ａと、ＴａＮ層９ａ上に形成されたポリシリコン層１０ａとを含み、ゲート電極８ｂは、ゲート絶縁膜７ｂ上に形成されたＴａＮ層９ｂと、ＴａＮ層９ｂ上に形成されたポリシリコン層１０ｂとを含み、ＴａＮ層９ａおよび９ｂは、同じ層からなる。 （もっと読む）

本発明は、それぞれ金属及びさらなる元素の両方を含む化合物の第１及び第２の導電材料を有するゲート領域（１Ｄ，２Ｄ）を持つＮＭＯＳＴ１及びＰＭＯＳＴ２を備えるＣＭＯＳ装置（１０）に関する。本発明によれば第１及び第２の導電材料は共に前記金属としてモリブデンとタングステンとを含む群から選択される金属を含む化合物を有し、前記第１の導電材料は前記さらなる元素として酸素を有し、前記第２の導電材料は前記さらなる元素としてカルコゲナイドを有する。本発明はこのような装置の魅力的な製造方法を提供する。
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相補型金属−酸化膜−半導体電界効果トランジスタ構造（１００）はイオン注入領域（１２６，１２８）を２つの相補型素子の内の一方のみに含む。トランジスタ構造（１００）は通常、化合物半導体基板（１０２）と、そしてエピタキシャル層構造（１０４）と、を含み、エピタキシャル層構造は、エピタキシャル層構造の導電型を決定する一つ以上のドナー層を含む。イオン注入領域は、これらの相補型素子の内の一方に位置するエピタキシャル層構造（１０４）の導電型を「反転する」または「逆にする」ように作用する。例示として実施形態では、ｐ型アクセプターをドープしたイオン注入領域がｐチャネル素子（１２２）において使用され、ｎチャネル素子（１２０）はイオン注入されない状態のままである。
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本発明は、金属及び更なる元素の両方を含有する化合物を含むゲート領域（１Ｄ、２Ｄ）を有するＮＭＯＳＴ１及びＰＭＯＳＴ２を備えるＣＭＯＳデバイス（１０）に関する。本発明によれば、第１及び第２導電材料はいずれも、モリブデン及びタングステンを含むグループから選択される金属を前記金属として含む化合物を備えると共に、炭素、酸素、カルコゲナイドを含むグループから選択される元素を前記更なる元素として含んでいる。第１及び第２導電材料はいずれも、モリブデン及び炭素または酸素から成る化合物を含むことが好ましい。また本発明は、かかるデバイスを製造する魅力的な方法も提供する。
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【課題】 ＭＯＳトランジスターのきめ細かなマルチＶｔｈ化により、複雑な信号処理が可能であるアナログ半導体集積回路装置の製造方法を提供する。
【問題解決手段】 ＭＯＳトランジスターのソ−スとゲート電極にオーバラップするように選択的に窒化膜を配する製造方法により、かつそのチャネル幅方向の窒化膜のゲート電極へのオーバラップ量をパターン設計値で可変することによりきめ細かなマルチＶｔｈ化を実現する。 （もっと読む）

本発明は、ＣＭＯＳ素子を製造する方法に関し、その方法は、絶縁材料層（１０２）をその中に有する半導体基板（１０１）を準備するステップと、絶縁層（１０２）の上に第１の材料層（１０６）を形成するステップとを備え、第１の材料層（１０６）の厚さが、第１の能動素子を担持する第１の領域（１０３）では、第２の能動素子を担持する第２の領域（１０４）より薄い。次いで、第２の材料層（１０７）が、第１の材料層（１０６）上に形成され、次いで、その構造体に熱処理が行われて、第１と第２の材料が合金化される。第１の領域上の両層部分は全体が合金化されるが、第２の領域上の両層部分はそうはならず、その結果、第１の材料層（１０６）の一部分（１０９）が残留する。
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【課題】 ＭＯＳトランジスターのきめ細かなマルチＶｔｈ化により、複雑な信号処理が可能であるアナログ半導体集積回路装置を提供する。
【解決手段】 ＭＯＳトランジスターのソ−スとゲート電極にオーバラップするように窒化膜を配し、かつそのチャネル幅方向の窒化膜のゲート電極へのオーバラップ量をパターン設計値で可変することによりきめ細かなマルチＶｔｈ化を実現する。 （もっと読む）

【課題】 ＳＯＩ部の素子に対して閾値電圧の制御及び短チャネル効果の改善を比較的簡単に行うことのできる素子構造及びその製造方法を提供する。
【解決手段】 半導体装置１０は、支持基板１３と、前記支持基板上に設けられ、５−１０ｎｍの厚さを有する埋め込み絶縁膜１４と、前記埋め込み絶縁膜上に設けられたシリコン層１５と、前記シリコン層に設けられたＭＯＳＦＥＴ１１と、前記ＭＯＳＦＥＴ１１の下部にあって前記支持基板１３中に局所的に設けられたトリプルウエル領域１７、１８とからなる。 （もっと読む）

【課題】 トランジスタの電気的特性に異常がある場合に、その不良解析に要する時間を短縮することができるようにしたトランジスタの製造プロセス評価方法及び、トランジスタの製造プロセス評価素子を提供する。
【解決手段】 ウエーハＷに形成されたＩＣチップ１００に含まれる代表的なＭＯＳトランジスタ１の製造プロセスを評価するための評価素子１０であって、ＭＯＳトランジスタ１と同一の製造プロセスによってウエーハＷに形成された通常のＭＯＳトランジスタ１０ａと、この製造プロセスからチャネルドープ工程だけを除いた不完全製造プロセスによって当該ウエーハＷに形成されたネイティブトランジスタ１０ｂと、を備えたものである。通常のＭＯＳトランジスタ１０ａの閾値等に異常があった場合に、その値とネイティブトランジスタ１０ｂの閾値等とを比較することで、その原因がチャネルドープ工程に有るか否かを容易に判断することができる。 （もっと読む）

本発明は、スイッチのスイッチ素子が実現される或る技術の定格電圧を越える線ごとの入力電圧振幅の可能な電気スイッチに関する。例えば、スイッチ素子は、ＣＭＯＳ技術においてｎＭＯＳ及びｐＭＯＳトランジスタの相補結合された対とすることができる。２つの分圧器は、フローティング電源電圧を電源電圧からスイッチ素子へ供給するために用いられる。このフローティング電源電圧は、常に、入力電圧から独立して電源電圧内にあり、これにより、フローティング電源電圧をスイッチ素子の臨界絶縁破壊電圧内に維持しつつ、スイッチの入力端子において線ごとの電圧を許容する。本発明によるスイッチは、標準的なＣＭＯＳ技術により形成可能であり、少なくとも５０ＭＨｚまでのスイッチング周波数で機能するように実現することが可能である。本発明によるスイッチ素子は、カスケード接続されることができ、これにより、１つのスイッチのときよりも遥かに高い最大差動入出力電圧を得ることができる。

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デュアルメタルのＣＭＯＳの配列とその形成方法は、基板（１０）と、その基板（１０）上に形成された複数のＮＭＯＳデバイス（４４）およびＰＭＯＳデバイス（４６）を提供する。複数のＮＭＯＳデバイス（４４）およびＰＭＯＳデバイス（４６）の各々は、ゲート電極を有する。各ＮＭＯＳゲート電極は、基板（１０）上に第１シリサイド領域（５０）を含み、その第１シリサイド領域（５０）上に第１金属領域（４８）を含む。ＮＭＯＳゲート電極の第１シリサイド領域（５０）は、シリコンの伝導帯に近い仕事関数を有する第１シリサイド（５０）からなる。ＰＭＯＳゲート電極の各々は、基板上に第２シリサイド領域（５４）を含み、その第２シリサイド領域（５４）上に第２金属領域（５２）を含む。ＰＭＯＳゲート電極の第２シリサイド領域（５４）は、シリコンの価電子帯に近い仕事関数を有する第２シリサイド（５４）からなる。
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基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタを備えた半導体装置であって、１つのチップ内に、前記ＭＩＳ型電界効果トランジスタとして、ゲート電極下の前記半導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが互いに異なる複数種のトランジスタを有する半導体装置。 （もっと読む）