【課題】同一半導体基板内に、高いしきい値電圧、または低いしきい値電圧を有する複数のトランジスタを有用な集積回路、およびその製造方法を提供すること。
【解決手段】第１ゲート電極を有する第１タイプのトランジスタと、第２ゲート電極１８１を有する第２タイプのトランジスタ１８３とを含む。上記第１ゲート電極は、半導体基板内に設定された第１ゲート用溝内に形成され、上記第２ゲート電極は、上記半導体基板内に設定された第２ゲート用溝１８０内に形成されている。上記第１ゲート電極は、２つの互いに隣り合う各第１分離用トレンチ間のスペースを完全に充填している。上記第２ゲート電極は、２つの互いに隣り合う各第２分離用トレンチ間のスペースを部分的に充填している。上記第２ゲート電極と、上記互いに隣り合う各第２分離用トレンチとのそれぞれの間に、各基板部分がそれぞれ配置されている。 （もっと読む）

【課題】高い製造歩留を可能とすると伴に、小さなオーバーヘッドでＭＯＳトランジスタのしきい値電圧のバラツキを補償すること。
【解決手段】半導体集積回路Ｃｈｉｐは、アクティブモードの間に入力信号Ｉｎを処理するＣＭＯＳ回路Ｃｏｒｅと、制御スイッチＣｎｔ＿ＳＷと、制御メモリＣｎｔ＿ＭＭとを含む。制御スイッチＣｎｔ＿ＳＷは、ＣＭＯＳ回路のＰＭＯＳＱｐ１のＮウェルＮ＿ＷｅｌｌとＮＭＯＳＱｎ１のＰウェルＰ＿ＷｅｌｌとにＰＭＯＳ基板バイアス電圧ＶｂｐとＮＭＯＳ基板バイアス電圧Ｖｂｎとをそれぞれ供給する。制御メモリＣｎｔ＿ＭＭは、前記アクティブモードの間に前記制御スイッチから前記ＣＭＯＳ回路の前記ＰＭＯＳの前記Ｎウェルと前記ＮＭＯＳの前記Ｐウェルとに前記ＰＭＯＳ基板バイアス電圧と前記ＮＭＯＳ基板バイアス電圧とをそれぞれ供給するか否かを示す制御情報Ｃｎｔ＿Ｓｇを格納する。 （もっと読む）

【課題】ゲート絶縁膜上にｐＭＯＳ電極材料として金属電極を形成する際に金属膜中からゲート絶縁膜へ拡散する炭素成分を抑制し、固定電荷要因を下げることができる半導体装置及びその製造方法を提供することである。
【解決手段】半導体装置の製造方法は、半導体基板１００上にゲート絶縁膜１０１を形成する工程と、ゲート絶縁膜上に薄いシリコン層１０２を形成する工程と、この薄いシリコン層上にゲート絶縁膜界面での仕事関数が所定範囲内の値となる金属膜１０３を形成する工程と、を備えたものである。 （もっと読む）

【課題】ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとの間で異なる所望のしきい値を得ることが可能な半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板上にＨｆ、 Ｚｒの少なくとも１つと、Ｓｉ、Ｏ、Ｎを含むゲート絶縁膜を形成し、第１、第２のゲート電極層を形成し、第１のゲート電極層上および第２のゲート電極層上に、第１の金属含有層を形成し、第２の金属含有層を形成し、保護膜を形成し、保護膜を選択的に除去し、残存する保護膜をマスクとして、第１の金属含有層および第２の金属含有層を選択的に除去し、第１の金属含有層および第２の金属含有層が選択的に除去された第２のゲート電極層上に、第３の金属含有層を成膜し、加熱処理により、第１のゲート電極層を合金化するとともに、第２のゲート電極層を合金化し、異なる組成のゲート電極を形成する。 （もっと読む）

【課題】ＦＵＳＩゲートＣＭＯＳトランジスタにおいて、不純物層上シリサイド膜の高抵抗化及び浅接合破壊を共に抑制する。
【解決手段】半導体装置の製造方法は、基板５０上に、シリコンからなるゲート電極７及び基板５０におけるゲート電極７の両側に位置する不純物層１０を備えるトランジスタを形成する工程と、少なくとも不純物層１０を覆う第１の金属膜１４を形成する工程と、第１の金属膜１４を覆い且つゲート電極７に開口を有する絶縁膜１６を形成する工程と、ゲート電極７上を含む絶縁膜１６上に第２の金属膜１７を形成する工程と、第１の金属膜１４及び第２の金属膜１７に対して熱処理を行なうことにより、不純物層１０の上部と、ゲート電極７とを同時にシリサイド化する工程とを備える。 （もっと読む）

【課題】ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴの閾値電圧を安定化でき、且つ信頼性の劣化を防ぐことのできるフルシリサイドゲート電極を有する半導体装置を実現できるようにする。
【解決手段】半導体基板１１と、半導体基板１１に形成されたｎ型トランジスタ形成領域１３Ａに形成され、フルシリサイドゲート電極２４を有するｎ型ＭＯＳＦＥＴと、半導体基板に形成されたｐ型トランジスタ形成領域１３Ｂに形成され、フルシリサイドゲート電極２４と同一の膜厚を有するフルシリサイドゲート電極２３を有するｐ型ＭＯＳＦＥＴとを備え、フルシリサイドゲート電極２３及び２４は、それぞれ金属シリサイドからなることを特徴とする半導体装置。 （もっと読む）

【課題】用途に応じてゲート幅を設計変更することが可能なフィン型ＦＥＴを含む半導体装置及びその製造方法を実現する。
【解決手段】半導体基板１１上面に、第１高さを有するフィン１２ａと、第１高さよりも低い第２高さを有するフィン１２ｂとを形成する工程と、フィン１２ａ及び１２ｂそれぞれの上面及び側面にシリコン酸化膜を形成する工程と、シリコン酸化膜上に導電性を有するポリシリコン膜を形成する工程と、シリコン酸化膜及びポリシリコン膜をパターニングすることで、フィン１２ａ及び１２ｂそれぞれの上面から側面にかけてゲート絶縁膜１５及びゲート電極１６を形成する工程と、フィン１２ａ及び１２ｂそれぞれにおけるゲート電極１６下を挟む２つの領域に一対の拡散領域１４を形成する工程とを備えた。 （もっと読む）

【課題】 ダマシンゲート技術等を用いてゲート電極が作製される半導体装置において、半導体装置の微細化等を可能にする。
【解決手段】 Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲート電極が半導体基板に形成された凹部内にゲート絶縁膜を介して形成されている半導体装置であって、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの一方のゲート電極は第１の金属含有膜Ｆ１及び第１の金属含有膜上の第２の金属含有膜Ｆ２の積層構造によって構成され、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの他方のゲート電極は第３の金属含有膜Ｆ３及び第３の金属含有膜上の第２の金属含有膜Ｆ２の積層構造によって構成されている。 （もっと読む）

【課題】同期整流方式の電源装置において、ドライブ損失の増加を招くことなく、ＭＯＳＦＥＴのセルフターンオンを抑制し、電源効率を向上する。
【解決手段】本発明の電源装置は、同期整流回路を構成する整流用ＭＯＳＦＥＴ（２）のゲートサイズは転流用ＭＯＳＦＥＴ（３）のゲートサイズより小さくされる。更に、転流用ＭＯＳＦＥＴのしきい値が整流用ＭＯＳＦＥＴのしきい値より高くする。例えば転流用ＭＯＳＦＥＴのしきい値を整流用ＭＯＳＦＥＴより、０．５Ｖ 以上高くし、整流用ＭＯＳＦＥＴのしきい値を１．５Ｖ 以下、転流用ＭＯＳＦＥＴのしきい値は２．０Ｖ 以上とする。 （もっと読む）

【課題】チャネル幅やチャンネル長が異なるにも係らずほぼ同じ閾値電圧が要求される複数種類のトランジスタを有する半導体装置において、工程数を削減する。
【解決手段】半導体装置は、少なくともチャネル幅が互いに異なる複数のトランジスタを有しており、これらトランジスタの閾値電圧が、これらトランジスタへの実質的に等しいチャネルドーズ量と、これらトランジスタのゲート絶縁膜への所定金属の付着および／またはこれらトランジスタのゲート電極材料による仕事関数制御（すなわち、これらトランジスタのチャネル領域に対するゲート構造（ゲート絶縁膜および／またはゲート電極）に基づく仕事関数制御）との両方を用いて、ほぼ同じに設定されている。 （もっと読む）

【課題】金属ゲート電極のエッチング条件が、閾値電極を構成する材料が異なっても同一となる金属ゲート電極MOSFETを提供すること。
【解決手段】ゲート酸化膜に接して形成された第１の金属層と第１の金属層の上に形成された第１の低抵抗層とからなる第１のゲート電極を有するｎチャネルMOSFETとゲート酸化膜に接して形成された第２の金属層と第２の金属層の上に形成された第２の低抵抗層とからなる第２のゲート電極を有するｐチャネルMOSFETとを有する半導体集積回路において、第１の金属層と第２の金属層が異なった仕事関数を有する金属によって構成され、第１の低抵抗層と第２の低抵抗層とが同一の材料からなる多結晶で構成され、第１の金属層と第１の低抵抗層の間に第１の中間層を有し、且つ第２の金属層と第２の低抵抗層の間に第２の中間層を有し、第１の中間層および第２の中間層が組成、粒径、結晶構造、及び配向方向が同一の導電性多結晶膜からなる。 （もっと読む）

【課題】 ゲート長の異なるＭＩＳＦＥＴ間のしきい値のばらつきを抑制した半導体装置及びその製造方法を提供すること。
【解決手段】 半導体基板１００の第一及び第二領域１１２、１１３上にゲート絶縁膜１０３及びダミー層１１１を形成し、ダミー層１１１を加工して第一のダミーゲート１１４と第一のダミーゲート１１４よりゲート長の長い第二のダミーゲート１１５を形成。第一及び第二のダミーゲート１１４、１１５を利用してダミー絶縁層１１６を形成し、第一及び第二のダミーゲート１１４、１１５を除去してダミー絶縁層１１６に第一と第二の開口部１１７、１１８を形成し、第一の開口部１１７全体及び第二の開口部１１８の一部に第一の導電膜１０７を形成し、第二の開口部１１８に第一の導電膜１０７とは異なる仕事関数の第二の導電膜１０８を、第一領域１１２上に第一のＭＩＳＦＥＴ１０５、第二領域１１３上に第二のＭＩＳＦＥＴ１０６とを形成する。 （もっと読む）

本発明は、ラップゲート構造を有する縦型ナノワイヤトランジスタに関する。縦型ナノワイヤトランジスタの閾値電圧は、ナノワイヤの直径、ナノワイヤの不純物添加レベル、ナノワイヤへのヘテロ構造のセグメントの導入、ナノワイヤを取り囲むシェル構造における不純物添加、ゲートスタックの仕事関数の適応、歪み調整、誘電体材料の制御又はナノワイヤ材料の選択により制御される。異なる閾値電圧を有するトランジスタが同一の基板上に形成されることにより、直接結合フィールドロジックと同様に、閾値電圧の変化を利用する最先端回路の設計が可能になる。
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【課題】ＬＳＩの高集積化に適したトライステートバッファ回路を提供する。
【解決手段】半導体基板１００に第１のＦｉｎ１０６および第２のＦｉｎ１０８を形成されている。第１のＦｉｎの一方の側面にｐＦＥＴ１、ｐＦＥＴ３、ｎＦＥＴ１を設け、それぞれのＭＩＳＦＥＴに対向するように他方の側面にｐＦＥＴ４、ｎＦＥＴ４およびｎＦＥＴ３が設けられている。第２のＦｉｎの両側面にｐＦＥＴ２およびｎＦＥＴ２を設けられている。以上のように３次元構造を有するＭＩＳＦＥＴによって要部を構成したトライステートバッファ回路を提供する。 （もっと読む）

【課題】仕事関数の値及び閾値が安定したフルシリサイドゲート電極を有する半導体装置を実現できるようにする。
【解決手段】本発明に係る半導体装置は、半導体基板の上に形成されたゲート絶縁膜１５ａと、ゲート絶縁膜の上に形成されたゲート電極２３とを備えている。ゲート電極２３は、層状の複数の結晶粒が積層されてなる金属シリサイド膜を有するフルシリサイドゲート電極である。 （もっと読む）

【課題】同一基板上において誘電率の異なる複数種類のゲート絶縁膜を必要性に応じて使い分けた半導体装置の構造、及び当該構造を実現する簡便な製造方法を提供する。
【解決手段】基板１の活性領域１ａ上に高誘電率ゲート絶縁膜４を介してゲート電極７Ａが形成されている。基板１の活性領域１ｂ上にゲート酸化膜６を介してゲート電極７Ｂが形成されている。ゲート電極７Ａ及び７Ｂのそれぞれの側面に同一構造の絶縁性サイドウォールスペーサ８Ａ及び８Ｂが形成されている。 （もっと読む）

【課題】電極の接触抵抗、電極自身の抵抗の低減によって高性能化した電界効果トランジスタを含む半導体装置およびその製造方法を提供する。
【解決手段】 半導体基板２００に形成されたチャネル領域１０６と、ゲート絶縁膜１０１を介して形成されたゲート電極と、チャネル領域１０６の両側に形成されたソース電極およびドレイン電極を具備するｎ型電界効果トランジスタを含み、ソース電極およびドレイン電極が第１の金属のシリサイド１１０ａで形成され、半導体基板２００と第１の金属のシリサイド１１０ａとの界面に、第２の金属１２０ａを含有する界面層が形成され、第２の金属１２０ａの仕事関数が第１の金属のシリサイド１１０ａの仕事関数よりも小さく、かつ、第２の金属１２０ａのシリサイドの仕事関数が第１の金属のシリサイド１１０ａの仕事関数よりも小さいことを特徴とする半導体装置およびその製造方法。 （もっと読む）

【課題】金属窒化膜からなるゲート電極を有するＭＯＳＦＥＴにおいて、ゲート電極の窒素組成を容易に制御することを可能とする半導体装置の製造方法を実現できるようにする。
【解決手段】半導体装置の製造方法は、半導体基板１１の上に絶縁膜１５を形成する工程（ａ）と、絶縁膜１５の上に窒素を含まない材料かなる膜である第１の導電膜１６を形成する工程（ｂ）と、第１の導電膜１６の上に窒素を含む材料からなる膜である第２の導電膜１８を形成する工程（ｃ）と、第２の導電膜１８及び第１の導電膜１６をパターニングしてゲート電極を形成すると共に、絶縁膜１５をパターニングしてゲート絶縁膜を形成する工程（ｄ）とを備えている。 （もっと読む）

【課題】微細化に伴いトランジスタの特性ばらつきが増加するのを抑制することが可能な半導体記憶装置を提供する。
【解決手段】本発明のメモリセルＭＣにおいては、アクセストランジスタＮＱ３とドライバトランジスタＮＱ１とのチャネル幅ＷｄｒおよびＷａｃの関係をアクセストランジスタのチャネル幅Ｗａｃをドライバトランジスタのチャネル幅Ｗｄｒよりも大きくする。すなわち、アクセストランジスタＮＱ３は、最小設計寸法で設計されたドライバトランジスタＮＱ１よりもチャネル面積を増加させることができるためすなわちＬＷの面積を増加させることができるためアクセストランジスタＮＱ３の特性ばらつきの増加を抑制することが可能となる。 （もっと読む）

【課題】 ゲート電極を構成する材料とSOI層の仕事関数差によって閾値が定まるアキュムレーション型MOSトランジスタでは、閾値を低下させ、小型化することが困難であった。
【解決手段】 SOI層を支持するシリコン基板の不純物濃度を調整すると共に、SOI層と接するシリコン基板表面に形成された埋込絶縁層の厚さを制御することにより、閾値を調整できるトランジスタが得られる。 （もっと読む）