【課題】同一導電型のチャネル領域を有し、かつ閾値電圧の異なる複数の半導体素子を有する半導体装置を提供する。
【解決手段】閾値電圧が互いに異なる２つのトランジスタが同一半導体基板上に形成された半導体装置において、トランジスタのゲート電極は、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された、第２金属を含み第１金属を主成分とする金属層とを含み、更に、一方のトランジスタが、ゲート絶縁膜と金属層との間に、第２金属の酸化膜を含む。 （もっと読む）

方法は、電子サブアセンブリの形成について、調整可能な閾値電圧を有する少なくとも１つの第１のトランジスタ（１１０）を担持する半導体層（１０３）が絶縁層（１０２、１０５）に接合される組み立てステップと、半導体層および第１のトラッピングゾーンが容量結合されるように、第１のトラッピングゾーン（２２０）が所定の第１の深さで絶縁層に形成される形成ステップであって、前記第１のトラッピングゾーンが、前記第１のトランジスタのチャネルの少なくとも下に延び、かつ前記第１のトラッピングゾーンの外側のトラップの密度より高い密度のトラップを有する形成ステップとを含み、前記第１のトランジスタからの有用な情報はこのトランジスタ内の電荷移動である。具体的な実施形態において、第２のトランジスタのチャネルの少なくとも下に延びる第２のトラッピングゾーンが、第１のトラッピングゾーンに使用されるのとは異なるエネルギーおよび／または用量および／または原子の第２の注入によって形成される。
（もっと読む）

【課題】組成の安定したゲート電極を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１１に、ゲート長に加工された、ゲート絶縁膜２１、シリコン材料膜２３ａ、ストッパ膜２５、及びシリコン材料膜２３ｂを順に有する第１の積層膜を備えたｐＭＯＳ領域１、離間して、ゲート長に加工された、ゲート絶縁膜２１、シリコン材料膜２３ａ、及びシリコン材料膜２３ｂを順に有する第２の積層膜を備えたｎＭＯＳ領域２を形成し、第１及び第２の積層膜の側壁にオフセット膜３３、サイドウォール３５の形成、及びソース・ドレイン領域１５の形成を行い、ｐＭＯＳ領域１のシリコン材料膜２３ｂ及びストッパ膜２５を除去し、シリコン材料膜２３ａ上、及びｎＭＯＳ領域２のシリコン材料膜２３ｂ上にＮｉを堆積し、ｐＭＯＳ領域１にＮｉ_３Ｓｉを形成し、ｎＭＯＳ領域２にＮｉＳｉ_２を形成する。 （もっと読む）

【課題】集積回路を構成するＭＩＳＦＥＴの処理速度の向上とリーク電流の低減を両立させ、かつ、半導体装置の小型化を達成することができる技術を提供する。
【解決手段】単体のＭＩＳＦＥＴから構成される回路素子に代えて、しきい値電圧の異なる複数のＭＩＳＦＥＴからなる同一ノードトランジスタから回路素子を構成する。例えば、図２に示すように、ｎチャネル型ＭＩＳＦＥＴ１ａとｎチャネル型ＭＩＳＦＥＴ１ｂを並列接続しかつ、それぞれのゲート電極Ｇを電気的に接続する。このとき、例えば、ｎチャネル型ＭＩＳＦＥＴ１ａを高ＶｔｈＭＩＳＦＥＴから構成し、ｎチャネル型ＭＩＳＦＥＴ１ｂを低ＶｔｈＭＩＳＦＥＴから構成する。 （もっと読む）

【課題】ＮＭＯＳとＰＭＯＳとの境界を明確化して更なる微細化を可能とし、ＮＭＯＳとＰＭＯＳとの閾値電圧を共に実用レベルの低い値に設定できる半導体装置を提供する。
【解決手段】 この半導体装置１は、ゲート電極Ｇｎが金属シリサイド層１１１／Ｌａ含有層１０５／ゲート絶縁膜１０３の積層構造のＮＭＯＳトランジスタと、ゲート電極Ｇｐが前記金属シリサイド層１１１と同一組成の金属シリサイド層１１１／前記Ｌａ含有層１０５と同一組成のＬａ含有層１０５／メタル層１０４／ゲート絶縁膜１０３の積層構造のＰＭＯＳトランジスタとを備える。 （もっと読む）

【課題】パストランジスタにおける出力信号の低下を抑制し得る半導体装置及びその製造方法を提供する。
【解決手段】第１のゲート電極３０ａを有する第１のトランジスタ２０と、第２のゲート電極３０ｂを有する第２のトランジスタ１４と、第３のゲート電極３０ｃを有し第２のトランジスタより閾値電圧が低い第３のトランジスタ１６とを有し、第１のゲート電極の中心部の直下における第１導電型の不純物のピーク濃度は、第２のゲート電極の中心部の直下における第１導電型の不純物のピーク濃度より低く、且つ、第３のゲート電極の中心部の直下における第１導電型の不純物のピーク濃度以下であり、第１のゲート電極の縁部の直下における第１導電型の不純物のピーク濃度は、第２のゲート電極の縁部の直下における第１導電型の不純物のピーク濃度より高く、且つ、第３のゲート電極の縁部の直下における第１導電型の不純物のピーク濃度より高い。 （もっと読む）

【課題】高速のスイッチング特性と小サブスレッショルド電流特性とが両立可能なＭＯＳ−ＦＥＴで構成される半導体回路を提供する。
【解決手段】ＭＯＳ−ＦＥＴＱ１，Ｑ２により構成される論理回路１を有した半導体回路において、ＭＯＳ−ＦＥＴＱ１，Ｑ２のバックゲートバイアス電圧Ｖ_cc，Ｖ_SSとは異なる電圧Ｖ_pp，Ｖ_bbを供給する電圧供給手段１５，１３と、ＭＯＳ−ＦＥＴＱ１，Ｑ２のバックゲートバイアス電圧を、電圧Ｖ_cc，Ｖ_SSと電圧Ｖ_cc，Ｖ_SSとは異なる電圧Ｖ_pp，Ｖ_bbとに切り換えるスイッチング手段１０とを備えた構成となっている。 （もっと読む）

【課題】低い閾値電圧のｎチャネル型ＭＩＳトランジスタを含む半導体装置を実現する。
【解決手段】半導体装置は、半導体基板と、半導体基板の主面に形成されたｎ型半導体領域とｐ型半導体領域と、半導体基板上に形成され、ｎ型半導体領域とｐ型半導体領域を露出するように形成された第１と第２のトレンチを有する第１の絶縁層と、第１と第２のトレンチの側壁と底部に沿って形成されたゲート絶縁膜と、第１のトレンチの側壁と底部に沿って形成されゲート絶縁膜を介して内張りされた第１の金属層と、第２のトレンチの側壁と底部に沿って形成されゲート絶縁膜を介して１モノレイヤー以上で１．５ｎｍ以下の厚さに内張りされた第２の金属層と、第２の金属層上に内張りされたアルカリ土類金属元素、III族金属元素の単体、窒化物、炭化物、酸化物の内の少なくとも１つの金属元素を含む第３の金属層と、第１と第２のソース／ドレイン領域を具備することを特徴とする。 （もっと読む）

【課題】サージ耐圧の高い半導体装置を提供する。
【解決手段】半導体層からなる複数のフィン１５ａ〜１５ｆと、複数のフィン１５ａ〜１５ｆの側面上にゲート絶縁膜１６を介して設けられたゲートＧ１〜Ｇ６が、互いに電気的に接続されたゲート電極１７と、ゲート電極１７を挟むように、複数のフィン１５ａ〜１５ｆ内に設けられたソースＳ１〜Ｓ６およびドレインＤ１〜Ｄ６と、複数のソースＳ１〜Ｓ６を電気的に接続するソース電極１９と、複数のドレインＤ１〜Ｄ６を電気的に接続するドレイン電極１８と、ゲート電極１７に外部から電気を供給するためのゲートコンタクト２０と、を備え、複数のフィン１５ａ〜１５ｆのうち、ゲートコンタクト２０との距離が小さい方にあるフィン１５ａ、１５ｂの幅Ｗ１、Ｗ２が、ゲートコンタクト２０との距離が大きい方にあるフィン１５ｃ〜１５ｆの幅Ｗ３〜Ｗ６よりも大きい。 （もっと読む）

【課題】ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとの間で異なる所望のしきい値を得ることが可能な半導体装置の製造方法を提供する。
【解決手段】第１のゲート電極層上および第２のゲート電極層上に、第１の金属含有層９を形成し、この第１の金属含有層上方に感光性有機膜を含む膜１０を形成し、第１のゲート電極層上方に位置する感光性有機膜を含む膜を選択的に除去することにより、第１の金属含有層のうち第１のゲート電極層上方に位置する部分を露出させ、感光性有機膜を含む膜上および第１の金属含有層上に第２の金属含有層１９を形成し、加熱処理により、第１の金属含有層および第２の金属含有層に含有された金属と第２のゲート電極層とを反応させて、第２のゲート電極層を合金化するとともに、加熱処理により、第１の金属含有層に含有された金属と第２のゲート電極層とを反応させて、第２のゲート電極層を合金化する。 （もっと読む）

【課題】ＬＳＩのメモリマクロ部におけるＭＩＳＦＥＴの特性ばらつきを抑制する。
【解決手段】メモリセル部１１０を構成するＭＩＳＦＥＴのゲート長は、ロジック部２００を構成するＭＩＳＦＥＴのゲート長より長く、センスアンプ部１２０を構成するＭＩＳＦＥＴのゲート長はメモリセル部１１０を構成するＭＩＳＦＥＴのゲート長より長くなるように調整されている。ここで、メモリセル部１１０を構成するＭＩＳＦＥＴは、ロジック部２００を構成するＭＩＳＦＥＴのポケット注入領域７ａに対して、不純物濃度が薄く、かつ広く分布したポケット注入領域７ｂを有している。一方、センスアンプ部１２０を構成するＭＩＳＦＥＴはポケット注入領域を有していない。 （もっと読む）

【課題】昇圧動作を行う電源回路においてバックゲートにかかる電圧の影響を抑制することである。
【解決手段】電源回路１０において、入力電源の他方側端子ＧＮＤと一方側端子Ｖ_CCとの間に直列に第１のスイッチングトランジスタ２０、第２のスイッチングトランジスタ２２を、入力電源の一方側端子Ｖ_CCと昇圧出力端子ＯＵＴとの間に直列に第３のスイッチングトランジスタ２４、第４のスイッチングトランジスタ２６をそれぞれ設け、第１と第２のスイッチングトランジスタの接続点と、第３と第４のスイッチングトランジスタの接続点との間にシフト用コンデンサ４０を設け、昇圧出力端子ＯＵＴに保持用コンデンサ４２を接続する。第３のスイッチングトランジスタ２４にはバックゲートにかかる電圧を切り換えるバックゲート切換回路３０が設けられる。 （もっと読む）

【課題】 メタルゲート電極及び高誘電率ゲート絶縁膜を用いたｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタの双方において適正なしきい値電圧を得る。
【解決手段】 半導体基板３０の表面部に形成された第１及び第２の半導体領域１０，２０と、第１の半導体領域１０上に形成された、Ｌａ及びＡｌを含む第１のゲート絶縁膜１１及び第１のゲート電極１２を有するｎ型ＭＩＳトランジスタと、第２の半導体領域２０上に形成された、Ｌａ及びＡｌを含む第２のゲート絶縁膜２１及び第２のゲート電極２２を有するｐ型ＭＩＳトランジスタと、を備えた相補型半導体装置であって、第２のゲート絶縁膜２２における原子濃度比Ａｌ／Ｌａが、第１のゲート絶縁膜１１における原子濃度比Ａｌ／Ｌａよりも大きい。 （もっと読む）

【課題】ＣＭＯＳを製造するにおいて、１つまたは２つの誘電体を有するデュアル金属ゲートを形成する場合の、本質的な製造プロセスの複雑さや費用が増加しない、製造が容易で信頼性のある、デュアル仕事関数を有する半導体デバイスの製造方法を提供する。
【解決手段】１つの金属電極から開始するデュアル仕事関数デバイスの簡単な製造方法およびそのデバイスを開示する。シングル金属シングル誘電体（ＳＭＳＤ）ＣＭＯＳ集積スキームが開示される。ゲート誘電体層１と誘電体キャップ層２および誘電体キャップ層２’’とを含む１つの誘電体スタックと、誘電体スタックを覆う１つの金属層とが、最初に形成され、金属−誘電体界面を形成する。誘電体スタックと金属層を形成した後、誘電体キャップ層２’’の、金属−誘電体界面に隣接する少なくとも一部が、仕事関数変調元素６を加えることにより選択的に変調される。 （もっと読む）

【課題】パターンデータの補正処理及び検証処理を精度よく行うことができるとともに、マスクパターンの開発期間を短縮でき、さらには、半導体装置の製造歩留まりを向上できる。
【解決手段】本発明の例に関わるパターンデータ作成方法は、同一ゲート長を有する複数のＭＯＳトランジスタを含む回路の設計パターンデータに基づき、前記複数のＭＯＳトランジスタの種類を特定するステップ（ＳＴ２）と、前記複数のＭＯＳトランジスタのゲートパターンに対し、前記ＭＯＳトランジスタの種類毎にそれぞれ異なる寸法スペックを設定するステップ（ＳＴ３）と、前記ＭＯＳトランジスタを形成するためのマスクパターンデータを用いたシミュレーションにより予測した前記ＭＯＳトランジスタのゲートパターンが、前記寸法スペックを満たすように、前記マスクパターンデータの修正を行うステップ（ＳＴ５）とを備える。 （もっと読む）

【課題】ＣＭＯＳ素子及びその製造方法を提供する。
【解決手段】基板上に形成されたエピ層と、エピ層のそれぞれ異なる領域上に形成された第１及び第２半導体層と、第１及び第２半導体層上にそれぞれ形成されたＰＭＯＳ及びＮＭＯＳトランジスタと、を備えるＣＭＯＳ素子である。 （もっと読む）

【課題】 相互に異なるしきい値電圧要件を有する複数のトランジスタを結合するための技法を提供する。
【解決手段】 一態様では、半導体デバイスは、第１および第２のｎＦＥＴ領域と第１および第２のｐＦＥＴ領域とを有する基板と、第１のｎＦＥＴ領域の上の基板上のロジックｎＦＥＴと、第１のｐＦＥＴ領域の上の基板上のロジックｐＦＥＴと、第２のｎＦＥＴ領域の上の基板上のＳＲＡＭ ｎＦＥＴと、第２のｐＦＥＴ領域の上の基板上のＳＲＡＭ ｐＦＥＴとを含み、そのそれぞれが、高Ｋ層の上の金属層を有するゲート・スタックを含む。ロジックｎＦＥＴゲート・スタックは、高Ｋ層から金属層を分離するキャッピング層をさらに含み、キャッピング層は、ロジックｐＦＥＴ、ＳＲＡＭ ｎＦＥＴ、およびＳＲＡＭ ｐＦＥＴのうちの１つまたは複数のしきい値電圧に対してロジックｎＦＥＴのしきい値電圧をシフトするようにさらに構成される。 （もっと読む）

【課題】 絶縁ゲート電界効果トランジスタ（１００，１００Ｖ，１４０，１５０，１５０Ｖ，１６０，１７０，１７０Ｖ，１８０，１８０Ｖ，１９０，２１０，２１０Ｗ，２２０，２２０Ｕ，２２０Ｗ，３８０，４８０，５００，５１０，５３０又は５４０）は、そのソース／ドレインゾーンと隣接するボディ物質（１０８，２６８又は５６８）との間のＰＮ接合に沿っての寄生容量を減少させるためにそのソース／ドレインゾーンの内の一つ（１０４，２６４又は５６４）下側にハイポアブラプトな垂直ドーパントプロフィルを有している。
【解決手段】 特に、該ボディ物質の導電型を画定する半導体ドーパントの濃度は、そのソース／ドレインゾーンから下方へ該ソース／ドレインゾーンよりも上部半導体表面下側に１０倍を超えて一層深いものではない下側のボディ物質位置へ移る場合に、少なくとも１０の係数だけ減少する。該ボディ物質は、好適には、他方のソース／ドレインゾーン（１０２，２６２又は５６２）に沿って位置されている一層高度にドープされたポケット部分（１２０，２８０又は５８０）を包含している。通常ドレインとして機能する最初に述べたソース／ドレインゾーン下側のハイポアブラプトな垂直ドーパントプロフィルと、通常ソースとして機能する２番目に述べたソース／ドレインゾーンに沿っての該ポケット部分との結合が、結果的に得られる非対称トランジスタを特に高速アナログ適用例に適したものとさせることを可能とさせる。 （もっと読む）

【課題】ｐ−ＭＩＳトランジスタとｎ−ＭＩＳトランジスタとのゲート電極形状のばらつきが少ない半導体装置の製造方法を提供する。
【解決手段】第１および第２領域１３、１４にゲート絶縁膜１７を介して第１金属を含む第１金属膜１８を形成する工程と、第１領域１３における第１金属膜１８を保護膜で被覆し、第２領域１４における第１金属膜１８を除去してゲート絶縁膜１７を露出させる工程と、第１金属膜１８上およびゲート絶縁膜１７上に第１金属と異なる第２金属を含む第２金属膜１９を形成する工程と、ゲート電極パターンを有するマスク材を用いて第２金属膜１９を異方性エッチングし、第２領域１４に第２ゲート電極を形成する工程と、第１金属膜１８および第２金属膜１９の露出部に酸化処理を施す工程と、第１領域１３における第１金属膜１８を異方性エッチングし、第１領域１３に第１ゲート電極を形成する工程とを具備する。 （もっと読む）

【課題】工程増を招くことなく、各ゲートについて均一で十分なフル・シリサイド化を実現する、信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極の表層部分及びソース／ドレイン領域１６ａ，１６ｂの表層部分がシリサイド化されている状態において、半導体基板１にフラッシュランプアニールを施す。この処理により、ソース／ドレイン領域１６ａ，１６ｂには（ＮｉＰｔ）₂Ｓｉ層１９ｂが形成された状態が保持されて、ゲート電極のみが選択的にフル・シリサイド化され、フル・シリサイドゲート電極２１が形成される。 （もっと読む）