半導体装置の製造方法
【課題】組成の安定したゲート電極を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１１に、ゲート長に加工された、ゲート絶縁膜２１、シリコン材料膜２３ａ、ストッパ膜２５、及びシリコン材料膜２３ｂを順に有する第１の積層膜を備えたｐＭＯＳ領域１、離間して、ゲート長に加工された、ゲート絶縁膜２１、シリコン材料膜２３ａ、及びシリコン材料膜２３ｂを順に有する第２の積層膜を備えたｎＭＯＳ領域２を形成し、第１及び第２の積層膜の側壁にオフセット膜３３、サイドウォール３５の形成、及びソース・ドレイン領域１５の形成を行い、ｐＭＯＳ領域１のシリコン材料膜２３ｂ及びストッパ膜２５を除去し、シリコン材料膜２３ａ上、及びｎＭＯＳ領域２のシリコン材料膜２３ｂ上にＮｉを堆積し、ｐＭＯＳ領域１にＮｉ３Ｓｉを形成し、ｎＭＯＳ領域２にＮｉＳｉ２を形成する。
【解決手段】半導体基板１１に、ゲート長に加工された、ゲート絶縁膜２１、シリコン材料膜２３ａ、ストッパ膜２５、及びシリコン材料膜２３ｂを順に有する第１の積層膜を備えたｐＭＯＳ領域１、離間して、ゲート長に加工された、ゲート絶縁膜２１、シリコン材料膜２３ａ、及びシリコン材料膜２３ｂを順に有する第２の積層膜を備えたｎＭＯＳ領域２を形成し、第１及び第２の積層膜の側壁にオフセット膜３３、サイドウォール３５の形成、及びソース・ドレイン領域１５の形成を行い、ｐＭＯＳ領域１のシリコン材料膜２３ｂ及びストッパ膜２５を除去し、シリコン材料膜２３ａ上、及びｎＭＯＳ領域２のシリコン材料膜２３ｂ上にＮｉを堆積し、ｐＭＯＳ領域１にＮｉ３Ｓｉを形成し、ｎＭＯＳ領域２にＮｉＳｉ２を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
集積回路等を有する半導体装置は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の微細化により高集積化を達成してきた。従来の多結晶シリコンゲート電極では、ゲート絶縁膜の薄膜化により生じる界面空乏層が、ＦＥＴの特性に影響するため、ゲート電極を金属材料とする方向にある。なお、ゲート絶縁膜は、酸化物に限らず窒化物等の使用例があり、ＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）が厳密と思われるが、以下では、便宜的にＭＯＳを使用する。
【０００３】
金属材料の中で、半導体装置の製造方法に適合する材料として、シリサイドがある。ゲート電極のゲート絶縁膜に接する界面部まで、シリサイド化するフルシリサイドゲート（FUlly SIlicided gate、以下、ＦＵＳＩという）技術が開発されつつある。ＦＵＳＩ技術では、しきい値電圧制御が課題であり、具体的には、例えば、シリサイドの組成、界面の不純物偏析等の材料による仕事関数の変調を利用して、ｐＭＯＳ（p channel Metal Oxide Semiconductor）及びｎＭＯＳ（n channel ＭＯＳ）トランジスタに適するしきい値電圧を有するゲート電極を形成することが多い。
【０００４】
例えば、ｐＭＯＳ領域とｎＭＯＳ領域に多結晶シリコンを形成し、同じ膜厚に形成した後、レジストをマスクとして、ｐＭＯＳ領域の多結晶シリコンを選択的にエッチバックすることにより、ｎＭＯＳ領域の多結晶シリコンより薄く形成し、これらの多結晶シリコンを覆うように、基板全面にＮｉを堆積し、熱処理を行って、ｐＭＯＳ領域に金属リッチなＮｉ２Ｓｉ、ｎＭＯＳ領域に金属プアなＮｉＳｉあるいはＮｉＳｉ２を形成する半導体装置の製造方法が開示されている（例えば、特許文献１参照。）。
【０００５】
しかしながら、この開示された製造方法では、ｐＭＯＳ領域の多結晶シリコンを選択的にエッチバックするため、残されたｐＭＯＳ領域の多結晶シリコンの膜厚は、ばらつきが大きくなり、その後で形成される金属シリサイドの組成がばらつき、その結果、しきい値電圧のばらつきが大きくなるという問題を有している。
【０００６】
また、半導体装置は、微細化と共に、多機能化を達成してきた。様々な機能を有する機能ブロックを１チップ化するために、半導体装置は、組成の異なるゲート電極、例えば、ＦＵＳＩ技術を使用した機能ブロックと、多結晶シリコンをゲート電極に使用した機能ブロック等を１チップ上に同時に形成することが望まれている。
【特許文献１】特開２００７−１６５４２９号公報（第６、７頁、図１７）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、組成の安定したゲート電極を形成することが可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体装置の製造方法は、半導体基板の表面に、所望のゲート長となるように加工された、ゲート絶縁膜、第１のシリコン材料膜、ストッパ膜、及び第２のシリコン材料膜を順に有する第１の積層膜を備えた第１の領域、前記第１の領域から離間し、所望のゲート長となるように加工された、ゲート絶縁膜、前記第１のシリコン材料膜、及び前記第２のシリコン材料膜を順に有する第２の積層膜を備えた第２の領域を形成する工程と、前記第１及び第２の積層膜の側部の前記半導体基板の表面にソース・ドレイン領域の形成を行う工程と、前記第１の領域の前記第２のシリコン材料膜及び前記ストッパ膜を除去し、露出した前記第１のシリコン材料膜上にシリサイド形成可能な金属を堆積し、前記第２の領域の前記第２のシリコン材料膜上に前記金属を堆積する工程と、前記第１の領域に第１のシリサイドを形成し、前記第２の領域に第２のシリサイドを形成する工程とを具備していることを特徴とする。
【０００９】
また、本発明の別態様の半導体装置の製造方法は、半導体基板の表面に、ゲート絶縁膜、第１のシリコン材料膜、及びストッパ膜を順に形成する工程と、第１の領域の前記ストッパ膜を残し、離間した第２の領域の前記ストッパ膜を除去する工程と、前記第１の領域の前記ストッパ膜上及び前記第２の領域の前記第１のシリコン材料膜上に、第２のシリコン材料膜を堆積して、前記第２のシリコン材料膜の上に第１の絶縁膜を堆積する工程と、前記第１及び第２の領域の前記ゲート絶縁膜から前記第１の絶縁膜までの積層膜を、所望のゲート長となるように加工する工程と、加工された前記積層膜の側壁にスペーサ絶縁膜の形成、及び、加工された前記積層膜の側部の前記半導体基板の表面にソース・ドレイン領域の形成を行う工程と、前記第１及び第２の領域を被うように層間絶縁膜を形成する工程と、前記層間絶縁膜を少なくとも前記第１の絶縁膜の上面高さまで後退させ、更に前記第１の絶縁膜を除去して、前記第２のシリコン材料膜を露出させる工程と、前記第１の領域の前記第２のシリコン材料膜及び前記ストッパ膜を除去する工程と、前記第１の領域の前記第１のシリコン材料膜上及び前記第２の領域の前記第２のシリコン材料膜上を含む表面上に、シリサイド形成可能な金属を堆積する工程と、前記第１の領域の前記ゲート絶縁膜に接して第１のシリサイドを形成し、前記第２の領域の前記ゲート絶縁膜に接して前記第１のシリサイドより前記金属の比率の小さな第２のシリサイドを形成する工程とを具備していることを特徴とする。
【００１０】
また、本発明の別態様の半導体装置の製造方法は、半導体基板の表面に、ゲート絶縁膜、第１のシリコン材料膜、及びストッパ膜を順に形成する工程と、第１の領域の前記ストッパ膜を残し、離間した第２の領域の前記ストッパ膜を除去する工程と、前記第１の領域の前記ストッパ膜上及び前記第２の領域の前記第１のシリコン材料膜上に、第２のシリコン材料膜を堆積して、前記第２のシリコン材料膜の上に第１の絶縁膜を堆積する工程と、前記第１及び第２の領域の前記ゲート絶縁膜から前記第１の絶縁膜までの積層膜を、所望のゲート長となるように加工する工程と、加工された前記積層膜の側壁にスペーサ絶縁膜の形成、及び、加工された前記積層膜の側部の前記半導体基板の表面にソース・ドレイン領域の形成を行う工程と、前記第１及び第２の領域を被うように層間絶縁膜を形成する工程と、前記層間絶縁膜を少なくとも前記第１の絶縁膜の上面高さまで後退させ、更に前記第１の絶縁膜を除去して、前記第２のシリコン材料膜を露出させる工程と、前記第１の領域の前記第２のシリコン材料膜及び前記ストッパ膜を除去する工程と、前記第１の領域の前記第１のシリコン材料膜上及び前記第２の領域の前記第２のシリコン材料膜上を含む表面上に、シリサイド形成可能な金属を堆積する工程と、前記第１の領域にゲート絶縁膜に接してシリサイドを形成し、前記第２の領域にゲート絶縁膜との間に前記第１のシリコン材料膜が介在するようにシリサイドを形成する工程とを具備していることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、組成の安定したゲート電極を形成することが可能な半導体装置の製造方法を提供することが可能である。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。
【実施例１】
【００１３】
本発明の実施例１に係る半導体装置の製造方法について、図１乃至図６を参照しながら説明する。図１は、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図２は、図１に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図３は、図２に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図４は、図３に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図５は、図４に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図６は、図５に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である
図１（ａ）に示すように、例えば、シリコン基板からなる半導体基板１１上にゲート絶縁膜２１を形成し、ゲート絶縁膜２１の上にゲート電極となる、第１のシリコン材料膜である多結晶シリコン２３ａを堆積する。ゲート絶縁膜２１は、例えば、シリコン酸窒化膜（ＳｉＯＮ）であるが、他に、ハフニウム酸化膜（ＨｆＯ２）、ハフニウムシリコン酸窒化膜（ＨｆＳｉＯＮ）等を含む高誘電体絶縁膜を使用することが可能であり、シリコン酸化膜（ＳｉＯ２）との積層としてもよい。多結晶シリコン２３ａは、シリサイド化したときに、後の工程で規定される、ｐＭＯＳ領域１のゲート電極で必要な膜厚、例えば、約２０ｎｍが堆積される。なお、半導体基板１１は、図面の右側に示すｐＭＯＳ領域１及び図面の左側に示すｎＭＯＳ領域２を有しており、素子分離のための素子分離領域（図示略）が形成されることは可能である。また、しきい値を調整するための不純物を、ｐＭＯＳ領域１及びｎＭＯＳ領域２の多結晶シリコン２３ａに、選択的に注入することは可能である。
【００１４】
図１（ｂ）に示すように、多結晶シリコン２３ａ上に、例えば、シリコン酸化膜からなるストッパ膜２５を堆積させる。ストッパ膜２５の膜厚は、ｐＭＯＳ領域１で多結晶シリコンをエッチバックするときに、エッチングを停止させることができる程度で良く、例えば、５〜１０ｎｍが目安である。また、ストッパ膜２５は、酸化膜の他、酸窒化膜、及び窒化膜の内の少なくとも１つを含む膜であってもよい。
【００１５】
図１（ｃ）に示すように、フォトレジスト（以下、レジストという）２７を塗布し、リソグラフィ法にて、ｎＭＯＳ領域２となる領域を開口する。
【００１６】
図１（ｄ）に示すように、ドライエッチング法あるいはウェットエッチング法にて、ｎＭＯＳ領域２のストッパ膜２５を除去し、その後、アッシング法によりレジスト２７を除去する。ストッパ膜２５は、ｐＭＯＳ領域１に残される。
【００１７】
図２（ａ）に示すように、ｐＭＯＳ領域１ではストッパ膜２５の上に、ｎＭＯＳ領域２では多結晶シリコン２３ａの上に、ｎＭＯＳ領域２のゲート電極で必要な膜厚、例えば、約８０ｎｍの第２のシリコン材料膜である多結晶シリコン２３ｂを堆積する。以下、区別をする必要がない多結晶シリコンは、まとめて多結晶シリコン２３という。なお、多結晶シリコン２３を、非晶質シリコンに置き換えることは可能である。
【００１８】
図２（ｂ）に示すように、多結晶シリコン２３ｂの上に、ハードマスクとなるシリコン窒化膜３１を堆積する。
【００１９】
図２（ｃ）に示すように、シリコン窒化膜３１の上に、レジスト３３を形成し、リソグラフィ法にて、ｐＭＯＳ領域１及びｎＭＯＳ領域２に必要なゲート長が形成されるように、パターニングを行う。
【００２０】
図３（ａ）に示すように、レジスト３３をマスクとして下層のシリコン窒化膜３１を、ドライエッチング法にて加工し、レジスト３３をアッシング法にて除去して、パターニングされたシリコン窒化膜３１を残す。
【００２１】
図３（ｂ）に示すように、シリコン窒化膜３１をマスクとして、下層の多結晶シリコン２３ｂ、２３ａ及びストッパ膜２５を加工する。ドライエッチング法にて、まず、多結晶シリコン２３ｂを、例えば、ＨＢｒ、Ｃｌ２、Ｏ２を含むガス等でエッチングして、エッチングの先端面がストッパ膜２５に達した時点で、例えば、ＣＦ４あるいはＣＨＦ３を含むガス等に切り替えて、ストッパ膜２５をエッチングし、再び、ＨＢｒ、Ｃｌ２、Ｏ２を含むガス等に切り替えて、多結晶シリコン２３ａを、ゲート絶縁膜２１に達するまでエッチングする。その後、ゲート絶縁膜２１を、同様にエッチングして、断面が柱状の積層膜となる。
【００２２】
図３（ｃ）に示すように、一部がゲート電極となる予定の多結晶シリコン２３ａ、２３ｂの側壁にスペーサ膜である絶縁膜からなるオフセット膜３５を形成し、その後、半導体基板１１の上方からエクステンション領域１３を形成するためのそれぞれのイオン注入を行い、その後、オフセット膜３５の外側にスペーサ膜である絶縁膜からなるサイドウォール３７を形成する。オフセット膜３５及びサイドウォール３７は、例えば、シリコン窒化膜等からなり、エッチバックにより形成される。また、オフセット膜３５及びサイドウォール３７は、シリコン酸化膜とシリコン窒化膜の積層構造とすることも可能である。
【００２３】
図４（ａ）に示すように、半導体基板１１の上方からそれぞれのイオン注入を行い、ソース・ドレイン領域１５を形成する。なお、ｐＭＯＳ領域１及びｎＭＯＳ領域２へのイオン注入は、イオン注入させたくない領域に、例えば、レジスト（図示略）からなるマスクを形成して、実施する。
【００２４】
図４（ｂ）に示すように、半導体基板１１のｐＭＯＳ領域１及びｎＭＯＳ領域２にシリコン酸化膜からなる層間絶縁膜４１を堆積する。
【００２５】
図４（ｃ）に示すように、例えば、ＣＭＰ（Chemical Mechanical Polishing）法にて層間絶縁膜４１の表面を研磨、平坦化して、少なくとも、シリコン窒化膜３１の上面高さまで後退させる。
【００２６】
図５（ａ）に示すように、ドライエッチング法にてエッチバックを行う。表面側から、層間絶縁膜４１、シリコン窒化膜３１、オフセット膜３５、及びサイドウォール３７を除去し、多結晶シリコン２３、２３ｂを露出させる。なお、シリサイド化したときに、体積が増加し、不都合が予想される場合は、多結晶シリコン２３、２３ｂの表面を、エッチングして後退させることは可能である。また、層間絶縁膜４１、更には、オフセット膜３５、及びサイドウォール３７については除去することなく、シリコン窒化膜３１を選択的にエッチング除去してもよい。
【００２７】
図５（ｂ）に示すように、ｐＭＯＳ領域１を開口するようにパターニングされたレジスト４３を形成する。
【００２８】
図５（ｃ）に示すように、レジスト４３をマスクとして、ドライエッチング法にてｐＭＯＳ領域１の多結晶シリコン２３ｂをエッチング除去する。多結晶シリコン２３ｂのエッチングは、ストッパ膜２５に達して、エッチング速度が落ちるので、多結晶シリコン２３ｂを過不足なく除去することが可能である。
【００２９】
図６（ａ）に示すように、フッ酸等を使用したウェットエッチングによりストッパ膜２５を除去する。多結晶シリコン２３ａは、最初に堆積した膜厚約２０ｎｍがほぼそのまま残される。ストッパ膜２５のエッチングのときに、露出している層間絶縁膜４１の上面が同様にエッチングされるが、５〜１０ｎｍと薄いストッパ膜２５の除去なので、層間絶縁膜４１のエッチング量はわずかである。
【００３０】
図６（ｂ）に示すように、レジスト４３を除去し、多結晶シリコン２３、２３ａ及び層間絶縁膜４１等の上面全面に、シリサイドを形成するための金属、例えば、Ｎｉ膜５１を堆積する。Ｎｉ膜５１の厚さは、例えば、約６０ｎｍとしているが、所望のＮｉシリサイドの組成に応じて、膜厚の変更は可能である。
【００３１】
図６（ｃ）に示すように、Ｎｉ膜５１を付けた半導体基板１１に対して、例えば、３７５℃での熱処理を行い、多結晶シリコン２３、２３ａとＮｉ膜５１とを反応させ、その後、未反応のＮｉ膜５１をウェットエッチングにて除去する。なお、熱処理は、必要に応じて、複数回行うことは可能である。ｐＭＯＳ領域１には、ゲート絶縁膜２１上に接して、Ｎｉ３Ｓｉを主成分とする相が形成され、ｎＭＯＳ領域２には、ゲート絶縁膜２１上に接して、ＮｉＳｉ２を主成分とする相が形成される。
【００３２】
この後、通常のトランジスタ製造プロセスを経て、半導体装置が完成する。図示を省略するが、例えば、シリコン酸化膜からなる層間絶縁膜を堆積し、コンタクトプラグ及び配線等を、ｐＭＯＳ領域１のゲート電極であるＮｉ３Ｓｉ、ｎＭＯＳ領域２のゲート電極であるＮｉＳｉ２等と接続する。なお、エッチングされた層間絶縁膜４１の上面の段差は、次の層間絶縁膜を堆積する工程で埋め戻される。
【００３３】
上述したように、半導体装置の製造方法は、半導体基板１１の表面に、所望のゲート長となるように加工された、ゲート絶縁膜２１、シリコン材料膜２３ａ、ストッパ膜２５、及びシリコン材料膜２３ｂを順に有する積層膜を備えたｐＭＯＳ領域１、ｐＭＯＳ領域１から離間し、所望のゲート長となるように加工された、ゲート絶縁膜２１、シリコン材料膜２３ａ、及びシリコン材料膜２３ｂを順に有する第２の積層膜を備えたｎＭＯＳ領域２を形成する工程と、これらの積層膜の側壁にオフセット膜３５、サイドウォール３７の形成、及び第１及び第２の積層膜の側部の半導体基板１１の表面にソース・ドレイン領域１５の形成を行う工程と、ｐＭＯＳ領域１のシリコン材料膜２３ｂ及びストッパ膜２５を除去し、露出したシリコン材料膜２３ａ上にＮｉを堆積し、ｎＭＯＳ領域２のシリコン材料膜２３ｂ上にＮｉを堆積する工程と、ｐＭＯＳ領域１のゲート絶縁膜２１に接してＮｉ比率の大きなシリサイドを形成し、ｎＭＯＳ領域２のゲート絶縁膜２１に接してＮｉ比率の小さなシリサイドを形成する工程とを具備している。
【００３４】
その結果、シリサイド化するための多結晶シリコン２３ａ、２３ｂの膜厚がほぼ所望の値となる。特に、多結晶シリコン２３ｂの膜厚が多結晶シリコン２３ａの膜厚より大きく、エッチング量が大きくなって、そのばらつきが大きくなりがちな場合でも、残される多結晶シリコン２３ａの膜厚はほぼ一定となる。そのため、ｐＭＯＳ領域１で必要なＮｉ比率の大きなシリサイド、すなわち、Ｎｉ３Ｓｉを再現性よく形成でき、同様に、ｎＭＯＳ領域２で必要なＮｉ比率の小さなシリサイド、すなわち、ＮｉＳｉ２を再現性よく形成できる。シリサイドの組成が安定しているので、材料による仕事関数の変調を利用したｐＭＯＳ及びｎＭＯＳトランジスタのしきい値電圧は、安定的に、適するものとすることが可能となる。すなわち、半導体装置の特性は安定したものとなる。
【００３５】
また、ＣＭＰ法やシリコン窒化膜等の加工に伴うばらつきが大きく、エッチングを開始する時点で多結晶シリコン２３ｂの膜厚がばらついている場合でも、ストッパ膜２５を有することにより、ｐＭＯＳ領域１の多結晶シリコン２３ａの膜厚は、ほぼ一定に維持される。ウェハ面内、製造ロット内、製造ロット間の加工に伴うばらつきが抑制できるので、半導体装置の製造歩留を向上させることが可能となる。
【００３６】
更に、シリサイド化するための多結晶シリコン２３ａの膜厚が薄い場合、上方からエッチングを施して、例えば、４０ｎｍ程度以下の膜厚を精度よく残すことは難しい。しかしながら、堆積によって、１０〜４０ｎｍ程度の膜厚を精度よく形成することは比較的容易である。そのため、上方からのエッチングをストップするためのストッパ膜２５を、精度よく薄く形成された堆積層の上に配置して、堆積層、すなわち多結晶シリコン２３ａ、をほぼそのまま残すことが可能となる。
【実施例２】
【００３７】
本発明の実施例２に係る半導体装置の製造方法について、図７及び図８を参照しながら説明する。図７は半導体装置の製造方法を工程順に模式的に示す構造断面図である。図８は、図７に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。実施例１の半導体装置の製造方法とは、ストッパ膜の位置を変えて、一方が完全にシリサイド化、他方が上部のみシリサイド化している点が異なる。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略する。
【００３８】
図７（ａ）に示すように、半導体基板１１上にゲート絶縁膜２１を形成し、ゲート絶縁膜２１の上にゲート電極となる、多結晶シリコン２３ｃを堆積する。実施例１の多結晶シリコン２３ａに比較して、膜厚が大きく、例えば、約４０ｎｍである。ゲート絶縁膜２１は、例えば、上述の絶縁膜に加えて、シリコン酸化膜（ＳｉＯ２）であってもよい。なお、半導体基板１１は、図面の右側に示すゲート絶縁膜２１に接するゲート電極が、完全にシリサイド化される全シリサイドＭＯＳ領域３、及び図面の左側に示すゲート絶縁膜２１に接するゲート電極が、下部の多結晶シリコン２３ｃを残して、その上部がシリサイド化される上部シリサイドＭＯＳ領域４を有している。
【００３９】
図７（ａ）に示す工程の後は、実施例１の工程と同様に進めることができる。そして、図７（ｂ）に示すように、多結晶シリコン２３ｃの膜厚が厚い分、ストッパ膜２５の位置は、相対的に高くなり、ストッパ膜２５の上の多結晶シリコン２３ｄは、相対的に薄く形成され、合計した多結晶シリコン２３の膜厚は、実施例１とほぼ同様である。
【００４０】
図７（ｃ）に示すように、レジスト４３をマスクとして、ドライエッチング法にて全シリサイドＭＯＳ領域３の多結晶シリコン２３ｄをエッチング除去する。多結晶シリコン２３ｄが薄い分、エッチング時間が短くて済む。
【００４１】
図８（ａ）に示すように、フッ酸等を使用したウェットエッチングによりストッパ膜２５を除去した後、多結晶シリコン２３ｃは、最初に堆積した膜厚約４０ｎｍがほぼそのまま残され、その後、レジスト４３を除去し、多結晶シリコン２３、２３ｃ及び層間絶縁膜４１等の上面全面に、シリサイドを形成するためのＮｉ膜５１を堆積する。Ｎｉ膜５１の厚さは、実施例１と同様でもよいし、所望のＮｉシリサイドの組成に応じて、膜厚の変更は可能である。
【００４２】
図８（ｂ）に示すように、Ｎｉ膜５１を付けた半導体基板１１に対し熱処理、例えば、実施例１より、高い温度、短い時間で熱処理を行い、多結晶シリコン２３、２３ｃとＮｉ膜５１とを反応させ、その後、未反応のＮｉ膜５１をウェットエッチングにて除去する。なお、熱処理は、必要に応じて、複数回行うことは可能である。全シリサイドＭＯＳ領域３には、ゲート絶縁膜２１に接して、Ｎｉシリサイド、例えば、ＮｉＳｉを主成分とする相、が形成され、上部シリサイドＭＯＳ領域４には、ゲート絶縁膜２１に接して、多結晶シリコン２３がそのまま残され、多結晶シリコン２３の上部に、上面から厚さ４０〜６０ｎｍに亘って、ほぼ同相のＮｉシリサイドが形成される。
【００４３】
この後の工程は、実施例１の工程と同様に進めることができ、半導体装置が完成する。
【００４４】
上述したように、半導体装置の製造方法は、実施例１に比較して、ストッパ膜２５の位置が高く、熱処理条件が異なることを除いて、実施例１とほぼ同様である。
【００４５】
その結果、全シリサイドＭＯＳ領域３の多結晶シリコン２３ｃの膜厚が、ほぼ一定となる。そのため、全シリサイドＭＯＳ領域３で必要なＮｉシリサイドを再現性よく形成でき、同様に、上部シリサイドＭＯＳ領域４で必要な上部のみ同相のＮｉシリサイド化を再現性よく形成できる。シリサイドの組成及び位置が安定しているので、適用されるトランジスタのしきい値電圧は安定し、半導体装置の特性は安定したものとなる。
【００４６】
本実施例の半導体装置は、全シリサイドＭＯＳＦＥＴ及び上部シリサイドＭＯＳＦＥＴを作り分けるために、ゲート電極を２回形成する必要がなく、比較的簡単に同一基板上に形成可能となる。また、ゲート電極の２回形成に伴う、ゲート絶縁膜２１への影響は回避できるので、半導体装置の信頼性を向上することが可能となる。
【００４７】
その他、ストッパ膜２５を配置する効果は、実施例１と同様である。
【００４８】
本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。
【００４９】
例えば、実施例では、ｐＭＯＳ領域にストッパ膜を挿入して、多結晶シリコンの膜厚を薄く制御してＮｉ３Ｓｉを形成し、ｎＭＯＳ領域で多結晶シリコンの膜厚を厚く制御して、ＮｉＳｉ２を形成する例を示したが、ストッパ膜を挿入する位置を変更して、他の組成の組み合わせを有するシリサイドを形成することは可能である。
【００５０】
また、実施例では、形成されるシリサイドがＮｉシリサイドである例を示したが、他に、Ｃｏ、Ｔｉ、Ｐｔ、Ｗ等の内の、少なくとも１つの金属を含む金属シリサイドであることは可能である。
【００５１】
また、実施例では、全シリサイドＭＯＳＦＥＴ及び上部シリサイドＭＯＳＦＥＴで、同じ膜厚のゲート絶縁膜を形成する例を示したが、全シリサイドＭＯＳＦＥＴでは薄く、上部シリサイドＭＯＳＦＥＴでは厚く形成することは可能である。
【００５２】
その他、以下の付記に記載されるような構成が考えられる。
（付記１） 半導体基板の表面に、所望のゲート長となるように加工された、ゲート絶縁膜、第１のシリコン材料膜、ストッパ膜、及び第２のシリコン材料膜を順に有する第１の積層膜を備えた第１の領域、前記第１の領域から離間し、所望のゲート長となるように加工された、ゲート絶縁膜、前記第１のシリコン材料膜、及び前記第２のシリコン材料膜を順に有する第２の積層膜を備えた第２の領域を形成する工程と、前記第１及び第２の積層膜の側部の前記半導体基板の表面にソース・ドレイン領域の形成を行う工程と、前記第１の領域の前記第２のシリコン材料膜及び前記ストッパ膜を除去し、露出した前記第１のシリコン材料膜上にシリサイド形成可能な金属を堆積し、前記第２の領域の前記第２のシリコン材料膜上に前記金属を堆積する工程と、前記第１の領域に第１のシリサイドを形成し、前記第２の領域に第２のシリサイドを形成する工程とを具備している半導体装置の製造方法。
【００５３】
（付記２） 前記第１のシリコン材料膜及び前記第２のシリコン材料膜は、多結晶シリコンまたは非晶質シリコンである付記１に記載の半導体装置の製造方法。
【００５４】
（付記３） 前記第１のシリコン材料膜の膜厚は、第２のシリコン材料膜の膜厚より小さい付記１に記載の半導体装置の製造方法。
【００５５】
（付記４） 前記第１のシリサイドは、Ｎｉ３Ｓｉ、前記第２のシリサイドは、ＮｉＳｉ２である付記１に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施例１に係る半導体装置の製造方法を工程順に模式的に示す構造断面図。
【図２】本発明の実施例１に係る半導体装置の図１に続く製造方法を工程順に模式的に示す構造断面図。
【図３】本発明の実施例１に係る半導体装置の図２に続く製造方法を工程順に模式的に示す構造断面図。
【図４】本発明の実施例１に係る半導体装置の図３に続く製造方法を工程順に模式的に示す構造断面図。
【図５】本発明の実施例１に係る半導体装置の図４に続く製造方法を工程順に模式的に示す構造断面図。
【図６】本発明の実施例１に係る半導体装置の図５に続く製造方法を工程順に模式的に示す構造断面図。
【図７】本発明の実施例２に係る半導体装置の製造方法を工程順に模式的に示す構造断面図。
【図８】本発明の実施例２に係る半導体装置の図７に続く製造方法を工程順に模式的に示す構造断面図。
【符号の説明】
【００５７】
１ ｐＭＯＳ領域
２ ｎＭＯＳ領域
３ 全シリサイドＭＯＳ領域
４ 上部シリサイドＭＯＳ領域
１１ 半導体基板
１３ エクステンション領域
１５ ソース・ドレイン領域
２１ ゲート絶縁膜
２３、２３ａ、２３ｂ、２３ｃ、２３ｄ 多結晶シリコン
２５ ストッパ膜
２７、３３、４３ レジスト
３１ シリコン窒化膜
３５ オフセット膜
３７ サイドウォール
４１ 層間絶縁膜
５１ Ｎｉ膜
５３ Ｎｉ３Ｓｉ膜
５５ ＮｉＳｉ２膜
７１ シリサイド膜
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
集積回路等を有する半導体装置は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の微細化により高集積化を達成してきた。従来の多結晶シリコンゲート電極では、ゲート絶縁膜の薄膜化により生じる界面空乏層が、ＦＥＴの特性に影響するため、ゲート電極を金属材料とする方向にある。なお、ゲート絶縁膜は、酸化物に限らず窒化物等の使用例があり、ＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）が厳密と思われるが、以下では、便宜的にＭＯＳを使用する。
【０００３】
金属材料の中で、半導体装置の製造方法に適合する材料として、シリサイドがある。ゲート電極のゲート絶縁膜に接する界面部まで、シリサイド化するフルシリサイドゲート（FUlly SIlicided gate、以下、ＦＵＳＩという）技術が開発されつつある。ＦＵＳＩ技術では、しきい値電圧制御が課題であり、具体的には、例えば、シリサイドの組成、界面の不純物偏析等の材料による仕事関数の変調を利用して、ｐＭＯＳ（p channel Metal Oxide Semiconductor）及びｎＭＯＳ（n channel ＭＯＳ）トランジスタに適するしきい値電圧を有するゲート電極を形成することが多い。
【０００４】
例えば、ｐＭＯＳ領域とｎＭＯＳ領域に多結晶シリコンを形成し、同じ膜厚に形成した後、レジストをマスクとして、ｐＭＯＳ領域の多結晶シリコンを選択的にエッチバックすることにより、ｎＭＯＳ領域の多結晶シリコンより薄く形成し、これらの多結晶シリコンを覆うように、基板全面にＮｉを堆積し、熱処理を行って、ｐＭＯＳ領域に金属リッチなＮｉ２Ｓｉ、ｎＭＯＳ領域に金属プアなＮｉＳｉあるいはＮｉＳｉ２を形成する半導体装置の製造方法が開示されている（例えば、特許文献１参照。）。
【０００５】
しかしながら、この開示された製造方法では、ｐＭＯＳ領域の多結晶シリコンを選択的にエッチバックするため、残されたｐＭＯＳ領域の多結晶シリコンの膜厚は、ばらつきが大きくなり、その後で形成される金属シリサイドの組成がばらつき、その結果、しきい値電圧のばらつきが大きくなるという問題を有している。
【０００６】
また、半導体装置は、微細化と共に、多機能化を達成してきた。様々な機能を有する機能ブロックを１チップ化するために、半導体装置は、組成の異なるゲート電極、例えば、ＦＵＳＩ技術を使用した機能ブロックと、多結晶シリコンをゲート電極に使用した機能ブロック等を１チップ上に同時に形成することが望まれている。
【特許文献１】特開２００７−１６５４２９号公報（第６、７頁、図１７）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、組成の安定したゲート電極を形成することが可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体装置の製造方法は、半導体基板の表面に、所望のゲート長となるように加工された、ゲート絶縁膜、第１のシリコン材料膜、ストッパ膜、及び第２のシリコン材料膜を順に有する第１の積層膜を備えた第１の領域、前記第１の領域から離間し、所望のゲート長となるように加工された、ゲート絶縁膜、前記第１のシリコン材料膜、及び前記第２のシリコン材料膜を順に有する第２の積層膜を備えた第２の領域を形成する工程と、前記第１及び第２の積層膜の側部の前記半導体基板の表面にソース・ドレイン領域の形成を行う工程と、前記第１の領域の前記第２のシリコン材料膜及び前記ストッパ膜を除去し、露出した前記第１のシリコン材料膜上にシリサイド形成可能な金属を堆積し、前記第２の領域の前記第２のシリコン材料膜上に前記金属を堆積する工程と、前記第１の領域に第１のシリサイドを形成し、前記第２の領域に第２のシリサイドを形成する工程とを具備していることを特徴とする。
【０００９】
また、本発明の別態様の半導体装置の製造方法は、半導体基板の表面に、ゲート絶縁膜、第１のシリコン材料膜、及びストッパ膜を順に形成する工程と、第１の領域の前記ストッパ膜を残し、離間した第２の領域の前記ストッパ膜を除去する工程と、前記第１の領域の前記ストッパ膜上及び前記第２の領域の前記第１のシリコン材料膜上に、第２のシリコン材料膜を堆積して、前記第２のシリコン材料膜の上に第１の絶縁膜を堆積する工程と、前記第１及び第２の領域の前記ゲート絶縁膜から前記第１の絶縁膜までの積層膜を、所望のゲート長となるように加工する工程と、加工された前記積層膜の側壁にスペーサ絶縁膜の形成、及び、加工された前記積層膜の側部の前記半導体基板の表面にソース・ドレイン領域の形成を行う工程と、前記第１及び第２の領域を被うように層間絶縁膜を形成する工程と、前記層間絶縁膜を少なくとも前記第１の絶縁膜の上面高さまで後退させ、更に前記第１の絶縁膜を除去して、前記第２のシリコン材料膜を露出させる工程と、前記第１の領域の前記第２のシリコン材料膜及び前記ストッパ膜を除去する工程と、前記第１の領域の前記第１のシリコン材料膜上及び前記第２の領域の前記第２のシリコン材料膜上を含む表面上に、シリサイド形成可能な金属を堆積する工程と、前記第１の領域の前記ゲート絶縁膜に接して第１のシリサイドを形成し、前記第２の領域の前記ゲート絶縁膜に接して前記第１のシリサイドより前記金属の比率の小さな第２のシリサイドを形成する工程とを具備していることを特徴とする。
【００１０】
また、本発明の別態様の半導体装置の製造方法は、半導体基板の表面に、ゲート絶縁膜、第１のシリコン材料膜、及びストッパ膜を順に形成する工程と、第１の領域の前記ストッパ膜を残し、離間した第２の領域の前記ストッパ膜を除去する工程と、前記第１の領域の前記ストッパ膜上及び前記第２の領域の前記第１のシリコン材料膜上に、第２のシリコン材料膜を堆積して、前記第２のシリコン材料膜の上に第１の絶縁膜を堆積する工程と、前記第１及び第２の領域の前記ゲート絶縁膜から前記第１の絶縁膜までの積層膜を、所望のゲート長となるように加工する工程と、加工された前記積層膜の側壁にスペーサ絶縁膜の形成、及び、加工された前記積層膜の側部の前記半導体基板の表面にソース・ドレイン領域の形成を行う工程と、前記第１及び第２の領域を被うように層間絶縁膜を形成する工程と、前記層間絶縁膜を少なくとも前記第１の絶縁膜の上面高さまで後退させ、更に前記第１の絶縁膜を除去して、前記第２のシリコン材料膜を露出させる工程と、前記第１の領域の前記第２のシリコン材料膜及び前記ストッパ膜を除去する工程と、前記第１の領域の前記第１のシリコン材料膜上及び前記第２の領域の前記第２のシリコン材料膜上を含む表面上に、シリサイド形成可能な金属を堆積する工程と、前記第１の領域にゲート絶縁膜に接してシリサイドを形成し、前記第２の領域にゲート絶縁膜との間に前記第１のシリコン材料膜が介在するようにシリサイドを形成する工程とを具備していることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、組成の安定したゲート電極を形成することが可能な半導体装置の製造方法を提供することが可能である。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。
【実施例１】
【００１３】
本発明の実施例１に係る半導体装置の製造方法について、図１乃至図６を参照しながら説明する。図１は、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図２は、図１に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図３は、図２に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図４は、図３に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図５は、図４に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図６は、図５に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である
図１（ａ）に示すように、例えば、シリコン基板からなる半導体基板１１上にゲート絶縁膜２１を形成し、ゲート絶縁膜２１の上にゲート電極となる、第１のシリコン材料膜である多結晶シリコン２３ａを堆積する。ゲート絶縁膜２１は、例えば、シリコン酸窒化膜（ＳｉＯＮ）であるが、他に、ハフニウム酸化膜（ＨｆＯ２）、ハフニウムシリコン酸窒化膜（ＨｆＳｉＯＮ）等を含む高誘電体絶縁膜を使用することが可能であり、シリコン酸化膜（ＳｉＯ２）との積層としてもよい。多結晶シリコン２３ａは、シリサイド化したときに、後の工程で規定される、ｐＭＯＳ領域１のゲート電極で必要な膜厚、例えば、約２０ｎｍが堆積される。なお、半導体基板１１は、図面の右側に示すｐＭＯＳ領域１及び図面の左側に示すｎＭＯＳ領域２を有しており、素子分離のための素子分離領域（図示略）が形成されることは可能である。また、しきい値を調整するための不純物を、ｐＭＯＳ領域１及びｎＭＯＳ領域２の多結晶シリコン２３ａに、選択的に注入することは可能である。
【００１４】
図１（ｂ）に示すように、多結晶シリコン２３ａ上に、例えば、シリコン酸化膜からなるストッパ膜２５を堆積させる。ストッパ膜２５の膜厚は、ｐＭＯＳ領域１で多結晶シリコンをエッチバックするときに、エッチングを停止させることができる程度で良く、例えば、５〜１０ｎｍが目安である。また、ストッパ膜２５は、酸化膜の他、酸窒化膜、及び窒化膜の内の少なくとも１つを含む膜であってもよい。
【００１５】
図１（ｃ）に示すように、フォトレジスト（以下、レジストという）２７を塗布し、リソグラフィ法にて、ｎＭＯＳ領域２となる領域を開口する。
【００１６】
図１（ｄ）に示すように、ドライエッチング法あるいはウェットエッチング法にて、ｎＭＯＳ領域２のストッパ膜２５を除去し、その後、アッシング法によりレジスト２７を除去する。ストッパ膜２５は、ｐＭＯＳ領域１に残される。
【００１７】
図２（ａ）に示すように、ｐＭＯＳ領域１ではストッパ膜２５の上に、ｎＭＯＳ領域２では多結晶シリコン２３ａの上に、ｎＭＯＳ領域２のゲート電極で必要な膜厚、例えば、約８０ｎｍの第２のシリコン材料膜である多結晶シリコン２３ｂを堆積する。以下、区別をする必要がない多結晶シリコンは、まとめて多結晶シリコン２３という。なお、多結晶シリコン２３を、非晶質シリコンに置き換えることは可能である。
【００１８】
図２（ｂ）に示すように、多結晶シリコン２３ｂの上に、ハードマスクとなるシリコン窒化膜３１を堆積する。
【００１９】
図２（ｃ）に示すように、シリコン窒化膜３１の上に、レジスト３３を形成し、リソグラフィ法にて、ｐＭＯＳ領域１及びｎＭＯＳ領域２に必要なゲート長が形成されるように、パターニングを行う。
【００２０】
図３（ａ）に示すように、レジスト３３をマスクとして下層のシリコン窒化膜３１を、ドライエッチング法にて加工し、レジスト３３をアッシング法にて除去して、パターニングされたシリコン窒化膜３１を残す。
【００２１】
図３（ｂ）に示すように、シリコン窒化膜３１をマスクとして、下層の多結晶シリコン２３ｂ、２３ａ及びストッパ膜２５を加工する。ドライエッチング法にて、まず、多結晶シリコン２３ｂを、例えば、ＨＢｒ、Ｃｌ２、Ｏ２を含むガス等でエッチングして、エッチングの先端面がストッパ膜２５に達した時点で、例えば、ＣＦ４あるいはＣＨＦ３を含むガス等に切り替えて、ストッパ膜２５をエッチングし、再び、ＨＢｒ、Ｃｌ２、Ｏ２を含むガス等に切り替えて、多結晶シリコン２３ａを、ゲート絶縁膜２１に達するまでエッチングする。その後、ゲート絶縁膜２１を、同様にエッチングして、断面が柱状の積層膜となる。
【００２２】
図３（ｃ）に示すように、一部がゲート電極となる予定の多結晶シリコン２３ａ、２３ｂの側壁にスペーサ膜である絶縁膜からなるオフセット膜３５を形成し、その後、半導体基板１１の上方からエクステンション領域１３を形成するためのそれぞれのイオン注入を行い、その後、オフセット膜３５の外側にスペーサ膜である絶縁膜からなるサイドウォール３７を形成する。オフセット膜３５及びサイドウォール３７は、例えば、シリコン窒化膜等からなり、エッチバックにより形成される。また、オフセット膜３５及びサイドウォール３７は、シリコン酸化膜とシリコン窒化膜の積層構造とすることも可能である。
【００２３】
図４（ａ）に示すように、半導体基板１１の上方からそれぞれのイオン注入を行い、ソース・ドレイン領域１５を形成する。なお、ｐＭＯＳ領域１及びｎＭＯＳ領域２へのイオン注入は、イオン注入させたくない領域に、例えば、レジスト（図示略）からなるマスクを形成して、実施する。
【００２４】
図４（ｂ）に示すように、半導体基板１１のｐＭＯＳ領域１及びｎＭＯＳ領域２にシリコン酸化膜からなる層間絶縁膜４１を堆積する。
【００２５】
図４（ｃ）に示すように、例えば、ＣＭＰ（Chemical Mechanical Polishing）法にて層間絶縁膜４１の表面を研磨、平坦化して、少なくとも、シリコン窒化膜３１の上面高さまで後退させる。
【００２６】
図５（ａ）に示すように、ドライエッチング法にてエッチバックを行う。表面側から、層間絶縁膜４１、シリコン窒化膜３１、オフセット膜３５、及びサイドウォール３７を除去し、多結晶シリコン２３、２３ｂを露出させる。なお、シリサイド化したときに、体積が増加し、不都合が予想される場合は、多結晶シリコン２３、２３ｂの表面を、エッチングして後退させることは可能である。また、層間絶縁膜４１、更には、オフセット膜３５、及びサイドウォール３７については除去することなく、シリコン窒化膜３１を選択的にエッチング除去してもよい。
【００２７】
図５（ｂ）に示すように、ｐＭＯＳ領域１を開口するようにパターニングされたレジスト４３を形成する。
【００２８】
図５（ｃ）に示すように、レジスト４３をマスクとして、ドライエッチング法にてｐＭＯＳ領域１の多結晶シリコン２３ｂをエッチング除去する。多結晶シリコン２３ｂのエッチングは、ストッパ膜２５に達して、エッチング速度が落ちるので、多結晶シリコン２３ｂを過不足なく除去することが可能である。
【００２９】
図６（ａ）に示すように、フッ酸等を使用したウェットエッチングによりストッパ膜２５を除去する。多結晶シリコン２３ａは、最初に堆積した膜厚約２０ｎｍがほぼそのまま残される。ストッパ膜２５のエッチングのときに、露出している層間絶縁膜４１の上面が同様にエッチングされるが、５〜１０ｎｍと薄いストッパ膜２５の除去なので、層間絶縁膜４１のエッチング量はわずかである。
【００３０】
図６（ｂ）に示すように、レジスト４３を除去し、多結晶シリコン２３、２３ａ及び層間絶縁膜４１等の上面全面に、シリサイドを形成するための金属、例えば、Ｎｉ膜５１を堆積する。Ｎｉ膜５１の厚さは、例えば、約６０ｎｍとしているが、所望のＮｉシリサイドの組成に応じて、膜厚の変更は可能である。
【００３１】
図６（ｃ）に示すように、Ｎｉ膜５１を付けた半導体基板１１に対して、例えば、３７５℃での熱処理を行い、多結晶シリコン２３、２３ａとＮｉ膜５１とを反応させ、その後、未反応のＮｉ膜５１をウェットエッチングにて除去する。なお、熱処理は、必要に応じて、複数回行うことは可能である。ｐＭＯＳ領域１には、ゲート絶縁膜２１上に接して、Ｎｉ３Ｓｉを主成分とする相が形成され、ｎＭＯＳ領域２には、ゲート絶縁膜２１上に接して、ＮｉＳｉ２を主成分とする相が形成される。
【００３２】
この後、通常のトランジスタ製造プロセスを経て、半導体装置が完成する。図示を省略するが、例えば、シリコン酸化膜からなる層間絶縁膜を堆積し、コンタクトプラグ及び配線等を、ｐＭＯＳ領域１のゲート電極であるＮｉ３Ｓｉ、ｎＭＯＳ領域２のゲート電極であるＮｉＳｉ２等と接続する。なお、エッチングされた層間絶縁膜４１の上面の段差は、次の層間絶縁膜を堆積する工程で埋め戻される。
【００３３】
上述したように、半導体装置の製造方法は、半導体基板１１の表面に、所望のゲート長となるように加工された、ゲート絶縁膜２１、シリコン材料膜２３ａ、ストッパ膜２５、及びシリコン材料膜２３ｂを順に有する積層膜を備えたｐＭＯＳ領域１、ｐＭＯＳ領域１から離間し、所望のゲート長となるように加工された、ゲート絶縁膜２１、シリコン材料膜２３ａ、及びシリコン材料膜２３ｂを順に有する第２の積層膜を備えたｎＭＯＳ領域２を形成する工程と、これらの積層膜の側壁にオフセット膜３５、サイドウォール３７の形成、及び第１及び第２の積層膜の側部の半導体基板１１の表面にソース・ドレイン領域１５の形成を行う工程と、ｐＭＯＳ領域１のシリコン材料膜２３ｂ及びストッパ膜２５を除去し、露出したシリコン材料膜２３ａ上にＮｉを堆積し、ｎＭＯＳ領域２のシリコン材料膜２３ｂ上にＮｉを堆積する工程と、ｐＭＯＳ領域１のゲート絶縁膜２１に接してＮｉ比率の大きなシリサイドを形成し、ｎＭＯＳ領域２のゲート絶縁膜２１に接してＮｉ比率の小さなシリサイドを形成する工程とを具備している。
【００３４】
その結果、シリサイド化するための多結晶シリコン２３ａ、２３ｂの膜厚がほぼ所望の値となる。特に、多結晶シリコン２３ｂの膜厚が多結晶シリコン２３ａの膜厚より大きく、エッチング量が大きくなって、そのばらつきが大きくなりがちな場合でも、残される多結晶シリコン２３ａの膜厚はほぼ一定となる。そのため、ｐＭＯＳ領域１で必要なＮｉ比率の大きなシリサイド、すなわち、Ｎｉ３Ｓｉを再現性よく形成でき、同様に、ｎＭＯＳ領域２で必要なＮｉ比率の小さなシリサイド、すなわち、ＮｉＳｉ２を再現性よく形成できる。シリサイドの組成が安定しているので、材料による仕事関数の変調を利用したｐＭＯＳ及びｎＭＯＳトランジスタのしきい値電圧は、安定的に、適するものとすることが可能となる。すなわち、半導体装置の特性は安定したものとなる。
【００３５】
また、ＣＭＰ法やシリコン窒化膜等の加工に伴うばらつきが大きく、エッチングを開始する時点で多結晶シリコン２３ｂの膜厚がばらついている場合でも、ストッパ膜２５を有することにより、ｐＭＯＳ領域１の多結晶シリコン２３ａの膜厚は、ほぼ一定に維持される。ウェハ面内、製造ロット内、製造ロット間の加工に伴うばらつきが抑制できるので、半導体装置の製造歩留を向上させることが可能となる。
【００３６】
更に、シリサイド化するための多結晶シリコン２３ａの膜厚が薄い場合、上方からエッチングを施して、例えば、４０ｎｍ程度以下の膜厚を精度よく残すことは難しい。しかしながら、堆積によって、１０〜４０ｎｍ程度の膜厚を精度よく形成することは比較的容易である。そのため、上方からのエッチングをストップするためのストッパ膜２５を、精度よく薄く形成された堆積層の上に配置して、堆積層、すなわち多結晶シリコン２３ａ、をほぼそのまま残すことが可能となる。
【実施例２】
【００３７】
本発明の実施例２に係る半導体装置の製造方法について、図７及び図８を参照しながら説明する。図７は半導体装置の製造方法を工程順に模式的に示す構造断面図である。図８は、図７に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。実施例１の半導体装置の製造方法とは、ストッパ膜の位置を変えて、一方が完全にシリサイド化、他方が上部のみシリサイド化している点が異なる。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略する。
【００３８】
図７（ａ）に示すように、半導体基板１１上にゲート絶縁膜２１を形成し、ゲート絶縁膜２１の上にゲート電極となる、多結晶シリコン２３ｃを堆積する。実施例１の多結晶シリコン２３ａに比較して、膜厚が大きく、例えば、約４０ｎｍである。ゲート絶縁膜２１は、例えば、上述の絶縁膜に加えて、シリコン酸化膜（ＳｉＯ２）であってもよい。なお、半導体基板１１は、図面の右側に示すゲート絶縁膜２１に接するゲート電極が、完全にシリサイド化される全シリサイドＭＯＳ領域３、及び図面の左側に示すゲート絶縁膜２１に接するゲート電極が、下部の多結晶シリコン２３ｃを残して、その上部がシリサイド化される上部シリサイドＭＯＳ領域４を有している。
【００３９】
図７（ａ）に示す工程の後は、実施例１の工程と同様に進めることができる。そして、図７（ｂ）に示すように、多結晶シリコン２３ｃの膜厚が厚い分、ストッパ膜２５の位置は、相対的に高くなり、ストッパ膜２５の上の多結晶シリコン２３ｄは、相対的に薄く形成され、合計した多結晶シリコン２３の膜厚は、実施例１とほぼ同様である。
【００４０】
図７（ｃ）に示すように、レジスト４３をマスクとして、ドライエッチング法にて全シリサイドＭＯＳ領域３の多結晶シリコン２３ｄをエッチング除去する。多結晶シリコン２３ｄが薄い分、エッチング時間が短くて済む。
【００４１】
図８（ａ）に示すように、フッ酸等を使用したウェットエッチングによりストッパ膜２５を除去した後、多結晶シリコン２３ｃは、最初に堆積した膜厚約４０ｎｍがほぼそのまま残され、その後、レジスト４３を除去し、多結晶シリコン２３、２３ｃ及び層間絶縁膜４１等の上面全面に、シリサイドを形成するためのＮｉ膜５１を堆積する。Ｎｉ膜５１の厚さは、実施例１と同様でもよいし、所望のＮｉシリサイドの組成に応じて、膜厚の変更は可能である。
【００４２】
図８（ｂ）に示すように、Ｎｉ膜５１を付けた半導体基板１１に対し熱処理、例えば、実施例１より、高い温度、短い時間で熱処理を行い、多結晶シリコン２３、２３ｃとＮｉ膜５１とを反応させ、その後、未反応のＮｉ膜５１をウェットエッチングにて除去する。なお、熱処理は、必要に応じて、複数回行うことは可能である。全シリサイドＭＯＳ領域３には、ゲート絶縁膜２１に接して、Ｎｉシリサイド、例えば、ＮｉＳｉを主成分とする相、が形成され、上部シリサイドＭＯＳ領域４には、ゲート絶縁膜２１に接して、多結晶シリコン２３がそのまま残され、多結晶シリコン２３の上部に、上面から厚さ４０〜６０ｎｍに亘って、ほぼ同相のＮｉシリサイドが形成される。
【００４３】
この後の工程は、実施例１の工程と同様に進めることができ、半導体装置が完成する。
【００４４】
上述したように、半導体装置の製造方法は、実施例１に比較して、ストッパ膜２５の位置が高く、熱処理条件が異なることを除いて、実施例１とほぼ同様である。
【００４５】
その結果、全シリサイドＭＯＳ領域３の多結晶シリコン２３ｃの膜厚が、ほぼ一定となる。そのため、全シリサイドＭＯＳ領域３で必要なＮｉシリサイドを再現性よく形成でき、同様に、上部シリサイドＭＯＳ領域４で必要な上部のみ同相のＮｉシリサイド化を再現性よく形成できる。シリサイドの組成及び位置が安定しているので、適用されるトランジスタのしきい値電圧は安定し、半導体装置の特性は安定したものとなる。
【００４６】
本実施例の半導体装置は、全シリサイドＭＯＳＦＥＴ及び上部シリサイドＭＯＳＦＥＴを作り分けるために、ゲート電極を２回形成する必要がなく、比較的簡単に同一基板上に形成可能となる。また、ゲート電極の２回形成に伴う、ゲート絶縁膜２１への影響は回避できるので、半導体装置の信頼性を向上することが可能となる。
【００４７】
その他、ストッパ膜２５を配置する効果は、実施例１と同様である。
【００４８】
本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。
【００４９】
例えば、実施例では、ｐＭＯＳ領域にストッパ膜を挿入して、多結晶シリコンの膜厚を薄く制御してＮｉ３Ｓｉを形成し、ｎＭＯＳ領域で多結晶シリコンの膜厚を厚く制御して、ＮｉＳｉ２を形成する例を示したが、ストッパ膜を挿入する位置を変更して、他の組成の組み合わせを有するシリサイドを形成することは可能である。
【００５０】
また、実施例では、形成されるシリサイドがＮｉシリサイドである例を示したが、他に、Ｃｏ、Ｔｉ、Ｐｔ、Ｗ等の内の、少なくとも１つの金属を含む金属シリサイドであることは可能である。
【００５１】
また、実施例では、全シリサイドＭＯＳＦＥＴ及び上部シリサイドＭＯＳＦＥＴで、同じ膜厚のゲート絶縁膜を形成する例を示したが、全シリサイドＭＯＳＦＥＴでは薄く、上部シリサイドＭＯＳＦＥＴでは厚く形成することは可能である。
【００５２】
その他、以下の付記に記載されるような構成が考えられる。
（付記１） 半導体基板の表面に、所望のゲート長となるように加工された、ゲート絶縁膜、第１のシリコン材料膜、ストッパ膜、及び第２のシリコン材料膜を順に有する第１の積層膜を備えた第１の領域、前記第１の領域から離間し、所望のゲート長となるように加工された、ゲート絶縁膜、前記第１のシリコン材料膜、及び前記第２のシリコン材料膜を順に有する第２の積層膜を備えた第２の領域を形成する工程と、前記第１及び第２の積層膜の側部の前記半導体基板の表面にソース・ドレイン領域の形成を行う工程と、前記第１の領域の前記第２のシリコン材料膜及び前記ストッパ膜を除去し、露出した前記第１のシリコン材料膜上にシリサイド形成可能な金属を堆積し、前記第２の領域の前記第２のシリコン材料膜上に前記金属を堆積する工程と、前記第１の領域に第１のシリサイドを形成し、前記第２の領域に第２のシリサイドを形成する工程とを具備している半導体装置の製造方法。
【００５３】
（付記２） 前記第１のシリコン材料膜及び前記第２のシリコン材料膜は、多結晶シリコンまたは非晶質シリコンである付記１に記載の半導体装置の製造方法。
【００５４】
（付記３） 前記第１のシリコン材料膜の膜厚は、第２のシリコン材料膜の膜厚より小さい付記１に記載の半導体装置の製造方法。
【００５５】
（付記４） 前記第１のシリサイドは、Ｎｉ３Ｓｉ、前記第２のシリサイドは、ＮｉＳｉ２である付記１に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施例１に係る半導体装置の製造方法を工程順に模式的に示す構造断面図。
【図２】本発明の実施例１に係る半導体装置の図１に続く製造方法を工程順に模式的に示す構造断面図。
【図３】本発明の実施例１に係る半導体装置の図２に続く製造方法を工程順に模式的に示す構造断面図。
【図４】本発明の実施例１に係る半導体装置の図３に続く製造方法を工程順に模式的に示す構造断面図。
【図５】本発明の実施例１に係る半導体装置の図４に続く製造方法を工程順に模式的に示す構造断面図。
【図６】本発明の実施例１に係る半導体装置の図５に続く製造方法を工程順に模式的に示す構造断面図。
【図７】本発明の実施例２に係る半導体装置の製造方法を工程順に模式的に示す構造断面図。
【図８】本発明の実施例２に係る半導体装置の図７に続く製造方法を工程順に模式的に示す構造断面図。
【符号の説明】
【００５７】
１ ｐＭＯＳ領域
２ ｎＭＯＳ領域
３ 全シリサイドＭＯＳ領域
４ 上部シリサイドＭＯＳ領域
１１ 半導体基板
１３ エクステンション領域
１５ ソース・ドレイン領域
２１ ゲート絶縁膜
２３、２３ａ、２３ｂ、２３ｃ、２３ｄ 多結晶シリコン
２５ ストッパ膜
２７、３３、４３ レジスト
３１ シリコン窒化膜
３５ オフセット膜
３７ サイドウォール
４１ 層間絶縁膜
５１ Ｎｉ膜
５３ Ｎｉ３Ｓｉ膜
５５ ＮｉＳｉ２膜
７１ シリサイド膜
【特許請求の範囲】
【請求項１】
半導体基板の表面に、所望のゲート長となるように加工された、ゲート絶縁膜、第１のシリコン材料膜、ストッパ膜、及び第２のシリコン材料膜を順に有する第１の積層膜を備えた第１の領域、前記第１の領域から離間し、所望のゲート長となるように加工された、ゲート絶縁膜、前記第１のシリコン材料膜、及び前記第２のシリコン材料膜を順に有する第２の積層膜を備えた第２の領域を形成する工程と、
前記第１及び第２の積層膜の側部の前記半導体基板の表面にソース・ドレイン領域の形成を行う工程と、
前記第１の領域の前記第２のシリコン材料膜及び前記ストッパ膜を除去し、露出した前記第１のシリコン材料膜上にシリサイド形成可能な金属を堆積し、前記第２の領域の前記第２のシリコン材料膜上に前記金属を堆積する工程と、
前記第１の領域に第１のシリサイドを形成し、前記第２の領域に第２のシリサイドを形成する工程と、
を具備していることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の表面に、ゲート絶縁膜、第１のシリコン材料膜、及びストッパ膜を順に形成する工程と、
第１の領域の前記ストッパ膜を残し、離間した第２の領域の前記ストッパ膜を除去する工程と、
前記第１の領域の前記ストッパ膜上及び前記第２の領域の前記第１のシリコン材料膜上に、第２のシリコン材料膜を堆積して、前記第２のシリコン材料膜の上に第１の絶縁膜を堆積する工程と、
前記第１及び第２の領域の前記ゲート絶縁膜から前記第１の絶縁膜までの積層膜を、所望のゲート長となるように加工する工程と、
加工された前記積層膜の側壁にスペーサ絶縁膜の形成、及び、加工された前記積層膜の側部の前記半導体基板の表面にソース・ドレイン領域の形成を行う工程と、
前記第１及び第２の領域を被うように層間絶縁膜を形成する工程と、
前記層間絶縁膜を少なくとも前記第１の絶縁膜の上面高さまで後退させ、更に前記第１の絶縁膜を除去して、前記第２のシリコン材料膜を露出させる工程と、
前記第１の領域の前記第２のシリコン材料膜及び前記ストッパ膜を除去する工程と、
前記第１の領域の前記第１のシリコン材料膜上及び前記第２の領域の前記第２のシリコン材料膜上を含む表面上に、シリサイド形成可能な金属を堆積する工程と、
前記第１の領域の前記ゲート絶縁膜に接して第１のシリサイドを形成し、前記第２の領域の前記ゲート絶縁膜に接して前記第１のシリサイドより前記金属の比率の小さな第２のシリサイドを形成する工程と、
を具備していることを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板の表面に、ゲート絶縁膜、第１のシリコン材料膜、及びストッパ膜を順に形成する工程と、
第１の領域の前記ストッパ膜を残し、離間した第２の領域の前記ストッパ膜を除去する工程と、
前記第１の領域の前記ストッパ膜上及び前記第２の領域の前記第１のシリコン材料膜上に、第２のシリコン材料膜を堆積して、前記第２のシリコン材料膜の上に第１の絶縁膜を堆積する工程と、
前記第１及び第２の領域の前記ゲート絶縁膜から前記第１の絶縁膜までの積層膜を、所望のゲート長となるように加工する工程と、
加工された前記積層膜の側壁にスペーサ絶縁膜の形成、及び、加工された前記積層膜の側部の前記半導体基板の表面にソース・ドレイン領域の形成を行う工程と、
前記第１及び第２の領域を被うように層間絶縁膜を形成する工程と、
前記層間絶縁膜を少なくとも前記第１の絶縁膜の上面高さまで後退させ、更に前記第１の絶縁膜を除去して、前記第２のシリコン材料膜を露出させる工程と、
前記第１の領域の前記第２のシリコン材料膜及び前記ストッパ膜を除去する工程と、
前記第１の領域の前記第１のシリコン材料膜上及び前記第２の領域の前記第２のシリコン材料膜上を含む表面上に、シリサイド形成可能な金属を堆積する工程と、
前記第１の領域にゲート絶縁膜に接してシリサイドを形成し、前記第２の領域にゲート絶縁膜との間に前記第１のシリコン材料膜が介在するようにシリサイドを形成する工程と、
を具備していることを特徴とする半導体装置の製造方法。
【請求項４】
前記ストッパ膜は、酸化膜、酸窒化膜、及び窒化膜の内の少なくとも１つを含んでいることを特徴とする請求項1乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記金属はＮｉ、Ｃｏ、Ｔｉ、Ｐｔ、及びＷの内の少なくとも１つを含んでいることを特徴とする請求項1乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板の表面に、所望のゲート長となるように加工された、ゲート絶縁膜、第１のシリコン材料膜、ストッパ膜、及び第２のシリコン材料膜を順に有する第１の積層膜を備えた第１の領域、前記第１の領域から離間し、所望のゲート長となるように加工された、ゲート絶縁膜、前記第１のシリコン材料膜、及び前記第２のシリコン材料膜を順に有する第２の積層膜を備えた第２の領域を形成する工程と、
前記第１及び第２の積層膜の側部の前記半導体基板の表面にソース・ドレイン領域の形成を行う工程と、
前記第１の領域の前記第２のシリコン材料膜及び前記ストッパ膜を除去し、露出した前記第１のシリコン材料膜上にシリサイド形成可能な金属を堆積し、前記第２の領域の前記第２のシリコン材料膜上に前記金属を堆積する工程と、
前記第１の領域に第１のシリサイドを形成し、前記第２の領域に第２のシリサイドを形成する工程と、
を具備していることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の表面に、ゲート絶縁膜、第１のシリコン材料膜、及びストッパ膜を順に形成する工程と、
第１の領域の前記ストッパ膜を残し、離間した第２の領域の前記ストッパ膜を除去する工程と、
前記第１の領域の前記ストッパ膜上及び前記第２の領域の前記第１のシリコン材料膜上に、第２のシリコン材料膜を堆積して、前記第２のシリコン材料膜の上に第１の絶縁膜を堆積する工程と、
前記第１及び第２の領域の前記ゲート絶縁膜から前記第１の絶縁膜までの積層膜を、所望のゲート長となるように加工する工程と、
加工された前記積層膜の側壁にスペーサ絶縁膜の形成、及び、加工された前記積層膜の側部の前記半導体基板の表面にソース・ドレイン領域の形成を行う工程と、
前記第１及び第２の領域を被うように層間絶縁膜を形成する工程と、
前記層間絶縁膜を少なくとも前記第１の絶縁膜の上面高さまで後退させ、更に前記第１の絶縁膜を除去して、前記第２のシリコン材料膜を露出させる工程と、
前記第１の領域の前記第２のシリコン材料膜及び前記ストッパ膜を除去する工程と、
前記第１の領域の前記第１のシリコン材料膜上及び前記第２の領域の前記第２のシリコン材料膜上を含む表面上に、シリサイド形成可能な金属を堆積する工程と、
前記第１の領域の前記ゲート絶縁膜に接して第１のシリサイドを形成し、前記第２の領域の前記ゲート絶縁膜に接して前記第１のシリサイドより前記金属の比率の小さな第２のシリサイドを形成する工程と、
を具備していることを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板の表面に、ゲート絶縁膜、第１のシリコン材料膜、及びストッパ膜を順に形成する工程と、
第１の領域の前記ストッパ膜を残し、離間した第２の領域の前記ストッパ膜を除去する工程と、
前記第１の領域の前記ストッパ膜上及び前記第２の領域の前記第１のシリコン材料膜上に、第２のシリコン材料膜を堆積して、前記第２のシリコン材料膜の上に第１の絶縁膜を堆積する工程と、
前記第１及び第２の領域の前記ゲート絶縁膜から前記第１の絶縁膜までの積層膜を、所望のゲート長となるように加工する工程と、
加工された前記積層膜の側壁にスペーサ絶縁膜の形成、及び、加工された前記積層膜の側部の前記半導体基板の表面にソース・ドレイン領域の形成を行う工程と、
前記第１及び第２の領域を被うように層間絶縁膜を形成する工程と、
前記層間絶縁膜を少なくとも前記第１の絶縁膜の上面高さまで後退させ、更に前記第１の絶縁膜を除去して、前記第２のシリコン材料膜を露出させる工程と、
前記第１の領域の前記第２のシリコン材料膜及び前記ストッパ膜を除去する工程と、
前記第１の領域の前記第１のシリコン材料膜上及び前記第２の領域の前記第２のシリコン材料膜上を含む表面上に、シリサイド形成可能な金属を堆積する工程と、
前記第１の領域にゲート絶縁膜に接してシリサイドを形成し、前記第２の領域にゲート絶縁膜との間に前記第１のシリコン材料膜が介在するようにシリサイドを形成する工程と、
を具備していることを特徴とする半導体装置の製造方法。
【請求項４】
前記ストッパ膜は、酸化膜、酸窒化膜、及び窒化膜の内の少なくとも１つを含んでいることを特徴とする請求項1乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記金属はＮｉ、Ｃｏ、Ｔｉ、Ｐｔ、及びＷの内の少なくとも１つを含んでいることを特徴とする請求項1乃至４のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００９−１８２１２２（Ｐ２００９−１８２１２２Ａ）
【公開日】平成２１年８月１３日（２００９．８．１３）
【国際特許分類】
【出願番号】特願２００８−１９３０３（Ｐ２００８−１９３０３）
【出願日】平成２０年１月３０日（２００８．１．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年８月１３日（２００９．８．１３）
【国際特許分類】
【出願日】平成２０年１月３０日（２００８．１．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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