【課題】半導体基板上に分布して形成された複数のＤＭＯＳトランジスタが破壊されることなく動作可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上に分布して形成された３つ以上のＤＭＯＳトランジスタのうちの最内位置のＤＭＯＳトランジスタのオンオフ閾値電圧は最外位置のＤＭＯＳトランジスタのオンオフ閾値電圧よりも大きくなっている。 （もっと読む）

【課題】ばらつきの少ない適切な閾値電圧がそれぞれ設定されたＬｏｇｉｃ領域およびＳＲＡＭ領域のトランジスタを備えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、第１の領域および第２の領域を有する半導体基板と、前記半導体基板上の前記第１の領域に形成された第１の高誘電率層を有する第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、を有する第１のトランジスタと、前記半導体基板上の前記第２の領域に形成された前記第１の高誘電率層よりも酸素欠損濃度の平均値が低い第２の高誘電率層を有する第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、を有し、前記第１のトランジスタと異なる閾値電圧を有する第２のトランジスタと、前記半導体基板上に形成され、前記第１のトランジスタと前記第２のトランジスタとを分離する、酸素原子を含む素子分離領域と、を有する。 （もっと読む）

【課題】本発明は、高性能でかつ閾値電圧の低い半導体装置とその製造方法を提供することを目的とする。
【解決手段】基板に形成され、ＮＭＯＳトランジスタが形成されるＮＭＯＳ形成領域とＰＭＯＳトランジスタが形成されるＰＭＯＳ形成領域とを絶縁分離する素子分離領域と、該基板上に形成されたＨｉｇｈ−ｋ材料からなるＮＭＯＳおよびＰＭＯＳのゲート絶縁膜と、該ＮＭＯＳのゲート絶縁膜上に形成されたＮＭＯＳゲート電極と、該ＰＭＯＳゲート絶縁膜上に形成された第１ニッケルシリサイド層と、該第１ニッケルシリサイド層上に形成され、該第１ニッケルシリサイド層よりも厚くかつ該第１ニッケルシリサイド層よりニッケル密度が大きい第２ニッケルシリサイド層と、を有するＰＭＯＳゲート電極と、該ＮＭＯＳゲート電極および該ＰＭＯＳゲート電極の側壁に形成されたサイドウォールスペーサとを備える。 （もっと読む）

【課題】 バンド端を制御されたＶｔオフセット・デバイスを提供する。
【解決手段】 バンド端を制御されたＶｔオフセット・デバイス、バンド端を制御されたＶｔオフセット・デバイスの設計構造体、及びその構造体の製造方法を開示する。構造体は、第１のバンド構造及び第１の型をもたらす第１の原子比の第１の化合物半導体のチャネルを有する第１のＦＥＴを含む。この構造体はさらに、第２のバンド構造及び第１の型をもたらす第２の原子比の第２の化合物半導体のチャネルを有する第２のＦＥＴを含む。第１の化合物半導体は第２の化合物半導体とは異なり、その結果、第１のＦＥＴは第２のバンド構造とは異なる第１のバンド構造を有し、第２のＦＥＴの閾値電圧とは異なる閾値電圧を生じる。 （もっと読む）

【課題】低閾値電圧動作が可能な電界効果トランジスタを提供する。
【解決手段】ｎ型半導体基板２と、半導体基板に離間して形成されたソースおよびドレイン領域１２ａ、１２ｂと、ソース領域とドレイン領域との間の半導体基板上に形成され、Ｈｆ、Ｚｒ、Ｔｉから選ばれた少なくとも１つの物質と酸素を含む第１絶縁膜４と、第１絶縁膜上に形成され、シリコンと酸素を含む第２絶縁膜８と、第２絶縁膜上に形成されたゲート電極１０と、を備え、Ｖ、Ｃｒ、Ｔｅ、Ｐ、Ａｓ、Ｓ、Ｓｅの群から選ばれた少なくとも一つの第１物質と、窒素とが第１絶縁膜と第２絶縁膜との界面を含む界面領域７に含まれ、第１物質の面密度が界面領域内の第２絶縁膜側において第１ピークを有し、窒素の面密度が界面領域内に第２ピークを有し、第２ピークの位置が、第１ピークの位置よりも半導体基板側にある。 （もっと読む）

【課題】複数のしきい値電圧をもつソース・ドレインが対称構造であるMOSトランジスタを同一基板上に搭載するとき、各MOSトランジスタのソース・ドレインの接続入れ替えに対して電気的に対称な特性を提供することにある。
【解決手段】しきい値電圧の大きいMOSトランジスタ９にはハロー拡散領域４を設け、しきい値電圧の小さいMOSトランジスタ１６からはハローインプラを除く。 （もっと読む）

【課題】ゲート絶縁膜形成工程のような大きな熱負荷を避けて、チャネルの最上面の不純物濃度を薄くした、深さ方向のドーピング・プロファイルを実現し、オン電流が向上する半導体装置の製造方法を提供することである。
【解決手段】 ゲート電極形成後にゲート電極をマスクにして角度１０度以下でチャネル不純物をイオン注入し、この後、チャネル不純物の活性化を、基板表面から所定の深さのチャネル不純物濃度がゲート長方向に一定になるように、ＲＴＡを用いたアニールで行う、さらに、その後のエクステンション／ハロー注入、深いＳ／Ｄ注入の後の活性化を、拡散レスアニールで行う。 （もっと読む）

【課題】複数の半導体素子における界面特性及び信頼性の劣化を抑制する。
【解決手段】半導体装置の製造方法は、第１半導体素子を有する第１領域と前記第１半導体素子と異なる第２半導体素子を有する第２領域とを備えた半導体装置の製造方法であって、前記第１領域及び前記第２領域における半導体基板１０表面にシリコンゲルマニウム膜１１を形成する工程と、前記第１領域及び前記第２領域における前記シリコンゲルマニウム膜表面を窒化処理する工程と、前記第１領域及び前記第２領域における窒化処理された前記シリコンゲルマニウム膜上にシリコンと酸素とを主成分とする第１絶縁膜１３を形成する工程と、前記第２領域における前記第１絶縁膜を除去する工程と、前記第１領域における前記第１絶縁膜上及び前記第２領域における窒化処理された前記シリコンゲルマニウム膜上に金属と酸素とを主成分とする第２絶縁膜１５を形成する工程と、を具備する。 （もっと読む）

【課題】半導体装置の小型化が進んでも半導体装置の信頼性向上を図ることができる技術を提供する。
【解決手段】本発明の技術的思想は、積層形成される窒化シリコン膜ＳＮ１〜ＳＮ３のそれぞれの膜厚を一定値ではなく、トータルの総膜厚を一定に保ちながら、上層の窒化シリコン膜ＳＮ３から下層の窒化シリコン膜ＳＮ１にしたがって膜厚を薄くするように構成している点にある。これにより、歪シリコン技術を実効あらしめる窒化シリコン膜ＳＮ１〜ＳＮ３の引張応力を確保しながら、特に、最上層の窒化シリコン膜ＳＮ３の埋め込み特性を改善できる。 （もっと読む）

【課題】本発明は、しきい値電圧のばらつきが大きいトランジスタのしきい値電圧を調整してしきい値電圧のばらつきを低減することを可能にする。
【解決手段】基板１１と絶縁層１２とシリコン層１３が積層されてなるＳＯＩ基板１０の該シリコン層１３の表面側にトランジスタ２０を形成する工程と、ＳＯＩ基板１０上に、トランジスタ２０を被覆する第１絶縁膜３０と、トランジスタ２０に電気的に接続される配線部４０とを形成する工程と、配線部４０を通じてトランジスタ２０のしきい値電圧を測定する工程と、第１絶縁膜３０表面に第２絶縁膜を介して支持基板を形成する工程と、ＳＯＩ基板１０の裏面側の基板１１と絶縁層１２の少なくとも一部を除去する工程と、測定されたしきい値電圧に基づいてトランジスタ２０のしきい値電圧を調整する工程を有する。 （もっと読む）

【課題】低い閾値電圧を有するＦＥＴおよび高い閾値電圧を有するＦＥＴのいずれも高性能な特性を有する半導体装置を提供する。
【解決手段】半導体装置１００は、ＦＥＴ１０２と、ＦＥＴ１０２よりも高い閾値電圧を持つＦＥＴ１０４を同一半導体基板上に備える。ＦＥＴ１０２は、ゲート絶縁膜１１４とゲート電極１２６を備える。ＦＥＴ１０４は、ゲート絶縁膜１１４とゲート電極１２１を備える。ＦＥＴ１０２のゲート電極１２６、ＦＥＴ１０４のゲート絶縁膜１１４、ゲート電極１２１はＨｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔａ、Ｗからなる群から選択される少なくとも一つの金属を含む。ＦＥＴ１０４のゲート絶縁膜１１４とゲート電極１２１との界面における前記金属の濃度は、ＦＥＴ１０２のゲート絶縁膜１１４とゲート電極１２６との界面における前記金属の濃度よりも高い。 （もっと読む）

【課題】微細化に対応でき、Ｈｉｇｈ−ｋゲート絶縁膜を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０１と、ｐ型層１０３上に設けられた第１のゲート絶縁膜１１５、ＴｉＮからなる第１のゲート電極１１６と、及び不純物を含む半導体からなる第１の上部ゲート電極１１７を有するＮチャネル型ＭＯＳトランジスタ１０６と、ｎ型層１０２上に設けられた第２のゲート絶縁膜１０９、ＴｉＮ結晶からなり、（１１１）配向／（２００）配向が１．５以上となるＴｉＮ層を少なくとも一部に含む第２のゲート電極１１０、及び不純物を含む半導体からなる第２の上部ゲート電極１１１を有するＰチャネル型ＭＯＳトランジスタ１０５とを備えている。 （もっと読む）

【課題】より低い電源電圧で動作させる場合の安定性を確保する。
【解決手段】電源Ｖｂａｔの電圧を昇圧するためにオンオフ動作を繰り返すＮＭＯＳトランジスタＮＭ１、ＮＭ２と、ＮＭ１をオンオフ駆動する駆動回路１１と、ＮＭ２をオンオフ駆動する駆動回路１２と、昇圧された電圧を平滑し平滑電圧が所定の値を超えたか否かを検知するコンパレータＣＭＰ２と、電源投入後に駆動回路１１を活性化し、平滑電圧が所定の値を超えたことをコンパレータＣＭＰ２が検知した場合に駆動回路１１を非活性化し駆動回路１２を活性化する。ＮＭ１は、ＮＭ２よりも閾値電圧を低くなるよう構成され、ソースを接地し、ゲートに駆動回路１１からのオンオフ駆動信号が供給される。ソースをＮＭ１のドレインに接続し、ゲートに電源Ｖｂａｔが供給され、ドレインをＮＭ２のドレイン（ノードＰ）に接続するＮＭＯＳトランジスタＮＭ３を備える。 （もっと読む）

【課題】ＣＭＯＳ固体撮像装置における電荷読み出しトランジスタのゲート電極を縦型構成として画素サイズの微細化を可能にしつつ、各トランジスタにおけるチャネル領域の電位コントロールを確実ならしめる。
【解決手段】基板２０と、基板２０内に埋め込まれたフォトダイオードＰＤ１，ＰＤ２と、フォトダイオードＰＤ１，ＰＤ２の信号電荷を読み出す為に基板の深さ方向に埋め込まれて形成された、電荷読み出しトランジスタＴｒ１の縦型のゲート電極２６と、縦型の読み出しゲート電極２６とは異なる電極材料で形成された、他のトランジスタＴｒ２，Ｔｒ３の平面型のゲート電極３１，３３とを有する。 （もっと読む）

フィン電界効果トランジスタ（フィンＦＥＴ）を用いた半導体の製造方法が開示される。特定の実施形態の方法は、第一の幅によって離隔された第一の側壁及び第二の側壁を有する第一のダミー構造体をシリコン基板上に堆積させるステップを含む。また、本方法は、第一のダミー構造体を堆積させるのと同時に第二のダミー構造体をシリコン基板上に堆積させるステップも含む。第二のダミー構造体は、第二の幅によって離隔された第三の側壁及び第四の側壁を有する。第二の幅は第一の幅よりも実質的に大きい。第一のダミー構造体を用いて略第一の幅によって離隔された第一の対のフィンを形成する。第二のダミー構造体を用いて略第二の幅によって離隔された第二の対のフィンを形成する。
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少なくとも二つの異なる仕事関数を有する複数のトランジスタゲートを形成する方法は、異なる幅を有する基板上に第一および第二のトランジスタゲートを形成するステップを含み、第一の幅は第二の幅よりも狭い。材料は、第一および第二のゲート上を含む基板上に堆積される。エッチングチャンバー内で、材料は、第一および第二のゲートの双方の上からエッチングされ、第一のゲートの導電性材料を露出し、第二のゲート上に支持された材料の厚さを減少させ、材料によって被覆された第二のゲートをそのまま残す。エッチング後に、エッチングチャンバー内のそのままの位置で、基板は少なくとも３００℃の基板温度で金属を含むプラズマに対して暴露され、第二のゲートの仕事関数と比較して、第一のゲートの仕事関数を改変するために、第一のゲートへと金属を拡散させる。
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【課題】 低抵抗率のコンタクトを実現した半導体装置の製造方法を提供する。
【解決手段】半導体と接した第１の金属層を酸化防止用の第２の金属層で覆った状態で、第１の金属層のみをシリサイド化し、酸素混入のないシリサイド層を形成する。第１の金属層の材料として、半導体との仕事関数の差が所定の値となるような金属が用いられ、第２の金属層の材料として、アニール温度で第１の金属層と反応しない金属が用いられる。 （もっと読む）

【課題】本発明は、縦型トランジスタが形成される溝部内面にゲート絶縁膜を介して形成した薄膜を実効的なゲート電極とすることで、同一基板上に平面ＣＭＯＳＦＥＴと縦型トランジスタを混載することを可能にする。
【解決手段】半導体基板１１に、光電変換部５１を備えた画素部１２と周辺回路部１３を有し、画素部１２は、光電変換部５１から信号電荷を読み出す縦型トランジスタ２１と、この縦型トランジスタ２１で読み出した信号電荷を処理する平面型トランジスタ２２を有し、縦型トランジスタ２１は、半導体基板１１に形成した溝部３１と、その内面に形成したゲート絶縁膜３２と、溝部３１内およびその周囲の半導体基板１１上のゲート絶縁膜３２上に形成した導電層３５と、ゲート絶縁膜３２と導電層３５を介して溝部３１内を埋め込む埋め込み層３６と、埋め込み層３６上に導電層３５に接続した電極層３７を有する。 （もっと読む）

【課題】ゲートラストプロセスで作製するトランジスタにおいて、活性領域と素子分離領域の高さばらつきのためゲートのポリシリコンを抜くことができないことにより、ゲートの抵抗にばらつきが生じるのを防ぐことを目的とする。
【解決手段】本発明に係る半導体装置の製造方法は、第１のゲート部３０及び第２のゲート部３１の上面が共に露出するように、酸化膜１６、ＰＭＤ１９、及び第１のゲート部３０又は第２のゲート部３１の一部を研磨除去する工程、露出された部分より、ポリシリコン１２を抜く工程、第１のゲート部３０及び第２のゲート部３１を覆うメタルを形成する工程を備える。また、第１のゲート部３０及び第２のゲート部３１の上面が共に露出するようにメタルを研磨除去し、第１のゲート部３０と第２のゲート部３１で厚みの異なるメタルを残す工程を備えて構成される。 （もっと読む）

【課題】ＳＲＡＭにおいてＮＭＯＳ及びＰＭＯＳトランジスタのバランスを確保して、ＰＭＯＳトランジスタの閾値電圧を高くできる半導体装置及びその製造方法を提供する。
【解決手段】メモリ領域において、基板の第１半導体領域（１２，１３）の第１チャネル形成領域上に第１ゲート絶縁膜（２０，２１）を介して第１ゲート電極が形成され、第１半導体領域に第１ソースドレイン領域（１６，１７）が形成されて第１トランジスタが形成され、ロジック領域において、基板の第２半導体領域（１４，１５）の第２チャネル形成領域上に第２ゲート絶縁膜（２２，２３）を介して第２ゲート電極が形成され、第２半導体領域に第２ソースドレイン領域（１８，１９）が形成されて第２トランジスタが形成され、第１ゲート電極の第１ゲート絶縁膜に接する部分が金属（４０，４１）からなり、第２ゲート電極の第２ゲート絶縁膜に接する部分が半導体（２６，２７）からなる。 （もっと読む）