半導体装置とその製造方法
【課題】本発明は、高性能でかつ閾値電圧の低い半導体装置とその製造方法を提供することを目的とする。
【解決手段】基板に形成され、ＮＭＯＳトランジスタが形成されるＮＭＯＳ形成領域とＰＭＯＳトランジスタが形成されるＰＭＯＳ形成領域とを絶縁分離する素子分離領域と、該基板上に形成されたＨｉｇｈ−ｋ材料からなるＮＭＯＳおよびＰＭＯＳのゲート絶縁膜と、該ＮＭＯＳのゲート絶縁膜上に形成されたＮＭＯＳゲート電極と、該ＰＭＯＳゲート絶縁膜上に形成された第１ニッケルシリサイド層と、該第１ニッケルシリサイド層上に形成され、該第１ニッケルシリサイド層よりも厚くかつ該第１ニッケルシリサイド層よりニッケル密度が大きい第２ニッケルシリサイド層と、を有するＰＭＯＳゲート電極と、該ＮＭＯＳゲート電極および該ＰＭＯＳゲート電極の側壁に形成されたサイドウォールスペーサとを備える。
【解決手段】基板に形成され、ＮＭＯＳトランジスタが形成されるＮＭＯＳ形成領域とＰＭＯＳトランジスタが形成されるＰＭＯＳ形成領域とを絶縁分離する素子分離領域と、該基板上に形成されたＨｉｇｈ−ｋ材料からなるＮＭＯＳおよびＰＭＯＳのゲート絶縁膜と、該ＮＭＯＳのゲート絶縁膜上に形成されたＮＭＯＳゲート電極と、該ＰＭＯＳゲート絶縁膜上に形成された第１ニッケルシリサイド層と、該第１ニッケルシリサイド層上に形成され、該第１ニッケルシリサイド層よりも厚くかつ該第１ニッケルシリサイド層よりニッケル密度が大きい第２ニッケルシリサイド層と、を有するＰＭＯＳゲート電極と、該ＮＭＯＳゲート電極および該ＰＭＯＳゲート電極の側壁に形成されたサイドウォールスペーサとを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に係り、特に、CMOS型半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
CMOS型半導体装置では、ゲート絶縁膜に酸化シリコン(SiO2)を用いるのが一般的であるが、高性能化のためには、ゲート絶縁膜のSiO2を薄くするか、又は、ゲート絶縁膜を、いわゆるHigh-k材料と呼ばれる高誘電率の材料に変えていく必要がある（下記非特許文献を参照）。ただ、従来のゲート絶縁膜であるSiO2膜を薄くするだけでは、その膜厚が2nm以下くらいから、ゲート絶縁膜を通してのリーク電流が大きくなりすぎ、SiO2膜を用いることには限界が見え始めている。
【０００３】
また、その一方で、高集積化、低電圧、高速動作化のために、これまで一般にデュアルポリシリゲートが用いられてきた（下記特許文献を参照）。しかし、ポリシリゲートでは、ゲート電極の空乏化の問題があり、ゲート絶縁膜が薄くなると問題はさらに深刻となる。なかでも、PMOSでは特に深刻である。すなわち、ゲート電極には、ポリシリコンにボロンを不純物としてドーピングしたものが用いられているが、ボロンの活性化が十分にされないといった問題以外に、ボロンが拡散して薄いゲート絶縁膜を突き抜けシリコン基板にまでドーピングされるといった問題が発生する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３５９２９５号公報
【非特許文献】
【０００５】
【非特許文献１】2003 Symposium on VLSI Technology Digest of Technical Papers:Fermi Level Pinning at the PolySi/Metal Oxide Interface
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前記のSiO2ゲート絶縁膜の薄膜化にも限界が見え始めたこともあり、High-k材料の試みがされ始めているが、この場合、デュアルポリシリゲートができにくいという問題がある。すなわち、FermiLevelのPinningと呼ばれている現象で、例えば、High-k材料として、HfO2を用いた場合、NMOS用のN+ドーピングのポリシリゲート電極の仕事関数も、PMOS用のP+ドーピングのポリシリゲート電極の仕事関数も、シリコンの伝導帯に近い値となり、両者の差が小さくなる。NMOSにとっては、ポリシリゲート電極が適しているが、PMOSでは、この場合、閾値が大きくなりすぎ、駆動電流が小さくなってしまう。
【０００７】
そこで、本発明は、高性能（高集積化、低電圧、高速動作化）で、かつ閾値電圧の低い半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、基板と、該基板に形成され、ＮＭＯＳトランジスタが形成されるＮＭＯＳ形成領域とＰＭＯＳトランジスタが形成されるＰＭＯＳ形成領域とを絶縁分離するための素子分離領域と、該基板上に形成されたＨｉｇｈ−ｋ材料からなるＮＭＯＳおよびＰＭＯＳのゲート絶縁膜と、該ＮＭＯＳのゲート絶縁膜上に形成されたポリシリコンからなるＮＭＯＳゲート電極と、該ＰＭＯＳゲート絶縁膜上に形成された第１ニッケルシリサイド層と、該第１ニッケルシリサイド層上に形成されていて、該第１ニッケルシリサイド層よりも大きな膜厚を有しかつ該第１ニッケルシリサイド層よりニッケル密度が大きい第２ニッケルシリサイド層と、を有するＰＭＯＳゲート電極と、該ＮＭＯＳゲート電極および該ＰＭＯＳゲート電極の側壁に形成されたサイドウォールスペーサとを備えたことを特徴とする。
【０００９】
本発明の半導体装置の製造方法は、基板に、ＮＭＯＳトランジスタが形成されるＮＭＯＳ形成領域とＰＭＯＳトランジスタが形成されるＰＭＯＳ形成領域とを絶縁分離するための素子分離部を形成する工程と、該基板上に絶縁膜およびポリシリコン膜を成膜する工程と、該ポリシリコン膜上にフォトレジストを形成してパターニングを行った後、異方性エッチングを行って該ＮＭＯＳおよびＰＭＯＳのゲート電極およびゲート絶縁膜を形成する工程と、該ＮＭＯＳおよびＰＭＯＳのゲート電極の側壁にシリコン酸化膜およびサイドウォールスペーサを形成する工程と、該ＰＭＯＳのポリシリコンゲート電極を選択的にエッチングして該ＰＭＯＳのポリシリコンゲート電極の膜厚を該ＮＭＯＳのポリシリコンゲート電極の膜厚よりも小さくする工程と、該基板の全面にＮｉを含有する積層膜を堆積し、該ＮＭＯＳのポリシリコンゲート電極の上部をシリサイド化するとともに、該ＰＭＯＳのポリシリコンゲート電極全部をシリサイド化する工程を備えたことを特徴とする。
【発明の効果】
【００１０】
本発明の半導体装置とその製造方法によると、ゲート絶縁膜にいわゆるHigh-k材料を用いることによりゲート絶縁膜の薄膜化によるゲートリーク電流の増加が抑制され、また、NMOS、PMOSともに閾値電圧を低い値に設定でき、PMOSでは、ゲート電極の空乏化がなくなりことにより、電流駆動能力が向上し、同時に、ソース/ドレイン、ゲートがシリサイドにより低抵抗化されたことにより、高性能な半導体装置を実現できる。
【図面の簡単な説明】
【００１１】
【図１】本発明に係るCMOS型半導体装置の製造工程図である。
【図２】本発明に係るCMOS型半導体装置の製造工程図である。
【図３】本発明に係るCMOS型半導体装置の製造工程図である。
【図４】本発明に係るCMOS型半導体装置の製造工程図である。
【図５】本発明に係るCMOS型半導体装置の製造工程図である。
【図６】本発明に係るCMOS型半導体装置の製造工程図である。
【図７】本発明に係るCMOS型半導体装置の製造工程図である。
【図８】本発明に係るCMOS型半導体装置の製造工程図である。
【図９】本発明に係るCMOS型半導体装置の製造工程図である。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の最良の形態について、図面を参照して説明する。
【実施例１】
【００１３】
この実施例においては、シリコン基板上に形成するゲート絶縁膜にハフニウム(Hf)若しくはジルコニウム(Zr)の酸化膜又はシリケート膜を用いる。NMOSのゲート電極にポリシリを用いることにより、仕事関数は、シリコンの伝導帯に近くに位置することになり、閾値を低く設定することが可能となる。また、移動度の劣化を防ぐために、前記Hf若しくはZrの酸化膜又はシリケート膜の下層に2nm以下の酸化シリコン(SiO2)膜を形成してもよい。
【００１４】
前記ゲート絶縁膜直上のゲート電極には、NMOSでは、ポリシリを用いる。ただし、ゲート抵抗を下げるため、前記ポリシリ上部にシリサイド層を形成してもよい。
【００１５】
前記ゲート絶縁膜直上のゲート電極には、PMOSでは、Ni又はNiシリサイドを用いる。本発明によるゲート電極の仕事関数は、シリコンの価電子帯の近くに位置することになり、閾値を低く設定することが可能となる。
【００１６】
以下に、製造工程を説明する。まず、図１に示すように、シリコン基板10に素子分離領域11を形成した後、NMOS領域にPウェル12を、PMOS領域にはNウェル13をそれぞれ形成する。
【００１７】
次に、図２に示すように、Pウェル12及びNウェル13に閾値電圧調整用の不純物をそれぞれ導入した後、ゲート絶縁膜14を形成する。このゲート絶縁膜14は、例えば、Hf又はZrを含有した材料を用い、MOCVD法により形成されたHfO2又はZrO2、あるいは、前記材料にSiを含有した材料も加えることにより形成されるHfSiO4又はZrSiO4を用いることができる。その膜厚は1.0〜4.0nmとする。
【００１８】
これらのゲート絶縁膜14を用いた場合には、仕事関数がシリコンの伝導帯近くになるポリシリをNMOS用のゲート電極として用いることができる。前記HfO2、ZrO2、HfSiO4又はZrSiO4の下層に2nm以下のSiO2膜を熱酸化で形成してもよい。次に、前記ゲート絶縁膜14上に、ポリシリ15を、SiH4又はSiD4を原材料としたLPCVD法にて、膜厚100〜200nmとして成膜する。
【００１９】
次に、図３において、フォトレジストのパターニングと異方性エッチングにより、PMOS領域とNMOS領域に、それぞれゲート電極16,17を形成する。その際、ゲート絶縁膜は、ゲート電極16,17の直下にのみ残すこととする。
【００２０】
次に、図４に示すように、全面にシリコン酸化膜18を形成する。このシリコン酸化膜18は、TEOSを原材料としたLPCVD法により成膜する。その膜厚は1.0〜5.0nmとする。
【００２１】
次に、図５に示すように、NMOSのLDD領域19とPMOSのLDD領域20をそれぞれイオン注入法にて形成する。
【００２２】
次に、図６に示すように、LPCVD法によりシリコン窒化膜を成膜後、エッチバックによりサイドウォールスペーサ21を形成する。
【００２３】
次に、図７に示すように、NMOSのソ−ス/ドレイン領域22とPMOSのソ−ス/ドレイン領域23をそれぞれイオン注入法により形成する。
【００２４】
次に、図８に示すように、エッチングにより、PMOSのゲート電極24のポリシリの膜厚を、後工程で成膜するNiの膜厚より薄くする。
【００２５】
次に、全面にTiN/Niの積層膜をスパッタ法を用いて堆積した後、400〜550℃で、数秒〜数十分、窒素雰囲気でアニールすることにより、Niは、基板のシリコン、又はゲート電極のポリシリとの間で、Niシリサイド（NiSi）を形成する。このとき、スパッタするNiの膜厚は、5〜20nmとし、前記PMOSのゲートポリシリ膜厚より厚くする。
【００２６】
その後、未反応となって残ったTiN/Niは、硫酸に過酸化水素を加えた液等で除去する。その結果を、図９に示した。ソ−ス/ドレイン領域、PMOSのゲート電極及びNMOSのゲート電極に、それぞれNiシリサイド25、26及び27が形成される。NiとSiのシリサイド反応では、Niが可動原子であるため、PMOSのゲート電極では、過剰なニッケル28が、ゲート絶縁膜直上にまで拡散することになる。
【００２７】
この後は、図に表していないが、全面に絶縁膜を成膜し、CMP処理により平坦化を行い、ソース、ドレイン及びゲートに対してコンタクトを開口し、タングステンの埋め込みを行い、最後に配線を形成して、CMOS型半導体装置は完成する。
【符号の説明】
【００２８】
10…シリコン基板、11…素子分離領域、12…Pウェル、13…Nウェル、14…ゲート絶縁膜、15…ポリシリ、16…NMOSのゲート電極、17…PMOSのゲート電極、18…シリコン酸化膜、19…NMOSのLDD領域、20…PMOSのLDD領域、21…サイドウォールスペーサ、22…NMOSのソ−ス/ドレイン領域、23…PMOSのソ−ス/ドレイン領域、24…PMOSのゲート電極、25,26,27…ニッケルシリサイド(NiSi)、28…ニッケル(Ni)
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に係り、特に、CMOS型半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
CMOS型半導体装置では、ゲート絶縁膜に酸化シリコン(SiO2)を用いるのが一般的であるが、高性能化のためには、ゲート絶縁膜のSiO2を薄くするか、又は、ゲート絶縁膜を、いわゆるHigh-k材料と呼ばれる高誘電率の材料に変えていく必要がある（下記非特許文献を参照）。ただ、従来のゲート絶縁膜であるSiO2膜を薄くするだけでは、その膜厚が2nm以下くらいから、ゲート絶縁膜を通してのリーク電流が大きくなりすぎ、SiO2膜を用いることには限界が見え始めている。
【０００３】
また、その一方で、高集積化、低電圧、高速動作化のために、これまで一般にデュアルポリシリゲートが用いられてきた（下記特許文献を参照）。しかし、ポリシリゲートでは、ゲート電極の空乏化の問題があり、ゲート絶縁膜が薄くなると問題はさらに深刻となる。なかでも、PMOSでは特に深刻である。すなわち、ゲート電極には、ポリシリコンにボロンを不純物としてドーピングしたものが用いられているが、ボロンの活性化が十分にされないといった問題以外に、ボロンが拡散して薄いゲート絶縁膜を突き抜けシリコン基板にまでドーピングされるといった問題が発生する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３５９２９５号公報
【非特許文献】
【０００５】
【非特許文献１】2003 Symposium on VLSI Technology Digest of Technical Papers:Fermi Level Pinning at the PolySi/Metal Oxide Interface
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前記のSiO2ゲート絶縁膜の薄膜化にも限界が見え始めたこともあり、High-k材料の試みがされ始めているが、この場合、デュアルポリシリゲートができにくいという問題がある。すなわち、FermiLevelのPinningと呼ばれている現象で、例えば、High-k材料として、HfO2を用いた場合、NMOS用のN+ドーピングのポリシリゲート電極の仕事関数も、PMOS用のP+ドーピングのポリシリゲート電極の仕事関数も、シリコンの伝導帯に近い値となり、両者の差が小さくなる。NMOSにとっては、ポリシリゲート電極が適しているが、PMOSでは、この場合、閾値が大きくなりすぎ、駆動電流が小さくなってしまう。
【０００７】
そこで、本発明は、高性能（高集積化、低電圧、高速動作化）で、かつ閾値電圧の低い半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、基板と、該基板に形成され、ＮＭＯＳトランジスタが形成されるＮＭＯＳ形成領域とＰＭＯＳトランジスタが形成されるＰＭＯＳ形成領域とを絶縁分離するための素子分離領域と、該基板上に形成されたＨｉｇｈ−ｋ材料からなるＮＭＯＳおよびＰＭＯＳのゲート絶縁膜と、該ＮＭＯＳのゲート絶縁膜上に形成されたポリシリコンからなるＮＭＯＳゲート電極と、該ＰＭＯＳゲート絶縁膜上に形成された第１ニッケルシリサイド層と、該第１ニッケルシリサイド層上に形成されていて、該第１ニッケルシリサイド層よりも大きな膜厚を有しかつ該第１ニッケルシリサイド層よりニッケル密度が大きい第２ニッケルシリサイド層と、を有するＰＭＯＳゲート電極と、該ＮＭＯＳゲート電極および該ＰＭＯＳゲート電極の側壁に形成されたサイドウォールスペーサとを備えたことを特徴とする。
【０００９】
本発明の半導体装置の製造方法は、基板に、ＮＭＯＳトランジスタが形成されるＮＭＯＳ形成領域とＰＭＯＳトランジスタが形成されるＰＭＯＳ形成領域とを絶縁分離するための素子分離部を形成する工程と、該基板上に絶縁膜およびポリシリコン膜を成膜する工程と、該ポリシリコン膜上にフォトレジストを形成してパターニングを行った後、異方性エッチングを行って該ＮＭＯＳおよびＰＭＯＳのゲート電極およびゲート絶縁膜を形成する工程と、該ＮＭＯＳおよびＰＭＯＳのゲート電極の側壁にシリコン酸化膜およびサイドウォールスペーサを形成する工程と、該ＰＭＯＳのポリシリコンゲート電極を選択的にエッチングして該ＰＭＯＳのポリシリコンゲート電極の膜厚を該ＮＭＯＳのポリシリコンゲート電極の膜厚よりも小さくする工程と、該基板の全面にＮｉを含有する積層膜を堆積し、該ＮＭＯＳのポリシリコンゲート電極の上部をシリサイド化するとともに、該ＰＭＯＳのポリシリコンゲート電極全部をシリサイド化する工程を備えたことを特徴とする。
【発明の効果】
【００１０】
本発明の半導体装置とその製造方法によると、ゲート絶縁膜にいわゆるHigh-k材料を用いることによりゲート絶縁膜の薄膜化によるゲートリーク電流の増加が抑制され、また、NMOS、PMOSともに閾値電圧を低い値に設定でき、PMOSでは、ゲート電極の空乏化がなくなりことにより、電流駆動能力が向上し、同時に、ソース/ドレイン、ゲートがシリサイドにより低抵抗化されたことにより、高性能な半導体装置を実現できる。
【図面の簡単な説明】
【００１１】
【図１】本発明に係るCMOS型半導体装置の製造工程図である。
【図２】本発明に係るCMOS型半導体装置の製造工程図である。
【図３】本発明に係るCMOS型半導体装置の製造工程図である。
【図４】本発明に係るCMOS型半導体装置の製造工程図である。
【図５】本発明に係るCMOS型半導体装置の製造工程図である。
【図６】本発明に係るCMOS型半導体装置の製造工程図である。
【図７】本発明に係るCMOS型半導体装置の製造工程図である。
【図８】本発明に係るCMOS型半導体装置の製造工程図である。
【図９】本発明に係るCMOS型半導体装置の製造工程図である。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の最良の形態について、図面を参照して説明する。
【実施例１】
【００１３】
この実施例においては、シリコン基板上に形成するゲート絶縁膜にハフニウム(Hf)若しくはジルコニウム(Zr)の酸化膜又はシリケート膜を用いる。NMOSのゲート電極にポリシリを用いることにより、仕事関数は、シリコンの伝導帯に近くに位置することになり、閾値を低く設定することが可能となる。また、移動度の劣化を防ぐために、前記Hf若しくはZrの酸化膜又はシリケート膜の下層に2nm以下の酸化シリコン(SiO2)膜を形成してもよい。
【００１４】
前記ゲート絶縁膜直上のゲート電極には、NMOSでは、ポリシリを用いる。ただし、ゲート抵抗を下げるため、前記ポリシリ上部にシリサイド層を形成してもよい。
【００１５】
前記ゲート絶縁膜直上のゲート電極には、PMOSでは、Ni又はNiシリサイドを用いる。本発明によるゲート電極の仕事関数は、シリコンの価電子帯の近くに位置することになり、閾値を低く設定することが可能となる。
【００１６】
以下に、製造工程を説明する。まず、図１に示すように、シリコン基板10に素子分離領域11を形成した後、NMOS領域にPウェル12を、PMOS領域にはNウェル13をそれぞれ形成する。
【００１７】
次に、図２に示すように、Pウェル12及びNウェル13に閾値電圧調整用の不純物をそれぞれ導入した後、ゲート絶縁膜14を形成する。このゲート絶縁膜14は、例えば、Hf又はZrを含有した材料を用い、MOCVD法により形成されたHfO2又はZrO2、あるいは、前記材料にSiを含有した材料も加えることにより形成されるHfSiO4又はZrSiO4を用いることができる。その膜厚は1.0〜4.0nmとする。
【００１８】
これらのゲート絶縁膜14を用いた場合には、仕事関数がシリコンの伝導帯近くになるポリシリをNMOS用のゲート電極として用いることができる。前記HfO2、ZrO2、HfSiO4又はZrSiO4の下層に2nm以下のSiO2膜を熱酸化で形成してもよい。次に、前記ゲート絶縁膜14上に、ポリシリ15を、SiH4又はSiD4を原材料としたLPCVD法にて、膜厚100〜200nmとして成膜する。
【００１９】
次に、図３において、フォトレジストのパターニングと異方性エッチングにより、PMOS領域とNMOS領域に、それぞれゲート電極16,17を形成する。その際、ゲート絶縁膜は、ゲート電極16,17の直下にのみ残すこととする。
【００２０】
次に、図４に示すように、全面にシリコン酸化膜18を形成する。このシリコン酸化膜18は、TEOSを原材料としたLPCVD法により成膜する。その膜厚は1.0〜5.0nmとする。
【００２１】
次に、図５に示すように、NMOSのLDD領域19とPMOSのLDD領域20をそれぞれイオン注入法にて形成する。
【００２２】
次に、図６に示すように、LPCVD法によりシリコン窒化膜を成膜後、エッチバックによりサイドウォールスペーサ21を形成する。
【００２３】
次に、図７に示すように、NMOSのソ−ス/ドレイン領域22とPMOSのソ−ス/ドレイン領域23をそれぞれイオン注入法により形成する。
【００２４】
次に、図８に示すように、エッチングにより、PMOSのゲート電極24のポリシリの膜厚を、後工程で成膜するNiの膜厚より薄くする。
【００２５】
次に、全面にTiN/Niの積層膜をスパッタ法を用いて堆積した後、400〜550℃で、数秒〜数十分、窒素雰囲気でアニールすることにより、Niは、基板のシリコン、又はゲート電極のポリシリとの間で、Niシリサイド（NiSi）を形成する。このとき、スパッタするNiの膜厚は、5〜20nmとし、前記PMOSのゲートポリシリ膜厚より厚くする。
【００２６】
その後、未反応となって残ったTiN/Niは、硫酸に過酸化水素を加えた液等で除去する。その結果を、図９に示した。ソ−ス/ドレイン領域、PMOSのゲート電極及びNMOSのゲート電極に、それぞれNiシリサイド25、26及び27が形成される。NiとSiのシリサイド反応では、Niが可動原子であるため、PMOSのゲート電極では、過剰なニッケル28が、ゲート絶縁膜直上にまで拡散することになる。
【００２７】
この後は、図に表していないが、全面に絶縁膜を成膜し、CMP処理により平坦化を行い、ソース、ドレイン及びゲートに対してコンタクトを開口し、タングステンの埋め込みを行い、最後に配線を形成して、CMOS型半導体装置は完成する。
【符号の説明】
【００２８】
10…シリコン基板、11…素子分離領域、12…Pウェル、13…Nウェル、14…ゲート絶縁膜、15…ポリシリ、16…NMOSのゲート電極、17…PMOSのゲート電極、18…シリコン酸化膜、19…NMOSのLDD領域、20…PMOSのLDD領域、21…サイドウォールスペーサ、22…NMOSのソ−ス/ドレイン領域、23…PMOSのソ−ス/ドレイン領域、24…PMOSのゲート電極、25,26,27…ニッケルシリサイド(NiSi)、28…ニッケル(Ni)
【特許請求の範囲】
【請求項１】
基板と、
前記基板に形成され、ＮＭＯＳトランジスタが形成されるＮＭＯＳ形成領域とＰＭＯＳトランジスタが形成されるＰＭＯＳ形成領域とを絶縁分離するための素子分離領域と、
前記基板上に形成されたＨｉｇｈ−ｋ材料からなるＮＭＯＳおよびＰＭＯＳのゲート絶縁膜と、
前記ＮＭＯＳのゲート絶縁膜上に形成されたポリシリコンからなるＮＭＯＳゲート電極と、
前記ＰＭＯＳゲート絶縁膜上に形成された第１ニッケルシリサイド層と、前記第１ニッケルシリサイド層上に形成されていて、前記第１ニッケルシリサイド層よりも大きな膜厚を有しかつ前記第１ニッケルシリサイド層よりニッケル密度が大きい第２ニッケルシリサイド層と、を有するＰＭＯＳゲート電極と、
前記ＮＭＯＳゲート電極および前記ＰＭＯＳゲート電極の側壁に形成されたサイドウォールスペーサと、を備えたことを特徴とする半導体装置。
【請求項２】
前記ＰＭＯＳゲート電極の厚みは前記サイドウォールスペーサの膜厚より小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基板と前記ＮＭＯＳおよびＰＭＯＳのゲート絶縁膜との間にシリコン酸化膜が形成されていることを特徴とする請求項１または２のいずれか１項に記載の半導体装置。
【請求項４】
前記ＮＭＯＳのポリシリゲート電極上にはシリサイド層が形成されていることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
【請求項５】
前記ＮＭＯＳおよびＰＭＯＳのゲート絶縁膜は、ハフニウムもしくはジルコニウムの酸化膜またはシリケート膜からなることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。
【請求項６】
基板に、ＮＭＯＳトランジスタが形成されるＮＭＯＳ形成領域とＰＭＯＳトランジスタが形成されるＰＭＯＳ形成領域とを絶縁分離するための素子分離部を形成する工程と、
前記基板上に絶縁膜およびポリシリコン膜を成膜する工程と、
前記ポリシリコン膜上にフォトレジストを形成してパターニングを行った後、異方性エッチングを行って前記ＮＭＯＳおよびＰＭＯＳのゲート電極およびゲート絶縁膜を形成する工程と、
前記ＮＭＯＳおよびＰＭＯＳのゲート電極の側壁にシリコン酸化膜およびサイドウォールスペーサを形成する工程と、
前記ＰＭＯＳのポリシリコンゲート電極を選択的にエッチングして前記ＰＭＯＳのポリシリコンゲート電極の膜厚を前記ＮＭＯＳのポリシリコンゲート電極の膜厚よりも小さくする工程と、
前記基板の全面にＮｉを含有する積層膜を堆積し、前記ＮＭＯＳのポリシリコンゲート電極の上部をシリサイド化するとともに、前記ＰＭＯＳのポリシリコンゲート電極全部をシリサイド化する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項７】
前記積層膜の膜厚は、前記ＰＭＯＳの膜厚が小さくされたポリシリコンゲート電極の膜厚よりも大きくされることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記積層膜の膜厚および前記ＰＭＯＳの膜厚が小さくされたポリシリコンゲート電極の膜厚の和は前記サイドウォールスペーサの膜厚よりも小さくされることを特徴とする請求項６または７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記絶縁膜は、シリコン酸化膜およびＨｉｇｈ−ｋ絶縁膜からなることを特徴とする請求項６ないし８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記積層膜は、チタンナイトライドおよびニッケルからなる積層膜であることを特徴とする請求項６ないし９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記ＮＭＯＳおよびＰＭＯＳのポリシリコンゲート電極のシリサイド化工程は、アニール工程をさらに備え、前記アニール工程は窒素雰囲気下で行われることを特徴とする請求項６ないし１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
基板と、
前記基板に形成され、ＮＭＯＳトランジスタが形成されるＮＭＯＳ形成領域とＰＭＯＳトランジスタが形成されるＰＭＯＳ形成領域とを絶縁分離するための素子分離領域と、
前記基板上に形成されたＨｉｇｈ−ｋ材料からなるＮＭＯＳおよびＰＭＯＳのゲート絶縁膜と、
前記ＮＭＯＳのゲート絶縁膜上に形成されたポリシリコンからなるＮＭＯＳゲート電極と、
前記ＰＭＯＳゲート絶縁膜上に形成された第１ニッケルシリサイド層と、前記第１ニッケルシリサイド層上に形成されていて、前記第１ニッケルシリサイド層よりも大きな膜厚を有しかつ前記第１ニッケルシリサイド層よりニッケル密度が大きい第２ニッケルシリサイド層と、を有するＰＭＯＳゲート電極と、
前記ＮＭＯＳゲート電極および前記ＰＭＯＳゲート電極の側壁に形成されたサイドウォールスペーサと、を備えたことを特徴とする半導体装置。
【請求項２】
前記ＰＭＯＳゲート電極の厚みは前記サイドウォールスペーサの膜厚より小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基板と前記ＮＭＯＳおよびＰＭＯＳのゲート絶縁膜との間にシリコン酸化膜が形成されていることを特徴とする請求項１または２のいずれか１項に記載の半導体装置。
【請求項４】
前記ＮＭＯＳのポリシリゲート電極上にはシリサイド層が形成されていることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
【請求項５】
前記ＮＭＯＳおよびＰＭＯＳのゲート絶縁膜は、ハフニウムもしくはジルコニウムの酸化膜またはシリケート膜からなることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。
【請求項６】
基板に、ＮＭＯＳトランジスタが形成されるＮＭＯＳ形成領域とＰＭＯＳトランジスタが形成されるＰＭＯＳ形成領域とを絶縁分離するための素子分離部を形成する工程と、
前記基板上に絶縁膜およびポリシリコン膜を成膜する工程と、
前記ポリシリコン膜上にフォトレジストを形成してパターニングを行った後、異方性エッチングを行って前記ＮＭＯＳおよびＰＭＯＳのゲート電極およびゲート絶縁膜を形成する工程と、
前記ＮＭＯＳおよびＰＭＯＳのゲート電極の側壁にシリコン酸化膜およびサイドウォールスペーサを形成する工程と、
前記ＰＭＯＳのポリシリコンゲート電極を選択的にエッチングして前記ＰＭＯＳのポリシリコンゲート電極の膜厚を前記ＮＭＯＳのポリシリコンゲート電極の膜厚よりも小さくする工程と、
前記基板の全面にＮｉを含有する積層膜を堆積し、前記ＮＭＯＳのポリシリコンゲート電極の上部をシリサイド化するとともに、前記ＰＭＯＳのポリシリコンゲート電極全部をシリサイド化する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項７】
前記積層膜の膜厚は、前記ＰＭＯＳの膜厚が小さくされたポリシリコンゲート電極の膜厚よりも大きくされることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記積層膜の膜厚および前記ＰＭＯＳの膜厚が小さくされたポリシリコンゲート電極の膜厚の和は前記サイドウォールスペーサの膜厚よりも小さくされることを特徴とする請求項６または７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記絶縁膜は、シリコン酸化膜およびＨｉｇｈ−ｋ絶縁膜からなることを特徴とする請求項６ないし８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記積層膜は、チタンナイトライドおよびニッケルからなる積層膜であることを特徴とする請求項６ないし９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記ＮＭＯＳおよびＰＭＯＳのポリシリコンゲート電極のシリサイド化工程は、アニール工程をさらに備え、前記アニール工程は窒素雰囲気下で行われることを特徴とする請求項６ないし１０のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−１６１４００（Ｐ２０１０−１６１４００Ａ）
【公開日】平成２２年７月２２日（２０１０．７．２２）
【国際特許分類】
【出願番号】特願２０１０−５４７８３（Ｐ２０１０−５４７８３）
【出願日】平成２２年３月１１日（２０１０．３．１１）
【分割の表示】特願２００４−３２８８０（Ｐ２００４−３２８８０）の分割
【原出願日】平成１６年２月１０日（２００４．２．１０）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２２年７月２２日（２０１０．７．２２）
【国際特許分類】
【出願日】平成２２年３月１１日（２０１０．３．１１）
【分割の表示】特願２００４−３２８８０（Ｐ２００４−３２８８０）の分割
【原出願日】平成１６年２月１０日（２００４．２．１０）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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