【課題】ホウ素（Ｂ）のゲート絶縁膜の突き抜けや金属シリサイド膜による不純物の吸収によって生じるポリシリコン膜中の不純物の空乏化を防止する。
【解決手段】半導体装置１００は、ゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１４とを備える。ゲート電極１４は、ドープドポリシリコン膜２１ａ、２１ｂ、２１ｃと、金属シリサイド膜２２ａとを備えている。ドープドポリシリコン膜２１ａ、２１ｃは、第１の不純物を含んでおり、ドープドポリシリコン膜２１ｂは、反対の導電型を有する第２の不純物を含んでいる。これにより、ポリシリコン中の不純物の拡散工程やその後の熱負荷工程において、第２のドープドポリシリコン膜中の不純物の過度な拡散が抑制され、金属シリサイド膜が不純物を吸収することによるポリシリコン膜中の不純物の空乏化が防止される。 （もっと読む）

【課題】工程の増加や占有面積の増加もなくオフリーク電流を小さく抑えた、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を提供する。
【解決手段】内部回路領域に内部素子のＮ型ＭＯＳトランジスタ７０１と内部素子のＰ型ＭＯＳトランジスタ７１１を有し、外部接続端子と前記内部回路領域との間にＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１を有する半導体装置において、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ７２１のゲート電極はＰ型のポリシリコンにより形成した。 （もっと読む）

【課題】高い電圧で作動が可能なトランジスター、中間電圧で作動が可能なトランジスター及び低い電圧で作動が可能なトランジスターが集積された半導体チップを提供する。
【解決手段】半導体素子は、第１導電型不純物が注入された第１領域１１１を含む半導体基板１１０と、第１領域１１１上に第１活性領域及ＡＲ１び第２活性領域ＡＲ２を定義して配置される素子分離膜１２０と、第１活性領域ＡＲ１に第１間隔で相互離隔されて、第２導電型不純物が注入されて形成される第１ＬＤＤ領域１５１と、及び第２活性領域ＡＲ２に前記第１間隔より狭い第２間隔で相互離隔されて、第２導電型不純物が注入されて形成される第２ＬＤＤ領域１５２を含む。 （もっと読む）

ｈｉｇｈ−ｋ金属ゲート構造（３１０Ｎ，３１０Ｂ，３１０Ｐ）によって従来のゲート電極構造（３１０）を置換するためのプロセスシーケンスにおいて、例えば、選択性の高いエッチングステップ（３２２，３２５，３２７，３３１）を使用することによって、追加のマスク形成ステップの数を少なく保つことができ、これにより、従来のＣＭＯＳ技術との高い互換性を保つことができる。更に、ここに開示の技術は、前工程（front-end）のプロセス技術および後工程（back-end）のプロセス技術との互換性を実現し、これにより、トランジスタレベルのほか、コンタクトレベルでも実績のある歪み発生機構を組み込むことが可能となる。
（もっと読む）

【課題】高誘電体膜をゲート絶縁膜として備え、且つＮ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴとでゲート電極構造の異なる半導体装置においてゲート絶縁膜の信頼性を安定して確保できるようにする。
【解決手段】Ｐ型ＭＩＳＦＥＴ領域１及びＮ型ＭＩＳＦＥＴ領域２を含む半導体基板１０上にＨｆＳｉＯ膜１３及びＴｉＮ膜１６を順次形成した後、Ｎ型ＭＩＳＦＥＴ領域２に位置する部分のＴｉＮ膜１６を選択的に除去する。その後、Ｎ型ＭＩＳＦＥＴ領域２に位置する部分のＨｆＳｉＯ膜１３を窒化してＨｆＳｉＯＮ改質層１９を形成した後、ポリシリコン膜２０を形成する。 （もっと読む）

【課題】ＣＭＯＳがＦＵＳＩゲートを含む場合、異なるシリサイド相を有する第１および第２の制御電極が形成され、ゲート形成後の熱工程等により各ゲートの異なったシリサイド相中のＮｉ等の金属はゲート電極間を拡散しない半導体装置を提供する。
【解決手段】第１の制御電極１７の金属半導体化合物から、第２の制御電極１８の金属半導体化合物に、金属が拡散するのを防止するブロック領域２３を形成する。ブロック領域２３は、第１および第２の制御電極１７、１８の間の境界面に形成され、金属半導体化合物がそれから形成される金属中での溶解度より、金属半導体化合物中での溶解度が低いドーパント元素を注入することにより形成する。これにより、金属拡散が防止され、第１および第２の制御電極１７、１８の金属半導体化合物の構成が、例えば更なるデバイスの処理中の熱工程中に、実質的に変化せずに保たれる。 （もっと読む）

【課題】信号処理装置、フィルタ装置、信号処理方法、およびフィルタ方法を提供すること。
【解決手段】静電容量が可変である可変キャパシタと、前記入力信号を前記可変キャパシタにサンプリングさせるサンプリングモードと、前記入力信号をサンプリングして得られた電荷を前記可変キャパシタに保持させる保持モードと、前記可変キャパシタに保持されている電荷を出力させる出力モードと、を含む回路モードを切り替えるスイッチング部とを備え、前記可変キャパシタは、前記サンプリングモード時に前記入力信号が入力される入力端子と、前記入力端子との間に絶縁層が設けられており、前記出力モード時に前記可変キャパシタの静電容量を前記サンプリングモード時の静電容量より減少させる第１の制御信号が入力され、前記保持モード時に所定の基準電圧を有する第２の制御信号が入力される制御端子と、を備える信号処理装置。 （もっと読む）

【課題】短ゲート長のＭＩＳ型半導体装置やこれを含む集積型半導体装置において、ＭＩＳ型半導体装置のしきい値電圧を制御する構造を提供する。
【解決手段】複数のＭＩＳ型半導体装置を含む集積型半導体装置が、半導体基板と、半導体基板に形成されたソース領域およびドレイン領域と、ソース領域とドレイン領域に挟まれ、ノンドープの半導体層を表面に含むチャネル領域と、チャネル領域上に形成された絶縁膜と、絶縁膜の上に形成されたゲート電極とを、それぞれが含む第１および第２のＭＩＳ型半導体装置を含み、第１のＭＩＳ型半導体装置に含まれる半導体層の膜厚と、第２のＭＩＳ型半導体装置に含まれる半導体層の膜厚とが互いに異なる。 （もっと読む）

【課題】しきい値電圧が低く、トランジスタ間でしきい値電圧のばらつきの無いトランジスタを含む半導体装置を提供する。
【解決手段】ｎチャネルトランジスタとｐチャネルトランジスタとを含む相補型の半導体装置において、ｎチャネルトランジスタは、ゲート絶縁膜と、ゲート絶縁膜上に形成された、第１金属（Ｍ１）とシリコン（Ｓｉ）からなる第１化合物層を含む第１メタルゲート電極を備え、ｐチャネルトランジスタは、ゲート絶縁膜と、ゲート絶縁膜上に形成された、第１金属（Ｍ１）と第２金属（Ｍ２）とシリコン（Ｓｉ）からなる第２化合物層を含む第２メタルゲート電極を備え、第１化合物層の組成が、組成式：Ｍ１Ｓｉ_ｘ（１≦ｘ）で表され、第２化合物層の組成が、組成式：Ｍ１Ｍ２Ｓｉ_ｙ（０＜ｙ≦０．５）で表される。 （もっと読む）

【課題】ＬＤＤ層又はハロー層を形成する際に結晶欠陥の発生を防止できるようにした半導体装置の製造方法を提供する。
【解決手段】ＮＭＯＳトランジスタ１０とＰＭＯＳトランジスタ２０とを同一のシリコン基板１上に有する半導体装置の製造方法であって、シリコン基板１上にゲート酸化膜２１を形成する工程と、ＮＭＯＳ領域のゲート酸化膜２１上にゲート電極２２を形成すると共に、ＰＭＯＳ領域のゲート酸化膜２１上にゲート電極２３を形成する工程と、ゲート電極２２、２３を覆うようにシリコン基板１上にＰＳＧ膜を形成する工程と、ＰＳＧ膜をエッチバックして、ゲート電極２２両側のシリコン基板１上にサイドウォール２５を形成すると共に、ゲート電極２３両側のシリコン基板１上にサイドウォール２６を形成する工程と、サイドウォール２５、２６に含まれるＰ（リン）をシリコン基板１に熱拡散させる工程と、を含む。 （もっと読む）

方法は、第１ウェル領域（１６）と第２ウェル領域（１８）を有する半導体層（１３）上に、第１ゲート誘電体層（２６）を形成することと；第１ゲート誘電体層上に第１メタルゲート電極層（２８）を形成することと；第１メタルゲート電極層上と、第１ゲート誘電体層の側壁と第１メタルゲート電極層の側壁とに、側壁保護層（３６）を形成することと；第２ウェル領域上にチャネル領域層（４０）を形成することと；チャネル領域層上に第２ゲート誘電体層（４２）を形成することと；第２ゲート電極層（４４）を形成することと；第１ウェル領域上に、第１ゲート誘電体層と第１メタルゲート電極層それぞれの一部を含む第１ゲートスタック（５８）を形成することと；チャネル領域層上と第２ウェル領域上に、第２ゲート誘電体層と第２メタルゲート電極層それぞれの一部を含む第２ゲートスタック（６６）を形成することとを含む。
（もっと読む）

【課題】素子分離部の分離幅を調整することによって、所望する特性を有するＭＩＳＦＥＴを得ることのできる技術を提供する。
【解決手段】素子分離部４の分離幅Ｌａおよび分離幅Ｌａ’を相対的に狭くすることにより、第２ＭＩＳＦＥＴＱ_２のチャネル領域へ及ぼす応力の影響を大きくして、しきい値電圧の変化を相対的に大きくし、素子分離部４の分離幅Ｌｂおよび分離幅Ｌｂ’を相対的に広くすることにより、第４ＭＩＳＦＥＴＱ_４のチャネル領域へ及ぼす応力の影響を小さくして、しきい値電圧の変化を相対的に小さくする。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタの双方において、所望のシリサイド組成比を有する金属シリサイド膜からなるフルシリサイド化ゲート電極を精度良く実現する。
【解決手段】半導体装置は、第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａ、第１のゲート絶縁膜１３ａ上に形成された第１のフルシリサイド化ゲート電極２４ａ、及び第１のサイドウォール１７ａとを有するｎ型ＭＩＳトランジスタと、第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂ、第２のゲート絶縁膜１３ｂ上に形成された第２のフルシリサイド化ゲート電極２４ｂ、及び第２のサイドウォール１７ｂとを有するｐ型ＭＩＳトランジスタとを備える。第１のフルシリサイド化ゲート電極２４ａの上面高さは、第２のフルシリサイド化ゲート電極２４ｂの上面高さよりも低い。 （もっと読む）

【課題】 簡便に作製できるＥ／Ｄインバータを提供する。
【解決手段】 本発明は、同一基板上に形成され、チャネル層がＩｎ、Ｇａ、Ｚｎから選択される少なくとも１つの元素を含む酸化物半導体からなるインバータの作製方法であって、前記インバータは複数の薄膜トランジスタを有するエンハンスメント−ディプリーション（Ｅ／Ｄ）インバータであり、前記チャネル層の膜厚が互いに異なる第１のトランジスタと第２のトランジスタと、を形成する工程と、前記第１及び第２のトランジスタのチャネル層のうち、少なくとも１つを熱処理する熱処理工程と、を含むことを特徴とするものである。 （もっと読む）

【課題】しきい値電圧が異なる複数のＭＩＳＦＥＴが混在するチップにおいて、ＭＩＳＦＥＴの短チャネル効果を抑制しつつＧＩＤＬ電流およびＢＴＢＴ電流等のリーク電流を抑制する。
【解決手段】相対的にしきい値電圧の低いｎチャネル型ＭＩＳＦＥＴＱｎ３が形成される領域ＡＬＴＮにしきい値電圧調整用に注入する不純物の濃度は、相対的にしきい値電圧の高いｎチャネル型ＭＩＳＦＥＴＱｎ２が形成される領域ＡＨＴＮにしきい値電圧調整用に注入する不純物の濃度より低くする。また、領域ＡＬＴＮにおけるｎ⁻型半導体領域１９およびパンチスルーストッパ層２０を形成する際の不純物の注入量は、それぞれ領域ＡＨＴＮにおけるｎ⁻型半導体領域１６およびパンチスルーストッパ層１７を形成する際の不純物の注入量より多くする。 （もっと読む）

【課題】改良されたフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスと、その製造方法とを提供する。
【解決手段】１つの側面において、電界効果トランジスタ・デバイスを製造する方法は次のステップを含む。その上にシリコン層を有する基板が準備される。そのシリコン層においてフィン・リソグラフィー・ハードマスクがパターニングされる。フィン・リソグラフィー・ハードマスクの中央部分の上にダミー・ゲート構造が置かれる。ダミー・ゲート構造の周りにフィラー層が堆積させられる。フィン・リソグラフィー・ハードマスクの中央部分の上を中心として、フィラー層にトレンチを形成するためにダミー・ゲート構造が除去され、それはデバイスのフィン領域をデバイスのソース領域およびドレイン領域から区別する。フィン領域内のフィン・リソグラフィー・ハードマスクは、シリコン層に複数のフィンをエッチングするために使用される。フィンの上にゲート・スタックを形成するためにトレンチはゲート材料で満たされる。デバイスのソース領域およびドレイン領域を形成するためにフィラー層が除去され、ソース領域およびドレイン領域は無傷であってゲート・スタックと自己整合させられている。 （もっと読む）

【課題】 半導体装置の表面側構造の特性の不揃いを、裏面側の加工時に補償する半導体装置の製造方法を提供する。
【解決方法】 ウェーハ２６に単位ＦＥＴ構造の複数個を形成した後、単位ＦＥＴ構造ごとにゲート閾値電圧の測定を行う。ウェーハ２６の裏面を加熱して不純物活性化を行う際に、ゲート閾値電圧が低い単位ＦＥＴ構造４０では加熱温度を下げたレーザ照射４４を実行し、ゲート閾値電圧が高い単位ＦＥＴ構造５０では加熱温度を上げたレーザ照射５４を実行する。ゲート閾値電圧の測定結果に基づいて不純物活性化の加熱条件を設定することで、単位ＦＥＴ構造の特性の不揃いを補償し、半導体装置の特性を揃えることができる。 （もっと読む）

【課題】 半導体領域にｎ型不純物領域およびｐ型不純物領域を形成する際に、該半導体領域に形成されるｎ型およびｐ型不純物を含む不純物領域を小さくできる、半導体装置の製造方法を提供すること。
【解決手段】 ｎＭＯＳ形成領域の多結晶シリコン膜にｎ型不純物を導入し、加熱処理によりｎ型不純物領域を形成し、ｐＭＯＳ形成領域の多結晶シリコン膜にｐ型不純物を導入し、加熱処理によりｐ型不純物領域を形成することを含む半導体装置の製造方法であって、ｐＭＯＳ形成領域の多結晶シリコン膜をマスクで覆って、ｎＭＯＳ形成領域の多結晶シリコン膜の表面にｎ型不純物を導入する工程と、酸素を用いた処理により前記マスクを除去するとともに、ｎＭＯＳ形成領域の多結晶シリコン膜の表面に酸化膜１０を形成する工程と、酸化膜１０をマスクに用いてｐＭＯＳ形成領域の多結晶シリコン膜１の表面にｐ型不純物１２を導入する工程とを含むことを特徴とする。 （もっと読む）

【課題】簡単な工程を通じて優れた動作特性を有するＰＭＯＳトランジスタ及びＣＭＯＳトランジスタの製造方法を提供する。
【解決手段】 ＰＭＯＳトランジスタの製造方法において、基板上にゲート酸化膜パターン及び該ゲート酸化膜パターン上に積層されるゲート電極を含むゲート構造物を形成する段階と、前記ゲート構造物に隣接する両側の基板表面下に周期表第３族からなる不純物を注入させて複数の不純物領域を形成する段階と、前記基板の表面及びゲート構造物表面上に不純物拡散防止膜を形成する段階と、前記不純物拡散防止膜上にシリコン窒化膜を形成する段階と、前記不純物領域に含まれる不純物を活性化させながら前記不純物領域間に歪みシリコン領域（ｓｔｒａｉｎｅｄ ｓｉｌｉｃｏｎ ｒｅｇｉｏｎ）が形成されるように前記基板を熱処理する段階とを有することを特徴とする。 （もっと読む）

【課題】ゲート絶縁膜の厚さが互いに異なる複数種類のＭＩＳトランジスタを内蔵する半導体集積回路装置において、信頼度の高いゲート絶縁膜を形成すると同時に、ＭＩＳトランジスタの製造を容易とする。
【解決手段】シリコン酸化膜９を半導体基板１の表面に形成した後、実効膜厚が薄いゲート絶縁膜が形成される領域のシリコン酸化膜９をフッ酸水溶液を用いて除去し、その後半導体基板１上に高誘電率絶縁膜１０を形成することにより、高誘電率絶縁膜１０とシリコン酸化膜９との積層膜からなるゲート絶縁膜１２、および高誘電率絶縁膜１０からなるゲート絶縁膜１１の２種類のゲート絶縁膜を半導体基板１上に形成する。 （もっと読む）