【課題】比較的低い温度のもとで、良質で、かつ、薄いシリコン酸化膜等を均一に形成することができる半導体装置の製造方法を提供する。
【解決手段】ステップ１では、半導体基板がモノシラン（ＳｉＨ₄）に暴露される。次に、ステップ２では、残存するモノシラン（ＳｉＨ₄）が排気される。そして、ステップ３では、半導体基板が亜酸化窒素プラズマに晒される。ステップ１〜３を１サイクルとして、必要とされる膜厚が得られるまでこのサイクルを繰り返すことで、所望のシリコン酸化膜が形成される。 （もっと読む）

【課題】本発明は、最適な仕事関数を有するメタルゲート電極を持つ半導体装置及びその製造方法に関する。
【解決手段】n チャネルMIS トランジスタを含む半導体装置であり、n チャネルMIS トランジスタは、基板上に形成されたp 型半導体領域、p 型半導体領域に形成されたソース領域１０２及びドレイン領域１０４、ソース領域１０２及びドレイン領域１０４間のp 型半導体領域上に形成されたゲート絶縁膜１０６、ゲート絶縁膜１０６上に形成された金属層１０８及び化合物層１１０からなる積層構造を持つゲート電極を有する。金属層１０８は2 nm未満の厚さ及び4.3 eV以下の仕事関数を有し、化合物層１１０は4.4 eVを越える仕事関数を有しかつAl及び金属層１０８とは異なる金属を含んでいる。 （もっと読む）

【課題】ホール移動度を向上し、ジャンクションリークを低減する。
【解決手段】ＤＳＢ（Direct Silicon Bonded）基板は、第１の基板および第２の基板を含み得る。ここで、第２の基板は、第１の基板に比べて、４５度の結晶方位ねじれ角に回転され得る。閾値電圧（Ｖｔ）に基づいて調整された厚さを備えるＤＳＢ基板を含む半導体装置および半導体装置の製造方法が開示されている。言い換えると、より厚い基板または層が高閾値電圧（ＨＶｔ）に対応し、より薄い基板または層が低閾値電圧（ＬＶｔ）に対応し得る。この薄膜化により、ＬＶｔ装置において、さらに移動度が向上する。 （もっと読む）

【課題】各々ばらつきの少ない異なる閾値電圧を有する複数のトランジスタを備えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板２上に形成された高誘電率材料を母材料とするゲート絶縁膜１１、ゲート電極１２、およびゲート絶縁膜１１に接するように形成されたＳｉＮを主成分とする絶縁材料からなるオフセットスペーサ１３、を有する低閾値電圧ＭＩＳＦＥＴ１０と、半導体基板２上に形成された高誘電率材料からなるゲート絶縁膜２１、ゲート電極２２、およびゲート絶縁膜２１に接するように形成されたＳｉＮを主成分とする絶縁材料からなるオフセットスペーサ２３、を有する高閾値電圧ＭＩＳＦＥＴ２０と、を有し、オフセットスペーサ２３は、オフセットスペーサ１３よりも、単位体積当たりのＳｉ−Ｈ結合とＮ−Ｈ結合の存在比、単位体積当たりのＣｌの量、および単位体積当たりのＨの量の少なくともいずれか１つが大きい。 （もっと読む）

【課題】閾値電圧が相対的に高い半導体装置のチャネル領域における不純物濃度を閾値電圧が相対的に低い半導体装置のチャネル領域における不純物濃度よりも高くすると、閾値電圧が相対的に高い半導体装置の駆動力の低下を招来する虞があった。
【解決手段】半導体装置は、第１のトランジスタと第２のトランジスタとを備えている。第１のトランジスタは、第１のチャネル領域３ａと、第１のゲート絶縁膜４ａと、第１のゲート電極５ａと、第１のエクステンション領域８ａとを有している。第２のトランジスタは、第１のトランジスタよりも高い閾値電圧を有しており、第２のチャネル領域３ｂと、第２のゲート絶縁膜４ｂと、第２のゲート電極５ｂと、第２のエクステンション領域８ｂとを有している。第２のエクステンション領域８ｂは浅接合化不純物を含んでおり、第２のエクステンション領域８ｂの接合深さは第１のエクステンション領域８ａの接合深さよりも浅い。 （もっと読む）

【課題】回路動作の安定性の向上と、消費電力の低減とを両立できるようにした分周回路及び半導体装置を提供する。
【解決手段】発振回路に近い前段の側にあって高い周波数で動作するＦＦ回路１０と、発振回路から遠い後段の側にあって低い周波数で動作するＦＦ回路１０と、を備え、前段と後段の各ＦＦ回路１０は、分周回路の動作時に通常、オン、オフを繰り返すＦＢ−ＳＯＩ−ＭＯＳＦＥＴ１１〜１４、２１、２５をそれぞれ有し、前段の各ＦＦ回路１０が有するＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値を│Ｖｔｈ１│とし、後段の各ＦＦ回路１０が有するＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値を│Ｖｔｈ２│としたとき、│Ｖｔｈ１│＜│Ｖｔｈ２│に設定されている。 （もっと読む）

【課題】 非対称型半導体デバイス、及びその製造の際にスペーサ・スキームを用いる方法を提供する
【解決手段】 高ｋゲート誘電体の表面上に配置された非対称型ゲート・スタックを含む半構造体が提供される。非対称型ゲート・スタックは、第１の部分と第２の部分とを含み、第１の部分は、第２の部分とは異なる閾値電圧を有する。本発明の非対称型ゲート・スタックの第１の部分は、下から上に、閾値電圧調整材料及び少なくとも第１の導電性スペーサを含み、本発明の非対称型ゲート・スタックの第２の部分は、ゲート誘電体の上の少なくとも第２の導電性スペーサを含む。幾つかの実施形態において、第２の導電性スペーサは、下にある高ｋゲート誘電体と直接接触しており、他の実施形態においては、第１及び第２の導電性スペーサは、前記閾値電圧調整材料と直接接触している。 （もっと読む）

【課題】所望のＭＯＳトランジスタのみにチャネル領域に引っ張り応力を印加してキャリア移動度を向上させ、且つ、製造工程の複雑化を抑える。
【解決手段】シリコン基板１０上にｎＭＯＳトランジスタのゲート絶縁膜１３およびゲート電極１４を非単結晶シリコンで形成し、ゲート電極１４をマスクとして例えばＡｓやＳｂ等の比較的質量数が大きい（質量数７０以上）ｎ型ドーパントを注入することで、ｎＭＯＳトランジスタのソースドレイン領域を形成する。それにより、ゲート電極１４は非晶質化する。そして、ゲート電極１４が再結晶化する温度（約５５０℃）以下の温度条件でゲート電極１４を覆うようにシリコン酸化膜４０を形成し、その後１０００℃程度の加熱処理を行う。それにより、ゲート電極１４内に強い圧縮応力が残留すると共に、その下のチャネル領域には強い引っ張り応力が印加され、当該ｎＭＯＳトランジスタのキャリア移動度は向上する。 （もっと読む）

【課題】ゲート配線に達するコンタクトホールを確実に形成し得る半導体装置及びその製造方法を提供する。
【解決手段】第１応力膜３８を形成する工程と、第１応力膜とエッチング特性が異なる絶縁膜４０を形成する工程と、第１領域２を覆う第１マスク６０を用いて、第２領域内の絶縁膜をエッチングするとともに、第１領域のうちの第２領域に近接する部分の絶縁膜をサイドエッチングする工程と、第１マスクを用いて第２領域内の第１応力膜をエッチングする工程と、絶縁膜とエッチング特性が異なる第２応力膜を形成する工程と、第２領域を覆い、第１領域側の端面が絶縁膜上に位置する第２マスクを用いて、第２応力膜の一部が第１応力膜の一部及び絶縁膜の一部と重なり合うように第２応力膜をエッチングする工程と、第１領域と第２領域との境界部におけるゲート配線２０に達するコンタクトホールを形成する工程とを有している。 （もっと読む）

【課題】ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴを備える半導体装置において、ＰチャネルＭＯＳＦＥＴの閾値電圧のばらつきを抑制し、製造歩留まりを上げる。
【解決手段】半導体基板１０３の上にゲート絶縁膜１１０Ａ、１１０Ｂを形成した後、ＰチャネルＭＯＳＦＥＴ形成領域１０７に形成されたゲート絶縁膜１１０Ｂを第一マスク１１１で覆う。次に、ＮチャネルＭＯＳＦＥＴ形成領域１０６およびＰチャネルＭＯＳＦＥＴ形成領域１０７に第一金属層１１２を形成し、ＰチャネルＭＯＳＦＥＴ形成領域１０７から第一金属層１１２および第一マスク１１１を除去することにより、ＰチャネルＭＯＳＦＥＴ形成領域１０７に形成されたゲート絶縁膜１１０Ｂを露出させる。その後、ＮチャネルＭＯＳＦＥＴ形成領域１０６およびＰチャネルＭＯＳＦＥＴ形成領域に１０７ゲート電極を形成する。 （もっと読む）

【課題】相異なるスレショルド電圧を有する電界効果トランジスタを提供する。
【解決手段】ドープ半導体ウエル上に、複数種のゲート・スタック（１００〜６００）が形成される。ドープ半導体ウエル（２２、２４）上に、高誘電率（ｈｉｇｈ−ｋ）ゲート誘電体（３０Ｌ）が形成される。一つのデバイス領域中に金属ゲート層（４２Ｌ）が形成され、他のデバイス領域（２００、４００、５００、６００）ではｈｉｇｈ−ｋゲート誘電体は露出される。該他のデバイス領域中に、相異なる厚さを有するスレショルド電圧調整酸化物層が形成される。次いで、スレショルド電圧調整酸化物層を覆って導電性ゲート材料層（７２Ｌ）が形成される。電界効果トランジスタの一つの型は、ｈｉｇｈ−ｋゲート誘電体部分を包含するゲート誘電体を包含する。電界効果トランジスタの他の型は、ｈｉｇｈ−ｋゲート誘電体部分と、相異なる厚さを有する第一スレショルド電圧調整酸化物部分とを包含するゲート誘電体を包含する。相異なるゲート誘電体スタックと、同一のドーパント濃度を有するドープ半導体ウエルを用いることによって、相異なるスレショルド電圧を有する電界効果トランジスタが提供される。 （もっと読む）

【課題】 金属酸化膜半導体電界効果トランジスタ内にデバイス性能を改善するゲート構造体を提供する。
【解決手段】 基板のｐ型デバイス領域の上にＧｅ含有層を形成することを含む、半導体デバイスを形成する方法が提供される。その後、基板の第２の部分内に第１の誘電体層が形成され、基板の第２の部分内の第１の誘電層及び基板の第１の部分の上を覆うように、第２の誘電体層が形成される。次に、基板のｐ型デバイス領域及びｎ型デバイス領域の上にゲート構造体を形成することができ、ｎ型デバイス領域へのゲート構造体は希土類金属を含む。 （もっと読む）

【課題】 多重閾値電圧（Ｖｔ）電界効果トランジスタ（ＦＥＴ）素子、及びその製造のための技術を提供する。
【解決手段】 １つの態様において、ソース領域と、ドレイン領域と、ソース領域とドレイン領域とを相互接続する少なくとも１つのチャネルと、チャネルの少なくとも一部を囲み、ゲート全体に対し選択的に配置された少なくとも１つのバンド・エッジ金属により多重閾値電圧を有するように構成されたゲートとを含むＦＥＴ素子が提供される。 （もっと読む）

【課題】チャンネル長および延長ソース／ドレイン領域のドーピング条件によって閾値電圧を調製できる半導体素子の提供。
【解決手段】ＳＯＩ構造の半導体層の上に形成された高Ｖｔ素子と、前記半導体層の上に形成され、高Ｖｔ素子よりも低い閾値電圧を有する低Ｖｔ素子とを有し、高Ｖｔ素子と低Ｖｔ素子とはＭＯＳＦＥＴ素子であって、延長ソース領域と延長ドレイン領域との間の部分であるチャンネルを有し、高Ｖｔ素子は低Ｖｔ素子よりもチャンネル長が長いＳＯＩ構造の半導体素子。 （もっと読む）

本発明は、埋め込まれた絶縁材料面によって半導体基板層から隔てられた活性半導体層を含む集積回路に関する。この集積回路は、同じ型の第１および第２のトランジスタ(２０５、２１３)と、第１および第２のトランジスタの真下に配置された第１および第２の接地面とを有し、第１のトランジスタの接地面のドーピングは、第１のトランジスタのソースのドーピングと反対のドーピングであり、第１の閾値電圧を有する。第２のトランジスタの接地面のドーピングは、第２のトランジスタのソースのドーピングと同一のドーピングであり、第２の閾値電圧を有する。第１の閾値電圧は、第１のトランジスタのソースと接地面との間に印加される電位差に依存し、第２の閾値電圧は、第２のトランジスタのソースと接地面との間に印加される電位差に依存する。
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【課題】 半導体構成体がバイポーラトランジスタ（１０１）及び間隔構成体（２６５−１又は２６５−２）を包含している。
【解決手段】 該トランジスタはエミッタ（２４１）、ベース（２４３）、コレクタ（２４５）を有している。該ベースはベースコンタクト部分（２４３−１）、該エミッタの下側で且つ該コレクタの物質上方に位置されているイントリンシックベース部分（２４３Ｉ−１）、該イントリンシックベース部分とベースコンタクト部分との間に延在しているベースリンク部分（２４３Ｌ−１）を包含している。該間隔構成体は、間隔コンポーネント及び上部半導体表面に沿って延在する分離用誘電体層（２６７−１又は２６７−２）を包含している。該間隔コンポーネントは、該ベースリンク部分の上方で該誘電体層上に位置されており、好適には多結晶半導体物質であるほぼ非単結晶の半導体物質の横方向間隔部分（２６９−１又は２６９−２）を包含している。該横方向間隔部分の両側の第１及び第２下部端部（３０５−１及び３０７−１）は該ベースリンク部分の両側の第１及び第２上部端部（２９７−１及び２９９−１）に対して横方向に適合し、その長さを決定し且つそれにより制御する。 （もっと読む）

【課題】 混合信号適用例を含むアナログ及びデジタル適用例用のＩＧＦＥＴを与える半導体製造プラットフォームに適した対称的及び非対称的の両方の絶縁ゲート電界効果トランジスタ（「ＩＧＦＥＴ」）が、高性能を達成する上で空のウエル領域を使用する。
【解決手段】 各空のウエルの上部近くにおいては半導体ウエルドーパントが比較的少量である。各ＩＧＦＥＴ（１００，１０２，１１２，１１４，１２４又は２３６）は、空のウエル（１８０，１８２，１９２，１９４，２０４又は２０６）のボディ物質のチャンネルゾーンによって横方向に分離された一対のソース／ドレインゾーンを有している。ゲート電極が該チャンネルゾーン上方でゲート誘電体層の上側に位置している。各ソース／ドレインゾーン（２４０，２４２，２８０，２８２，５２０，５２２，５５０，５５２，７２０．７２２、７５２又は７５２）が主要部分（２４０Ｍ，２４２Ｍ，２８０Ｍ，２８２Ｍ，５２０Ｍ，５２２Ｍ，５５０Ｍ，５５２Ｍ，７２０Ｍ，７２２Ｍ，７５２Ｍ又は７５２Ｍ）及び一層軽度にドープした横方向延長部（２４０Ｅ，２４２Ｅ，２８０Ｅ，２８２Ｅ，５２０Ｅ，５２２Ｅ，５５０Ｅ，５５２Ｅ，７２０Ｅ，７２２Ｅ，７５２Ｅ又は７５２Ｅ）を有している。代替的に又は付加的に、該ボディ物質の一層高度にドープしたポケット部分（２５０又は２９０）が該ソース／ドレインゾーンの内の一方に沿って延在する。存在する場合には、該ポケット部分は典型的に該ＩＧＦＥＴを非対称的装置とさせる。 （もっと読む）

【課題】素子特性を劣化させることなく、しきい値電圧の低い、金属のゲート電極を有するＰチャネルＭＯＳトランジスタを備えた半導体装置を製造することを可能にする。
【解決手段】半導体領域２上にゲート絶縁膜５を形成するステップと、第１金属元素と、ＯＨ基、ＮＯ_ｘ（ｘ＝１，２）基のうち少なくとも一つを含有する酸素含有金属層６をゲート絶縁膜上に形成するステップと、酸素含有金属層上に第２金属元素を含むゲート電極膜７を形成するステップと、ゲート電極膜を形成した後、酸素含有金属層の熱分解反応或いは脱水反応が生じる温度以上に加熱するステップと、を備えている。 （もっと読む）

【課題】歩留まりが向上して信頼性の高いフラッシュメモリセルを備えた半導体装置の製造方法を提供すること。
【解決手段】第１窓７０ａを有する第１レジストパターン７０を第２絶縁膜６９上に形成する工程と、第１レジストパターン７０をエッチングマスクにしてコンタクト領域CRが露出する第１開口６９ｄを形成する工程と、第１レジスト部７６ａを有する第２レジストパターン７６を第２導電膜７４上に形成する工程と、第２レジストパターン７６をエッチングマスクにし、第１、第２導電体６７ａ、７４ａ、フローティングゲート６７ｄ、及びコントロールゲート７４ｄを形成する工程と、第３レジストパターン８０を各領域I、IIに形成する工程と、第３レジストパターン８０をエッチングマスクにして第２窓８０ａ下の第２導電体７４ａを除去する工程と、を有する半導体装置の製造方法による。 （もっと読む）

【課題】従来のパワースイッチと比較して、高速動作を行う活性状態と、内部論理状態は保持しているが低リーク状態である非活性状態を実現し、その二つの状態間の遷移を高速かつ低雑音かつ低電力を実現する。
【解決手段】第１の外部電源電圧（ＶＤＤ）を与える第１電源線と第２の外部電源電圧（ＶＳＳ）を与える第２電源線間に、複数の回路からなる内部回路ブロックと電源電圧を制御するパワー制御回路を具備し、制御回路は出力ＭＯＳＦＥＴ（ＭＰＰ）を具備し、出力ＭＯＳＦＥＴはゲートとソースが等電圧であっても一定のオフ電流が流れるものであって、出力ＭＯＳＦＥＴ（ＭＰＰ）の閾値電圧は、内部回路ＭＯＳＦＥＴのそれよりも小さい。 （もっと読む）