半導体装置の製造方法
【課題】所望のMOSトランジスタのみにチャネル領域に引っ張り応力を印加してキャリア移動度を向上させ、且つ、製造工程の複雑化を抑える。
【解決手段】シリコン基板10上にnMOSトランジスタのゲート絶縁膜13およびゲート電極14を非単結晶シリコンで形成し、ゲート電極14をマスクとして例えばAsやSb等の比較的質量数が大きい(質量数70以上)n型ドーパントを注入することで、nMOSトランジスタのソースドレイン領域を形成する。それにより、ゲート電極14は非晶質化する。そして、ゲート電極14が再結晶化する温度(約550℃)以下の温度条件でゲート電極14を覆うようにシリコン酸化膜40を形成し、その後1000℃程度の加熱処理を行う。それにより、ゲート電極14内に強い圧縮応力が残留すると共に、その下のチャネル領域には強い引っ張り応力が印加され、当該nMOSトランジスタのキャリア移動度は向上する。
【解決手段】シリコン基板10上にnMOSトランジスタのゲート絶縁膜13およびゲート電極14を非単結晶シリコンで形成し、ゲート電極14をマスクとして例えばAsやSb等の比較的質量数が大きい(質量数70以上)n型ドーパントを注入することで、nMOSトランジスタのソースドレイン領域を形成する。それにより、ゲート電極14は非晶質化する。そして、ゲート電極14が再結晶化する温度(約550℃)以下の温度条件でゲート電極14を覆うようにシリコン酸化膜40を形成し、その後1000℃程度の加熱処理を行う。それにより、ゲート電極14内に強い圧縮応力が残留すると共に、その下のチャネル領域には強い引っ張り応力が印加され、当該nMOSトランジスタのキャリア移動度は向上する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、MOS(Metal Oxide Semiconductor)型電界効果トランジスタを有する半導体装置およびその製造方法に関するものである。
【背景技術】
【0002】
MOS型電界効果トランジスタ(MOSトランジスタ)において、駆動電流であるドレイン電流を増加させることは当該MOSトランジスタの性能向上を図る方法の1つである。ドレイン電流を決定する因子は幾つかあるが、その1つにキャリア移動度がある。キャリア移動度は基板材質によりおおよそ決まってしまうためそれを変更するのは困難であるが、基板原子の格子間隔を変えることで、キャリアの散乱確率や有効質量が変わり、それによってキャリア移動度を変えることが可能であることが分かっている。
【0003】
SiGe上にSiを形成した基板では、SiGeの方が格子間隔が大きいために、その影響で上層のSiの格子間隔が広がる。このようにシリコンの格子間隔が広がった基板は「歪みシリコン(Strained Silicon)基板」と呼ばれている。歪みシリコン基板によれば、通常のシリコン基板に比べチャネルの移動度が向上するため、それに形成されたMOSトランジスタのドレイン電流は増加する(例えば、非特許文献1、2)。
【0004】
しかし、歪みシリコン基板には、基板材料としてSiGeを用いることにより発生する問題が存在する。例えば、SiGeに起因する結晶欠陥の発生や表面ラフネスの悪化、SiGeの熱伝導性の悪さによる基板温度の上昇、SiGeとSiとの界面のバンド不連続面を介したpチャネル型MOSトランジスタにおける短チャネル効果の増大、十分に熱処理を加えることができないことによるプロセス的な問題(STI(Shallow Trench Isolation)プロセスへの非適応性や、十分に活性化アニールを行えないこと等)である。そのため、歪みシリコン基板を実際のLSIに適用するには、いまだ乗り越えるべき課題が山積している。
【0005】
また、SiGeを使用せず、シリコン基板に応力を加えることでMOSトランジスタのチャネル領域におけるシリコンの格子間隔を変える技術もある(例えば、特許文献1)。
【0006】
例えば、チャネル領域に引っ張り応力が発生した場合、nチャネル型MOSトランジスタ(nMOSトランジスタ)は駆動電流が増加するが、pチャネル型MOSトランジスタ(pMOSトランジスタ)は駆動電流が減少する。逆に、チャネル領域に圧縮応力が発生した場合、pMOSトランジスタは駆動電流が増加し、nMOSトランジスタは駆動電流が減少する。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2002−93921号公報(第3−6頁、第1−19図)
【非特許文献】
【0008】
【非特許文献1】T.ウェルザー(T. Welser)他、「歪みシリコン/弛緩シリコンゲルマニウム構造に形成されたNMOSおよびPMOSトランジスタ(NMOS and PMOS Transistor Fabricated in Strained Silicon/Relaxed Silicon-Germanium Structures)」,International Electron Device Meeting 1992,1992年,p.1000
【非特許文献2】T.ミズノ(T. Mizuno)他、「SIMOX技術により形成されたSiGe-on-Insulator基板上の高性能な歪みSiのpMOSFET(High Performance Strained-Si p-MOSFETs on SiGe-on-Insulator Substrates Fabricated by SIMOX Technology)」,International Electron Device Meeting 1999,1999年,p.934
【発明の概要】
【発明が解決しようとする課題】
【0009】
上記のように、MOSトランジスタの性能を向上させるためにSiGeを利用した歪みシリコン基板を用いるのにはいまだ課題が多いため、より簡単な方法が望まれている。
【0010】
一方、特許文献1によれば、ゲート電極に応力を発生させ、シリコン基板のチャネル領域にその応力を加えることで、歪みシリコン基板を使用せずにMOSトランジスタのチャネルの性能を向上させることができる。
【0011】
上述したように、チャネル領域に引っ張り応力が印加された場合、nMOSトランジスタは駆動電流が増加するが、逆にpMOSトランジスタは駆動電流が減少する。それに対し、チャネル領域に圧縮応力が印加された場合、pMOSトランジスタは駆動電流が増加し、逆にnMOSトランジスタは駆動電流が減少する。よって、少なくともnMOSトランジスタとpMOSトランジスタとで発生する応力が異なるようにする必要がある。
【0012】
そのため特許文献1では、ゲート電極の材料や成膜温度を、nMOSトランジスタとpMOSトランジスタとの間で互いに異ならす必要がある。その結果、nMOSトランジスタのゲート電極とpMOSトランジスタのゲート電極とを同一の工程で形成することができないため、製造工程が複雑化してしまう。
【0013】
本発明は以上のような課題を解決するためになされたものであって、所望のMOSトランジスタのチャネル領域のみに引っ張り応力を印加してキャリア移動度を向上させ、且つ、製造工程の複雑化を抑えることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0014】
本発明に係る半導体装置の製造方法は、半導体基板上にnチャネル型MOSトランジスタと、pチャネル型MOSトランジスタとを含む半導体装置の製造方法であって、以下の工程を含むものである。前記半導体基板を準備する工程。前記半導体基板上にゲート絶縁膜を形成する工程。前記ゲート絶縁膜上に非単結晶シリコン膜を形成する工程。前記非単結晶シリコン膜をパターニングし、前記nチャネル型MOSトランジスタの第1ゲート電極と、前記pチャネル型MOSトランジスタの第2ゲート電極とをそれぞれ形成する工程。前記第1ゲート電極に質量数70以上のn型ドーパントイオンを注入する工程。前記第2ゲート電極にBイオンを注入する工程。前記nチャネル型MOSトランジスタ上と、前記pチャネル型MOSトランジスタ上とに絶縁膜を形成して、前記n型ドーパントイオンが注入されたことで非晶質化した前記第1ゲート電極と、前記Bイオンが注入されたことで非晶質化した前記第2ゲート電極とを覆う絶縁膜を形成する工程。前記絶縁膜を形成後、前記第2ゲート電極を覆う前記絶縁膜を除去する工程。前記第2ゲート電極を覆う前記絶縁膜を除去した後、前記絶縁膜で前記第1ゲート電極を覆った状態で、前記半導体基板に550℃以上の温度の熱処理を施す工程。前記熱処理工程後、前記第1ゲート電極を覆う前記絶縁膜を除去する工程。前記第1ゲート電極を覆う前記絶縁膜を除去後、前記第1ゲート電極表面と、前記第2ゲート電極表面にシリサイド層を形成する工程。
【発明の効果】
【0015】
本発明に係る半導体装置の製造方法によれば、n型MOSトランジスタのゲート電極に内部応力として圧縮応力を残留させ、その下のシリコン基板に引っ張り応力を印加して、シリコン基板のその部分の格子間隔は広げることができる。その結果、n型MOSトランジスタのキャリア移動度が向上し、当該nMOSトランジスタの性能向上に寄与できる。さらに、複数のゲート電極を同一の工程で形成しても、ゲート電極の種類に応じて注入するイオンの質量に差をつけたり、あるいは所定のゲート電極上の所定の膜を熱処理前に除去することによって、容易に所望のゲート電極のみに強い圧縮応力を発生させることができ、製造工程の複雑化は抑えられる。
【図面の簡単な説明】
【0016】
【図1】実施の形態1に係る半導体装置の製造工程を示す図である。
【図2】実施の形態1に係る半導体装置の製造工程を示す図である。
【図3】実施の形態1に係る半導体装置の製造工程を示す図である。
【図4】実施の形態1に係る半導体装置の製造工程を示す図である。
【図5】実施の形態1に係る半導体装置の製造工程を示す図である。
【図6】実施の形態1に係る半導体装置の製造工程を示す図である。
【図7】実施の形態1に係る半導体装置の製造工程を示す図である。
【図8】実施の形態1に係る半導体装置の製造工程を示す図である。
【図9】実施の形態1に係る半導体装置の製造工程を示す図である。
【図10】実施の形態1に係る半導体装置におけるnMOSトランジスタおよび従来のnMOSトランジスタのチャネル長方向の断面における応力分布図である。
【図11】実施の形態2に係る半導体装置の製造工程を示す図である。
【図12】実施の形態3に係る半導体装置の製造工程を示す図である。
【図13】実施の形態4に係る半導体装置の製造工程を示す図である。
【図14】実施の形態4に係る半導体装置の製造工程を示す図である。
【図15】実施の形態4に係る半導体装置の製造工程を示す図である。
【図16】実施の形態4に係る半導体装置の製造工程を示す図である。
【図17】実施の形態5に係る半導体装置の製造工程を示す図である。
【図18】実施の形態5に係る半導体装置の製造工程を示す図である。
【図19】実施の形態5に係る半導体装置の製造工程を示す図である。
【図20】実施の形態5に係る半導体装置の製造工程を示す図である。
【図21】実施の形態6に係る半導体装置の製造工程を示す図である。
【発明を実施するための形態】
【0017】
<実施の形態1>
本発明者は、大量にイオンが注入された非晶質シリコンに熱処理を加えた場合、当該熱処理によりシリコンが再結晶化して多結晶シリコン(ポリシリコン)になる際、その体積が膨張することを見出した。また、その膨張量は注入されたイオンの質量に大きく依存し、質量が大きい程(特に質量数70以上)大きく膨張することが分かった。また、注入されたイオンのドーズ量が大きい程、大きく膨張することも確認された。
【0018】
図1〜図9は、実施の形態1に係る半導体装置の製造工程を示す図である。なお、これらの図において、図中左側はnMOSトランジスタが形成される領域(以下「nMOS領域」)であり、図中右側はpMOSトランジスタが形成される領域(以下「pMOS領域」)であると仮定する。
【0019】
まず、シリコン基板10上に、素子分離膜11、pウェル12、nウェル22を常法により形成する。その後、それらの上にゲート絶縁膜材料としてのシリコン酸化膜31を形成する。次いでシリコン酸化膜31上に、ゲート電極材料として非単結晶(非晶質、多結晶を含む)シリコン膜32を形成する(図1)。
【0020】
次に、フォトリソグラフィー技術を用いて非単結晶シリコン膜32をパターンニングすることで、pウェル12上にゲート電極14を、nウェル22上にゲート電極24をそれぞれ形成する(図2)。
【0021】
その後、フォトリソグラフィー技術を用いてpMOS領域を開口したレジストマスク33を形成する。そして、当該レジストマスク33およびゲート電極24をマスクとして、Bイオン等比較的質量数が小さいp型ドーパントを注入し、nウェル22内の比較的浅い位置にp型ソースドレインエクステンション層26aを形成する(図3)。このとき、ゲート電極24にもイオンが注入されるので、ゲート電極24を形成する非単結晶シリコンの一部は非晶質化するが、当該イオンの質量数は比較的小さいため非晶質化の程度は小さい。
【0022】
次いで、フォトリソグラフィー技術を用いてnMOS領域を開口したレジストマスク34を形成する。そして、当該レジストマスク34並びにゲート電極14をマスクとして、AsイオンやSbイオン等、質量数が70以上の比較的質量数が大きいn型ドーパントを注入し、pウェル12内の比較的浅い位置にn型ソースドレインエクステンション層16aを形成する(図4)。このとき、ゲート電極14にも比較的質量数が大きいイオンが注入されるので、ゲート電極14を形成する非単結晶シリコンの一部は非晶質化する。
【0023】
さらに、ゲート電極14,24それぞれの側面にサイドウォール15,25を形成すると共に、シリコン酸化膜31をエッチングしてゲート電極14,24それぞれの下にゲート絶縁膜13,23を形成する(図5)。このとき、サイドウォール15,25の成膜温度は、シリコンの再結晶化が開始される温度(約550℃)以下とする。
【0024】
続いて再度、pMOS領域を開口したレジストマスク35を形成する。そして、当該レジストマスク35、ゲート電極24並びにサイドウォール25をマスクとして、Bイオン等比較的質量数が小さいp型ドーパントをドーズ量4×1015/cm2以上注入し、nウェル22内の比較的深い位置にp型ソースドレイン拡散層26bを形成する(図6)。それにより、p型ソースドレインエクステンション層26aおよびp型ソースドレイン拡散層26bとからなるp型ソースドレイン領域26が形成される。このとき、ゲート電極24にもイオンが注入され、ゲート電極24を形成する非単結晶シリコンの一部は非晶質化するが、ここでも当該イオンの質量数は比較的小さいためその非晶質化の程度は小さい。
【0025】
次いで、nMOSトランジスタを形成する領域を開口したレジストマスク36を形成する。そして、当該レジストマスク36、ゲート電極14並びにサイドウォール15をマスクとして、AsイオンやSbイオン等の比較的質量数が大きいn型ドーパントを注入し、pウェル12内の比較的深い位置にn型ソースドレイン拡散層16bを形成する(図7)。それにより、n型ソースドレインエクステンション層16aおよびn型ソースドレイン拡散層16bとからなるn型ソースドレイン領域16が形成される。ここでも、ゲート電極14には比較的質量数の大きいイオンが注入されるので、ゲート電極14を形成する非単結晶シリコンの非晶質化はさらに進行する。
【0026】
その後、シリコン酸化膜40を、ゲート電極14,24およびサイドウォール15,25上に、シリコンの再結晶化が開始される温度(約550℃)以下の成膜温度で形成する(図8)。
【0027】
そして、ゲート電極14,24およびサイドウォール15,25をシリコン酸化膜40で覆った状態で、950〜1100℃程度の熱処理(例えばRTA(Rapid Thermal Annealing)で0〜30秒(0秒はスパイクアニール)の熱処理)を行うことによって、イオン照射による損傷を修復すると共にドーパントの活性化を行う。このとき同時に、非晶質シリコンの再結晶化が起こり、ゲート電極14,24はポリシリコンとなる。
【0028】
このとき、nMOSトランジスタのゲート電極14は、AsイオンやSbイオン等の比較的質量数が大きい(質量数70以上)イオンが大量に注入されているために膨張しようとする。しかし、ゲート電極14およびサイドウォール15の表面は、シリコン酸化膜40によって覆われているため、殆ど膨張することができない。そのため、その膨張しようとする力によりゲート電極14に内部応力として強い圧縮応力が残留する。それに伴い、ゲート電極14の下方のチャネル領域には、引っ張り応力が加わることになる。
【0029】
一方、pMOSトランジスタのゲート電極24は、比較的質量数の小さいイオンのみが注入されているため殆ど膨張しようとせず、ゲート電極24内には殆ど応力は残留しない。よって、ゲート電極24の下方のチャネル領域には殆ど応力が加わらない。
【0030】
そして、例えばこれらのゲート電極14,24およびソースドレイン領域16,26上部をシリサイド化する場合は、シリコン酸化膜40を除去し、Co等の金属膜をスパッタ法により全面に形成し、350〜550℃の比較的低温の熱処理を加えることで、当該金属膜とゲート電極14,24およびソースドレイン領域16,26とを反応させる。そして、素子分離膜11およびサイドウォール15,25上に未反応で残った金属膜を選択的に除去する。続いて、さらに高温の熱処理を加えることで、ゲート電極14,24上およびソースドレイン領域16,26上部に、それぞれシリサイド層14a,24a,16c,26cが形成される(図9)。
【0031】
その後、所定の層間絶縁膜、コンタクトおよび配線等を形成して半導体装置の製造が完了する。
【0032】
図10(a)は、本実施の形態に係るnMOSトランジスタのチャネル長方向の断面における応力分布図であり、図10(b)は従来のnMOSトランジスタ(即ち、ゲート電極14に比較的質量数の小さいイオンのみが注入されたnMOSトランジスタ)のチャネル長方向の断面における応力分布図である。本実施の形態に係るnMOSトランジスタにおいて、ゲート電極14には内部に強い圧縮応力が残留し、チャネル領域内には引っ張り応力が印加されているのが分かる。よって、nMOSトランジスタのチャネル領域のシリコンの格子間隔は広がるためキャリア移動度が向上し、MOSトランジスタの性能向上に寄与できる。
【0033】
一方、pMOSトランジスタのゲート電極24内には殆ど応力は残留しないため、ゲート電極24の下方のチャネル領域には殆ど応力が加わらない。上述したように、引っ張り応力がpMOSトランジスタのチャネル領域に印加されることは、当該pMOSトランジスタのドレイン電流は減少するため有効ではない。つまり、pMOSトランジスタおよびnMOSトランジスタの両方を有するデバイスにおいては、引っ張り応力はnMOSトランジスタのチャネル領域にのみ印加されることが望ましい。本実施の形態によれば、pMOSトランジスタのチャネル領域には引っ張り応力は加わらないので、pMOSトランジスタのドレイン電流の低下を抑えつつ、nMOSトランジスタの特性向上を図ることができる。
【0034】
また、本実施の形態によれば、ゲート電極14に注入するイオン(n型ソースドレイン領域16を形成するためのイオン)としては比較的質量数の大きいものを用い、ゲート電極24に注入するイオン(p型ソースドレイン領域26を形成するためのイオン)としては比較的質量数の小さいものを用いることにより、nMOSトランジスタのチャネル領域にのみ強い引っ張り応力を印加することができる。つまり、ゲート電極14とゲート電極24とを同一の工程で形成しても、その後に注入するn型ドーパントとp型ドーパントとの間で質量数の差をつけることによって、nMOSトランジスタとpMOSトランジスタとでチャネル領域に印加される応力を互いに異ならしめることができる。即ち、nMOSトランジスタとpMOSトランジスタとを互いに異なる工程で形成する必要はなく、製造工程の複雑化は抑えられている。
【0035】
上述したように、大量にイオンが注入された非晶質シリコンが再結晶化してポリシリコンに変化する際、その注入されたイオンの質量が大きい程、大きく膨張しようとする。従って、ゲート電極14に注入するイオンのドーズ量および質量数が大きい程、ゲート電極14内に残留する圧縮応力は大きくなる。そして、当該ゲート電極14の下方のチャネル領域に印加される引っ張り応力は大きくなり、本実施の形態の効果は向上する。同様に、ゲート電極14内に残留する圧縮応力は、ゲート電極14に注入されるイオンのドーズ量が大きい程大きくなる。上記の例ではn型ソースドレイン拡散層16bの形成に、ドーズ量4×1015/cm2以上のイオン注入を行ったが、これはn型ソースドレイン拡散層16bを形成するための標準的なドーズ量であり、本発明の適用をこれに限定するものではない。もちろん4×1015/cm2程度のドーズ量でも充分に本発明の効果を得ることができるが、さらに多くのドーズ量を注入すれば、本発明の効果はさらに大きくなる。但し、ゲート電極14の圧縮応力自体は、4×1015/cm2よりも小さいドーズ量の注入であっても発生する。
【0036】
また、図8で示した工程においては、ゲート電極14,24上に形成する所定の膜として、シリコン酸化膜40を形成したが、シリコンの再結晶化が開始される温度(約550℃)以下の条件で形成可能な膜であれば他の材料の膜であってもよい。ゲート電極14に圧縮応力を残留させる目的であれば、必ずしも絶縁膜である必要はなく、例えば金属やシリサイド並びにそれらの積層膜などであってもよい。但し、その場合は熱処理によってゲート電極14に圧縮応力を発生させた後、一旦その膜を除去し、再度シリコン酸化膜等の絶縁膜を形成する。
【0037】
また、上記所定の膜40がその熱処理により収縮する特性を有している場合も(シリコン酸化膜はその特性を有している)、ゲート電極14に残留する圧縮応力は大きくなる。さらに、ゲート電極14に残留する圧縮応力は、非晶質シリコンを再結晶化させる熱処理の温度が高い程、また所定の膜40の厚さが厚い程大きくなり、キャリア移動度向上の効果が大きくなることが本発明者によって確認された。
【0038】
なお、本実施の形態においてはMOSトランジスタを形成する基板を、通常のシリコン基板として説明したが、上述した「歪みシリコン基板」であってもよい。その場合、nMOSトランジスタのチャネル領域におけるチャネル移動度をさらに向上させることができることは明らかである。
【0039】
<実施の形態2>
実施の形態1で説明したように、ゲート電極24には比較的質量数の小さいイオンが注入されているので、その上にシリコン酸化膜40があったとしても、殆ど応力は残留しない。しかし、注入されるイオンが大量になる場合は、質量数の小さいイオンを注入したとしても、圧縮応力が残留してしまう可能性がある。
【0040】
以下、実施の形態2に係る半導体装置の製造工程を説明する。まず、実施の形態1で図1〜図8で示したものと同様の工程で、nMOSトランジスタおよびpMOSトランジスタを形成し、その上にシリコン酸化膜40を形成する。そして、図11に示すようにpMOS領域上のシリコン酸化膜40を除去し、開口する。
【0041】
その後、950〜1100℃程度の熱処理を行うことによって、イオン照射による損傷を修復すると共にドーパントの活性化を行う。このとき同時に、非晶質シリコンの再結晶化が起こり、ゲート電極14,24はポリシリコンとなる。
【0042】
このとき、nMOSトランジスタのゲート電極14およびサイドウォール15の表面はシリコン酸化膜40によって覆われているため、膨張しようとする力によりゲート電極14に内部応力として強い圧縮応力が残留する。それに伴い、ゲート電極14の下方のチャネル領域には、引っ張り応力が加わることになる。
【0043】
一方、pMOSトランジスタのゲート電極24およびサイドウォール25の表面にはシリコン酸化膜40に覆われておらず露出しているため、仮にゲート電極24が多少膨張したとしても、ゲート電極24内には殆ど応力は残留しない。つまり、実施の形態1よりもさらにpMOSトランジスタのチャネル領域に引っ張り応力が印加されることが抑制される。
【0044】
<実施の形態3>
実施の形態1および実施の形態2では、nMOSトランジスタのゲート電極14を膨張させるためのイオンの注入に、n型ソースドレイン拡散層16bを形成するためのイオン注入を利用した。しかし、ゲート電極14にイオンを注入するために、n型ソースドレイン拡散層16bを形成するためのイオン注入工程とは別のイオン注入を行ってもよい。
【0045】
以下、実施の形態3に係る半導体装置の製造工程を説明する。まず、実施の形態1で図1〜図6で示したものと同様の工程で、nMOSトランジスタおよびpMOSトランジスタを形成する。そして、図12に示すように、nMOS領域上を開口したレジストマスク36を形成し、nMOS領域にn型ソースドレイン拡散層16bの形成に先立って、電気的に不活性且つ比較的質量数が大きい(質量数70以上)例えばGeイオンを全面に4×1015/cm2以上注入する。このとき、ゲート電極14だけでなくnMOSトランジスタのソースドレイン領域にもイオンが注入される。しかし、本工程で注入されるイオンは電気的に不活性であるので、ドーパントとして働くものではない。
【0046】
そして、図7に示すようにn型ドーパントを注入し、n型ソースドレイン拡散層16bを形成する。このときのn型ドーパントは例えばPイオン等の比較的質量数の小さいイオンでもよい。
【0047】
その後は実施の形態1と同様に、図8のようにゲート電極14,24、サイドウォール15,25上にシリコン酸化膜40を形成し、950〜1100℃程度の熱処理を行う。それにより、非晶質シリコンの再結晶化が起こり、ゲート電極14,24はポリシリコンとなる。
【0048】
このとき、nMOSトランジスタのゲート電極14には、上記工程により電気的に不活性且つ比較的質量数の大きいイオンが大量に注入されており、ゲート電極14およびサイドウォール15の表面はシリコン酸化膜40によって覆われているため、膨張しようとする力によりゲート電極14に内部応力として圧縮応力が残留する。それに伴い、ゲート電極14の下方のチャネル領域には、引っ張り応力が加わることになる。
【0049】
一方、pMOSトランジスタのゲート電極24は、比較的質量数の小さいイオンのみが注入されているため、殆ど応力は残留しない。よって、ゲート電極24の下方のチャネル領域には殆ど応力が加わらない。
【0050】
<実施の形態4>
一般に、強い応力を加えたシリコン基板には結晶欠陥が発生しやすく、結晶欠陥を有するシリコン基板上に形成されたトランジスタにおいては、接合リーク電流やゲート電流、サブスレッショルドリーク電流等の漏れ電流が増加してしまう。つまり、本発明に係るnMOSトランジスタにおいては、チャネル領域に印加された引っ張り応力により結晶欠陥が発生し、漏れ電流が大きくなる可能性が従来のものよりも高くなることが考えられる。
【0051】
例えば、一般的な半導体装置のロジック部などは高速な動作・応答を主目的としており、多少の漏れ電流があっても高速動作が優先されるが、一方、例えばSRAMやDRAMなどのメモリ部やモバイル通信装置用LSIのロジック部においては、漏れ電流による僅かな電力消費の増加も抑える必要がある。従って、本発明に係るMOSトランジスタは、高速動作が優先される回路部分(以下「高速回路部」)には有効であるが、電力消費を抑えたい回路部分(以下「低消費電力回路部」)には不向きであるとも言える。言い換えれば、半導体装置の高速回路部にのみ本発明に係るMOSトランジスタを適用し、低消費電力回路部には従来のMOSトランジスタを適用することが望ましい。
【0052】
図13〜図16は、実施の形態4に係る半導体装置の製造工程を示す図である。これらの図においては、図13に示しているように、左側は高速動作が優先される高速回路部、右側は電力消費を抑えたい低消費電力回路部である。また、高速回路部および低消費電力回路部のそれぞれが、nMOSトランジスタが形成されるnMOS領域並びにpMOSトランジスタが形成されるpMOS領域を有していると仮定する。以下、これらの図を用いて本実施の形態に係る半導体装置の製造工程を説明する。
【0053】
まず、シリコン基板10上に、素子分離膜11、pウェル12,52、nウェル22,62を常法により形成する。その後、実施の形態1において図1〜図5で示したものと同様の工程で、高速回路部のnMOS領域にゲート絶縁膜13、ゲート電極14、サイドウォール15およびn型ソースドレインエクステンション層16aを、高速回路部のpMOS領域にゲート絶縁膜23、ゲート電極24、サイドウォール25およびp型ソースドレインエクステンション層26aを、低消費電力回路部のnMOS領域にゲート絶縁膜53、ゲート電極54、サイドウォール55およびn型ソースドレインエクステンション層56aを、低消費電力回路部のpMOS領域にゲート絶縁膜63、ゲート電極64、サイドウォール65およびp型ソースドレインエクステンション層66aを、それぞれ形成する。
【0054】
続いて、高速回路部および低消費電力回路部のpMOS領域を開口したレジストマスク71を形成する。そして、当該レジストマスク71、ゲート電極24,64、並びにサイドウォール25,65をマスクとして、Bイオン等比較的質量数が小さいp型ドーパントをドーズ量4×1015/cm2以上注入し、p型ソースドレイン拡散層26bおよびp型ソースドレイン拡散層66bを形成する(図13)。それにより、p型ソースドレインエクステンション層26aおよびp型ソースドレイン拡散層26bとからなるp型ソースドレイン領域26、並びに、p型ソースドレインエクステンション層66aおよびp型ソースドレイン拡散層66bとからなるp型ソースドレイン領域66が形成される。このとき、ゲート電極24,64にも当該イオンが注入される。
【0055】
次いで、高速回路部および低消費電力回路部のnMOS領域を開口したレジストマスク72を形成する。そして、当該レジストマスク72、ゲート電極14,54並びにサイドウォール15,55をマスクとして、AsイオンやSbイオン等の比較的質量数が大きいn型ドーパントを注入し、n型ソースドレイン拡散層16bおよびn型ソースドレイン拡散層56bを形成する(図14)。それにより、n型ソースドレインエクステンション層16aおよびn型ソースドレイン拡散層16bとからなるn型ソースドレイン領域16、並びに、n型ソースドレインエクステンション層56aおよびn型ソースドレイン拡散層56bとからなるn型ソースドレイン領域56が形成される。このとき、ゲート電極14,54にも当該イオンが注入される。
【0056】
その後、高速回路部上を覆い低消費電力回路部上を開口したシリコン酸化膜80を、高速回路部のゲート電極14,24およびサイドウォール15,25上に、シリコンの再結晶化が開始される温度(約550℃)以下の条件で形成する(図15)。
【0057】
そして、ゲート電極14,24およびサイドウォール15,25をシリコン酸化膜80で覆った状態で、950〜1100℃程度の熱処理を行う。このとき非晶質シリコンの再結晶化が起こり、ゲート電極14,24,54,64はポリシリコンとなる。
【0058】
ここで、高速回路部のnMOSトランジスタのゲート電極14にはAsイオンやSbイオン等の比較的質量数が大きい(質量数70以上)イオンが大量に注入され、且つ、ゲート電極14およびサイドウォール15の表面はシリコン酸化膜80によって覆われているため、ゲート電極14に内部応力として強い圧縮応力が残留する。それに伴い、ゲート電極14の下方のチャネル領域には、引っ張り応力が加わることになる。
【0059】
一方、低消費電力回路部のnMOSトランジスタのゲート電極54にはAsイオンやSbイオン等の比較的質量数が大きいイオンが大量に注入されているが、ゲート電極54およびサイドウォール55の表面は露出しているため、ゲート電極54の内部には殆ど応力が残留しない。よって、ゲート電極54の下方のチャネル領域には、殆ど応力は加わらない。
【0060】
また、高速回路部並びに低消費電力回路部のpMOSトランジスタのゲート電極24,64には、比較的質量数の小さいイオンのみが注入されているため、その内部に殆ど応力は残留しない。よって、ゲート電極24,64の下方のチャネル領域には殆ど応力が加わらない。
【0061】
以上のように、本実施の形態に係る製造工程によれば高速回路部のnMOSトランジスタのチャネル領域のみに強い引っ張り応力を印加して性能向上を図ることができる。それと共に、高速回路部のpMOSトランジスタおよび低消費電力回路部のpMOS並びにnMOSトランジスタのチャネル領域には殆ど応力は印加されないため、結晶欠陥の発生による漏れ電流の増大を抑えることができる。
【0062】
そして、例えば所定のMOSトランジスタのゲート電極およびソースドレイン領域をシリサイド化する場合は、Co等の金属膜をスパッタ法により形成し、350〜550℃の比較的低温の熱処理を加えることで、金属膜とシリコンとを反応させる。そして、絶縁膜上に未反応で残った金属膜を選択的に除去する。続いて、さらに高温の熱処理を加える。
【0063】
例えば、モバイル通信装置用LSIにおいては、低消費電力回路部のMOSトランジスタのゲート電極およびソースドレイン領域をシリサイド化することが多い。その場合は、上記工程において形成した、高速回路部上を覆い低消費電力回路部上を開口したシリコン酸化膜80をそのままマスクとして利用することもできる。それにより、低消費電力回路部のゲート電極54,64上部およびソースドレイン領域56,66上部のそれぞれにシリサイド層54a,64a,56c,66cが形成される(図16)。
【0064】
本実施の形態によれば非晶質シリコンを再結晶化させる際に、シリコン酸化膜80の低消費電力回路部上を開口しておくことで、高速回路部のnMOSトランジスタのチャネル領域にのみ強い引っ張り応力を印加することができる。つまり、ゲート電極14,24,54,64を全て同一の工程で形成しても、所定のnMOSトランジスタのチャネル領域のみに引っ張り応力を印加することができる。よって、製造工程の複雑化は抑えられている。
【0065】
<実施の形態5>
本実施の形態では実施の形態4と同様に、半導体装置の高速部にのみ本発明に係るMOSトランジスタを適用し、低消費電力部には従来のMOSトランジスタを適用するための別の手法を説明する。
【0066】
図17〜図20は、実施の形態5に係る半導体装置の製造工程を示す図である。これらの図においても、図13と同様に、左側は高速動作が優先される高速回路部、右側は電力消費を抑えたい低消費電力回路部であり、そのそれぞれがnMOS領域並びにpMOS領域を有している。
【0067】
以下、これらの図を用いて本実施の形態に係る半導体装置の製造工程を説明する。まず、実施の形態4と同様に、シリコン基板10上に、素子分離膜11、pウェル12,52、nウェル22,62を形成し、高速回路部のnMOS領域にゲート絶縁膜13、ゲート電極14、サイドウォール15およびn型ソースドレインエクステンション層16aを、高速回路部のpMOS領域にゲート絶縁膜23、ゲート電極24、サイドウォール25およびp型ソースドレインエクステンション層26aを、低消費電力回路部のnMOS領域にゲート絶縁膜53、ゲート電極54、サイドウォール55およびn型ソースドレインエクステンション層56aを、低消費電力回路部のpMOS領域にゲート絶縁膜63、ゲート電極64、サイドウォール65およびp型ソースドレインエクステンション層66aを、それぞれ形成する。但し、n型ソースドレインエクステンション層16aおよびn型ソースドレインエクステンション層56aの形成の際にはPイオン等比較的質量数が軽いn型ドーパントを注入する。
【0068】
続いて、高速回路部および低消費電力回路部のpMOS領域を開口したレジストマスク71を形成する。そして、当該レジストマスク71、ゲート電極24,64、並びにサイドウォール25,65をマスクとして、Bイオン等比較的質量数が小さいp型ドーパントをドーズ量4×1015/cm2以上注入し、p型ソースドレイン拡散層26bを形成する(図13)。それにより、p型ソースドレインエクステンション層26aおよびp型ソースドレイン拡散層26bとからなるp型ソースドレイン領域26、並びに、p型ソースドレインエクステンション層66aおよびp型ソースドレイン拡散層66bとからなるp型ソースドレイン領域66が形成される。このとき、ゲート電極24,64にも当該イオンが注入される。
【0069】
次いで、低消費電力回路部のnMOS領域を開口したレジストマスク73を形成する。そして、当該レジストマスク73、ゲート電極54並びにサイドウォール55をマスクとして、Pイオン等の比較的質量数が小さいn型ドーパントを注入し、n型ソースドレイン拡散層56bを形成する(図17)。それにより、n型ソースドレインエクステンション層56aおよびn型ソースドレイン拡散層56bとからなるn型ソースドレイン領域56が形成される。このとき、ゲート電極54にも当該イオンが注入される。
【0070】
その後、高速回路部のnMOS領域を開口したレジストマスク74を形成する。そして、当該レジストマスク74、ゲート電極14並びにサイドウォール15をマスクとして、AsイオンやSbイオン等の比較的質量数が大きいn型ドーパントを注入し、n型ソースドレイン拡散層16bを形成する(図18)。それにより、n型ソースドレインエクステンション層16aおよびn型ソースドレイン拡散層16bとからなるn型ソースドレイン領域16が形成される。このとき、ゲート電極14にも当該イオンが注入される。
【0071】
そして、高速回路部並びに低消費電力回路部上に、シリコン酸化膜81をゲート電極14,24,54,64およびサイドウォール15,25,55,65を覆うように、シリコンの再結晶化が開始される温度(約550℃)以下の条件で形成する(図19)。
【0072】
そして、ゲート電極14,24,54,64およびサイドウォール15,25,55,65をシリコン酸化膜81で覆った状態で、950〜1100℃程度の熱処理を行う。このとき非晶質シリコンの再結晶化が起こり、ゲート電極14,24,54,64はポリシリコンとなる。
【0073】
ここで、高速回路部のnMOSトランジスタのゲート電極14にはAsイオンやSbイオン等の比較的質量数が大きい(質量数70以上)イオンが大量に注入され、且つ、ゲート電極14およびサイドウォール15の表面はシリコン酸化膜81によって覆われているため、ゲート電極14に内部応力として強い圧縮応力が残留する。それに伴い、ゲート電極14の下方のチャネル領域には、引っ張り応力が加わることになる。
【0074】
一方、低消費電力回路部のnMOSトランジスタのゲート電極54には比較的質量数の小さいイオンのみが注入されているため、その内部に殆ど応力は残留しない。よって、ゲート電極54の下方のチャネル領域には殆ど応力が加わらない。
【0075】
また、高速回路部並びに低消費電力回路部のpMOSトランジスタのゲート電極24,64にも、比較的質量数の小さいイオンのみが注入されているため、その内部に殆ど応力は残留しない。よって、ゲート電極24,64の下方のチャネル領域には殆ど応力が加わらない。
【0076】
以上のように、本実施の形態に係る製造工程によれば高速回路部のnMOSトランジスタのチャネル領域のみに強い引っ張り応力を印加して性能向上を図ることができる。それと共に、高速回路部のpMOSトランジスタおよび低消費電力回路部のpMOS並びにnMOSトランジスタのチャネル領域には殆ど応力は印加されないため、結晶欠陥の発生による漏れ電流の増大を抑えることができる。
【0077】
例えば、モバイル通信装置用LSIなど、低消費電力回路部のMOSトランジスタのゲート電極およびソースドレイン領域をシリサイド化する場合は、シリコン酸化膜81の低消費電力回路部上を開口し、それをマスクとしてサリサイド化処理を行う。それにより、低消費電力回路部のゲート電極54,64上およびソースドレイン領域56,66上のそれぞれにシリサイド層54a,64a,56c,66cが形成される(図20)。
【0078】
本実施の形態によれば高速回路部のn型ドーパントと低消費電力回路部のn型ドーパントとの間で質量数の差をつけることによって、高速回路部のnMOSトランジスタのチャネル領域にのみ強い引っ張り応力を印加することができる。つまり、ゲート電極14,24,54,64を全て同一の工程で形成しても、所定のnMOSトランジスタのチャネル領域のみに引っ張り応力を印加することができる。
【0079】
<実施の形態6>
上述したように、本発明に係るnMOSトランジスタにおいては、結晶欠陥が発生しやすく、MOSトランジスタにおける接合リーク電流やゲート電流、サブスレッショルドリーク電流等の漏れ電流が増加してしまう。漏れ電流が大きくなる可能性が従来のものよりも高くなるという問題がある。そこで、本実施の形態においては、その問題を解決するための手法を示す。
【0080】
即ち、例えば実施の形態1において図2に示した工程で非単結晶シリコンのゲート電極14,24を形成した後、当該ゲート電極14,24およびシリコン基板10の表面を酸化する(このとき、シリコン基板10上にはシリコン酸化膜31が残っているため、正確には酸化膜を再び酸化することになる)。それにより、図21のようにゲート電極14,24の表面にはシリコン酸化膜90が形成されるが、このときゲート電極14,24のエッジ部にシリコン酸化膜のバーズビーク90aが形成される。それ以降は、図3〜図9で示した工程と同様であるので説明は省略する。
【0081】
バーズビーク90aが形成されることによりゲート電極14,24のエッジ部の絶縁膜厚が厚くなるため、トンネル電流が抑制されたりゲート電界が緩和されるため、サブスレッショルドリーク電流を小さくでき、MOSトランジスタの漏れ電流の増加が抑えられる。よって、特にチャネル領域に引っ張り応力が印加された本発明に係るnMOSトランジスタのように、漏れ電流の増加が懸念されるMOSトランジスタに対して有効である。
【0082】
また、その後の工程における加熱処理の際に、ゲート電極14,24をシリコン酸化膜90で被覆したまま行うことで、非シリサイド領域のポリシリコンゲート電極の抵抗値のばらつきが抑えられるという効果も得ることができる。
【符号の説明】
【0083】
10 シリコン基板、11 素子分離膜、12,52 pウェル、13,23,53,63 ゲート絶縁膜、14,24,54,64 ゲート電極、15,25,55,65 サイドウォール、16,56 n型ソースドレイン領域、16a,56a n型ソースドレインエクステンション層、16b,56b n型ソースドレイン拡散層、22,62 nウェル、26,66 p型ソースドレイン領域、26a,66a p型ソースドレインエクステンション層、26b,66b p型ソースドレイン拡散層、31 シリコン酸化膜、32 非単結晶シリコン膜、40,80,81 シリコン酸化膜、90 シリコン酸化膜、90a バーズビーク。
【技術分野】
【0001】
本発明は、MOS(Metal Oxide Semiconductor)型電界効果トランジスタを有する半導体装置およびその製造方法に関するものである。
【背景技術】
【0002】
MOS型電界効果トランジスタ(MOSトランジスタ)において、駆動電流であるドレイン電流を増加させることは当該MOSトランジスタの性能向上を図る方法の1つである。ドレイン電流を決定する因子は幾つかあるが、その1つにキャリア移動度がある。キャリア移動度は基板材質によりおおよそ決まってしまうためそれを変更するのは困難であるが、基板原子の格子間隔を変えることで、キャリアの散乱確率や有効質量が変わり、それによってキャリア移動度を変えることが可能であることが分かっている。
【0003】
SiGe上にSiを形成した基板では、SiGeの方が格子間隔が大きいために、その影響で上層のSiの格子間隔が広がる。このようにシリコンの格子間隔が広がった基板は「歪みシリコン(Strained Silicon)基板」と呼ばれている。歪みシリコン基板によれば、通常のシリコン基板に比べチャネルの移動度が向上するため、それに形成されたMOSトランジスタのドレイン電流は増加する(例えば、非特許文献1、2)。
【0004】
しかし、歪みシリコン基板には、基板材料としてSiGeを用いることにより発生する問題が存在する。例えば、SiGeに起因する結晶欠陥の発生や表面ラフネスの悪化、SiGeの熱伝導性の悪さによる基板温度の上昇、SiGeとSiとの界面のバンド不連続面を介したpチャネル型MOSトランジスタにおける短チャネル効果の増大、十分に熱処理を加えることができないことによるプロセス的な問題(STI(Shallow Trench Isolation)プロセスへの非適応性や、十分に活性化アニールを行えないこと等)である。そのため、歪みシリコン基板を実際のLSIに適用するには、いまだ乗り越えるべき課題が山積している。
【0005】
また、SiGeを使用せず、シリコン基板に応力を加えることでMOSトランジスタのチャネル領域におけるシリコンの格子間隔を変える技術もある(例えば、特許文献1)。
【0006】
例えば、チャネル領域に引っ張り応力が発生した場合、nチャネル型MOSトランジスタ(nMOSトランジスタ)は駆動電流が増加するが、pチャネル型MOSトランジスタ(pMOSトランジスタ)は駆動電流が減少する。逆に、チャネル領域に圧縮応力が発生した場合、pMOSトランジスタは駆動電流が増加し、nMOSトランジスタは駆動電流が減少する。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2002−93921号公報(第3−6頁、第1−19図)
【非特許文献】
【0008】
【非特許文献1】T.ウェルザー(T. Welser)他、「歪みシリコン/弛緩シリコンゲルマニウム構造に形成されたNMOSおよびPMOSトランジスタ(NMOS and PMOS Transistor Fabricated in Strained Silicon/Relaxed Silicon-Germanium Structures)」,International Electron Device Meeting 1992,1992年,p.1000
【非特許文献2】T.ミズノ(T. Mizuno)他、「SIMOX技術により形成されたSiGe-on-Insulator基板上の高性能な歪みSiのpMOSFET(High Performance Strained-Si p-MOSFETs on SiGe-on-Insulator Substrates Fabricated by SIMOX Technology)」,International Electron Device Meeting 1999,1999年,p.934
【発明の概要】
【発明が解決しようとする課題】
【0009】
上記のように、MOSトランジスタの性能を向上させるためにSiGeを利用した歪みシリコン基板を用いるのにはいまだ課題が多いため、より簡単な方法が望まれている。
【0010】
一方、特許文献1によれば、ゲート電極に応力を発生させ、シリコン基板のチャネル領域にその応力を加えることで、歪みシリコン基板を使用せずにMOSトランジスタのチャネルの性能を向上させることができる。
【0011】
上述したように、チャネル領域に引っ張り応力が印加された場合、nMOSトランジスタは駆動電流が増加するが、逆にpMOSトランジスタは駆動電流が減少する。それに対し、チャネル領域に圧縮応力が印加された場合、pMOSトランジスタは駆動電流が増加し、逆にnMOSトランジスタは駆動電流が減少する。よって、少なくともnMOSトランジスタとpMOSトランジスタとで発生する応力が異なるようにする必要がある。
【0012】
そのため特許文献1では、ゲート電極の材料や成膜温度を、nMOSトランジスタとpMOSトランジスタとの間で互いに異ならす必要がある。その結果、nMOSトランジスタのゲート電極とpMOSトランジスタのゲート電極とを同一の工程で形成することができないため、製造工程が複雑化してしまう。
【0013】
本発明は以上のような課題を解決するためになされたものであって、所望のMOSトランジスタのチャネル領域のみに引っ張り応力を印加してキャリア移動度を向上させ、且つ、製造工程の複雑化を抑えることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0014】
本発明に係る半導体装置の製造方法は、半導体基板上にnチャネル型MOSトランジスタと、pチャネル型MOSトランジスタとを含む半導体装置の製造方法であって、以下の工程を含むものである。前記半導体基板を準備する工程。前記半導体基板上にゲート絶縁膜を形成する工程。前記ゲート絶縁膜上に非単結晶シリコン膜を形成する工程。前記非単結晶シリコン膜をパターニングし、前記nチャネル型MOSトランジスタの第1ゲート電極と、前記pチャネル型MOSトランジスタの第2ゲート電極とをそれぞれ形成する工程。前記第1ゲート電極に質量数70以上のn型ドーパントイオンを注入する工程。前記第2ゲート電極にBイオンを注入する工程。前記nチャネル型MOSトランジスタ上と、前記pチャネル型MOSトランジスタ上とに絶縁膜を形成して、前記n型ドーパントイオンが注入されたことで非晶質化した前記第1ゲート電極と、前記Bイオンが注入されたことで非晶質化した前記第2ゲート電極とを覆う絶縁膜を形成する工程。前記絶縁膜を形成後、前記第2ゲート電極を覆う前記絶縁膜を除去する工程。前記第2ゲート電極を覆う前記絶縁膜を除去した後、前記絶縁膜で前記第1ゲート電極を覆った状態で、前記半導体基板に550℃以上の温度の熱処理を施す工程。前記熱処理工程後、前記第1ゲート電極を覆う前記絶縁膜を除去する工程。前記第1ゲート電極を覆う前記絶縁膜を除去後、前記第1ゲート電極表面と、前記第2ゲート電極表面にシリサイド層を形成する工程。
【発明の効果】
【0015】
本発明に係る半導体装置の製造方法によれば、n型MOSトランジスタのゲート電極に内部応力として圧縮応力を残留させ、その下のシリコン基板に引っ張り応力を印加して、シリコン基板のその部分の格子間隔は広げることができる。その結果、n型MOSトランジスタのキャリア移動度が向上し、当該nMOSトランジスタの性能向上に寄与できる。さらに、複数のゲート電極を同一の工程で形成しても、ゲート電極の種類に応じて注入するイオンの質量に差をつけたり、あるいは所定のゲート電極上の所定の膜を熱処理前に除去することによって、容易に所望のゲート電極のみに強い圧縮応力を発生させることができ、製造工程の複雑化は抑えられる。
【図面の簡単な説明】
【0016】
【図1】実施の形態1に係る半導体装置の製造工程を示す図である。
【図2】実施の形態1に係る半導体装置の製造工程を示す図である。
【図3】実施の形態1に係る半導体装置の製造工程を示す図である。
【図4】実施の形態1に係る半導体装置の製造工程を示す図である。
【図5】実施の形態1に係る半導体装置の製造工程を示す図である。
【図6】実施の形態1に係る半導体装置の製造工程を示す図である。
【図7】実施の形態1に係る半導体装置の製造工程を示す図である。
【図8】実施の形態1に係る半導体装置の製造工程を示す図である。
【図9】実施の形態1に係る半導体装置の製造工程を示す図である。
【図10】実施の形態1に係る半導体装置におけるnMOSトランジスタおよび従来のnMOSトランジスタのチャネル長方向の断面における応力分布図である。
【図11】実施の形態2に係る半導体装置の製造工程を示す図である。
【図12】実施の形態3に係る半導体装置の製造工程を示す図である。
【図13】実施の形態4に係る半導体装置の製造工程を示す図である。
【図14】実施の形態4に係る半導体装置の製造工程を示す図である。
【図15】実施の形態4に係る半導体装置の製造工程を示す図である。
【図16】実施の形態4に係る半導体装置の製造工程を示す図である。
【図17】実施の形態5に係る半導体装置の製造工程を示す図である。
【図18】実施の形態5に係る半導体装置の製造工程を示す図である。
【図19】実施の形態5に係る半導体装置の製造工程を示す図である。
【図20】実施の形態5に係る半導体装置の製造工程を示す図である。
【図21】実施の形態6に係る半導体装置の製造工程を示す図である。
【発明を実施するための形態】
【0017】
<実施の形態1>
本発明者は、大量にイオンが注入された非晶質シリコンに熱処理を加えた場合、当該熱処理によりシリコンが再結晶化して多結晶シリコン(ポリシリコン)になる際、その体積が膨張することを見出した。また、その膨張量は注入されたイオンの質量に大きく依存し、質量が大きい程(特に質量数70以上)大きく膨張することが分かった。また、注入されたイオンのドーズ量が大きい程、大きく膨張することも確認された。
【0018】
図1〜図9は、実施の形態1に係る半導体装置の製造工程を示す図である。なお、これらの図において、図中左側はnMOSトランジスタが形成される領域(以下「nMOS領域」)であり、図中右側はpMOSトランジスタが形成される領域(以下「pMOS領域」)であると仮定する。
【0019】
まず、シリコン基板10上に、素子分離膜11、pウェル12、nウェル22を常法により形成する。その後、それらの上にゲート絶縁膜材料としてのシリコン酸化膜31を形成する。次いでシリコン酸化膜31上に、ゲート電極材料として非単結晶(非晶質、多結晶を含む)シリコン膜32を形成する(図1)。
【0020】
次に、フォトリソグラフィー技術を用いて非単結晶シリコン膜32をパターンニングすることで、pウェル12上にゲート電極14を、nウェル22上にゲート電極24をそれぞれ形成する(図2)。
【0021】
その後、フォトリソグラフィー技術を用いてpMOS領域を開口したレジストマスク33を形成する。そして、当該レジストマスク33およびゲート電極24をマスクとして、Bイオン等比較的質量数が小さいp型ドーパントを注入し、nウェル22内の比較的浅い位置にp型ソースドレインエクステンション層26aを形成する(図3)。このとき、ゲート電極24にもイオンが注入されるので、ゲート電極24を形成する非単結晶シリコンの一部は非晶質化するが、当該イオンの質量数は比較的小さいため非晶質化の程度は小さい。
【0022】
次いで、フォトリソグラフィー技術を用いてnMOS領域を開口したレジストマスク34を形成する。そして、当該レジストマスク34並びにゲート電極14をマスクとして、AsイオンやSbイオン等、質量数が70以上の比較的質量数が大きいn型ドーパントを注入し、pウェル12内の比較的浅い位置にn型ソースドレインエクステンション層16aを形成する(図4)。このとき、ゲート電極14にも比較的質量数が大きいイオンが注入されるので、ゲート電極14を形成する非単結晶シリコンの一部は非晶質化する。
【0023】
さらに、ゲート電極14,24それぞれの側面にサイドウォール15,25を形成すると共に、シリコン酸化膜31をエッチングしてゲート電極14,24それぞれの下にゲート絶縁膜13,23を形成する(図5)。このとき、サイドウォール15,25の成膜温度は、シリコンの再結晶化が開始される温度(約550℃)以下とする。
【0024】
続いて再度、pMOS領域を開口したレジストマスク35を形成する。そして、当該レジストマスク35、ゲート電極24並びにサイドウォール25をマスクとして、Bイオン等比較的質量数が小さいp型ドーパントをドーズ量4×1015/cm2以上注入し、nウェル22内の比較的深い位置にp型ソースドレイン拡散層26bを形成する(図6)。それにより、p型ソースドレインエクステンション層26aおよびp型ソースドレイン拡散層26bとからなるp型ソースドレイン領域26が形成される。このとき、ゲート電極24にもイオンが注入され、ゲート電極24を形成する非単結晶シリコンの一部は非晶質化するが、ここでも当該イオンの質量数は比較的小さいためその非晶質化の程度は小さい。
【0025】
次いで、nMOSトランジスタを形成する領域を開口したレジストマスク36を形成する。そして、当該レジストマスク36、ゲート電極14並びにサイドウォール15をマスクとして、AsイオンやSbイオン等の比較的質量数が大きいn型ドーパントを注入し、pウェル12内の比較的深い位置にn型ソースドレイン拡散層16bを形成する(図7)。それにより、n型ソースドレインエクステンション層16aおよびn型ソースドレイン拡散層16bとからなるn型ソースドレイン領域16が形成される。ここでも、ゲート電極14には比較的質量数の大きいイオンが注入されるので、ゲート電極14を形成する非単結晶シリコンの非晶質化はさらに進行する。
【0026】
その後、シリコン酸化膜40を、ゲート電極14,24およびサイドウォール15,25上に、シリコンの再結晶化が開始される温度(約550℃)以下の成膜温度で形成する(図8)。
【0027】
そして、ゲート電極14,24およびサイドウォール15,25をシリコン酸化膜40で覆った状態で、950〜1100℃程度の熱処理(例えばRTA(Rapid Thermal Annealing)で0〜30秒(0秒はスパイクアニール)の熱処理)を行うことによって、イオン照射による損傷を修復すると共にドーパントの活性化を行う。このとき同時に、非晶質シリコンの再結晶化が起こり、ゲート電極14,24はポリシリコンとなる。
【0028】
このとき、nMOSトランジスタのゲート電極14は、AsイオンやSbイオン等の比較的質量数が大きい(質量数70以上)イオンが大量に注入されているために膨張しようとする。しかし、ゲート電極14およびサイドウォール15の表面は、シリコン酸化膜40によって覆われているため、殆ど膨張することができない。そのため、その膨張しようとする力によりゲート電極14に内部応力として強い圧縮応力が残留する。それに伴い、ゲート電極14の下方のチャネル領域には、引っ張り応力が加わることになる。
【0029】
一方、pMOSトランジスタのゲート電極24は、比較的質量数の小さいイオンのみが注入されているため殆ど膨張しようとせず、ゲート電極24内には殆ど応力は残留しない。よって、ゲート電極24の下方のチャネル領域には殆ど応力が加わらない。
【0030】
そして、例えばこれらのゲート電極14,24およびソースドレイン領域16,26上部をシリサイド化する場合は、シリコン酸化膜40を除去し、Co等の金属膜をスパッタ法により全面に形成し、350〜550℃の比較的低温の熱処理を加えることで、当該金属膜とゲート電極14,24およびソースドレイン領域16,26とを反応させる。そして、素子分離膜11およびサイドウォール15,25上に未反応で残った金属膜を選択的に除去する。続いて、さらに高温の熱処理を加えることで、ゲート電極14,24上およびソースドレイン領域16,26上部に、それぞれシリサイド層14a,24a,16c,26cが形成される(図9)。
【0031】
その後、所定の層間絶縁膜、コンタクトおよび配線等を形成して半導体装置の製造が完了する。
【0032】
図10(a)は、本実施の形態に係るnMOSトランジスタのチャネル長方向の断面における応力分布図であり、図10(b)は従来のnMOSトランジスタ(即ち、ゲート電極14に比較的質量数の小さいイオンのみが注入されたnMOSトランジスタ)のチャネル長方向の断面における応力分布図である。本実施の形態に係るnMOSトランジスタにおいて、ゲート電極14には内部に強い圧縮応力が残留し、チャネル領域内には引っ張り応力が印加されているのが分かる。よって、nMOSトランジスタのチャネル領域のシリコンの格子間隔は広がるためキャリア移動度が向上し、MOSトランジスタの性能向上に寄与できる。
【0033】
一方、pMOSトランジスタのゲート電極24内には殆ど応力は残留しないため、ゲート電極24の下方のチャネル領域には殆ど応力が加わらない。上述したように、引っ張り応力がpMOSトランジスタのチャネル領域に印加されることは、当該pMOSトランジスタのドレイン電流は減少するため有効ではない。つまり、pMOSトランジスタおよびnMOSトランジスタの両方を有するデバイスにおいては、引っ張り応力はnMOSトランジスタのチャネル領域にのみ印加されることが望ましい。本実施の形態によれば、pMOSトランジスタのチャネル領域には引っ張り応力は加わらないので、pMOSトランジスタのドレイン電流の低下を抑えつつ、nMOSトランジスタの特性向上を図ることができる。
【0034】
また、本実施の形態によれば、ゲート電極14に注入するイオン(n型ソースドレイン領域16を形成するためのイオン)としては比較的質量数の大きいものを用い、ゲート電極24に注入するイオン(p型ソースドレイン領域26を形成するためのイオン)としては比較的質量数の小さいものを用いることにより、nMOSトランジスタのチャネル領域にのみ強い引っ張り応力を印加することができる。つまり、ゲート電極14とゲート電極24とを同一の工程で形成しても、その後に注入するn型ドーパントとp型ドーパントとの間で質量数の差をつけることによって、nMOSトランジスタとpMOSトランジスタとでチャネル領域に印加される応力を互いに異ならしめることができる。即ち、nMOSトランジスタとpMOSトランジスタとを互いに異なる工程で形成する必要はなく、製造工程の複雑化は抑えられている。
【0035】
上述したように、大量にイオンが注入された非晶質シリコンが再結晶化してポリシリコンに変化する際、その注入されたイオンの質量が大きい程、大きく膨張しようとする。従って、ゲート電極14に注入するイオンのドーズ量および質量数が大きい程、ゲート電極14内に残留する圧縮応力は大きくなる。そして、当該ゲート電極14の下方のチャネル領域に印加される引っ張り応力は大きくなり、本実施の形態の効果は向上する。同様に、ゲート電極14内に残留する圧縮応力は、ゲート電極14に注入されるイオンのドーズ量が大きい程大きくなる。上記の例ではn型ソースドレイン拡散層16bの形成に、ドーズ量4×1015/cm2以上のイオン注入を行ったが、これはn型ソースドレイン拡散層16bを形成するための標準的なドーズ量であり、本発明の適用をこれに限定するものではない。もちろん4×1015/cm2程度のドーズ量でも充分に本発明の効果を得ることができるが、さらに多くのドーズ量を注入すれば、本発明の効果はさらに大きくなる。但し、ゲート電極14の圧縮応力自体は、4×1015/cm2よりも小さいドーズ量の注入であっても発生する。
【0036】
また、図8で示した工程においては、ゲート電極14,24上に形成する所定の膜として、シリコン酸化膜40を形成したが、シリコンの再結晶化が開始される温度(約550℃)以下の条件で形成可能な膜であれば他の材料の膜であってもよい。ゲート電極14に圧縮応力を残留させる目的であれば、必ずしも絶縁膜である必要はなく、例えば金属やシリサイド並びにそれらの積層膜などであってもよい。但し、その場合は熱処理によってゲート電極14に圧縮応力を発生させた後、一旦その膜を除去し、再度シリコン酸化膜等の絶縁膜を形成する。
【0037】
また、上記所定の膜40がその熱処理により収縮する特性を有している場合も(シリコン酸化膜はその特性を有している)、ゲート電極14に残留する圧縮応力は大きくなる。さらに、ゲート電極14に残留する圧縮応力は、非晶質シリコンを再結晶化させる熱処理の温度が高い程、また所定の膜40の厚さが厚い程大きくなり、キャリア移動度向上の効果が大きくなることが本発明者によって確認された。
【0038】
なお、本実施の形態においてはMOSトランジスタを形成する基板を、通常のシリコン基板として説明したが、上述した「歪みシリコン基板」であってもよい。その場合、nMOSトランジスタのチャネル領域におけるチャネル移動度をさらに向上させることができることは明らかである。
【0039】
<実施の形態2>
実施の形態1で説明したように、ゲート電極24には比較的質量数の小さいイオンが注入されているので、その上にシリコン酸化膜40があったとしても、殆ど応力は残留しない。しかし、注入されるイオンが大量になる場合は、質量数の小さいイオンを注入したとしても、圧縮応力が残留してしまう可能性がある。
【0040】
以下、実施の形態2に係る半導体装置の製造工程を説明する。まず、実施の形態1で図1〜図8で示したものと同様の工程で、nMOSトランジスタおよびpMOSトランジスタを形成し、その上にシリコン酸化膜40を形成する。そして、図11に示すようにpMOS領域上のシリコン酸化膜40を除去し、開口する。
【0041】
その後、950〜1100℃程度の熱処理を行うことによって、イオン照射による損傷を修復すると共にドーパントの活性化を行う。このとき同時に、非晶質シリコンの再結晶化が起こり、ゲート電極14,24はポリシリコンとなる。
【0042】
このとき、nMOSトランジスタのゲート電極14およびサイドウォール15の表面はシリコン酸化膜40によって覆われているため、膨張しようとする力によりゲート電極14に内部応力として強い圧縮応力が残留する。それに伴い、ゲート電極14の下方のチャネル領域には、引っ張り応力が加わることになる。
【0043】
一方、pMOSトランジスタのゲート電極24およびサイドウォール25の表面にはシリコン酸化膜40に覆われておらず露出しているため、仮にゲート電極24が多少膨張したとしても、ゲート電極24内には殆ど応力は残留しない。つまり、実施の形態1よりもさらにpMOSトランジスタのチャネル領域に引っ張り応力が印加されることが抑制される。
【0044】
<実施の形態3>
実施の形態1および実施の形態2では、nMOSトランジスタのゲート電極14を膨張させるためのイオンの注入に、n型ソースドレイン拡散層16bを形成するためのイオン注入を利用した。しかし、ゲート電極14にイオンを注入するために、n型ソースドレイン拡散層16bを形成するためのイオン注入工程とは別のイオン注入を行ってもよい。
【0045】
以下、実施の形態3に係る半導体装置の製造工程を説明する。まず、実施の形態1で図1〜図6で示したものと同様の工程で、nMOSトランジスタおよびpMOSトランジスタを形成する。そして、図12に示すように、nMOS領域上を開口したレジストマスク36を形成し、nMOS領域にn型ソースドレイン拡散層16bの形成に先立って、電気的に不活性且つ比較的質量数が大きい(質量数70以上)例えばGeイオンを全面に4×1015/cm2以上注入する。このとき、ゲート電極14だけでなくnMOSトランジスタのソースドレイン領域にもイオンが注入される。しかし、本工程で注入されるイオンは電気的に不活性であるので、ドーパントとして働くものではない。
【0046】
そして、図7に示すようにn型ドーパントを注入し、n型ソースドレイン拡散層16bを形成する。このときのn型ドーパントは例えばPイオン等の比較的質量数の小さいイオンでもよい。
【0047】
その後は実施の形態1と同様に、図8のようにゲート電極14,24、サイドウォール15,25上にシリコン酸化膜40を形成し、950〜1100℃程度の熱処理を行う。それにより、非晶質シリコンの再結晶化が起こり、ゲート電極14,24はポリシリコンとなる。
【0048】
このとき、nMOSトランジスタのゲート電極14には、上記工程により電気的に不活性且つ比較的質量数の大きいイオンが大量に注入されており、ゲート電極14およびサイドウォール15の表面はシリコン酸化膜40によって覆われているため、膨張しようとする力によりゲート電極14に内部応力として圧縮応力が残留する。それに伴い、ゲート電極14の下方のチャネル領域には、引っ張り応力が加わることになる。
【0049】
一方、pMOSトランジスタのゲート電極24は、比較的質量数の小さいイオンのみが注入されているため、殆ど応力は残留しない。よって、ゲート電極24の下方のチャネル領域には殆ど応力が加わらない。
【0050】
<実施の形態4>
一般に、強い応力を加えたシリコン基板には結晶欠陥が発生しやすく、結晶欠陥を有するシリコン基板上に形成されたトランジスタにおいては、接合リーク電流やゲート電流、サブスレッショルドリーク電流等の漏れ電流が増加してしまう。つまり、本発明に係るnMOSトランジスタにおいては、チャネル領域に印加された引っ張り応力により結晶欠陥が発生し、漏れ電流が大きくなる可能性が従来のものよりも高くなることが考えられる。
【0051】
例えば、一般的な半導体装置のロジック部などは高速な動作・応答を主目的としており、多少の漏れ電流があっても高速動作が優先されるが、一方、例えばSRAMやDRAMなどのメモリ部やモバイル通信装置用LSIのロジック部においては、漏れ電流による僅かな電力消費の増加も抑える必要がある。従って、本発明に係るMOSトランジスタは、高速動作が優先される回路部分(以下「高速回路部」)には有効であるが、電力消費を抑えたい回路部分(以下「低消費電力回路部」)には不向きであるとも言える。言い換えれば、半導体装置の高速回路部にのみ本発明に係るMOSトランジスタを適用し、低消費電力回路部には従来のMOSトランジスタを適用することが望ましい。
【0052】
図13〜図16は、実施の形態4に係る半導体装置の製造工程を示す図である。これらの図においては、図13に示しているように、左側は高速動作が優先される高速回路部、右側は電力消費を抑えたい低消費電力回路部である。また、高速回路部および低消費電力回路部のそれぞれが、nMOSトランジスタが形成されるnMOS領域並びにpMOSトランジスタが形成されるpMOS領域を有していると仮定する。以下、これらの図を用いて本実施の形態に係る半導体装置の製造工程を説明する。
【0053】
まず、シリコン基板10上に、素子分離膜11、pウェル12,52、nウェル22,62を常法により形成する。その後、実施の形態1において図1〜図5で示したものと同様の工程で、高速回路部のnMOS領域にゲート絶縁膜13、ゲート電極14、サイドウォール15およびn型ソースドレインエクステンション層16aを、高速回路部のpMOS領域にゲート絶縁膜23、ゲート電極24、サイドウォール25およびp型ソースドレインエクステンション層26aを、低消費電力回路部のnMOS領域にゲート絶縁膜53、ゲート電極54、サイドウォール55およびn型ソースドレインエクステンション層56aを、低消費電力回路部のpMOS領域にゲート絶縁膜63、ゲート電極64、サイドウォール65およびp型ソースドレインエクステンション層66aを、それぞれ形成する。
【0054】
続いて、高速回路部および低消費電力回路部のpMOS領域を開口したレジストマスク71を形成する。そして、当該レジストマスク71、ゲート電極24,64、並びにサイドウォール25,65をマスクとして、Bイオン等比較的質量数が小さいp型ドーパントをドーズ量4×1015/cm2以上注入し、p型ソースドレイン拡散層26bおよびp型ソースドレイン拡散層66bを形成する(図13)。それにより、p型ソースドレインエクステンション層26aおよびp型ソースドレイン拡散層26bとからなるp型ソースドレイン領域26、並びに、p型ソースドレインエクステンション層66aおよびp型ソースドレイン拡散層66bとからなるp型ソースドレイン領域66が形成される。このとき、ゲート電極24,64にも当該イオンが注入される。
【0055】
次いで、高速回路部および低消費電力回路部のnMOS領域を開口したレジストマスク72を形成する。そして、当該レジストマスク72、ゲート電極14,54並びにサイドウォール15,55をマスクとして、AsイオンやSbイオン等の比較的質量数が大きいn型ドーパントを注入し、n型ソースドレイン拡散層16bおよびn型ソースドレイン拡散層56bを形成する(図14)。それにより、n型ソースドレインエクステンション層16aおよびn型ソースドレイン拡散層16bとからなるn型ソースドレイン領域16、並びに、n型ソースドレインエクステンション層56aおよびn型ソースドレイン拡散層56bとからなるn型ソースドレイン領域56が形成される。このとき、ゲート電極14,54にも当該イオンが注入される。
【0056】
その後、高速回路部上を覆い低消費電力回路部上を開口したシリコン酸化膜80を、高速回路部のゲート電極14,24およびサイドウォール15,25上に、シリコンの再結晶化が開始される温度(約550℃)以下の条件で形成する(図15)。
【0057】
そして、ゲート電極14,24およびサイドウォール15,25をシリコン酸化膜80で覆った状態で、950〜1100℃程度の熱処理を行う。このとき非晶質シリコンの再結晶化が起こり、ゲート電極14,24,54,64はポリシリコンとなる。
【0058】
ここで、高速回路部のnMOSトランジスタのゲート電極14にはAsイオンやSbイオン等の比較的質量数が大きい(質量数70以上)イオンが大量に注入され、且つ、ゲート電極14およびサイドウォール15の表面はシリコン酸化膜80によって覆われているため、ゲート電極14に内部応力として強い圧縮応力が残留する。それに伴い、ゲート電極14の下方のチャネル領域には、引っ張り応力が加わることになる。
【0059】
一方、低消費電力回路部のnMOSトランジスタのゲート電極54にはAsイオンやSbイオン等の比較的質量数が大きいイオンが大量に注入されているが、ゲート電極54およびサイドウォール55の表面は露出しているため、ゲート電極54の内部には殆ど応力が残留しない。よって、ゲート電極54の下方のチャネル領域には、殆ど応力は加わらない。
【0060】
また、高速回路部並びに低消費電力回路部のpMOSトランジスタのゲート電極24,64には、比較的質量数の小さいイオンのみが注入されているため、その内部に殆ど応力は残留しない。よって、ゲート電極24,64の下方のチャネル領域には殆ど応力が加わらない。
【0061】
以上のように、本実施の形態に係る製造工程によれば高速回路部のnMOSトランジスタのチャネル領域のみに強い引っ張り応力を印加して性能向上を図ることができる。それと共に、高速回路部のpMOSトランジスタおよび低消費電力回路部のpMOS並びにnMOSトランジスタのチャネル領域には殆ど応力は印加されないため、結晶欠陥の発生による漏れ電流の増大を抑えることができる。
【0062】
そして、例えば所定のMOSトランジスタのゲート電極およびソースドレイン領域をシリサイド化する場合は、Co等の金属膜をスパッタ法により形成し、350〜550℃の比較的低温の熱処理を加えることで、金属膜とシリコンとを反応させる。そして、絶縁膜上に未反応で残った金属膜を選択的に除去する。続いて、さらに高温の熱処理を加える。
【0063】
例えば、モバイル通信装置用LSIにおいては、低消費電力回路部のMOSトランジスタのゲート電極およびソースドレイン領域をシリサイド化することが多い。その場合は、上記工程において形成した、高速回路部上を覆い低消費電力回路部上を開口したシリコン酸化膜80をそのままマスクとして利用することもできる。それにより、低消費電力回路部のゲート電極54,64上部およびソースドレイン領域56,66上部のそれぞれにシリサイド層54a,64a,56c,66cが形成される(図16)。
【0064】
本実施の形態によれば非晶質シリコンを再結晶化させる際に、シリコン酸化膜80の低消費電力回路部上を開口しておくことで、高速回路部のnMOSトランジスタのチャネル領域にのみ強い引っ張り応力を印加することができる。つまり、ゲート電極14,24,54,64を全て同一の工程で形成しても、所定のnMOSトランジスタのチャネル領域のみに引っ張り応力を印加することができる。よって、製造工程の複雑化は抑えられている。
【0065】
<実施の形態5>
本実施の形態では実施の形態4と同様に、半導体装置の高速部にのみ本発明に係るMOSトランジスタを適用し、低消費電力部には従来のMOSトランジスタを適用するための別の手法を説明する。
【0066】
図17〜図20は、実施の形態5に係る半導体装置の製造工程を示す図である。これらの図においても、図13と同様に、左側は高速動作が優先される高速回路部、右側は電力消費を抑えたい低消費電力回路部であり、そのそれぞれがnMOS領域並びにpMOS領域を有している。
【0067】
以下、これらの図を用いて本実施の形態に係る半導体装置の製造工程を説明する。まず、実施の形態4と同様に、シリコン基板10上に、素子分離膜11、pウェル12,52、nウェル22,62を形成し、高速回路部のnMOS領域にゲート絶縁膜13、ゲート電極14、サイドウォール15およびn型ソースドレインエクステンション層16aを、高速回路部のpMOS領域にゲート絶縁膜23、ゲート電極24、サイドウォール25およびp型ソースドレインエクステンション層26aを、低消費電力回路部のnMOS領域にゲート絶縁膜53、ゲート電極54、サイドウォール55およびn型ソースドレインエクステンション層56aを、低消費電力回路部のpMOS領域にゲート絶縁膜63、ゲート電極64、サイドウォール65およびp型ソースドレインエクステンション層66aを、それぞれ形成する。但し、n型ソースドレインエクステンション層16aおよびn型ソースドレインエクステンション層56aの形成の際にはPイオン等比較的質量数が軽いn型ドーパントを注入する。
【0068】
続いて、高速回路部および低消費電力回路部のpMOS領域を開口したレジストマスク71を形成する。そして、当該レジストマスク71、ゲート電極24,64、並びにサイドウォール25,65をマスクとして、Bイオン等比較的質量数が小さいp型ドーパントをドーズ量4×1015/cm2以上注入し、p型ソースドレイン拡散層26bを形成する(図13)。それにより、p型ソースドレインエクステンション層26aおよびp型ソースドレイン拡散層26bとからなるp型ソースドレイン領域26、並びに、p型ソースドレインエクステンション層66aおよびp型ソースドレイン拡散層66bとからなるp型ソースドレイン領域66が形成される。このとき、ゲート電極24,64にも当該イオンが注入される。
【0069】
次いで、低消費電力回路部のnMOS領域を開口したレジストマスク73を形成する。そして、当該レジストマスク73、ゲート電極54並びにサイドウォール55をマスクとして、Pイオン等の比較的質量数が小さいn型ドーパントを注入し、n型ソースドレイン拡散層56bを形成する(図17)。それにより、n型ソースドレインエクステンション層56aおよびn型ソースドレイン拡散層56bとからなるn型ソースドレイン領域56が形成される。このとき、ゲート電極54にも当該イオンが注入される。
【0070】
その後、高速回路部のnMOS領域を開口したレジストマスク74を形成する。そして、当該レジストマスク74、ゲート電極14並びにサイドウォール15をマスクとして、AsイオンやSbイオン等の比較的質量数が大きいn型ドーパントを注入し、n型ソースドレイン拡散層16bを形成する(図18)。それにより、n型ソースドレインエクステンション層16aおよびn型ソースドレイン拡散層16bとからなるn型ソースドレイン領域16が形成される。このとき、ゲート電極14にも当該イオンが注入される。
【0071】
そして、高速回路部並びに低消費電力回路部上に、シリコン酸化膜81をゲート電極14,24,54,64およびサイドウォール15,25,55,65を覆うように、シリコンの再結晶化が開始される温度(約550℃)以下の条件で形成する(図19)。
【0072】
そして、ゲート電極14,24,54,64およびサイドウォール15,25,55,65をシリコン酸化膜81で覆った状態で、950〜1100℃程度の熱処理を行う。このとき非晶質シリコンの再結晶化が起こり、ゲート電極14,24,54,64はポリシリコンとなる。
【0073】
ここで、高速回路部のnMOSトランジスタのゲート電極14にはAsイオンやSbイオン等の比較的質量数が大きい(質量数70以上)イオンが大量に注入され、且つ、ゲート電極14およびサイドウォール15の表面はシリコン酸化膜81によって覆われているため、ゲート電極14に内部応力として強い圧縮応力が残留する。それに伴い、ゲート電極14の下方のチャネル領域には、引っ張り応力が加わることになる。
【0074】
一方、低消費電力回路部のnMOSトランジスタのゲート電極54には比較的質量数の小さいイオンのみが注入されているため、その内部に殆ど応力は残留しない。よって、ゲート電極54の下方のチャネル領域には殆ど応力が加わらない。
【0075】
また、高速回路部並びに低消費電力回路部のpMOSトランジスタのゲート電極24,64にも、比較的質量数の小さいイオンのみが注入されているため、その内部に殆ど応力は残留しない。よって、ゲート電極24,64の下方のチャネル領域には殆ど応力が加わらない。
【0076】
以上のように、本実施の形態に係る製造工程によれば高速回路部のnMOSトランジスタのチャネル領域のみに強い引っ張り応力を印加して性能向上を図ることができる。それと共に、高速回路部のpMOSトランジスタおよび低消費電力回路部のpMOS並びにnMOSトランジスタのチャネル領域には殆ど応力は印加されないため、結晶欠陥の発生による漏れ電流の増大を抑えることができる。
【0077】
例えば、モバイル通信装置用LSIなど、低消費電力回路部のMOSトランジスタのゲート電極およびソースドレイン領域をシリサイド化する場合は、シリコン酸化膜81の低消費電力回路部上を開口し、それをマスクとしてサリサイド化処理を行う。それにより、低消費電力回路部のゲート電極54,64上およびソースドレイン領域56,66上のそれぞれにシリサイド層54a,64a,56c,66cが形成される(図20)。
【0078】
本実施の形態によれば高速回路部のn型ドーパントと低消費電力回路部のn型ドーパントとの間で質量数の差をつけることによって、高速回路部のnMOSトランジスタのチャネル領域にのみ強い引っ張り応力を印加することができる。つまり、ゲート電極14,24,54,64を全て同一の工程で形成しても、所定のnMOSトランジスタのチャネル領域のみに引っ張り応力を印加することができる。
【0079】
<実施の形態6>
上述したように、本発明に係るnMOSトランジスタにおいては、結晶欠陥が発生しやすく、MOSトランジスタにおける接合リーク電流やゲート電流、サブスレッショルドリーク電流等の漏れ電流が増加してしまう。漏れ電流が大きくなる可能性が従来のものよりも高くなるという問題がある。そこで、本実施の形態においては、その問題を解決するための手法を示す。
【0080】
即ち、例えば実施の形態1において図2に示した工程で非単結晶シリコンのゲート電極14,24を形成した後、当該ゲート電極14,24およびシリコン基板10の表面を酸化する(このとき、シリコン基板10上にはシリコン酸化膜31が残っているため、正確には酸化膜を再び酸化することになる)。それにより、図21のようにゲート電極14,24の表面にはシリコン酸化膜90が形成されるが、このときゲート電極14,24のエッジ部にシリコン酸化膜のバーズビーク90aが形成される。それ以降は、図3〜図9で示した工程と同様であるので説明は省略する。
【0081】
バーズビーク90aが形成されることによりゲート電極14,24のエッジ部の絶縁膜厚が厚くなるため、トンネル電流が抑制されたりゲート電界が緩和されるため、サブスレッショルドリーク電流を小さくでき、MOSトランジスタの漏れ電流の増加が抑えられる。よって、特にチャネル領域に引っ張り応力が印加された本発明に係るnMOSトランジスタのように、漏れ電流の増加が懸念されるMOSトランジスタに対して有効である。
【0082】
また、その後の工程における加熱処理の際に、ゲート電極14,24をシリコン酸化膜90で被覆したまま行うことで、非シリサイド領域のポリシリコンゲート電極の抵抗値のばらつきが抑えられるという効果も得ることができる。
【符号の説明】
【0083】
10 シリコン基板、11 素子分離膜、12,52 pウェル、13,23,53,63 ゲート絶縁膜、14,24,54,64 ゲート電極、15,25,55,65 サイドウォール、16,56 n型ソースドレイン領域、16a,56a n型ソースドレインエクステンション層、16b,56b n型ソースドレイン拡散層、22,62 nウェル、26,66 p型ソースドレイン領域、26a,66a p型ソースドレインエクステンション層、26b,66b p型ソースドレイン拡散層、31 シリコン酸化膜、32 非単結晶シリコン膜、40,80,81 シリコン酸化膜、90 シリコン酸化膜、90a バーズビーク。
【特許請求の範囲】
【請求項1】
半導体基板上にnチャネル型MOSトランジスタと、pチャネル型MOSトランジスタとを含む半導体装置の製造方法において、
前記半導体基板を準備する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に非単結晶シリコン膜を形成する工程と、
前記非単結晶シリコン膜をパターニングし、前記nチャネル型MOSトランジスタの第1ゲート電極と、前記pチャネル型MOSトランジスタの第2ゲート電極とをそれぞれ形成する工程と、
前記第1ゲート電極に質量数70以上のn型ドーパントイオンを注入する工程と、
前記第2ゲート電極にBイオンを注入する工程と、
前記nチャネル型MOSトランジスタ上と、前記pチャネル型MOSトランジスタ上とに絶縁膜を形成して、前記n型ドーパントイオンが注入されたことで非晶質化した前記第1ゲート電極と、前記Bイオンが注入されたことで非晶質化した前記第2ゲート電極とを覆う絶縁膜を形成する工程と、
前記絶縁膜を形成後、前記第2ゲート電極を覆う前記絶縁膜を除去する工程と、
前記第2ゲート電極を覆う前記絶縁膜を除去した後、前記絶縁膜で前記第1ゲート電極を覆った状態で、前記半導体基板に550℃以上の温度の熱処理を施す工程と、
前記熱処理工程後、前記第1ゲート電極を覆う前記絶縁膜を除去する工程と、
前記第1ゲート電極を覆う前記絶縁膜を除去後、前記第1ゲート電極表面と、前記第2ゲート電極表面にシリサイド層を形成する工程と、
を含む半導体装置の製造方法。
【請求項2】
半導体基板上にnチャネル型MOSトランジスタと、pチャネル型MOSトランジスタとを含む半導体装置の製造方法において、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に非単結晶シリコン膜を形成する工程と、
前記非単結晶シリコン膜をパターニングし、前記nチャネル型MOSトランジスタの第1ゲート電極と、前記pチャネル型MOSトランジスタの第2ゲート電極とをそれぞれ形成する工程と、
前記第1ゲート電極と、前記第1ゲート電極両側に位置する前記半導体基板の表面とに質量数70以上のn型ドーパントイオンを注入する工程と、
前記第2ゲート電極と、前記第2ゲート電極両側に位置する前記半導体基板の表面とにBイオンを注入する工程と、
前記nチャネル型MOSトランジスタ上と、前記pチャネル型MOSトランジスタ上とに絶縁膜を形成して、前記n型ドーパントイオンが注入されたことで非晶質化した前記第1ゲート電極と、前記Bイオンが注入されたことで非晶質化した前記第2ゲート電極と、前記半導体基板の表面とを覆う絶縁膜を形成する工程と、
前記絶縁膜を形成後、前記pチャネル型MOSトランジスタ上の前記絶縁膜を除去する工程と、
前記pチャネル型MOSトランジスタ上の前記絶縁膜を除去した後、前記絶縁膜で前記第1ゲート電極を覆った状態で、前記半導体基板に550℃以上の温度の熱処理を施す工程と、
前記熱処理工程後、前記nチャネル型MOSトランジスタ上の前記絶縁膜を除去する工程と、
前記nチャネル型MOSトランジスタ上の絶縁膜を除去した後、前記第1ゲート電極表面と前記第2ゲート電極表面にシリサイド層を形成する工程と、
を含む半導体装置の製造方法。
【請求項3】
半導体基板上に第1nチャネル型MOSトランジスタと、第1pチャネル型MOSトランジスタと、第2nチャネル型MOSトランジスタと、第2pチャネル型MOSトランジスタとを含む半導体装置の製造方法において、
前記半導体基板を準備する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に非単結晶シリコン膜を形成する工程と、
前記非単結晶シリコン膜をパターニングし、前記第1nチャネル型MOSトランジスタの第1ゲート電極と、前記第1pチャネル型MOSトランジスタの第2ゲート電極と、前記第2nチャネル型MOSトランジスタの第3ゲート電極と、前記第2pチャネル型MOSトランジスタの第4ゲート電極とをそれぞれ形成する工程と、
前記第1ゲート電極と、前記第3ゲート電極とに質量数70以上のn型ドーパントイオンを注入する工程と、
前記第2ゲート電極と、前記第4ゲート電極とにBイオンを注入する工程と、
前記第1nチャネル型MOSトランジスタ上と、前記第1pチャネル型MOSトランジスタ上と、前記第2nチャネル型MOSトランジスタ上と、前記第2pチャネル型MOSトランジスタ上とに絶縁膜を形成して、前記n型ドーパントイオンが注入されたことで非晶質化した前記第1ゲート電極と、前記n型ドーパントイオンが注入されたことで非晶質化した前記第3ゲート電極と、前記Bイオンが注入されたことで非晶質化した前記第2ゲート電極と、前記Bイオンが注入されたことで非晶質化した前記第4ゲート電極とを覆う絶縁膜を形成する工程と、
前記絶縁膜を形成後、前記第3ゲート電極を覆う前記絶縁膜と前記第4ゲート電極を覆う前記絶縁膜とを除去する工程と、
前記第3ゲート電極を覆う前記絶縁膜と前記第4ゲート電極を覆う前記絶縁膜とを除去した後、前記絶縁膜で前記第1ゲート電極と前記第2ゲート電極とを覆った状態で、前記半導体基板に550℃以上の温度の熱処理を施す工程と、
を含む半導体装置の製造方法。
【請求項4】
半導体基板上に第1nチャネル型MOSトランジスタと、第1pチャネル型MOSトランジスタと、第2nチャネル型MOSトランジスタと、第2pチャネル型MOSトランジスタとを含む半導体装置の製造方法において、
前記半導体基板を準備する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に非単結晶シリコン膜を形成する工程と、
前記非単結晶シリコン膜をパターニングし、前記第1nチャネル型MOSトランジスタの第1ゲート電極と、前記第1pチャネル型MOSトランジスタの第2ゲート電極と、前記第2nチャネル型MOSトランジスタの第3ゲート電極と、前記第2pチャネル型MOSトランジスタの第4ゲート電極とをそれぞれ形成する工程と、
前記第1ゲート電極と、前記第1ゲート電極両側に位置する前記半導体基板の表面と、前記第3ゲート電極と、前記第3ゲート電極両側に位置する前記半導体基板の表面とに質量数70以上のn型ドーパントイオンを注入する工程と、
前記第2ゲート電極と、前記第2ゲート電極両側に位置する前記半導体基板の表面と、前記第4ゲート電極と、前記第4ゲート電極両側に位置する前記半導体基板の表面とにBイオンを注入する工程と、
前記第1nチャネル型MOSトランジスタ上と、前記第1pチャネル型MOSトランジスタ上と、前記第2nチャネル型MOSトランジスタ上と、前記第2pチャネル型MOSトランジスタ上とに絶縁膜を形成して、前記n型ドーパントイオンが注入されたことで非晶質化した前記第1ゲート電極と、前記n型ドーパントイオンが注入されたことで非晶質化した前記第3ゲート電極と、前記Bイオンが注入されたことで非晶質化した前記第2ゲート電極と、前記Bイオンが注入されたことで非晶質化した前記第4ゲート電極とを覆う絶縁膜を形成する工程と、
前記絶縁膜を形成後、前記第2nチャネル型MOSトランジスタ上の前記絶縁膜と前記第2pチャネル型MOSトランジスタ上の前記絶縁膜とを除去する工程と、
前記第2nチャネル型MOSトランジスタ上の前記絶縁膜と前記第2pチャネル型MOSトランジスタ上の前記絶縁膜を除去した後、前記絶縁膜で前記第1ゲート電極と前記第2ゲート電極とを覆った状態で、前記半導体基板に550℃以上の温度の熱処理を施す工程と、
を含む半導体装置の製造方法。
【請求項5】
前記絶縁膜は550℃以下の温度で成膜される請求項1乃至請求項4のいずれか一項に記載の半導体装置の製造方法。
【請求項6】
前記絶縁膜は前記熱処理工程により収縮する請求項1乃至請求項5のいずれか一項に記載の半導体装置の製造方法。
【請求項7】
前記絶縁膜はシリコン酸化膜である請求項1乃至請求項6のいずれか一項に記載の半導体装置の製造方法。
【請求項1】
半導体基板上にnチャネル型MOSトランジスタと、pチャネル型MOSトランジスタとを含む半導体装置の製造方法において、
前記半導体基板を準備する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に非単結晶シリコン膜を形成する工程と、
前記非単結晶シリコン膜をパターニングし、前記nチャネル型MOSトランジスタの第1ゲート電極と、前記pチャネル型MOSトランジスタの第2ゲート電極とをそれぞれ形成する工程と、
前記第1ゲート電極に質量数70以上のn型ドーパントイオンを注入する工程と、
前記第2ゲート電極にBイオンを注入する工程と、
前記nチャネル型MOSトランジスタ上と、前記pチャネル型MOSトランジスタ上とに絶縁膜を形成して、前記n型ドーパントイオンが注入されたことで非晶質化した前記第1ゲート電極と、前記Bイオンが注入されたことで非晶質化した前記第2ゲート電極とを覆う絶縁膜を形成する工程と、
前記絶縁膜を形成後、前記第2ゲート電極を覆う前記絶縁膜を除去する工程と、
前記第2ゲート電極を覆う前記絶縁膜を除去した後、前記絶縁膜で前記第1ゲート電極を覆った状態で、前記半導体基板に550℃以上の温度の熱処理を施す工程と、
前記熱処理工程後、前記第1ゲート電極を覆う前記絶縁膜を除去する工程と、
前記第1ゲート電極を覆う前記絶縁膜を除去後、前記第1ゲート電極表面と、前記第2ゲート電極表面にシリサイド層を形成する工程と、
を含む半導体装置の製造方法。
【請求項2】
半導体基板上にnチャネル型MOSトランジスタと、pチャネル型MOSトランジスタとを含む半導体装置の製造方法において、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に非単結晶シリコン膜を形成する工程と、
前記非単結晶シリコン膜をパターニングし、前記nチャネル型MOSトランジスタの第1ゲート電極と、前記pチャネル型MOSトランジスタの第2ゲート電極とをそれぞれ形成する工程と、
前記第1ゲート電極と、前記第1ゲート電極両側に位置する前記半導体基板の表面とに質量数70以上のn型ドーパントイオンを注入する工程と、
前記第2ゲート電極と、前記第2ゲート電極両側に位置する前記半導体基板の表面とにBイオンを注入する工程と、
前記nチャネル型MOSトランジスタ上と、前記pチャネル型MOSトランジスタ上とに絶縁膜を形成して、前記n型ドーパントイオンが注入されたことで非晶質化した前記第1ゲート電極と、前記Bイオンが注入されたことで非晶質化した前記第2ゲート電極と、前記半導体基板の表面とを覆う絶縁膜を形成する工程と、
前記絶縁膜を形成後、前記pチャネル型MOSトランジスタ上の前記絶縁膜を除去する工程と、
前記pチャネル型MOSトランジスタ上の前記絶縁膜を除去した後、前記絶縁膜で前記第1ゲート電極を覆った状態で、前記半導体基板に550℃以上の温度の熱処理を施す工程と、
前記熱処理工程後、前記nチャネル型MOSトランジスタ上の前記絶縁膜を除去する工程と、
前記nチャネル型MOSトランジスタ上の絶縁膜を除去した後、前記第1ゲート電極表面と前記第2ゲート電極表面にシリサイド層を形成する工程と、
を含む半導体装置の製造方法。
【請求項3】
半導体基板上に第1nチャネル型MOSトランジスタと、第1pチャネル型MOSトランジスタと、第2nチャネル型MOSトランジスタと、第2pチャネル型MOSトランジスタとを含む半導体装置の製造方法において、
前記半導体基板を準備する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に非単結晶シリコン膜を形成する工程と、
前記非単結晶シリコン膜をパターニングし、前記第1nチャネル型MOSトランジスタの第1ゲート電極と、前記第1pチャネル型MOSトランジスタの第2ゲート電極と、前記第2nチャネル型MOSトランジスタの第3ゲート電極と、前記第2pチャネル型MOSトランジスタの第4ゲート電極とをそれぞれ形成する工程と、
前記第1ゲート電極と、前記第3ゲート電極とに質量数70以上のn型ドーパントイオンを注入する工程と、
前記第2ゲート電極と、前記第4ゲート電極とにBイオンを注入する工程と、
前記第1nチャネル型MOSトランジスタ上と、前記第1pチャネル型MOSトランジスタ上と、前記第2nチャネル型MOSトランジスタ上と、前記第2pチャネル型MOSトランジスタ上とに絶縁膜を形成して、前記n型ドーパントイオンが注入されたことで非晶質化した前記第1ゲート電極と、前記n型ドーパントイオンが注入されたことで非晶質化した前記第3ゲート電極と、前記Bイオンが注入されたことで非晶質化した前記第2ゲート電極と、前記Bイオンが注入されたことで非晶質化した前記第4ゲート電極とを覆う絶縁膜を形成する工程と、
前記絶縁膜を形成後、前記第3ゲート電極を覆う前記絶縁膜と前記第4ゲート電極を覆う前記絶縁膜とを除去する工程と、
前記第3ゲート電極を覆う前記絶縁膜と前記第4ゲート電極を覆う前記絶縁膜とを除去した後、前記絶縁膜で前記第1ゲート電極と前記第2ゲート電極とを覆った状態で、前記半導体基板に550℃以上の温度の熱処理を施す工程と、
を含む半導体装置の製造方法。
【請求項4】
半導体基板上に第1nチャネル型MOSトランジスタと、第1pチャネル型MOSトランジスタと、第2nチャネル型MOSトランジスタと、第2pチャネル型MOSトランジスタとを含む半導体装置の製造方法において、
前記半導体基板を準備する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に非単結晶シリコン膜を形成する工程と、
前記非単結晶シリコン膜をパターニングし、前記第1nチャネル型MOSトランジスタの第1ゲート電極と、前記第1pチャネル型MOSトランジスタの第2ゲート電極と、前記第2nチャネル型MOSトランジスタの第3ゲート電極と、前記第2pチャネル型MOSトランジスタの第4ゲート電極とをそれぞれ形成する工程と、
前記第1ゲート電極と、前記第1ゲート電極両側に位置する前記半導体基板の表面と、前記第3ゲート電極と、前記第3ゲート電極両側に位置する前記半導体基板の表面とに質量数70以上のn型ドーパントイオンを注入する工程と、
前記第2ゲート電極と、前記第2ゲート電極両側に位置する前記半導体基板の表面と、前記第4ゲート電極と、前記第4ゲート電極両側に位置する前記半導体基板の表面とにBイオンを注入する工程と、
前記第1nチャネル型MOSトランジスタ上と、前記第1pチャネル型MOSトランジスタ上と、前記第2nチャネル型MOSトランジスタ上と、前記第2pチャネル型MOSトランジスタ上とに絶縁膜を形成して、前記n型ドーパントイオンが注入されたことで非晶質化した前記第1ゲート電極と、前記n型ドーパントイオンが注入されたことで非晶質化した前記第3ゲート電極と、前記Bイオンが注入されたことで非晶質化した前記第2ゲート電極と、前記Bイオンが注入されたことで非晶質化した前記第4ゲート電極とを覆う絶縁膜を形成する工程と、
前記絶縁膜を形成後、前記第2nチャネル型MOSトランジスタ上の前記絶縁膜と前記第2pチャネル型MOSトランジスタ上の前記絶縁膜とを除去する工程と、
前記第2nチャネル型MOSトランジスタ上の前記絶縁膜と前記第2pチャネル型MOSトランジスタ上の前記絶縁膜を除去した後、前記絶縁膜で前記第1ゲート電極と前記第2ゲート電極とを覆った状態で、前記半導体基板に550℃以上の温度の熱処理を施す工程と、
を含む半導体装置の製造方法。
【請求項5】
前記絶縁膜は550℃以下の温度で成膜される請求項1乃至請求項4のいずれか一項に記載の半導体装置の製造方法。
【請求項6】
前記絶縁膜は前記熱処理工程により収縮する請求項1乃至請求項5のいずれか一項に記載の半導体装置の製造方法。
【請求項7】
前記絶縁膜はシリコン酸化膜である請求項1乃至請求項6のいずれか一項に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【公開番号】特開2010−267992(P2010−267992A)
【公開日】平成22年11月25日(2010.11.25)
【国際特許分類】
【出願番号】特願2010−163617(P2010−163617)
【出願日】平成22年7月21日(2010.7.21)
【分割の表示】特願2002−336669(P2002−336669)の分割
【原出願日】平成14年11月20日(2002.11.20)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成22年11月25日(2010.11.25)
【国際特許分類】
【出願日】平成22年7月21日(2010.7.21)
【分割の表示】特願2002−336669(P2002−336669)の分割
【原出願日】平成14年11月20日(2002.11.20)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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