スレショルド電圧を有する電界効果トランジスタ、及びその製造方法
【課題】相異なるスレショルド電圧を有する電界効果トランジスタを提供する。
【解決手段】ドープ半導体ウエル上に、複数種のゲート・スタック(100〜600)が形成される。ドープ半導体ウエル(22、24)上に、高誘電率(high−k)ゲート誘電体(30L)が形成される。一つのデバイス領域中に金属ゲート層(42L)が形成され、他のデバイス領域(200、400、500、600)ではhigh−kゲート誘電体は露出される。該他のデバイス領域中に、相異なる厚さを有するスレショルド電圧調整酸化物層が形成される。次いで、スレショルド電圧調整酸化物層を覆って導電性ゲート材料層(72L)が形成される。電界効果トランジスタの一つの型は、high−kゲート誘電体部分を包含するゲート誘電体を包含する。電界効果トランジスタの他の型は、high−kゲート誘電体部分と、相異なる厚さを有する第一スレショルド電圧調整酸化物部分とを包含するゲート誘電体を包含する。相異なるゲート誘電体スタックと、同一のドーパント濃度を有するドープ半導体ウエルを用いることによって、相異なるスレショルド電圧を有する電界効果トランジスタが提供される。
【解決手段】ドープ半導体ウエル上に、複数種のゲート・スタック(100〜600)が形成される。ドープ半導体ウエル(22、24)上に、高誘電率(high−k)ゲート誘電体(30L)が形成される。一つのデバイス領域中に金属ゲート層(42L)が形成され、他のデバイス領域(200、400、500、600)ではhigh−kゲート誘電体は露出される。該他のデバイス領域中に、相異なる厚さを有するスレショルド電圧調整酸化物層が形成される。次いで、スレショルド電圧調整酸化物層を覆って導電性ゲート材料層(72L)が形成される。電界効果トランジスタの一つの型は、high−kゲート誘電体部分を包含するゲート誘電体を包含する。電界効果トランジスタの他の型は、high−kゲート誘電体部分と、相異なる厚さを有する第一スレショルド電圧調整酸化物部分とを包含するゲート誘電体を包含する。相異なるゲート誘電体スタックと、同一のドーパント濃度を有するドープ半導体ウエルを用いることによって、相異なるスレショルド電圧を有する電界効果トランジスタが提供される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に半導体デバイスに関し、具体的には、ゲート誘電体スタックの改良を介して相異なるスレショルド電圧を有する電界効果トランジスタとその製造方法とに関する。
【背景技術】
【0002】
最新の半導体チップは、相異なる、スレショルド電圧、単位幅あたりのオン電流、および単位長あたりのオフ電流を有する多種の電界効果トランジスタを用いている。高いスレショルド電圧を有する電界効果トランジスタは、一般に「低出力」デバイスと呼ばれ、低いオン電流および低いオフ電流を有する。低いスレショルド電圧を有する電界効果トランジスタは「高性能」デバイスと呼ばれ、高いオン電流および高いオフ電流を有する。低出力および高性能デバイスの混成を用いることによって、半導体チップは、最適な電力消費レベルで最適なパフォーマンスを提供することができる。
【0003】
相異なるスレショルド電圧を有するデバイスは、スレショルド電圧の各値に対する電界効果トランジスタ本体がその中に形成される、ドープ半導体ウエルのドーパント濃度を変化させることによって得ることができる。しかして、高性能デバイスは低いドーパント濃度を有するドープ半導体ウエルを用い、低出力デバイスは高いドーパント濃度を有する別のドープ半導体ウエルを用いる。各々のウエル・ドーピングの設定に対し、ドープ半導体ウエルの形成のための対応イオン注入ステップの過程で専用の注入マスクが用いられ、これによって工程の複雑さと製造のコストとが増大する。
【発明の概要】
【発明が解決しようとする課題】
【0004】
処理コストの増加に加え、高いドーパント濃度を有するドープ半導体ウエルを用いる低出力デバイスは接合漏れ電流の増大も被る。一般に、低出力デバイスは、高性能デバイスの対応する値よりも何桁も高い、順方向接合漏れ電流に対する逆接合漏れ電流比の値を示す。合計漏れ電流の過半が接合漏れ電流なので、ドープ半導体ウエルのドーパント濃度を増加させることによって低出力デバイスを得る方法はますます難しくなっている。さらに、かかるFETがSOI FETであっていわゆるフローティング・ボディを有する場合、低出力デバイスの接合漏れ電流の増加がフローティング・ボディの順方向バイアス電圧を増大する傾向があり、これにより、Vtを低下させ、低い漏れ電流による望ましい効果を妨害する。
【0005】
要するに、トランジスタの本体を包含するドープ半導体ウエル中の高いドーパント濃度は、高い接合漏れ電流をもたらす。接合漏れ電流の増加に起因して、ウエルのドーピングを調節して低漏洩の電界効果トランジスタを形成する方法は、高いスレショルド電圧にもかかわらず、合計漏れ電流を抑制するのに効果的でなくなっている。
【課題を解決するための手段】
【0006】
本発明では、相異なるスレショルド電圧を提供するために、相異なるゲート誘電体スタックを有する複数の電界効果トランジスタが用いられる。
【0007】
本発明では、ドープ半導体ウエルの上に複数の型のゲート・スタックが形成される。高誘電率(high−k)ゲート誘電体がドープ半導体ウエル上に形成される。金属ゲート層が一つのデバイス領域に形成され、他のデバイス領域ではhigh−kゲート誘電体は露出される。該他のデバイス領域中に、相異なる厚さを有するスレショルド電圧調整酸化物層が形成される。スレショルド電圧調整酸化物層を覆って導電性ゲート材料層が形成される。電界効果トランジスタの一つの型は、high−kゲート誘電体部分を包含するゲート誘電体を含む。電界効果トランジスタの他の型は、high−kゲート誘電体部分と、相異なる厚さを有する第一スレショルド電圧調整酸化物部分とを包含するゲート誘電体を含む。相異なるスレショルド電圧を有する電界効果トランジスタが、相異なるゲート誘電体スタックと、同一のドーパント濃度を有するドープ半導体ウエルとを用いて提供される。
【0008】
本発明のある態様によれば、ある半導体構造体が提供され、該半導体構造体は、第一ゲート・スタックを含む第一電界効果トランジスタであって、第一ゲート・スタックは、底部から最上部に向かって順に、4.0より大きな誘電率を有する第一高誘電率(high−k)ゲート誘電体、金属ゲート部分、少なくとも一つの金属部分、および第一導電性ゲート材料部分を包含する、第一電界効果トランジスタと、第二ゲート・スタックを含む第二電界効果トランジスタであって、第二ゲート・スタックは、底部から最上部に向かって順に、4.0より大きな誘電率を有する第二high−kゲート誘電体、少なくとも一つの誘電体金属酸化物部分、および第二導電性ゲート材料部分を包含する、第二電界効果トランジスタと、を含み、第一電界効果トランジスタと第二電界効果トランジスタとは相異なるスレショルド電圧を有する。
【0009】
本発明の別の態様によれば、別の半導体構造体が提供され、該半導体構造体は、第一ゲート・スタックを含む第一電界効果トランジスタであって、第一ゲート・スタックは、底部から最上部に向かって順に、第一高誘電率(high−k)ゲート誘電体、少なくとも一つの第一誘電体金属酸化物部分、および第一導電性ゲート材料部分を包含する、第一電界効果トランジスタと、第二ゲート・スタックを含む第二電界効果トランジスタであって、第二ゲート・スタックは、底部から最上部に向かって順に、第二high−kゲート誘電体、少なくとも一つの第二誘電体金属酸化物部分、および第二導電性ゲート材料部分を包含する、第二電界効果トランジスタと、を含み、第一電界効果トランジスタと第二電界効果トランジスタとは相異なるスレショルド電圧を有する。
【0010】
本発明のさらに別の態様によれば、半導体構造体を形成する方法が提供され、該方法は、半導体サブストレート上に4.0より大きな誘電率を有する誘電体材料を包含する高誘電率(high−k)ゲート誘電体層を形成するステップと、high−kゲート誘電体層の第一部分の直接上に金属ゲート層を形成するステップと、金属ゲート層、およびhigh−kゲート誘電体層の第二部分の直接上に少なくとも一つの金属層を堆積するステップであって、少なくとも一つの誘電体金属酸化物層が、少なくとも一つの金属層の一部の酸化を介してhigh−k誘電体層の第二部分の直接上に形成される、堆積するステップと、少なくとも一つの金属層および少なくとも一つの誘電体金属酸化物部分の直接上に導電性ゲート材料層を形成するステップと、を含む。
【0011】
本発明のまださらなる別の態様によれば、半導体構造体を形成する別の方法が提供され、該方法は、半導体サブストレート上に4.0より大きな誘電率を有する誘電体材料を包含する高誘電率(high−k)ゲート誘電体層を形成するステップと、high−kゲート誘電体層の直接上に少なくとも一つの金属層を堆積するステップであって、少なくとも一つの誘電体金属酸化物層が、少なくとも一つの金属層の酸化を介してhigh−k誘電体層の直接上に形成される、堆積するステップと、少なくとも一つの誘電体金属酸化物層の少なくとも一つの一部を除去するステップであって、相異なる厚さを有する、少なくとも一つの第一誘電体金属酸化物層および少なくとも一つの第二誘電体金属酸化物層が形成される、除去するステップと、少なくとも一つの金属層および少なくとも一つの誘電体金属酸化物部分の直接上に導電性ゲート材料層を形成するステップと、を含む。
【図面の簡単な説明】
【0012】
【図1】nドープ半導体ウエルおよびpドープ半導体ウエルの形成後のステップに対応する第一例示半導体構造体の垂直断面図である。
【図2】高誘電率(high−k)ゲート誘電体層および金属ゲート層の形成後のステップに対応する第一例示半導体構造体の垂直断面図である。
【図3】金属ゲート層のパターン形成後のステップに対応する第一例示半導体構造体の垂直断面図である。
【図4】第一金属層の堆積後のステップに対応する第一例示半導体構造体の垂直断面図である。
【図5】第一誘電体金属酸化物層のパターン形成後のステップに対応する第一例示半導体構造体の垂直断面図である。
【図6】第二金属層の堆積後のステップに対応する第一例示半導体構造体の垂直断面図である。
【図7】導電性ゲート材料層の形成後のステップに対応する第一例示半導体構造体の垂直断面図である。
【図8】さまざまなゲート・スタックのパターン形成後のステップに対応する第一例示半導体構造体の垂直断面図である。
【図9】さまざまな電界効果トランジスタの形成後のステップに対応する第一例示半導体構造体の垂直断面図である。
【図10】金属層の形成後のステップに対応する第二例示半導体構造体の垂直断面図である。
【図11】金属層の部分の薄層化後のステップに対応する第二例示半導体構造体の垂直断面図である。
【図12】さまざまな電界効果トランジスタの形成後のステップに対応する第二例示半導体構造体の垂直断面図である。
【発明を実施するための形態】
【0013】
前述のように、本発明は、ゲート誘電体スタックの改良を介して相異なるスレショルド電圧を有する電界効果トランジスタと、該トランジスタを製造する方法とに関し、これらの詳細を、添付図面を使って以下に説明する。同一および類似のエレメントは同一の参照番号によって参照される。添付図面中の各種エレメントの比率は一定縮尺では描かれていない。
【0014】
図1を参照すると、本発明の第一実施形態による第一例示半導体構造体は半導体サブストレート8を含む。半導体サブストレート8は、半導体材料を包含する半導体領域10を含む。該半導体材料は、以下に限らないが、シリコン、ゲルマニウム、シリコンゲルマニウム合金、シリコン炭素合金、シリコンゲルマニウム炭素合金、ガリウムヒ素、ヒ化インジウム、リン化インジウム、III〜V族化合物半導体材料、II〜VI族化合物半導体材料、有機半導体材料、および他の化合物の半導体材料から選択することができる。望ましくは、半導体領域10は単結晶である。すなわち同じ一連の結晶方位を有するもの、または「エピタキシャル」である。
【0015】
半導体サブストレート8は、シャロウ・トレンチ分離構造20をさらに含み、該構造は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはこれらの組み合わせなどの誘電体材料を包含する。半導体サブストレート8は、バルク・サブストレート、半導体オンインシュレータ(SOI:semiconductor−on−insulator)・サブストレート、またはバルク部分とSOI部分とを有するハイブリッド・サブストレートとすることができる。バルク・サブストレートを使って第一実施形態を説明するが、SOIサブストレートまたはハイブリッド・サブストレートを用いた実施形態も明確に本明細書の意図範囲である。
【0016】
第一導電型のドーパントが、イオン注入または他のドーピング方法によって半導体領域10の第一上部部分に導入され、第一ドープ半導体ウエル22が形成される。例えば、半導体領域の第一上部部分は、第一デバイス領域100、第二デバイス領域200、および第五デバイス領域500を含む領域に配置することができる。第一導電型はn型にすることもp型にすることもできる。第一導電型がn型の場合、第一ドープ半導体ウエル22はnドープ半導体ウエルである。第一導電型がp型の場合、第一ドープ半導体ウエル22はpドープ半導体ウエルである。第一ドープ半導体ウエル22は、全体にわたってほぼ同一のドーパント濃度の第一導電型ドーピングを有する。第一ドープ半導体ウエル22のドーパント濃度は、1.0×1016原子数/cm3〜3.0×1019原子数/cm3の値、典型的には、1.0×1017原子数/cm3〜1.0×1019原子数/cm3の値とすることができる。
【0017】
第二導電型のドーパントが、イオン注入または他のドーピング方法によって半導体領域10の第二上部部分に導入され、第二ドープ半導体ウエル24が形成される。例えば、半導体領域の第二上部部分は、第三デバイス領域300、第四デバイス領域400、および第六デバイス領域600を含む領域に配置することができる。第二導電型は第一導電型の反対型である。第一導電型がn型の場合、第二導電型はp型であり、逆もまた同様である。第二導電型がp型の場合、第二ドープ半導体ウエル24はpドープ半導体ウエルである。第二導電型がn型の場合、第二ドープ半導体ウエル24はnドープ半導体ウエルである。第二ドープ半導体ウエル24は、全体にわたってほぼ同一のドーパント濃度の第二導電型ドーピングを有する。第二ドープ半導体ウエル24のドーパント濃度は、1.0×1016原子数/cm3〜3.0×1019原子数/cm3の値、典型的には、1.0×1017原子数/cm3〜1.0×1019原子数/cm3の値とすることができる。
【0018】
望ましくは、第一ドープ半導体ウエル22、第二ドープ半導体ウエル24、および半導体領域10の全体が単結晶である。半導体領域10は、ほぼドープなしでも、pドープされていても、またはnドープされていてもよい。
【0019】
図2を参照すると、高誘電率(high−k)ゲート誘電体層30Lが、第一ドープ半導体ウエル22および第二ドープ半導体ウエル24の上面に形成されている。随意的に、第一および第二ドープ半導体ウエル(22、24)とhigh−kゲート誘電体層30Lとの間に、誘電体界面層(図示せず)を形成することができる。誘電体界面層には、半導体酸化物、半導体酸窒化物、または半導体窒化物を含めることができる。例えば、誘電体界面層は、第一および第二ドープ半導体ウエル(22、24)の上面の化学剤処理によって形成される「化学酸化物」とすることができる。誘電体界面層を配置する場合、その厚さは0.1nm〜0.8nmとすることができるが、これより薄いものも厚いものも本明細書の意図範囲である。配置しない場合、第一および第二ドープ半導体ウエル(22、24)の直接上に、high−k誘電体材料層30Lを形成することができる。
【0020】
高誘電率(high−k)ゲート誘電体層30Lは、例えば、化学気相堆積(CVD:chemical vapor deposition)、物理気相堆積(PVD:physical vapor deposition)、分子線堆積(MBD:molecular beam deposition)、パルス・レーザー堆積(PLD:pulsed laser deposition)、液体ミスト化学堆積(LSMCD:liquid source misted chemical deposition)、原子層堆積(ALD:atomic layer deposition)などを含め、当技術分野で周知の方法によって、第一および第二ドープ半導体ウエル(22、24)上に形成される。high−kゲート誘電体層30Lは、酸化ケイ素の誘電率3.9より大きな誘電率を有する誘電体金属酸化物を含む。典型的には、high−kゲート誘電体層30Lは4.0より大きな誘電率を有する。望ましくは、high−kゲート誘電体層30Lは8.0より大きな誘電率を有する。誘電体金属酸化物は金属および酸素を含有するhigh−k材料であり、当技術分野ではhigh−kゲート誘電体材料としてよく知られている。代表的なhigh−k誘電体材料には、HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、これらのケイ酸塩、およびこれらの合金が含まれる。xの各値は独立して0.5〜3であり、yの各値は独立して0〜2である。high−kゲート誘電体層30Lの厚さは、0.9nm〜6nm、望ましくは1.2nm〜3nmとすることができる。high−kゲート誘電体層30Lには、約1nmまたはそれ以下の有効酸化物厚さを持たせることができる。
【0021】
金属ゲート層42Lは、high−kゲート誘電体層30Lの直接上に形成される。金属ゲート層42Lは、第一および第二ドープ半導体ウエル(22、24)の半導体材料の価電子バンド端と伝導バンド端との間の仕事関数を有する金属または導電性金属合金を含む。金属ゲート層42Lには、W、Ta、TiN、ZrN、HfN、VN、NbN、TaN、WN、TiAlN、TaC、TaMgC、TaCN、他の導電性高融点金属窒化物、あるいはこれらの組み合わせまたは合金を含めることができる。金属ゲート層42Lは、化学気相堆積(CVD)、物理気相堆積(PVD)、原子層堆積(ALD)、真空蒸着などによって形成することができる。金属ゲート層42Lには、元素周期律表のIVB族またはVB族からの金属、または他の遷移金属を含めることができる。金属ゲート層42Lの厚さは、5nm〜100nm、典型的には10nm〜50nmとすることができるが、これより薄いものも厚いものも本明細書の意図範囲である。
【0022】
図3を参照すると、金属ゲート層42Lの上に第一フォトレジスト47が塗布され、リソグラフィでパターン形成されて、第一デバイス領域100および第三デバイス領域300中の金属ゲート層42Lを覆っている。第二デバイス領域200、第四デバイス領域400、第五デバイス領域500、および第六デバイス領域600では金属ゲート層42Lの上面は露出される。金属ゲート層42Lの露出された部分は、第一フォトレジスト47をエッチング・マスクとして用い、エッチングによって除去される。このエッチングは、ドライ・エッチングでもウエット・エッチングでもよい。望ましくは、エッチングは、high−kゲート誘電体層30Lの材料に対して選択的である、すなわち、いかなる実質的な仕方であってもhigh−kゲート誘電体層30Lを除去することはない。しかして、エッチング後、第二、第四、第五、および第六デバイス領域(200、400、500、600)中のhigh−kゲート誘電体層30Lの上面は露出されることになる。次いで第一フォトレジスト47が除去される。
【0023】
図4を参照すると、第一金属層52Lが、金属ゲート層42Lの露出面、およびhigh−kゲート誘電体層30Lの露出面上に堆積されている。第一金属層52Lは、IIA/IIIB族元素の層である、すなわち、元素周期律表中のIIA族またはIIIB族の元素を含む。第一金属層52Lは、例えば、CVD、PVD、MBD、PLD、LSMCD、ALDなど、当技術分野で周知の方法によって、high−kゲート誘電体層30Lおよび金属ゲート層42Lの直接上に形成することができる。第一金属層52Lは、IIA族元素およびIIIB族元素の一つを含む。具体的には、第一金属層52Lには、Be、Mg、Ca、Sr、Ba、Ra、Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、およびLuの一つを含めることができる。第一金属層52Lの厚さは、0.1nm〜0.8nmとすることができるが、これより薄いものも厚いものも明確に意図範囲である。
【0024】
IIA族元素およびIIIB族元素は酸素と反応して誘電体金属酸化物を形成する傾向を有する。しかして、第一金属層52Lの、high−kゲート誘電体層30Lの直接上に堆積された部分は、下に位置するhigh−kゲート誘電体層30Lから酸素を獲得する。第一金属層52Lの、high−kゲート誘電体層30Lの直接上にある部分は、酸素と化合することによって、第一誘電体金属酸化物層50Lに変換される。第一誘電体金属酸化物層50Lは、第一金属層52Lの金属の酸化物を包含する。金属ゲート層42Lは酸素を一切供給しないので、第一金属層52Lは、金属ゲート層42Lの上面および側壁面上では変換されない。第一デバイス領域100および第三デバイス領域300では、IIA族元素またはIIIB族元素を包含する第一金属層52Lが、金属ゲート層42Lの上面および側壁の直接上に形成される。第二、第四、第五、および第六デバイス領域(200、400、500、600)においては、第一誘電体金属酸化物層50Lが、high−kゲート誘電体層30Lの直接上に形成される。
【0025】
図5を参照すると、第二フォトレジスト57が、第一誘電体金属酸化物層50Lおよび第一金属層52L上にわたって塗布され、リソグラフィでパターン形成され、第二デバイス領域200および第四デバイス領域400中にある第一誘電体金属酸化物層50Lの部分を覆っている。一つの実施形態において、第一および第三デバイス領域(100、300)中の第一金属層52Lは第二フォトレジスト57で覆われている。別の実施形態では、第一および第三デバイス領域(100、300)中の第一金属層52Lを露出する、すなわち、第二フォトレジスト57で覆わずにおくことができる。第五デバイス領域500および第六デバイス領域600では、第一誘電体金属酸化物層50Lの上面は露出される。第一誘電体金属酸化物層50Lの露出された部分は、第二フォトレジスト57をエッチング・マスクとして用い、エッチングによって除去される。このエッチングは、ドライ・エッチングでもウエット・エッチングでもよい。望ましくは、エッチングは、high−kゲート誘電体層30Lの材料に対して選択的である、すなわち、いかなる実質的な仕方であってもhigh−kゲート誘電体層30Lを除去することはない。しかして、エッチング後、第五および第六デバイス領域(500、600)では、high−kゲート誘電体層30Lの上面が露出される。次いで第二フォトレジスト57が除去される。
【0026】
図6を参照すると、第二金属層62Lが、第一金属層52Lと、第一誘電体金属酸化物層50Lの表面と、high−kゲート誘電体層30Lの露出面とに堆積される。第二金属層62Lは、元素周期律表中のIIA族またはIIIB族中の一つの元素を含む。第二金属層62Lの材料は、第一金属層52Lの材料と同じであっても異なっていてもよい。第二金属層62Lは、第一金属層52Lの形成と同じやり方で形成することができる。第二金属層62Lには、Be、Mg、Ca、Sr、Ba、Ra、Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、およびLuの一つを含めることができる。第二金属層62Lの厚さは、0.1nm〜0.8nmとすることができるが、これより薄いものも厚いものも明確に意図範囲である。
【0027】
第二金属層62Lの、high−kゲート誘電体層30Lまたは第一誘電体金属酸化物層50Lの直接上に堆積された部分は、下に位置するhigh−kゲート誘電体層30Lから酸素を獲得する。下に位置するhigh−kゲート誘電体層30Lからの酸素は、直接接触によってまたは第一誘電体金属酸化物層50Lを介して、その上を覆っている第二金属層62Lの部分の中に供給されることになる。第二金属層62Lの、high−kゲート誘電体層30Lの直接上または第一誘電体金属酸化物層50Lの直接上の部分は、酸素と化合することによって、第二誘電体金属酸化物層60Lに変換される。第二金属層62Lの厚さは、high−kゲート誘電体層30Lの直接上または第一誘電体金属酸化物層50Lの直接上の第二金属層62Lの全体が、第二誘電体金属酸化物層60Lに変換されるように選択される。
【0028】
第二誘電体金属酸化物層60Lは、第二金属層62Lの金属の酸化物を包含する。金属ゲート層42Lまたは第一金属層52Lは酸素を一切供給しないので、第二金属層62Lは、第一金属層52Lの上面および側壁面上では変換されない。第一デバイス領域100および第三デバイス領域300では、IIA族元素またはIIIB族元素を包含する第二金属層62Lが、第一金属層52Lの上面および側壁の直接上に形成される。第二および第四デバイス領域(200、400)においては、第二誘電体金属酸化物層60Lが、第一誘電体金属酸化物層50Lの直接上に形成される。また、第五および第六デバイス領域(500、600)では、第二誘電体金属酸化物層60Lが、high−kゲート誘電体層30Lの直接上に形成される。
【0029】
図7を参照すると、導電性ゲート材料層72Lが、第二誘電体金属酸化物層60Lおよび第二金属層62Lの直接上に形成される。導電性ゲート材料層72Lは導電性材料を含み、該材料はドープ半導体材料または金属材料とすることができる。導電性ゲート材料層72Lの厚さは、10nm〜120nmとすることができるが、これより薄いものも厚いものも明確に本明細書の意図範囲である。
【0030】
導電性ゲート材料層72Lがドープ半導体材料を包含する場合、ドープ半導体材料を多結晶またはアモルファス半導体材料とすることができる。ドープ半導体材料は、シリコン、ゲルマニウム、シリコンゲルマニウム合金、シリコン炭素合金、シリコンゲルマニウム炭素合金、ガリウムヒ素、ヒ化インジウム、リン化インジウム、III〜V族化合物半導体材料、II〜VI族化合物半導体材料、有機半導体材料、および他の化合物の半導体材料の少なくとも一つを含む。ドープ半導体材料は、インシチュ・ドーピングによって、ドープされた半導体材料層として堆積することができるし、あるいは、ドープされていない半導体材料層として堆積し、その後イオン注入によってドープすることもできる。
【0031】
導電性ゲート材料層72Lが金属材料を包含する場合、導電性ゲート材料層72Lには、上記で説明した金属ゲート層42Lに用いることの可能な任意の材料を含めることができる。導電性ゲート材料層72Lには、金属ゲート層42Lの材料と同一の材料またはこれと異なる材料を含めることができる。
【0032】
図8を参照すると、半導体サブストレート8の上面の上に、材料層(42L、52L、50L、62L、60L、72L)のスタックが、リソグラフィでパターン形成されて、さまざまなゲート・スタックを形づくっている。具体的には、第一〜第六デバイス領域(100、200、300、400、500、600)に、それぞれ第一〜第六ゲート・スタックが形成されている。第一デバイス領域100中の第一ゲート・スタックは、底部から最上部に向かって順に、第一高誘電率(high−k)ゲート誘電体30A、第一金属ゲート部分42A、第一デバイス第一金属部分52A、第一デバイス第二金属部分62A、および第一導電性ゲート材料部分72Aを包含する。第二デバイス領域200中の第二ゲート・スタックは、底部から最上部に向かって順に、第二high−kゲート誘電体30B、第二デバイス第一誘電体金属酸化物部分50B、第二デバイス第二誘電体金属酸化物部分60B、および第二導電性ゲート材料部分72Bを包含する。第三デバイス領域300中の第三ゲート・スタックは、底部から最上部に向かって順に、第三high−kゲート誘電体30C、第二金属ゲート部分42C、第三デバイス第一金属部分52C、第三デバイス第二金属部分62C、および第三導電性ゲート材料部分72Cを包含する。第四デバイス領域400中の第四ゲート・スタックは、底部から最上部に向かって順に、第四high−kゲート誘電体30D、第四デバイス第一誘電体金属酸化物部分50D、第四デバイス第二誘電体金属酸化物部分60D、および第四導電性ゲート材料部分72Dを包含する。第五デバイス領域500中の第五ゲート・スタックは、底部から最上部に向かって順に、第五high−kゲート誘電体30E、第五デバイス誘電体金属酸化物部分60E、および第五導電性ゲート材料部分72Eを包含する。第六デバイス領域600中の第六ゲート・スタックは、底部から最上部に向かって順に、第六high−kゲート誘電体30F、第六デバイス誘電体金属酸化物部分60F、および第六導電性ゲート材料部分72Fを包含する。
【0033】
第一high−kゲート誘電体30A、第二high−kゲート誘電体30B、第三high−kゲート誘電体30C、第四high−kゲート誘電体30D、第五high−kゲート誘電体30E、および第六high−kゲート誘電体30Fは、ゲート・スタックのパターン形成後の、high−kゲート誘電体層30Lの残存部分である。第一金属ゲート部分42Aおよび第二金属ゲート部分42Cは、ゲート・スタックのパターン形成後の、金属ゲート層42Lの残存部分である。第一デバイス第一金属部分52Aおよび第三デバイス第一金属部分52Cは、第一金属層52Lの残存部分である。第一デバイス第二金属部分62Aおよび第三デバイス第二金属部分62Cは、第二金属層62Lの残存部分である。第二デバイス第一誘電体金属酸化物部分50Bおよび第四デバイス第一誘電体金属酸化物部分50Dは、第一誘電体金属酸化物層50Lの残存部分である。第二デバイス第二誘電体金属酸化物部分60B、第四デバイス第二誘電体金属酸化物部分60D、第五デバイス誘電体金属酸化物部分60E、および第六デバイス誘電体金属酸化物部分60Fは、第二誘電体金属酸化物層60Lの残存部分である。第一〜第六導電性ゲート材料部分(72A〜72F)は、導電性ゲート材料層72Lの残存部分である。第一〜第六ゲート・スタックの各部分は、該部分が由来する層と同一の組成および厚さを有する。
【0034】
図9を参照すると、必要に応じソースおよびドレイン拡張注入が行われる。第二ドープ半導体ウエル24に第一パターン形成マスキング層(図示せず)でマスクをしておいて、第一導電型のドーピングを有する第一ドープ半導体ウエル22の上部部分中に、第二導電型のドーパントを注入することができる。第一ドープ半導体ウエル22中に、第二導電型のドーピングを有する第一ソースおよびドレイン拡張領域(図示せず)を形成することができる。第一ドープ半導体ウエル22に第二パターン形成マスキング層(図示せず)でマスクをしておいて、第二導電型のドーピングを有する第二ドープ半導体ウエル24の上部部分中に、第一導電型のドーパントを注入することができる。第二ドープ半導体ウエル24中に、第一導電型のドーピングを有する第二ソースおよびドレイン拡張領域(図示せず)を形成することができる。必要に応じ、ハロ注入を行うことができる。
【0035】
第一〜第六ゲート・スタックの側壁に誘電体ゲート・スペーサ80が形成される。例えば、誘電体ゲート・スペーサ80は、誘電体材料層を堆積した後、異方性エッチングで誘電体材料層の水平部分を除去することによって形成することができる。第一〜第六ゲート・スタックの側壁上の誘電体材料層の残った垂直部分が、誘電体ゲート・スペーサを構成する。
【0036】
第二導電型のドーパントを注入することによって、第一ドープ半導体ウエル22の上部部分に、第二導電型のドーピングを有する第一ソースおよびドレイン領域92が形成される。第一、第二、および第五デバイス領域(100、200、500)を通して、第一ソースおよびドレイン領域92には同じ濃度の第二導電型ドーパントを持たせることができる。第一ソースおよびドレイン領域92中の第二導電型ドーパントのドーパント濃度は、3.0×1019原子数/cm3〜3.0×1021原子数/cm3とすることができ、典型的には、1.0×1020原子数/cm3〜1.0×1021原子数/cm3である。第一ソースおよびドレイン領域92が形成される間、第三、第四、および第六デバイス領域(300、400、600)は、パターン形成されたマスキング層で覆われ、マスキング層は、イオン注入の間、第二導電型のドーパントに対する遮蔽マスクとして機能する。
【0037】
第一導電型のドーパントを注入することによって、第二ドープ半導体ウエル24の上部部分に、第一導電型のドーピングを有する第二ソースおよびドレイン領域94が形成される。第三、第四、および第六デバイス領域(300、400、600)を通して、第二ソースおよびドレイン領域94には同じ濃度の第一導電型ドーパントを持たせることができる。第二ソースおよびドレイン領域94中の第一導電型ドーパントのドーパント濃度は、3.0×1019原子数/cm3〜3.0×1021原子数/cm3とすることができ、典型的には、1.0×1020原子数/cm3〜1.0×1021原子数/cm3である。第二ソースおよびドレイン領域94が形成される間、第一、第二、および第五デバイス領域(100、200、500)は、別のパターン形成されたマスキング層で覆われ、マスキング層は、イオン注入の間、第一導電型のドーパントに対する遮蔽マスクとして機能する。
【0038】
第一半導体構造体は、第二導電型の電界効果トランジスタおよび第一導電型の電界効果トランジスタを含む。具体的には、第一、第二、および第五デバイス領域(100、200、500)中の電界効果トランジスタは、第二導電型の電界効果トランジスタである。第三、第四、および第六デバイス領域(300、400、600)中の電界効果トランジスタは、第一導電型の電界効果トランジスタである。第一ドープ半導体ウエル22がnドープ半導体ウエルであり、第二ドープ半導体ウエル24がpドープ半導体ウエルである場合、第一、第二、および第五デバイス領域(100、200、500)中の電界効果トランジスタはp型電界効果トランジスタであり、第三、第四、および第六デバイス領域(300、400、600)中の電界効果トランジスタはn型電界効果トランジスタとなる。逆に、第一ドープ半導体ウエル22がpドープ半導体ウエルであり、第二ドープ半導体ウエル24がnドープ半導体ウエルである場合、第一、第二、および第五デバイス領域(100、200、500)中の電界効果トランジスタはn型電界効果トランジスタであり、第三、第四、および第六デバイス領域(300、400、600)中の電界効果トランジスタはp型電界効果トランジスタとなる。
【0039】
第一、第二、および第五デバイス領域(100、200、500)中の電界効果トランジスタは、全体を通して同じドーパント濃度を有する同一の第一ドープ半導体ウエル22中に形成されているので、これらのトランジスタは、当該トランジスタの間で単位幅あたりほぼ同一のソース・トゥ本体(source−to−body)接合電流を有するほか、当該トランジスタの間で単位幅あたりほぼ同一のドレイン・トゥ本体(drain−to−body)接合電流を有する。同様に、第三、第四、および第六デバイス領域(300、400、600)中の電界効果トランジスタは、全体を通して同じドーパント濃度を有する同一の第二ドープ半導体ウエル24中に形成されているので、これらのトランジスタは、当該トランジスタの間で単位幅あたりほぼ同一のソース・トゥ本体接合電流を有するほか、当該トランジスタの間で単位幅あたりほぼ同一のドレイン・トゥ本体接合電流を有する。上記のトランジスタの幅とは、電流の流れ方向に垂直な方向にチャネルとゲート誘電体との間の界面の平面内で測定された、電界効果トランジスタのチャネルの幅をいう。ソース・トゥ本体接合電流は、ソースとトランジスタの本体との間の漏れ電流である。ドレイン・トゥ本体接合電流は、ドレインとトランジスタの本体との間の漏れ電流である。ドレイン・トゥ・ソース電流は漏れ電流でなく、本体は関与しないので、ドレイン・トゥ・ソース電流は、ソース・トゥ本体接合電流およびドレイン・トゥ本体接合電流から除外される。第一〜第六デバイス領域(100、200、300、400、500、600)中の電界効果トランジスタは、バルク電界効果トランジスタとすることも、あるいはSOI電界効果トランジスタとすることもできる。
【0040】
第一、第二、および第五デバイス領域(100、200、500)中の電界効果トランジスタ群の電界効果トランジスタの各々は、他の2つの電界効果トランジスタとは異なるスレショルド電圧を有する。かかるスレショルド電圧の差異化は、第一ドープ半導体ウエル22中のドーパント濃度の変更によって得られたものではない。第一ドープ半導体ウエル22は、第一、第二、および第五デバイス領域(100、200、500)において同じドーパント濃度を有する。その代わり、第一、第二、および第五デバイス領域(100、200、500)中の3つの電界効果トランジスタの間のスレショルド電圧の差異化は、これらのゲート・スタックの構造の差によって得られるのである。
【0041】
具体的には、第一デバイス領域100中の第一電界効果トランジスタのスレショルド電圧は、第一high−kゲート誘電体30Aの材質および厚さと、第一金属ゲート部分42Aの仕事関数とによって決まる。第二デバイス領域200中の第二電界効果トランジスタのスレショルド電圧は、第二high−kゲート誘電体30B、第二デバイス第一誘電体金属酸化物部分50B、および第二デバイス第二誘電体金属酸化物部分60Bの材質および厚さと、第二導電性ゲート材料部分72Bの仕事関数とによって決まる。第五デバイス領域500中の第五電界効果トランジスタのスレショルド電圧は、第五high−kゲート誘電体30Eおよび第五デバイス誘電体金属酸化物部分60Eの材質および厚さと、第五導電性ゲート材料部分72Eの仕事関数とによって決まる。
【0042】
第三、第四、および第六デバイス領域(300、400、600)中の電界効果トランジスタ群の電界効果トランジスタの各々は、他の2つの電界効果トランジスタとは異なるスレショルド電圧を有する。かかるスレショルド電圧の差異化は、第二ドープ半導体ウエル24中のドーパント濃度の変更によって得られたものではない。第二ドープ半導体ウエル24は、第三、第四、および第六デバイス領域(300、400、600)において同じドーパント濃度を有する。その代わり、第三、第四、および第六デバイス領域(300、400、600)中の3つの電界効果トランジスタの間のスレショルド電圧の差異化は、これらのゲート・スタックの構造の差によって得られるのである。
【0043】
具体的には、第三デバイス領域300中の第三電界効果トランジスタのスレショルド電圧は、第三high−kゲート誘電体30Cの材質および厚さと、第二金属ゲート部分42Cの仕事関数とによって決まる。第四デバイス領域400中の第四電界効果トランジスタのスレショルド電圧は、第四high−kゲート誘電体30D、第四デバイス第一誘電体金属酸化物部分50D、および第四デバイス第二誘電体金属酸化物部分60Dの材質および厚さと、第四導電性ゲート材料部分72Dの仕事関数とによって決まる。第六デバイス領域600中の第六電界効果トランジスタのスレショルド電圧は、第六high−kゲート誘電体30Fおよび第六デバイス誘電体金属酸化物部分60Fの材質および厚さと、第六導電性ゲート材料部分72Fの仕事関数とによって決まる。
【0044】
図10を参照すると、図3の第一例示半導体構造体から第一フォトレジスト47を取り除き、金属ゲート層42Lの露出面およびhigh−kゲート誘電体層30Lの露出面上に金属層152Lを堆積することによって、本発明の第二実施形態による第二例示半導体構造体が得られている。金属層152Lは、IIA/IIIB族元素の層であり、すなわち、元素周期律表のIIA族またはIIIB族元素を含む。金属層152Lは、第一実施形態における第一金属層52Lの形成に使用可能な方法と同じ方法を用いて、high−kゲート誘電体層30Lおよび金属ゲート層42Lの直接上に形成することができる。金属層152Lには、第一実施形態におけるものと同じ金属を含めることができる。金属層152Lの厚さは、0.1nm〜1.6nm、典型的には0.1nm〜0.8nmとすることができるが、これより薄いものも厚いものも明確に意図範囲である。
【0045】
金属層152Lの、high−kゲート誘電体層30Lの直接上に堆積された部分は、下に位置するhigh−kゲート誘電体層30Lから酸素を獲得する。金属層152Lの、high−kゲート誘電体層30Lの直接上の部分は、酸素と化合することによって、誘電体金属酸化物層150Lに変換される。誘電体金属酸化物層150Lは、金属層152Lの金属の酸化物を包含する。金属ゲート層42Lは酸素を一切供給しないので、金属層152Lは、金属ゲート層42Lの上面および側壁面上では変換されない。第一デバイス領域100および第三デバイス領域300では、IIA族元素またはIIIB族元素を包含する金属層152Lが、金属ゲート層42Lの上面および側壁の直接上に形成される。第二、第四、第五、および第六デバイス領域(200、400、500、600)においては、誘電体金属酸化物層150Lが、high−kゲート誘電体層30Lの直接上に形成される。
【0046】
図11を参照すると、フォトレジスト157が、誘電体金属酸化物層150Lおよび金属層152L上にわたって塗布され、リソグラフィでパターン形成され、第二デバイス領域200および第四デバイス領域400中にある誘電体金属酸化物層150Lの部分を覆っている。一つの実施形態において、第一および第三デバイス領域(100、300)中の金属層152Lはフォトレジスト157で覆われている。別の実施形態では、第一および第三デバイス領域(100、300)中の金属層152Lを露出しておく、すなわち、フォトレジスト157で覆わずにおくことができる。第五デバイス領域500および第六デバイス領域600では、誘電体金属酸化物層150Lの上面は露出される。誘電体金属酸化物層150Lの露出された部分は、フォトレジスト157をエッチング・マスクとして用い、エッチングによって除去される。このエッチングは、ドライ・エッチングでもウエット・エッチングでもよい。エッチングは、誘電体金属酸化物層150Lの露出された部分を削減する。誘電体金属酸化物層150Lの、フォトレジスト157の下に位置する部分は元の厚さを維持し、本明細書ではこれを第一厚さ誘電体金属酸化物層153Lと呼ぶことにする。誘電体金属酸化物層150Lの、エッチングによって削減された厚さを有する部分を、本明細書では第二厚さ誘電体金属酸化物層151Lと呼ぶことにする。第一厚さ誘電体金属酸化物層153Lの厚さを第一厚さとし、第二厚さ誘電体金属酸化物層151Lの厚さを第二厚さとする。第二厚さは第一厚さよりも小さい。第二厚さ誘電体金属酸化物層151Lと第一厚さ誘電体金属酸化物層153Lとは、全体として統一された構造体、すなわち一体である。次いで、フォトレジスト157が除去される。
【0047】
図12を参照すると、第二例示半導体構造体に対し、第一実施形態の図7〜9に相当する処理ステップが実施され、第二導電型の電界効果トランジスタおよび第一導電型の電界効果トランジスタが形成されている。具体的には、第一、第二、および第五デバイス領域(100、200、500)中の電界効果トランジスタは第二導電型の電界効果トランジスタである。第三、第四、および第六デバイス領域(300、400、600)中の電界効果トランジスタは第一導電型の電界効果トランジスタである。
【0048】
第一デバイス領域100中の第一ゲート・スタックは、底部から最上部に向かって順に、第一高誘電率(high−k)ゲート誘電体30A、第一金属ゲート部分42A、第一金属部分152A、および第一導電性ゲート材料部分72Aを包含する。第二デバイス領域200中の第二ゲート・スタックは、底部から最上部に向かって順に、第二high−kゲート誘電体30B、第一厚さ誘電体金属酸化物第一部分150B、および第二導電性ゲート材料部分72Bを包含する。第三デバイス領域300中の第三ゲート・スタックは、底部から最上部に向かって順に、第三high−kゲート誘電体30C、第二金属ゲート部分42C、第二金属部分152C、および第三導電性ゲート材料部分72Cを包含する。第四デバイス領域400中の第四ゲート・スタックは、底部から最上部に向かって順に、第四high−kゲート誘電体30D、第一厚さ誘電体金属酸化物第二部分150D、および第四導電性ゲート材料部分72Dを包含する。第五デバイス領域500中の第五ゲート・スタックは、底部から最上部に向かって順に、第五high−kゲート誘電体30E、第二厚さ誘電体金属酸化物第一部分150E、および第五導電性ゲート材料部分72Eを包含する。第六デバイス領域600中の第六ゲート・スタックは、底部から最上部に向かって順に、第六high−kゲート誘電体30F、第二厚さ誘電体金属酸化物第二部分150F、および第六導電性ゲート材料部分72Fを包含する。
【0049】
第一high−kゲート誘電体30A、第二high−kゲート誘電体30B、第三high−kゲート誘電体30C、第四high−kゲート誘電体30D、第五high−kゲート誘電体30E、および第六high−kゲート誘電体30Fは、ゲート・スタックのパターン形成後の、high−kゲート誘電体層30Lの残存部分である。第一金属ゲート部分42Aおよび第二金属ゲート部分42Cは、ゲート・スタックのパターン形成後の、金属ゲート層42Lの残存部分である。第一金属部分152Aおよび第二金属部分152Cは、ゲート・スタックのパターン形成後の、金属層152Lの残存部分である。第一厚さ誘電体金属酸化物第一部分150Bおよび第一厚さ誘電体金属酸化物第二部分150Dは、第一厚さ誘電体金属酸化物層153Lの残存部分である。第二厚さ誘電体金属酸化物第一部分150Eおよび第二厚さ誘電体金属酸化物第二部分150Fは、第二厚さ誘電体金属酸化物層151Lの残存部分である。第一〜第六導電性ゲート材料部分(72A〜72F)は、導電性ゲート材料層72Lの残存部分である。第一〜第六ゲート・スタックの各部分は、該部分が由来する層と同一の組成および厚さを有する。
【0050】
第一ドープ半導体ウエル22がnドープ半導体ウエルであり、第二ドープ半導体ウエル24がpドープ半導体ウエルである場合、第一、第二、および第五デバイス領域(100、200、500)中の電界効果トランジスタはp型電界効果トランジスタであり、第三、第四、および第六デバイス領域(300、400、600)中の電界効果トランジスタはn型電界効果トランジスタとなる。逆に、第一ドープ半導体ウエル22がpドープ半導体ウエルであり、第二ドープ半導体ウエル24がnドープ半導体ウエルである場合、第一、第二、および第五デバイス領域(100、200、500)中の電界効果トランジスタはn型電界効果トランジスタであり、第三、第四、および第六デバイス領域(300、400、600)中の電界効果トランジスタはp型電界効果トランジスタとなる。
【0051】
第一、第二、および第五デバイス領域(100、200、500)中の電界効果トランジスタ群の電界効果トランジスタの各々は、他の2つの電界効果トランジスタとは異なるスレショルド電圧を有する。第一、第二、および第五デバイス領域(100、200、500)中の3つの電界効果トランジスタの間のスレショルド電圧の差異化は、これらのゲート・スタックの構造の差によって得られたものである。具体的には、第一デバイス領域100中の第一電界効果トランジスタのスレショルド電圧は、第一high−kゲート誘電体30Aの材質および厚さと、第一金属ゲート部分42Aの仕事関数とによって決まる。第二デバイス領域200中の第二電界効果トランジスタのスレショルド電圧は、第二high−kゲート誘電体30Bおよび第一厚さ誘電体金属酸化物第一部分150Bの材質および厚さと、第二導電性ゲート材料部分72Bの仕事関数とによって決まる。第五デバイス領域500中の第五電界効果トランジスタのスレショルド電圧は、第五high−kゲート誘電体30Eおよび第二厚さ誘電体金属酸化物第一部分150Eの材質および厚さと、第五導電性ゲート材料部分72Eの仕事関数とによって決まる。
【0052】
第三、第四、および第六デバイス領域(300、400、600)中の電界効果トランジスタ群の電界効果トランジスタの各々は、他の2つの電界効果トランジスタとは異なるスレショルド電圧を有する。第三、第四、および第六デバイス領域(300、400、600)中の3つの電界効果トランジスタの間のスレショルド電圧の差異化は、これらのゲート・スタックの構造の差によって得られたものである。
【0053】
具体的には、第三デバイス領域300中の第三電界効果トランジスタのスレショルド電圧は、第三high−kゲート誘電体30Cの材質および厚さと、第二金属ゲート部分42Cの仕事関数とによって決まる。第四デバイス領域400中の第四電界効果トランジスタのスレショルド電圧は、第四high−kゲート誘電体30Dおよび第一厚さ誘電体金属酸化物第二部分150Dの材質および厚さと、第四導電性ゲート材料部分72Dの仕事関数とによって決まる。第六デバイス領域600中の第六電界効果トランジスタのスレショルド電圧は、第六high−kゲート誘電体30Fおよび第二厚さ誘電体金属酸化物第二部分150Fの材質および厚さと、第六導電性ゲート材料部分72Fの仕事関数とによって決まる。
【0054】
特定の実施形態に関連させて本発明を説明してきたが、当業者にとって、前述の説明を考慮すれば数多くの代替、変更、および変形が自明であろうことは明らかである。従って、本発明は、本発明の範囲および精神並びに添付の請求項の範囲内に包含される、こういった全ての代替、変更、および変形を網羅することを意図している。
【産業上の利用可能性】
【0055】
本発明は、幅広い電子および電気装置に用いられる集積回路チップに適した半導体high−kゲート・デバイスの設計および作製に関し産業上の利用性があり、特に、コンピュータおよび通信分野に有用である。
【技術分野】
【0001】
本発明は、一般に半導体デバイスに関し、具体的には、ゲート誘電体スタックの改良を介して相異なるスレショルド電圧を有する電界効果トランジスタとその製造方法とに関する。
【背景技術】
【0002】
最新の半導体チップは、相異なる、スレショルド電圧、単位幅あたりのオン電流、および単位長あたりのオフ電流を有する多種の電界効果トランジスタを用いている。高いスレショルド電圧を有する電界効果トランジスタは、一般に「低出力」デバイスと呼ばれ、低いオン電流および低いオフ電流を有する。低いスレショルド電圧を有する電界効果トランジスタは「高性能」デバイスと呼ばれ、高いオン電流および高いオフ電流を有する。低出力および高性能デバイスの混成を用いることによって、半導体チップは、最適な電力消費レベルで最適なパフォーマンスを提供することができる。
【0003】
相異なるスレショルド電圧を有するデバイスは、スレショルド電圧の各値に対する電界効果トランジスタ本体がその中に形成される、ドープ半導体ウエルのドーパント濃度を変化させることによって得ることができる。しかして、高性能デバイスは低いドーパント濃度を有するドープ半導体ウエルを用い、低出力デバイスは高いドーパント濃度を有する別のドープ半導体ウエルを用いる。各々のウエル・ドーピングの設定に対し、ドープ半導体ウエルの形成のための対応イオン注入ステップの過程で専用の注入マスクが用いられ、これによって工程の複雑さと製造のコストとが増大する。
【発明の概要】
【発明が解決しようとする課題】
【0004】
処理コストの増加に加え、高いドーパント濃度を有するドープ半導体ウエルを用いる低出力デバイスは接合漏れ電流の増大も被る。一般に、低出力デバイスは、高性能デバイスの対応する値よりも何桁も高い、順方向接合漏れ電流に対する逆接合漏れ電流比の値を示す。合計漏れ電流の過半が接合漏れ電流なので、ドープ半導体ウエルのドーパント濃度を増加させることによって低出力デバイスを得る方法はますます難しくなっている。さらに、かかるFETがSOI FETであっていわゆるフローティング・ボディを有する場合、低出力デバイスの接合漏れ電流の増加がフローティング・ボディの順方向バイアス電圧を増大する傾向があり、これにより、Vtを低下させ、低い漏れ電流による望ましい効果を妨害する。
【0005】
要するに、トランジスタの本体を包含するドープ半導体ウエル中の高いドーパント濃度は、高い接合漏れ電流をもたらす。接合漏れ電流の増加に起因して、ウエルのドーピングを調節して低漏洩の電界効果トランジスタを形成する方法は、高いスレショルド電圧にもかかわらず、合計漏れ電流を抑制するのに効果的でなくなっている。
【課題を解決するための手段】
【0006】
本発明では、相異なるスレショルド電圧を提供するために、相異なるゲート誘電体スタックを有する複数の電界効果トランジスタが用いられる。
【0007】
本発明では、ドープ半導体ウエルの上に複数の型のゲート・スタックが形成される。高誘電率(high−k)ゲート誘電体がドープ半導体ウエル上に形成される。金属ゲート層が一つのデバイス領域に形成され、他のデバイス領域ではhigh−kゲート誘電体は露出される。該他のデバイス領域中に、相異なる厚さを有するスレショルド電圧調整酸化物層が形成される。スレショルド電圧調整酸化物層を覆って導電性ゲート材料層が形成される。電界効果トランジスタの一つの型は、high−kゲート誘電体部分を包含するゲート誘電体を含む。電界効果トランジスタの他の型は、high−kゲート誘電体部分と、相異なる厚さを有する第一スレショルド電圧調整酸化物部分とを包含するゲート誘電体を含む。相異なるスレショルド電圧を有する電界効果トランジスタが、相異なるゲート誘電体スタックと、同一のドーパント濃度を有するドープ半導体ウエルとを用いて提供される。
【0008】
本発明のある態様によれば、ある半導体構造体が提供され、該半導体構造体は、第一ゲート・スタックを含む第一電界効果トランジスタであって、第一ゲート・スタックは、底部から最上部に向かって順に、4.0より大きな誘電率を有する第一高誘電率(high−k)ゲート誘電体、金属ゲート部分、少なくとも一つの金属部分、および第一導電性ゲート材料部分を包含する、第一電界効果トランジスタと、第二ゲート・スタックを含む第二電界効果トランジスタであって、第二ゲート・スタックは、底部から最上部に向かって順に、4.0より大きな誘電率を有する第二high−kゲート誘電体、少なくとも一つの誘電体金属酸化物部分、および第二導電性ゲート材料部分を包含する、第二電界効果トランジスタと、を含み、第一電界効果トランジスタと第二電界効果トランジスタとは相異なるスレショルド電圧を有する。
【0009】
本発明の別の態様によれば、別の半導体構造体が提供され、該半導体構造体は、第一ゲート・スタックを含む第一電界効果トランジスタであって、第一ゲート・スタックは、底部から最上部に向かって順に、第一高誘電率(high−k)ゲート誘電体、少なくとも一つの第一誘電体金属酸化物部分、および第一導電性ゲート材料部分を包含する、第一電界効果トランジスタと、第二ゲート・スタックを含む第二電界効果トランジスタであって、第二ゲート・スタックは、底部から最上部に向かって順に、第二high−kゲート誘電体、少なくとも一つの第二誘電体金属酸化物部分、および第二導電性ゲート材料部分を包含する、第二電界効果トランジスタと、を含み、第一電界効果トランジスタと第二電界効果トランジスタとは相異なるスレショルド電圧を有する。
【0010】
本発明のさらに別の態様によれば、半導体構造体を形成する方法が提供され、該方法は、半導体サブストレート上に4.0より大きな誘電率を有する誘電体材料を包含する高誘電率(high−k)ゲート誘電体層を形成するステップと、high−kゲート誘電体層の第一部分の直接上に金属ゲート層を形成するステップと、金属ゲート層、およびhigh−kゲート誘電体層の第二部分の直接上に少なくとも一つの金属層を堆積するステップであって、少なくとも一つの誘電体金属酸化物層が、少なくとも一つの金属層の一部の酸化を介してhigh−k誘電体層の第二部分の直接上に形成される、堆積するステップと、少なくとも一つの金属層および少なくとも一つの誘電体金属酸化物部分の直接上に導電性ゲート材料層を形成するステップと、を含む。
【0011】
本発明のまださらなる別の態様によれば、半導体構造体を形成する別の方法が提供され、該方法は、半導体サブストレート上に4.0より大きな誘電率を有する誘電体材料を包含する高誘電率(high−k)ゲート誘電体層を形成するステップと、high−kゲート誘電体層の直接上に少なくとも一つの金属層を堆積するステップであって、少なくとも一つの誘電体金属酸化物層が、少なくとも一つの金属層の酸化を介してhigh−k誘電体層の直接上に形成される、堆積するステップと、少なくとも一つの誘電体金属酸化物層の少なくとも一つの一部を除去するステップであって、相異なる厚さを有する、少なくとも一つの第一誘電体金属酸化物層および少なくとも一つの第二誘電体金属酸化物層が形成される、除去するステップと、少なくとも一つの金属層および少なくとも一つの誘電体金属酸化物部分の直接上に導電性ゲート材料層を形成するステップと、を含む。
【図面の簡単な説明】
【0012】
【図1】nドープ半導体ウエルおよびpドープ半導体ウエルの形成後のステップに対応する第一例示半導体構造体の垂直断面図である。
【図2】高誘電率(high−k)ゲート誘電体層および金属ゲート層の形成後のステップに対応する第一例示半導体構造体の垂直断面図である。
【図3】金属ゲート層のパターン形成後のステップに対応する第一例示半導体構造体の垂直断面図である。
【図4】第一金属層の堆積後のステップに対応する第一例示半導体構造体の垂直断面図である。
【図5】第一誘電体金属酸化物層のパターン形成後のステップに対応する第一例示半導体構造体の垂直断面図である。
【図6】第二金属層の堆積後のステップに対応する第一例示半導体構造体の垂直断面図である。
【図7】導電性ゲート材料層の形成後のステップに対応する第一例示半導体構造体の垂直断面図である。
【図8】さまざまなゲート・スタックのパターン形成後のステップに対応する第一例示半導体構造体の垂直断面図である。
【図9】さまざまな電界効果トランジスタの形成後のステップに対応する第一例示半導体構造体の垂直断面図である。
【図10】金属層の形成後のステップに対応する第二例示半導体構造体の垂直断面図である。
【図11】金属層の部分の薄層化後のステップに対応する第二例示半導体構造体の垂直断面図である。
【図12】さまざまな電界効果トランジスタの形成後のステップに対応する第二例示半導体構造体の垂直断面図である。
【発明を実施するための形態】
【0013】
前述のように、本発明は、ゲート誘電体スタックの改良を介して相異なるスレショルド電圧を有する電界効果トランジスタと、該トランジスタを製造する方法とに関し、これらの詳細を、添付図面を使って以下に説明する。同一および類似のエレメントは同一の参照番号によって参照される。添付図面中の各種エレメントの比率は一定縮尺では描かれていない。
【0014】
図1を参照すると、本発明の第一実施形態による第一例示半導体構造体は半導体サブストレート8を含む。半導体サブストレート8は、半導体材料を包含する半導体領域10を含む。該半導体材料は、以下に限らないが、シリコン、ゲルマニウム、シリコンゲルマニウム合金、シリコン炭素合金、シリコンゲルマニウム炭素合金、ガリウムヒ素、ヒ化インジウム、リン化インジウム、III〜V族化合物半導体材料、II〜VI族化合物半導体材料、有機半導体材料、および他の化合物の半導体材料から選択することができる。望ましくは、半導体領域10は単結晶である。すなわち同じ一連の結晶方位を有するもの、または「エピタキシャル」である。
【0015】
半導体サブストレート8は、シャロウ・トレンチ分離構造20をさらに含み、該構造は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはこれらの組み合わせなどの誘電体材料を包含する。半導体サブストレート8は、バルク・サブストレート、半導体オンインシュレータ(SOI:semiconductor−on−insulator)・サブストレート、またはバルク部分とSOI部分とを有するハイブリッド・サブストレートとすることができる。バルク・サブストレートを使って第一実施形態を説明するが、SOIサブストレートまたはハイブリッド・サブストレートを用いた実施形態も明確に本明細書の意図範囲である。
【0016】
第一導電型のドーパントが、イオン注入または他のドーピング方法によって半導体領域10の第一上部部分に導入され、第一ドープ半導体ウエル22が形成される。例えば、半導体領域の第一上部部分は、第一デバイス領域100、第二デバイス領域200、および第五デバイス領域500を含む領域に配置することができる。第一導電型はn型にすることもp型にすることもできる。第一導電型がn型の場合、第一ドープ半導体ウエル22はnドープ半導体ウエルである。第一導電型がp型の場合、第一ドープ半導体ウエル22はpドープ半導体ウエルである。第一ドープ半導体ウエル22は、全体にわたってほぼ同一のドーパント濃度の第一導電型ドーピングを有する。第一ドープ半導体ウエル22のドーパント濃度は、1.0×1016原子数/cm3〜3.0×1019原子数/cm3の値、典型的には、1.0×1017原子数/cm3〜1.0×1019原子数/cm3の値とすることができる。
【0017】
第二導電型のドーパントが、イオン注入または他のドーピング方法によって半導体領域10の第二上部部分に導入され、第二ドープ半導体ウエル24が形成される。例えば、半導体領域の第二上部部分は、第三デバイス領域300、第四デバイス領域400、および第六デバイス領域600を含む領域に配置することができる。第二導電型は第一導電型の反対型である。第一導電型がn型の場合、第二導電型はp型であり、逆もまた同様である。第二導電型がp型の場合、第二ドープ半導体ウエル24はpドープ半導体ウエルである。第二導電型がn型の場合、第二ドープ半導体ウエル24はnドープ半導体ウエルである。第二ドープ半導体ウエル24は、全体にわたってほぼ同一のドーパント濃度の第二導電型ドーピングを有する。第二ドープ半導体ウエル24のドーパント濃度は、1.0×1016原子数/cm3〜3.0×1019原子数/cm3の値、典型的には、1.0×1017原子数/cm3〜1.0×1019原子数/cm3の値とすることができる。
【0018】
望ましくは、第一ドープ半導体ウエル22、第二ドープ半導体ウエル24、および半導体領域10の全体が単結晶である。半導体領域10は、ほぼドープなしでも、pドープされていても、またはnドープされていてもよい。
【0019】
図2を参照すると、高誘電率(high−k)ゲート誘電体層30Lが、第一ドープ半導体ウエル22および第二ドープ半導体ウエル24の上面に形成されている。随意的に、第一および第二ドープ半導体ウエル(22、24)とhigh−kゲート誘電体層30Lとの間に、誘電体界面層(図示せず)を形成することができる。誘電体界面層には、半導体酸化物、半導体酸窒化物、または半導体窒化物を含めることができる。例えば、誘電体界面層は、第一および第二ドープ半導体ウエル(22、24)の上面の化学剤処理によって形成される「化学酸化物」とすることができる。誘電体界面層を配置する場合、その厚さは0.1nm〜0.8nmとすることができるが、これより薄いものも厚いものも本明細書の意図範囲である。配置しない場合、第一および第二ドープ半導体ウエル(22、24)の直接上に、high−k誘電体材料層30Lを形成することができる。
【0020】
高誘電率(high−k)ゲート誘電体層30Lは、例えば、化学気相堆積(CVD:chemical vapor deposition)、物理気相堆積(PVD:physical vapor deposition)、分子線堆積(MBD:molecular beam deposition)、パルス・レーザー堆積(PLD:pulsed laser deposition)、液体ミスト化学堆積(LSMCD:liquid source misted chemical deposition)、原子層堆積(ALD:atomic layer deposition)などを含め、当技術分野で周知の方法によって、第一および第二ドープ半導体ウエル(22、24)上に形成される。high−kゲート誘電体層30Lは、酸化ケイ素の誘電率3.9より大きな誘電率を有する誘電体金属酸化物を含む。典型的には、high−kゲート誘電体層30Lは4.0より大きな誘電率を有する。望ましくは、high−kゲート誘電体層30Lは8.0より大きな誘電率を有する。誘電体金属酸化物は金属および酸素を含有するhigh−k材料であり、当技術分野ではhigh−kゲート誘電体材料としてよく知られている。代表的なhigh−k誘電体材料には、HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、これらのケイ酸塩、およびこれらの合金が含まれる。xの各値は独立して0.5〜3であり、yの各値は独立して0〜2である。high−kゲート誘電体層30Lの厚さは、0.9nm〜6nm、望ましくは1.2nm〜3nmとすることができる。high−kゲート誘電体層30Lには、約1nmまたはそれ以下の有効酸化物厚さを持たせることができる。
【0021】
金属ゲート層42Lは、high−kゲート誘電体層30Lの直接上に形成される。金属ゲート層42Lは、第一および第二ドープ半導体ウエル(22、24)の半導体材料の価電子バンド端と伝導バンド端との間の仕事関数を有する金属または導電性金属合金を含む。金属ゲート層42Lには、W、Ta、TiN、ZrN、HfN、VN、NbN、TaN、WN、TiAlN、TaC、TaMgC、TaCN、他の導電性高融点金属窒化物、あるいはこれらの組み合わせまたは合金を含めることができる。金属ゲート層42Lは、化学気相堆積(CVD)、物理気相堆積(PVD)、原子層堆積(ALD)、真空蒸着などによって形成することができる。金属ゲート層42Lには、元素周期律表のIVB族またはVB族からの金属、または他の遷移金属を含めることができる。金属ゲート層42Lの厚さは、5nm〜100nm、典型的には10nm〜50nmとすることができるが、これより薄いものも厚いものも本明細書の意図範囲である。
【0022】
図3を参照すると、金属ゲート層42Lの上に第一フォトレジスト47が塗布され、リソグラフィでパターン形成されて、第一デバイス領域100および第三デバイス領域300中の金属ゲート層42Lを覆っている。第二デバイス領域200、第四デバイス領域400、第五デバイス領域500、および第六デバイス領域600では金属ゲート層42Lの上面は露出される。金属ゲート層42Lの露出された部分は、第一フォトレジスト47をエッチング・マスクとして用い、エッチングによって除去される。このエッチングは、ドライ・エッチングでもウエット・エッチングでもよい。望ましくは、エッチングは、high−kゲート誘電体層30Lの材料に対して選択的である、すなわち、いかなる実質的な仕方であってもhigh−kゲート誘電体層30Lを除去することはない。しかして、エッチング後、第二、第四、第五、および第六デバイス領域(200、400、500、600)中のhigh−kゲート誘電体層30Lの上面は露出されることになる。次いで第一フォトレジスト47が除去される。
【0023】
図4を参照すると、第一金属層52Lが、金属ゲート層42Lの露出面、およびhigh−kゲート誘電体層30Lの露出面上に堆積されている。第一金属層52Lは、IIA/IIIB族元素の層である、すなわち、元素周期律表中のIIA族またはIIIB族の元素を含む。第一金属層52Lは、例えば、CVD、PVD、MBD、PLD、LSMCD、ALDなど、当技術分野で周知の方法によって、high−kゲート誘電体層30Lおよび金属ゲート層42Lの直接上に形成することができる。第一金属層52Lは、IIA族元素およびIIIB族元素の一つを含む。具体的には、第一金属層52Lには、Be、Mg、Ca、Sr、Ba、Ra、Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、およびLuの一つを含めることができる。第一金属層52Lの厚さは、0.1nm〜0.8nmとすることができるが、これより薄いものも厚いものも明確に意図範囲である。
【0024】
IIA族元素およびIIIB族元素は酸素と反応して誘電体金属酸化物を形成する傾向を有する。しかして、第一金属層52Lの、high−kゲート誘電体層30Lの直接上に堆積された部分は、下に位置するhigh−kゲート誘電体層30Lから酸素を獲得する。第一金属層52Lの、high−kゲート誘電体層30Lの直接上にある部分は、酸素と化合することによって、第一誘電体金属酸化物層50Lに変換される。第一誘電体金属酸化物層50Lは、第一金属層52Lの金属の酸化物を包含する。金属ゲート層42Lは酸素を一切供給しないので、第一金属層52Lは、金属ゲート層42Lの上面および側壁面上では変換されない。第一デバイス領域100および第三デバイス領域300では、IIA族元素またはIIIB族元素を包含する第一金属層52Lが、金属ゲート層42Lの上面および側壁の直接上に形成される。第二、第四、第五、および第六デバイス領域(200、400、500、600)においては、第一誘電体金属酸化物層50Lが、high−kゲート誘電体層30Lの直接上に形成される。
【0025】
図5を参照すると、第二フォトレジスト57が、第一誘電体金属酸化物層50Lおよび第一金属層52L上にわたって塗布され、リソグラフィでパターン形成され、第二デバイス領域200および第四デバイス領域400中にある第一誘電体金属酸化物層50Lの部分を覆っている。一つの実施形態において、第一および第三デバイス領域(100、300)中の第一金属層52Lは第二フォトレジスト57で覆われている。別の実施形態では、第一および第三デバイス領域(100、300)中の第一金属層52Lを露出する、すなわち、第二フォトレジスト57で覆わずにおくことができる。第五デバイス領域500および第六デバイス領域600では、第一誘電体金属酸化物層50Lの上面は露出される。第一誘電体金属酸化物層50Lの露出された部分は、第二フォトレジスト57をエッチング・マスクとして用い、エッチングによって除去される。このエッチングは、ドライ・エッチングでもウエット・エッチングでもよい。望ましくは、エッチングは、high−kゲート誘電体層30Lの材料に対して選択的である、すなわち、いかなる実質的な仕方であってもhigh−kゲート誘電体層30Lを除去することはない。しかして、エッチング後、第五および第六デバイス領域(500、600)では、high−kゲート誘電体層30Lの上面が露出される。次いで第二フォトレジスト57が除去される。
【0026】
図6を参照すると、第二金属層62Lが、第一金属層52Lと、第一誘電体金属酸化物層50Lの表面と、high−kゲート誘電体層30Lの露出面とに堆積される。第二金属層62Lは、元素周期律表中のIIA族またはIIIB族中の一つの元素を含む。第二金属層62Lの材料は、第一金属層52Lの材料と同じであっても異なっていてもよい。第二金属層62Lは、第一金属層52Lの形成と同じやり方で形成することができる。第二金属層62Lには、Be、Mg、Ca、Sr、Ba、Ra、Sc、Y、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、およびLuの一つを含めることができる。第二金属層62Lの厚さは、0.1nm〜0.8nmとすることができるが、これより薄いものも厚いものも明確に意図範囲である。
【0027】
第二金属層62Lの、high−kゲート誘電体層30Lまたは第一誘電体金属酸化物層50Lの直接上に堆積された部分は、下に位置するhigh−kゲート誘電体層30Lから酸素を獲得する。下に位置するhigh−kゲート誘電体層30Lからの酸素は、直接接触によってまたは第一誘電体金属酸化物層50Lを介して、その上を覆っている第二金属層62Lの部分の中に供給されることになる。第二金属層62Lの、high−kゲート誘電体層30Lの直接上または第一誘電体金属酸化物層50Lの直接上の部分は、酸素と化合することによって、第二誘電体金属酸化物層60Lに変換される。第二金属層62Lの厚さは、high−kゲート誘電体層30Lの直接上または第一誘電体金属酸化物層50Lの直接上の第二金属層62Lの全体が、第二誘電体金属酸化物層60Lに変換されるように選択される。
【0028】
第二誘電体金属酸化物層60Lは、第二金属層62Lの金属の酸化物を包含する。金属ゲート層42Lまたは第一金属層52Lは酸素を一切供給しないので、第二金属層62Lは、第一金属層52Lの上面および側壁面上では変換されない。第一デバイス領域100および第三デバイス領域300では、IIA族元素またはIIIB族元素を包含する第二金属層62Lが、第一金属層52Lの上面および側壁の直接上に形成される。第二および第四デバイス領域(200、400)においては、第二誘電体金属酸化物層60Lが、第一誘電体金属酸化物層50Lの直接上に形成される。また、第五および第六デバイス領域(500、600)では、第二誘電体金属酸化物層60Lが、high−kゲート誘電体層30Lの直接上に形成される。
【0029】
図7を参照すると、導電性ゲート材料層72Lが、第二誘電体金属酸化物層60Lおよび第二金属層62Lの直接上に形成される。導電性ゲート材料層72Lは導電性材料を含み、該材料はドープ半導体材料または金属材料とすることができる。導電性ゲート材料層72Lの厚さは、10nm〜120nmとすることができるが、これより薄いものも厚いものも明確に本明細書の意図範囲である。
【0030】
導電性ゲート材料層72Lがドープ半導体材料を包含する場合、ドープ半導体材料を多結晶またはアモルファス半導体材料とすることができる。ドープ半導体材料は、シリコン、ゲルマニウム、シリコンゲルマニウム合金、シリコン炭素合金、シリコンゲルマニウム炭素合金、ガリウムヒ素、ヒ化インジウム、リン化インジウム、III〜V族化合物半導体材料、II〜VI族化合物半導体材料、有機半導体材料、および他の化合物の半導体材料の少なくとも一つを含む。ドープ半導体材料は、インシチュ・ドーピングによって、ドープされた半導体材料層として堆積することができるし、あるいは、ドープされていない半導体材料層として堆積し、その後イオン注入によってドープすることもできる。
【0031】
導電性ゲート材料層72Lが金属材料を包含する場合、導電性ゲート材料層72Lには、上記で説明した金属ゲート層42Lに用いることの可能な任意の材料を含めることができる。導電性ゲート材料層72Lには、金属ゲート層42Lの材料と同一の材料またはこれと異なる材料を含めることができる。
【0032】
図8を参照すると、半導体サブストレート8の上面の上に、材料層(42L、52L、50L、62L、60L、72L)のスタックが、リソグラフィでパターン形成されて、さまざまなゲート・スタックを形づくっている。具体的には、第一〜第六デバイス領域(100、200、300、400、500、600)に、それぞれ第一〜第六ゲート・スタックが形成されている。第一デバイス領域100中の第一ゲート・スタックは、底部から最上部に向かって順に、第一高誘電率(high−k)ゲート誘電体30A、第一金属ゲート部分42A、第一デバイス第一金属部分52A、第一デバイス第二金属部分62A、および第一導電性ゲート材料部分72Aを包含する。第二デバイス領域200中の第二ゲート・スタックは、底部から最上部に向かって順に、第二high−kゲート誘電体30B、第二デバイス第一誘電体金属酸化物部分50B、第二デバイス第二誘電体金属酸化物部分60B、および第二導電性ゲート材料部分72Bを包含する。第三デバイス領域300中の第三ゲート・スタックは、底部から最上部に向かって順に、第三high−kゲート誘電体30C、第二金属ゲート部分42C、第三デバイス第一金属部分52C、第三デバイス第二金属部分62C、および第三導電性ゲート材料部分72Cを包含する。第四デバイス領域400中の第四ゲート・スタックは、底部から最上部に向かって順に、第四high−kゲート誘電体30D、第四デバイス第一誘電体金属酸化物部分50D、第四デバイス第二誘電体金属酸化物部分60D、および第四導電性ゲート材料部分72Dを包含する。第五デバイス領域500中の第五ゲート・スタックは、底部から最上部に向かって順に、第五high−kゲート誘電体30E、第五デバイス誘電体金属酸化物部分60E、および第五導電性ゲート材料部分72Eを包含する。第六デバイス領域600中の第六ゲート・スタックは、底部から最上部に向かって順に、第六high−kゲート誘電体30F、第六デバイス誘電体金属酸化物部分60F、および第六導電性ゲート材料部分72Fを包含する。
【0033】
第一high−kゲート誘電体30A、第二high−kゲート誘電体30B、第三high−kゲート誘電体30C、第四high−kゲート誘電体30D、第五high−kゲート誘電体30E、および第六high−kゲート誘電体30Fは、ゲート・スタックのパターン形成後の、high−kゲート誘電体層30Lの残存部分である。第一金属ゲート部分42Aおよび第二金属ゲート部分42Cは、ゲート・スタックのパターン形成後の、金属ゲート層42Lの残存部分である。第一デバイス第一金属部分52Aおよび第三デバイス第一金属部分52Cは、第一金属層52Lの残存部分である。第一デバイス第二金属部分62Aおよび第三デバイス第二金属部分62Cは、第二金属層62Lの残存部分である。第二デバイス第一誘電体金属酸化物部分50Bおよび第四デバイス第一誘電体金属酸化物部分50Dは、第一誘電体金属酸化物層50Lの残存部分である。第二デバイス第二誘電体金属酸化物部分60B、第四デバイス第二誘電体金属酸化物部分60D、第五デバイス誘電体金属酸化物部分60E、および第六デバイス誘電体金属酸化物部分60Fは、第二誘電体金属酸化物層60Lの残存部分である。第一〜第六導電性ゲート材料部分(72A〜72F)は、導電性ゲート材料層72Lの残存部分である。第一〜第六ゲート・スタックの各部分は、該部分が由来する層と同一の組成および厚さを有する。
【0034】
図9を参照すると、必要に応じソースおよびドレイン拡張注入が行われる。第二ドープ半導体ウエル24に第一パターン形成マスキング層(図示せず)でマスクをしておいて、第一導電型のドーピングを有する第一ドープ半導体ウエル22の上部部分中に、第二導電型のドーパントを注入することができる。第一ドープ半導体ウエル22中に、第二導電型のドーピングを有する第一ソースおよびドレイン拡張領域(図示せず)を形成することができる。第一ドープ半導体ウエル22に第二パターン形成マスキング層(図示せず)でマスクをしておいて、第二導電型のドーピングを有する第二ドープ半導体ウエル24の上部部分中に、第一導電型のドーパントを注入することができる。第二ドープ半導体ウエル24中に、第一導電型のドーピングを有する第二ソースおよびドレイン拡張領域(図示せず)を形成することができる。必要に応じ、ハロ注入を行うことができる。
【0035】
第一〜第六ゲート・スタックの側壁に誘電体ゲート・スペーサ80が形成される。例えば、誘電体ゲート・スペーサ80は、誘電体材料層を堆積した後、異方性エッチングで誘電体材料層の水平部分を除去することによって形成することができる。第一〜第六ゲート・スタックの側壁上の誘電体材料層の残った垂直部分が、誘電体ゲート・スペーサを構成する。
【0036】
第二導電型のドーパントを注入することによって、第一ドープ半導体ウエル22の上部部分に、第二導電型のドーピングを有する第一ソースおよびドレイン領域92が形成される。第一、第二、および第五デバイス領域(100、200、500)を通して、第一ソースおよびドレイン領域92には同じ濃度の第二導電型ドーパントを持たせることができる。第一ソースおよびドレイン領域92中の第二導電型ドーパントのドーパント濃度は、3.0×1019原子数/cm3〜3.0×1021原子数/cm3とすることができ、典型的には、1.0×1020原子数/cm3〜1.0×1021原子数/cm3である。第一ソースおよびドレイン領域92が形成される間、第三、第四、および第六デバイス領域(300、400、600)は、パターン形成されたマスキング層で覆われ、マスキング層は、イオン注入の間、第二導電型のドーパントに対する遮蔽マスクとして機能する。
【0037】
第一導電型のドーパントを注入することによって、第二ドープ半導体ウエル24の上部部分に、第一導電型のドーピングを有する第二ソースおよびドレイン領域94が形成される。第三、第四、および第六デバイス領域(300、400、600)を通して、第二ソースおよびドレイン領域94には同じ濃度の第一導電型ドーパントを持たせることができる。第二ソースおよびドレイン領域94中の第一導電型ドーパントのドーパント濃度は、3.0×1019原子数/cm3〜3.0×1021原子数/cm3とすることができ、典型的には、1.0×1020原子数/cm3〜1.0×1021原子数/cm3である。第二ソースおよびドレイン領域94が形成される間、第一、第二、および第五デバイス領域(100、200、500)は、別のパターン形成されたマスキング層で覆われ、マスキング層は、イオン注入の間、第一導電型のドーパントに対する遮蔽マスクとして機能する。
【0038】
第一半導体構造体は、第二導電型の電界効果トランジスタおよび第一導電型の電界効果トランジスタを含む。具体的には、第一、第二、および第五デバイス領域(100、200、500)中の電界効果トランジスタは、第二導電型の電界効果トランジスタである。第三、第四、および第六デバイス領域(300、400、600)中の電界効果トランジスタは、第一導電型の電界効果トランジスタである。第一ドープ半導体ウエル22がnドープ半導体ウエルであり、第二ドープ半導体ウエル24がpドープ半導体ウエルである場合、第一、第二、および第五デバイス領域(100、200、500)中の電界効果トランジスタはp型電界効果トランジスタであり、第三、第四、および第六デバイス領域(300、400、600)中の電界効果トランジスタはn型電界効果トランジスタとなる。逆に、第一ドープ半導体ウエル22がpドープ半導体ウエルであり、第二ドープ半導体ウエル24がnドープ半導体ウエルである場合、第一、第二、および第五デバイス領域(100、200、500)中の電界効果トランジスタはn型電界効果トランジスタであり、第三、第四、および第六デバイス領域(300、400、600)中の電界効果トランジスタはp型電界効果トランジスタとなる。
【0039】
第一、第二、および第五デバイス領域(100、200、500)中の電界効果トランジスタは、全体を通して同じドーパント濃度を有する同一の第一ドープ半導体ウエル22中に形成されているので、これらのトランジスタは、当該トランジスタの間で単位幅あたりほぼ同一のソース・トゥ本体(source−to−body)接合電流を有するほか、当該トランジスタの間で単位幅あたりほぼ同一のドレイン・トゥ本体(drain−to−body)接合電流を有する。同様に、第三、第四、および第六デバイス領域(300、400、600)中の電界効果トランジスタは、全体を通して同じドーパント濃度を有する同一の第二ドープ半導体ウエル24中に形成されているので、これらのトランジスタは、当該トランジスタの間で単位幅あたりほぼ同一のソース・トゥ本体接合電流を有するほか、当該トランジスタの間で単位幅あたりほぼ同一のドレイン・トゥ本体接合電流を有する。上記のトランジスタの幅とは、電流の流れ方向に垂直な方向にチャネルとゲート誘電体との間の界面の平面内で測定された、電界効果トランジスタのチャネルの幅をいう。ソース・トゥ本体接合電流は、ソースとトランジスタの本体との間の漏れ電流である。ドレイン・トゥ本体接合電流は、ドレインとトランジスタの本体との間の漏れ電流である。ドレイン・トゥ・ソース電流は漏れ電流でなく、本体は関与しないので、ドレイン・トゥ・ソース電流は、ソース・トゥ本体接合電流およびドレイン・トゥ本体接合電流から除外される。第一〜第六デバイス領域(100、200、300、400、500、600)中の電界効果トランジスタは、バルク電界効果トランジスタとすることも、あるいはSOI電界効果トランジスタとすることもできる。
【0040】
第一、第二、および第五デバイス領域(100、200、500)中の電界効果トランジスタ群の電界効果トランジスタの各々は、他の2つの電界効果トランジスタとは異なるスレショルド電圧を有する。かかるスレショルド電圧の差異化は、第一ドープ半導体ウエル22中のドーパント濃度の変更によって得られたものではない。第一ドープ半導体ウエル22は、第一、第二、および第五デバイス領域(100、200、500)において同じドーパント濃度を有する。その代わり、第一、第二、および第五デバイス領域(100、200、500)中の3つの電界効果トランジスタの間のスレショルド電圧の差異化は、これらのゲート・スタックの構造の差によって得られるのである。
【0041】
具体的には、第一デバイス領域100中の第一電界効果トランジスタのスレショルド電圧は、第一high−kゲート誘電体30Aの材質および厚さと、第一金属ゲート部分42Aの仕事関数とによって決まる。第二デバイス領域200中の第二電界効果トランジスタのスレショルド電圧は、第二high−kゲート誘電体30B、第二デバイス第一誘電体金属酸化物部分50B、および第二デバイス第二誘電体金属酸化物部分60Bの材質および厚さと、第二導電性ゲート材料部分72Bの仕事関数とによって決まる。第五デバイス領域500中の第五電界効果トランジスタのスレショルド電圧は、第五high−kゲート誘電体30Eおよび第五デバイス誘電体金属酸化物部分60Eの材質および厚さと、第五導電性ゲート材料部分72Eの仕事関数とによって決まる。
【0042】
第三、第四、および第六デバイス領域(300、400、600)中の電界効果トランジスタ群の電界効果トランジスタの各々は、他の2つの電界効果トランジスタとは異なるスレショルド電圧を有する。かかるスレショルド電圧の差異化は、第二ドープ半導体ウエル24中のドーパント濃度の変更によって得られたものではない。第二ドープ半導体ウエル24は、第三、第四、および第六デバイス領域(300、400、600)において同じドーパント濃度を有する。その代わり、第三、第四、および第六デバイス領域(300、400、600)中の3つの電界効果トランジスタの間のスレショルド電圧の差異化は、これらのゲート・スタックの構造の差によって得られるのである。
【0043】
具体的には、第三デバイス領域300中の第三電界効果トランジスタのスレショルド電圧は、第三high−kゲート誘電体30Cの材質および厚さと、第二金属ゲート部分42Cの仕事関数とによって決まる。第四デバイス領域400中の第四電界効果トランジスタのスレショルド電圧は、第四high−kゲート誘電体30D、第四デバイス第一誘電体金属酸化物部分50D、および第四デバイス第二誘電体金属酸化物部分60Dの材質および厚さと、第四導電性ゲート材料部分72Dの仕事関数とによって決まる。第六デバイス領域600中の第六電界効果トランジスタのスレショルド電圧は、第六high−kゲート誘電体30Fおよび第六デバイス誘電体金属酸化物部分60Fの材質および厚さと、第六導電性ゲート材料部分72Fの仕事関数とによって決まる。
【0044】
図10を参照すると、図3の第一例示半導体構造体から第一フォトレジスト47を取り除き、金属ゲート層42Lの露出面およびhigh−kゲート誘電体層30Lの露出面上に金属層152Lを堆積することによって、本発明の第二実施形態による第二例示半導体構造体が得られている。金属層152Lは、IIA/IIIB族元素の層であり、すなわち、元素周期律表のIIA族またはIIIB族元素を含む。金属層152Lは、第一実施形態における第一金属層52Lの形成に使用可能な方法と同じ方法を用いて、high−kゲート誘電体層30Lおよび金属ゲート層42Lの直接上に形成することができる。金属層152Lには、第一実施形態におけるものと同じ金属を含めることができる。金属層152Lの厚さは、0.1nm〜1.6nm、典型的には0.1nm〜0.8nmとすることができるが、これより薄いものも厚いものも明確に意図範囲である。
【0045】
金属層152Lの、high−kゲート誘電体層30Lの直接上に堆積された部分は、下に位置するhigh−kゲート誘電体層30Lから酸素を獲得する。金属層152Lの、high−kゲート誘電体層30Lの直接上の部分は、酸素と化合することによって、誘電体金属酸化物層150Lに変換される。誘電体金属酸化物層150Lは、金属層152Lの金属の酸化物を包含する。金属ゲート層42Lは酸素を一切供給しないので、金属層152Lは、金属ゲート層42Lの上面および側壁面上では変換されない。第一デバイス領域100および第三デバイス領域300では、IIA族元素またはIIIB族元素を包含する金属層152Lが、金属ゲート層42Lの上面および側壁の直接上に形成される。第二、第四、第五、および第六デバイス領域(200、400、500、600)においては、誘電体金属酸化物層150Lが、high−kゲート誘電体層30Lの直接上に形成される。
【0046】
図11を参照すると、フォトレジスト157が、誘電体金属酸化物層150Lおよび金属層152L上にわたって塗布され、リソグラフィでパターン形成され、第二デバイス領域200および第四デバイス領域400中にある誘電体金属酸化物層150Lの部分を覆っている。一つの実施形態において、第一および第三デバイス領域(100、300)中の金属層152Lはフォトレジスト157で覆われている。別の実施形態では、第一および第三デバイス領域(100、300)中の金属層152Lを露出しておく、すなわち、フォトレジスト157で覆わずにおくことができる。第五デバイス領域500および第六デバイス領域600では、誘電体金属酸化物層150Lの上面は露出される。誘電体金属酸化物層150Lの露出された部分は、フォトレジスト157をエッチング・マスクとして用い、エッチングによって除去される。このエッチングは、ドライ・エッチングでもウエット・エッチングでもよい。エッチングは、誘電体金属酸化物層150Lの露出された部分を削減する。誘電体金属酸化物層150Lの、フォトレジスト157の下に位置する部分は元の厚さを維持し、本明細書ではこれを第一厚さ誘電体金属酸化物層153Lと呼ぶことにする。誘電体金属酸化物層150Lの、エッチングによって削減された厚さを有する部分を、本明細書では第二厚さ誘電体金属酸化物層151Lと呼ぶことにする。第一厚さ誘電体金属酸化物層153Lの厚さを第一厚さとし、第二厚さ誘電体金属酸化物層151Lの厚さを第二厚さとする。第二厚さは第一厚さよりも小さい。第二厚さ誘電体金属酸化物層151Lと第一厚さ誘電体金属酸化物層153Lとは、全体として統一された構造体、すなわち一体である。次いで、フォトレジスト157が除去される。
【0047】
図12を参照すると、第二例示半導体構造体に対し、第一実施形態の図7〜9に相当する処理ステップが実施され、第二導電型の電界効果トランジスタおよび第一導電型の電界効果トランジスタが形成されている。具体的には、第一、第二、および第五デバイス領域(100、200、500)中の電界効果トランジスタは第二導電型の電界効果トランジスタである。第三、第四、および第六デバイス領域(300、400、600)中の電界効果トランジスタは第一導電型の電界効果トランジスタである。
【0048】
第一デバイス領域100中の第一ゲート・スタックは、底部から最上部に向かって順に、第一高誘電率(high−k)ゲート誘電体30A、第一金属ゲート部分42A、第一金属部分152A、および第一導電性ゲート材料部分72Aを包含する。第二デバイス領域200中の第二ゲート・スタックは、底部から最上部に向かって順に、第二high−kゲート誘電体30B、第一厚さ誘電体金属酸化物第一部分150B、および第二導電性ゲート材料部分72Bを包含する。第三デバイス領域300中の第三ゲート・スタックは、底部から最上部に向かって順に、第三high−kゲート誘電体30C、第二金属ゲート部分42C、第二金属部分152C、および第三導電性ゲート材料部分72Cを包含する。第四デバイス領域400中の第四ゲート・スタックは、底部から最上部に向かって順に、第四high−kゲート誘電体30D、第一厚さ誘電体金属酸化物第二部分150D、および第四導電性ゲート材料部分72Dを包含する。第五デバイス領域500中の第五ゲート・スタックは、底部から最上部に向かって順に、第五high−kゲート誘電体30E、第二厚さ誘電体金属酸化物第一部分150E、および第五導電性ゲート材料部分72Eを包含する。第六デバイス領域600中の第六ゲート・スタックは、底部から最上部に向かって順に、第六high−kゲート誘電体30F、第二厚さ誘電体金属酸化物第二部分150F、および第六導電性ゲート材料部分72Fを包含する。
【0049】
第一high−kゲート誘電体30A、第二high−kゲート誘電体30B、第三high−kゲート誘電体30C、第四high−kゲート誘電体30D、第五high−kゲート誘電体30E、および第六high−kゲート誘電体30Fは、ゲート・スタックのパターン形成後の、high−kゲート誘電体層30Lの残存部分である。第一金属ゲート部分42Aおよび第二金属ゲート部分42Cは、ゲート・スタックのパターン形成後の、金属ゲート層42Lの残存部分である。第一金属部分152Aおよび第二金属部分152Cは、ゲート・スタックのパターン形成後の、金属層152Lの残存部分である。第一厚さ誘電体金属酸化物第一部分150Bおよび第一厚さ誘電体金属酸化物第二部分150Dは、第一厚さ誘電体金属酸化物層153Lの残存部分である。第二厚さ誘電体金属酸化物第一部分150Eおよび第二厚さ誘電体金属酸化物第二部分150Fは、第二厚さ誘電体金属酸化物層151Lの残存部分である。第一〜第六導電性ゲート材料部分(72A〜72F)は、導電性ゲート材料層72Lの残存部分である。第一〜第六ゲート・スタックの各部分は、該部分が由来する層と同一の組成および厚さを有する。
【0050】
第一ドープ半導体ウエル22がnドープ半導体ウエルであり、第二ドープ半導体ウエル24がpドープ半導体ウエルである場合、第一、第二、および第五デバイス領域(100、200、500)中の電界効果トランジスタはp型電界効果トランジスタであり、第三、第四、および第六デバイス領域(300、400、600)中の電界効果トランジスタはn型電界効果トランジスタとなる。逆に、第一ドープ半導体ウエル22がpドープ半導体ウエルであり、第二ドープ半導体ウエル24がnドープ半導体ウエルである場合、第一、第二、および第五デバイス領域(100、200、500)中の電界効果トランジスタはn型電界効果トランジスタであり、第三、第四、および第六デバイス領域(300、400、600)中の電界効果トランジスタはp型電界効果トランジスタとなる。
【0051】
第一、第二、および第五デバイス領域(100、200、500)中の電界効果トランジスタ群の電界効果トランジスタの各々は、他の2つの電界効果トランジスタとは異なるスレショルド電圧を有する。第一、第二、および第五デバイス領域(100、200、500)中の3つの電界効果トランジスタの間のスレショルド電圧の差異化は、これらのゲート・スタックの構造の差によって得られたものである。具体的には、第一デバイス領域100中の第一電界効果トランジスタのスレショルド電圧は、第一high−kゲート誘電体30Aの材質および厚さと、第一金属ゲート部分42Aの仕事関数とによって決まる。第二デバイス領域200中の第二電界効果トランジスタのスレショルド電圧は、第二high−kゲート誘電体30Bおよび第一厚さ誘電体金属酸化物第一部分150Bの材質および厚さと、第二導電性ゲート材料部分72Bの仕事関数とによって決まる。第五デバイス領域500中の第五電界効果トランジスタのスレショルド電圧は、第五high−kゲート誘電体30Eおよび第二厚さ誘電体金属酸化物第一部分150Eの材質および厚さと、第五導電性ゲート材料部分72Eの仕事関数とによって決まる。
【0052】
第三、第四、および第六デバイス領域(300、400、600)中の電界効果トランジスタ群の電界効果トランジスタの各々は、他の2つの電界効果トランジスタとは異なるスレショルド電圧を有する。第三、第四、および第六デバイス領域(300、400、600)中の3つの電界効果トランジスタの間のスレショルド電圧の差異化は、これらのゲート・スタックの構造の差によって得られたものである。
【0053】
具体的には、第三デバイス領域300中の第三電界効果トランジスタのスレショルド電圧は、第三high−kゲート誘電体30Cの材質および厚さと、第二金属ゲート部分42Cの仕事関数とによって決まる。第四デバイス領域400中の第四電界効果トランジスタのスレショルド電圧は、第四high−kゲート誘電体30Dおよび第一厚さ誘電体金属酸化物第二部分150Dの材質および厚さと、第四導電性ゲート材料部分72Dの仕事関数とによって決まる。第六デバイス領域600中の第六電界効果トランジスタのスレショルド電圧は、第六high−kゲート誘電体30Fおよび第二厚さ誘電体金属酸化物第二部分150Fの材質および厚さと、第六導電性ゲート材料部分72Fの仕事関数とによって決まる。
【0054】
特定の実施形態に関連させて本発明を説明してきたが、当業者にとって、前述の説明を考慮すれば数多くの代替、変更、および変形が自明であろうことは明らかである。従って、本発明は、本発明の範囲および精神並びに添付の請求項の範囲内に包含される、こういった全ての代替、変更、および変形を網羅することを意図している。
【産業上の利用可能性】
【0055】
本発明は、幅広い電子および電気装置に用いられる集積回路チップに適した半導体high−kゲート・デバイスの設計および作製に関し産業上の利用性があり、特に、コンピュータおよび通信分野に有用である。
【特許請求の範囲】
【請求項1】
第一ゲート・スタック100を包含する第一電界効果トランジスタであって、前記第一ゲート・スタックは、底部から最上部に向かって順に、4.0より大きな誘電率を有する第一高誘電率(high−k)ゲート誘電体30A、金属ゲート部分42A、少なくとも一つの金属部分52A、および第一導電性ゲート材料部分72Aを包含する、前記第一電界効果トランジスタと、
第二ゲート・スタック200を包含する第二電界効果トランジスタであって、前記第二ゲート・スタックは、底部から最上部に向かって順に、4.0より大きな誘電率を有する第二high−kゲート誘電体30B、少なくとも一つの誘電体金属酸化物部分50B、および第二導電性ゲート材料部分72Bを包含する、前記第二電界効果トランジスタと、
を含む、半導体構造体であって、
前記第一電界効果トランジスタと前記第二電界効果トランジスタとは相異なるスレショルド電圧を有する、
前記半導体構造体。
【請求項2】
前記第一high−kゲート誘電体と前記第二high−kゲート誘電体とは、同一材料を含み同一厚さを有し、前記少なくとも一つの誘電体金属酸化物部分の各々は、前記少なくとも一つの金属部分の一つの材料の酸化物を含む、請求項1に記載の半導体構造体。
【請求項3】
前記第一導電性ゲート材料部分と前記第二導電性ゲート材料部分とは、同一材料を有し同一厚さを有し、前記少なくとも一つの誘電体金属酸化物部分の各々は、0.1nm〜1.0nmの厚さを有し、IIA族元素またはIIIB元素を含む、請求項2に記載の半導体構造体。
【請求項4】
別のゲート・スタックを包含する別の電界効果トランジスタをさらに含み、前記別のゲート・スタックは、底部から最上部に向かって順に、4.0より大きな誘電率を有する別のhigh−kゲート誘電体、別の誘電体金属酸化物部分、および別の導電性ゲート材料部分を包含し、前記別の電界効果トランジスタは、前記第一電界効果トランジスタおよび前記第二電界効果トランジスタのスレショルド電圧とは異なるスレショルド電圧を有する、請求項1に記載の半導体構造体。
【請求項5】
前記少なくとも一つの金属部分は、第一金属部分および第二金属部分を包含し、前記少なくとも一つの誘電体金属酸化物部分は、第一誘電体金属酸化物部分および第二誘電体金属酸化物部分を包含し、前記第一誘電体金属酸化物部分は、前記第一金属部分の材料の酸化物を含み、前記第二誘電体金属酸化物部分および前記別の誘電体金属酸化物部分は、前記第二金属部分の材料の酸化物を含む、請求項4に記載の半導体構造体。
【請求項6】
半導体サブストレート中に所在するドープ半導体ウエルをさらに含み、前記第一high−kゲート誘電体および前記第二high−kゲート誘電体は、前記ドープ半導体ウエルの直接上に配置され、前記第一high−kゲート誘電体に隣接する前記ドープ半導体ウエルの第一部分と、前記第二high−kゲート誘電体に隣接する前記ドープ半導体ウエルの第二部分とは、同一のドーパント濃度およびドーピング型を有する、請求項1に記載の半導体構造体。
【請求項7】
第三ゲート・スタック300を包含する第三電界効果トランジスタであって、前記第三ゲート・スタックは、底部から最上部に向かって順に、4.0より大きな誘電率を有する第三high−kゲート誘電体30C、別の金属ゲート部分42C、少なくとももう一つ別の金属部分52C、および第三導電性ゲート材料部分72Cを包含する、前記第三電界効果トランジスタと、
第四ゲート・スタック400を包含する第四電界効果トランジスタであって、前記第四ゲート・スタックは、底部から最上部に向かって順に、4.0より大きな誘電率を有する第四high−kゲート誘電体30D、少なくとももう一つ別の誘電体金属酸化物部分50D、および第四導電性ゲート材料部分72Dを包含する、前記第四電界効果トランジスタと、
をさらに含み、
前記第三電界効果トランジスタと前記第四電界効果トランジスタとは相異なるスレショルド電圧を有し、前記第一および第二電界効果トランジスタはp型電界効果トランジスタであり、前記第三および第四電界効果トランジスタはn型電界効果トランジスタである、
請求項1に記載の半導体構造体。
【請求項8】
半導体サブストレート中に所在するnドープ半導体ウエルであって、前記第一high−kゲート誘電体および前記第二high−kゲート誘電体は、前記nドープ半導体ウエルの直接上に配置され、前記第一high−kゲート誘電体に隣接する、前記nドープ半導体ウエルの第一部分と、前記第二high−kゲート誘電体に隣接する、前記nドープ半導体ウエルの第二部分とは、同一のドーパント濃度を有する、前記nドープ半導体ウエルと、
前記半導体サブストレート中に所在するpドープ半導体ウエルであって、前記第三high−kゲート誘電体および前記第四high−kゲート誘電体は、前記pドープ半導体ウエルの直接上に配置され、前記第三high−kゲート誘電体に隣接する、前記pドープ半導体ウエルの第一部分と、前記第四high−kゲート誘電体に隣接する、前記pドープ半導体ウエルの第二部分とは、同一のドーパント濃度を有する、前記pドープ半導体ウエルと、
をさらに含む、請求項7に記載の半導体構造体。
【請求項9】
前記第一電界効果トランジスタと第二電界効果トランジスタとの間で、単位長あたりのソース・トゥ本体接合電流がほぼ同一で、前記両電界効果トランジスタは埋め込み絶縁体層上に配置された半導体オンインシュレータ(SOI)電界効果トランジスタであり、前記第一電界効果トランジスタと第二電界効果トランジスタとの間で、ドレイン・トゥ本体接合電流がほぼ同一で、前記両電界効果トランジスタは埋め込み絶縁体層上に配置された半導体オンインシュレータ(SOI)電界効果トランジスタである、請求項1に記載の半導体構造体。
【請求項10】
第一ゲート・スタック100を包含する第一電界効果トランジスタであって、前記第一ゲート・スタックは、底部から最上部に向かって順に、第一高誘電率(high−k)ゲート誘電体30A、少なくとも一つの第一誘電体金属酸化物部分42A、および第一導電性ゲート材料部分72Aを包含する、前記第一電界効果トランジスタと、
第二ゲート・スタック200を包含する第二電界効果トランジスタであって、前記第二ゲート・スタックは、底部から最上部に向かって順に、第二high−kゲート誘電体30B、少なくとも一つの第二誘電体金属酸化物部分50B、および第二導電性ゲート材料部分72Bを包含する、前記第二電界効果トランジスタと、
を含む、半導体構造体であって、
前記第一電界効果トランジスタと前記第二電界効果トランジスタとは相異なるスレショルド電圧を有する、
前記半導体構造体。
【請求項11】
前記第一high−kゲート誘電体と前記第二high−kゲート誘電体とは、同一材料を含み同一厚さを有し、前記少なくとも一つの第一誘電体金属酸化物部分は、前記少なくとも一つの第二誘電体金属酸化物部分とは異なる厚さを有し、前記第一導電性ゲート材料部分と前記第二導電性ゲート材料部分とは同一材料を有し同一厚さを有する、請求項10に記載の半導体構造体。
【請求項12】
前記少なくとも一つの第一誘電体金属酸化物部分の各々は、0.1nm〜1.0nmの厚さを有し、IIA族元素またはIIIB族元素を含み、前記少なくとも一つの第二誘電体金属酸化物部分の各々は、0.1nm〜1.0nmの厚さを有し、IIA族元素またはIIIB族元素を含む、請求項11に記載の半導体構造体。
【請求項13】
前記少なくとも一つの第一誘電体金属酸化物部分は、第一上部誘電体金属酸化物部分および第一下部誘電体金属酸化物部分を含み、前記少なくとも一つの第二誘電体金属酸化物部分の全体が、前記第一上部誘電体金属酸化物部分と同一の組成および同一の厚さを有する、請求項11に記載の半導体構造体。
【請求項14】
前記少なくとも一つの第一誘電体金属酸化物部分の全体は、前記少なくとも一つの第二誘電体金属酸化物部分の全体と同一の組成を有する、請求項11に記載の半導体構造体。
【請求項15】
別のゲート・スタックを包含する別の電界効果トランジスタをさらに含み、前記別のゲート・スタックは、底部から最上部に向かって順に、4.0より大きな誘電率を有する別のhigh−kゲート誘電体、金属ゲート部分、少なくとも一つの金属部分、および別の導電性ゲート材料部分を包含し、前記別の電界効果トランジスタは、前記第一電界効果トランジスタおよび前記第二電界効果トランジスタのスレショルド電圧とは異なるスレショルド電圧を有する、請求項10に記載の半導体構造体。
【請求項16】
前記少なくとも一つの第一誘電体金属酸化物部分および前記少なくとも一つの第二誘電体金属酸化物部分の各々は、前記少なくとも一つの金属部分の一つの材料の酸化物を含む、請求項15に記載の半導体構造体。
【請求項17】
半導体サブストレート中に所在するドープ半導体ウエル22をさらに含み、前記第一high−kゲート誘電体および前記第二high−kゲート誘電体は、前記ドープ半導体ウエルの直接上に配置され、前記第一high−kゲート誘電体に隣接する、前記ドープ半導体ウエルの第一部分と、前記第二high−kゲート誘電体に隣接する、前記ドープ半導体ウエルの第二部分とは、同一のドーパント濃度およびドーピング型を有する、請求項10に記載の半導体構造体。
【請求項18】
第三ゲート・スタックを包含する第三電界効果トランジスタであって、前記第三ゲート・スタックは、底部から最上部に向かって順に、第三high−kゲート誘電体、少なくとも一つの第三誘電体金属酸化物部分、および第三導電性ゲート材料部分を包含する、前記第三電界効果トランジスタと、
第四ゲート・スタックを包含する第四電界効果トランジスタであって、前記第四ゲート・スタックは、底部から最上部に向かって順に、第四high−kゲート誘電体、少なくとも一つの第四誘電体金属酸化物部分、および第四導電性ゲート材料部分を包含する、前記第四電界効果トランジスタと、
をさらに含み
前記第三電界効果トランジスタと前記第四電界効果トランジスタとは相異なるスレショルド電圧を有し、前記第一および第二電界効果トランジスタはp型電界効果トランジスタであり、前記第三および第四電界効果トランジスタはn型電界効果トランジスタである、
請求項10に記載の半導体構造体。
【請求項19】
半導体サブストレート中に所在するnドープ半導体ウエルであって、前記第一high−kゲート誘電体および前記第二high−kゲート誘電体は、前記nドープ半導体ウエルの直接上に配置され、前記第一high−kゲート誘電体に隣接する、前記nドープ半導体ウエルの第一部分と、前記第二high−kゲート誘電体に隣接する、前記nドープ半導体ウエルの第二部分とは、同一のドーパント濃度を有する、前記nドープ半導体ウエルと、
前記半導体サブストレート中に所在するpドープ半導体ウエルであって、前記第三high−kゲート誘電体および前記第四high−kゲート誘電体は、前記pドープ半導体ウエルの直接上に配置され、前記第三high−kゲート誘電体に隣接する、前記pドープ半導体ウエルの第一部分と、前記第四high−kゲート誘電体に隣接する、前記pドープ半導体ウエルの第二部分とは、同一のドーパント濃度を有する、前記pドープ半導体ウエルと、
をさらに含む、請求項18に記載の半導体構造体。
【請求項20】
半導体構造体を形成する方法であって、
半導体サブストレート上に、4.0より大きな誘電率を有する誘電材料を含む高誘電率(high−k)ゲート誘電体層30Aを形成するステップと、
前記high−kゲート誘電体層の第一部分の直接上に金属ゲート層42Aを形成するステップと、
前記金属ゲート層、および前記high−kゲート誘電体層の第二部分の直接上に少なくとも一つの金属層52Aを堆積するステップであって、前記少なくとも一つの金属層の一部の酸化を介して前記high−k誘電体層の前記第二部分の直接上に少なくとも一つの誘電体金属酸化物層が形成される、前記堆積するステップと、
前記少なくとも一つの金属層および前記少なくとも一つの誘電体金属酸化物部分の直接上に、導電性ゲート材料層72Aを形成するステップと、
を含む、前記方法。
【請求項21】
第一ゲート・スタックを包含する第一電界効果トランジスタを形成するステップであって、前記第一ゲート・スタックは、底部から最上部に向かって順に、前記誘電体材料を含む第一高誘電率(high−k)ゲート誘電体、前記金属ゲート層と同じ材料を含む金属ゲート部分、前記少なくとも一つの金属層と同じ材料を含む少なくとも一つの金属部分、および第一導電性ゲート材料部分を包含する、前記第一電界効果トランジスタを形成するステップと、
第二ゲート・スタックを含む第二電界効果トランジスタを形成するステップであって、前記第二ゲート・スタックは、底部から最上部に向かって順に、前記誘電体材料を含む第二high−kゲート誘電体、前記少なくとも一つの誘電体金属酸化物層と同じ材料を含む少なくとも一つの誘電体金属酸化物部分、および第二導電性ゲート材料部分を包含する、前記第二電界効果トランジスタを形成するステップと、
をさらに含み、
前記第一電界効果トランジスタと前記第二電界効果トランジスタとは相異なるスレショルド電圧を有する、
請求項20に記載の方法。
【請求項22】
前記第一導電性ゲート材料部分と前記第二導電性ゲート材料部分とは、同一材料を有し同一厚さを有し、前記少なくとも一つの誘電体金属酸化物部分の各々は、0.1nm〜1.0nmの厚さを有しIIA族元素またはIIIB元素を含む、請求項21に記載の方法。
【請求項23】
半導体構造体を形成する方法であって、
半導体サブストレート上に、4.0より大きな誘電率を有する誘電体材料を含む高誘電率(high−k)ゲート誘電体層を形成するステップと、
前記high−kゲート誘電体層の直接上に少なくとも一つの金属層を堆積するステップであって、前記少なくとも一つの金属層の酸化を介して前記high−k誘電体層の直接上に少なくとも一つの誘電体金属酸化物層が形成される、前記堆積するステップと、
前記少なくとも一つの誘電体金属酸化物層の少なくとも一つの層の一部を除去するステップであって、相異なる厚さを有する少なくとも一つの第一誘電体金属酸化物層と少なくとも一つの第二誘電体金属酸化物層とが形成される、前記除去するステップと、
前記少なくとも一つの金属層および前記少なくとも一つの誘電体金属酸化物部分の直接上に導電性ゲート材料層を形成するステップと、
を含む、前記方法。
【請求項24】
第一ゲート・スタックを包含する第一電界効果トランジスタを形成するステップであって、前記第一ゲート・スタックは、底部から最上部に向かって順に、前記誘電体材料を含む第一高誘電率(high−k)ゲート誘電体、前記少なくとも一つの第一誘電体金属酸化物層と同じ材料を含む少なくとも一つの第一誘電体金属酸化物部分、および第一導電性ゲート材料部分を包含する、前記第一電界効果トランジスタを形成するステップと、
第二ゲート・スタックを包含する第二電界効果トランジスタを形成するステップであって、前記第二ゲート・スタックは、底部から最上部に向かって順に、前記誘電体材料を含む第二high−kゲート誘電体、前記少なくとも一つの第二誘電体金属酸化物層と同じ材料を含む少なくとも一つの第二誘電体金属酸化物部分、および第二導電性ゲート材料部分を包含する、前記第二電界効果トランジスタを形成するステップと、
をさらに含み、
前記第一電界効果トランジスタと前記第二電界効果トランジスタとは相異なるスレショルド電圧を有する、
請求項20に記載の方法。
【請求項25】
前記第一導電性ゲート材料部分と前記第二導電性ゲート材料部分とは、同一材料を有し同一厚さを有し、前記少なくとも一つの第一誘電体金属酸化物部分の各々は、0.1nm〜1.0nmの厚さを有しIIA族元素またはIIIB元素を含み、前記少なくとも一つの第二誘電体金属酸化物部分の各々は、0.1nm〜1.0nmの厚さを有しIIA族元素またはIIIB族元素を含む、請求項24に記載の方法。
【請求項1】
第一ゲート・スタック100を包含する第一電界効果トランジスタであって、前記第一ゲート・スタックは、底部から最上部に向かって順に、4.0より大きな誘電率を有する第一高誘電率(high−k)ゲート誘電体30A、金属ゲート部分42A、少なくとも一つの金属部分52A、および第一導電性ゲート材料部分72Aを包含する、前記第一電界効果トランジスタと、
第二ゲート・スタック200を包含する第二電界効果トランジスタであって、前記第二ゲート・スタックは、底部から最上部に向かって順に、4.0より大きな誘電率を有する第二high−kゲート誘電体30B、少なくとも一つの誘電体金属酸化物部分50B、および第二導電性ゲート材料部分72Bを包含する、前記第二電界効果トランジスタと、
を含む、半導体構造体であって、
前記第一電界効果トランジスタと前記第二電界効果トランジスタとは相異なるスレショルド電圧を有する、
前記半導体構造体。
【請求項2】
前記第一high−kゲート誘電体と前記第二high−kゲート誘電体とは、同一材料を含み同一厚さを有し、前記少なくとも一つの誘電体金属酸化物部分の各々は、前記少なくとも一つの金属部分の一つの材料の酸化物を含む、請求項1に記載の半導体構造体。
【請求項3】
前記第一導電性ゲート材料部分と前記第二導電性ゲート材料部分とは、同一材料を有し同一厚さを有し、前記少なくとも一つの誘電体金属酸化物部分の各々は、0.1nm〜1.0nmの厚さを有し、IIA族元素またはIIIB元素を含む、請求項2に記載の半導体構造体。
【請求項4】
別のゲート・スタックを包含する別の電界効果トランジスタをさらに含み、前記別のゲート・スタックは、底部から最上部に向かって順に、4.0より大きな誘電率を有する別のhigh−kゲート誘電体、別の誘電体金属酸化物部分、および別の導電性ゲート材料部分を包含し、前記別の電界効果トランジスタは、前記第一電界効果トランジスタおよび前記第二電界効果トランジスタのスレショルド電圧とは異なるスレショルド電圧を有する、請求項1に記載の半導体構造体。
【請求項5】
前記少なくとも一つの金属部分は、第一金属部分および第二金属部分を包含し、前記少なくとも一つの誘電体金属酸化物部分は、第一誘電体金属酸化物部分および第二誘電体金属酸化物部分を包含し、前記第一誘電体金属酸化物部分は、前記第一金属部分の材料の酸化物を含み、前記第二誘電体金属酸化物部分および前記別の誘電体金属酸化物部分は、前記第二金属部分の材料の酸化物を含む、請求項4に記載の半導体構造体。
【請求項6】
半導体サブストレート中に所在するドープ半導体ウエルをさらに含み、前記第一high−kゲート誘電体および前記第二high−kゲート誘電体は、前記ドープ半導体ウエルの直接上に配置され、前記第一high−kゲート誘電体に隣接する前記ドープ半導体ウエルの第一部分と、前記第二high−kゲート誘電体に隣接する前記ドープ半導体ウエルの第二部分とは、同一のドーパント濃度およびドーピング型を有する、請求項1に記載の半導体構造体。
【請求項7】
第三ゲート・スタック300を包含する第三電界効果トランジスタであって、前記第三ゲート・スタックは、底部から最上部に向かって順に、4.0より大きな誘電率を有する第三high−kゲート誘電体30C、別の金属ゲート部分42C、少なくとももう一つ別の金属部分52C、および第三導電性ゲート材料部分72Cを包含する、前記第三電界効果トランジスタと、
第四ゲート・スタック400を包含する第四電界効果トランジスタであって、前記第四ゲート・スタックは、底部から最上部に向かって順に、4.0より大きな誘電率を有する第四high−kゲート誘電体30D、少なくとももう一つ別の誘電体金属酸化物部分50D、および第四導電性ゲート材料部分72Dを包含する、前記第四電界効果トランジスタと、
をさらに含み、
前記第三電界効果トランジスタと前記第四電界効果トランジスタとは相異なるスレショルド電圧を有し、前記第一および第二電界効果トランジスタはp型電界効果トランジスタであり、前記第三および第四電界効果トランジスタはn型電界効果トランジスタである、
請求項1に記載の半導体構造体。
【請求項8】
半導体サブストレート中に所在するnドープ半導体ウエルであって、前記第一high−kゲート誘電体および前記第二high−kゲート誘電体は、前記nドープ半導体ウエルの直接上に配置され、前記第一high−kゲート誘電体に隣接する、前記nドープ半導体ウエルの第一部分と、前記第二high−kゲート誘電体に隣接する、前記nドープ半導体ウエルの第二部分とは、同一のドーパント濃度を有する、前記nドープ半導体ウエルと、
前記半導体サブストレート中に所在するpドープ半導体ウエルであって、前記第三high−kゲート誘電体および前記第四high−kゲート誘電体は、前記pドープ半導体ウエルの直接上に配置され、前記第三high−kゲート誘電体に隣接する、前記pドープ半導体ウエルの第一部分と、前記第四high−kゲート誘電体に隣接する、前記pドープ半導体ウエルの第二部分とは、同一のドーパント濃度を有する、前記pドープ半導体ウエルと、
をさらに含む、請求項7に記載の半導体構造体。
【請求項9】
前記第一電界効果トランジスタと第二電界効果トランジスタとの間で、単位長あたりのソース・トゥ本体接合電流がほぼ同一で、前記両電界効果トランジスタは埋め込み絶縁体層上に配置された半導体オンインシュレータ(SOI)電界効果トランジスタであり、前記第一電界効果トランジスタと第二電界効果トランジスタとの間で、ドレイン・トゥ本体接合電流がほぼ同一で、前記両電界効果トランジスタは埋め込み絶縁体層上に配置された半導体オンインシュレータ(SOI)電界効果トランジスタである、請求項1に記載の半導体構造体。
【請求項10】
第一ゲート・スタック100を包含する第一電界効果トランジスタであって、前記第一ゲート・スタックは、底部から最上部に向かって順に、第一高誘電率(high−k)ゲート誘電体30A、少なくとも一つの第一誘電体金属酸化物部分42A、および第一導電性ゲート材料部分72Aを包含する、前記第一電界効果トランジスタと、
第二ゲート・スタック200を包含する第二電界効果トランジスタであって、前記第二ゲート・スタックは、底部から最上部に向かって順に、第二high−kゲート誘電体30B、少なくとも一つの第二誘電体金属酸化物部分50B、および第二導電性ゲート材料部分72Bを包含する、前記第二電界効果トランジスタと、
を含む、半導体構造体であって、
前記第一電界効果トランジスタと前記第二電界効果トランジスタとは相異なるスレショルド電圧を有する、
前記半導体構造体。
【請求項11】
前記第一high−kゲート誘電体と前記第二high−kゲート誘電体とは、同一材料を含み同一厚さを有し、前記少なくとも一つの第一誘電体金属酸化物部分は、前記少なくとも一つの第二誘電体金属酸化物部分とは異なる厚さを有し、前記第一導電性ゲート材料部分と前記第二導電性ゲート材料部分とは同一材料を有し同一厚さを有する、請求項10に記載の半導体構造体。
【請求項12】
前記少なくとも一つの第一誘電体金属酸化物部分の各々は、0.1nm〜1.0nmの厚さを有し、IIA族元素またはIIIB族元素を含み、前記少なくとも一つの第二誘電体金属酸化物部分の各々は、0.1nm〜1.0nmの厚さを有し、IIA族元素またはIIIB族元素を含む、請求項11に記載の半導体構造体。
【請求項13】
前記少なくとも一つの第一誘電体金属酸化物部分は、第一上部誘電体金属酸化物部分および第一下部誘電体金属酸化物部分を含み、前記少なくとも一つの第二誘電体金属酸化物部分の全体が、前記第一上部誘電体金属酸化物部分と同一の組成および同一の厚さを有する、請求項11に記載の半導体構造体。
【請求項14】
前記少なくとも一つの第一誘電体金属酸化物部分の全体は、前記少なくとも一つの第二誘電体金属酸化物部分の全体と同一の組成を有する、請求項11に記載の半導体構造体。
【請求項15】
別のゲート・スタックを包含する別の電界効果トランジスタをさらに含み、前記別のゲート・スタックは、底部から最上部に向かって順に、4.0より大きな誘電率を有する別のhigh−kゲート誘電体、金属ゲート部分、少なくとも一つの金属部分、および別の導電性ゲート材料部分を包含し、前記別の電界効果トランジスタは、前記第一電界効果トランジスタおよび前記第二電界効果トランジスタのスレショルド電圧とは異なるスレショルド電圧を有する、請求項10に記載の半導体構造体。
【請求項16】
前記少なくとも一つの第一誘電体金属酸化物部分および前記少なくとも一つの第二誘電体金属酸化物部分の各々は、前記少なくとも一つの金属部分の一つの材料の酸化物を含む、請求項15に記載の半導体構造体。
【請求項17】
半導体サブストレート中に所在するドープ半導体ウエル22をさらに含み、前記第一high−kゲート誘電体および前記第二high−kゲート誘電体は、前記ドープ半導体ウエルの直接上に配置され、前記第一high−kゲート誘電体に隣接する、前記ドープ半導体ウエルの第一部分と、前記第二high−kゲート誘電体に隣接する、前記ドープ半導体ウエルの第二部分とは、同一のドーパント濃度およびドーピング型を有する、請求項10に記載の半導体構造体。
【請求項18】
第三ゲート・スタックを包含する第三電界効果トランジスタであって、前記第三ゲート・スタックは、底部から最上部に向かって順に、第三high−kゲート誘電体、少なくとも一つの第三誘電体金属酸化物部分、および第三導電性ゲート材料部分を包含する、前記第三電界効果トランジスタと、
第四ゲート・スタックを包含する第四電界効果トランジスタであって、前記第四ゲート・スタックは、底部から最上部に向かって順に、第四high−kゲート誘電体、少なくとも一つの第四誘電体金属酸化物部分、および第四導電性ゲート材料部分を包含する、前記第四電界効果トランジスタと、
をさらに含み
前記第三電界効果トランジスタと前記第四電界効果トランジスタとは相異なるスレショルド電圧を有し、前記第一および第二電界効果トランジスタはp型電界効果トランジスタであり、前記第三および第四電界効果トランジスタはn型電界効果トランジスタである、
請求項10に記載の半導体構造体。
【請求項19】
半導体サブストレート中に所在するnドープ半導体ウエルであって、前記第一high−kゲート誘電体および前記第二high−kゲート誘電体は、前記nドープ半導体ウエルの直接上に配置され、前記第一high−kゲート誘電体に隣接する、前記nドープ半導体ウエルの第一部分と、前記第二high−kゲート誘電体に隣接する、前記nドープ半導体ウエルの第二部分とは、同一のドーパント濃度を有する、前記nドープ半導体ウエルと、
前記半導体サブストレート中に所在するpドープ半導体ウエルであって、前記第三high−kゲート誘電体および前記第四high−kゲート誘電体は、前記pドープ半導体ウエルの直接上に配置され、前記第三high−kゲート誘電体に隣接する、前記pドープ半導体ウエルの第一部分と、前記第四high−kゲート誘電体に隣接する、前記pドープ半導体ウエルの第二部分とは、同一のドーパント濃度を有する、前記pドープ半導体ウエルと、
をさらに含む、請求項18に記載の半導体構造体。
【請求項20】
半導体構造体を形成する方法であって、
半導体サブストレート上に、4.0より大きな誘電率を有する誘電材料を含む高誘電率(high−k)ゲート誘電体層30Aを形成するステップと、
前記high−kゲート誘電体層の第一部分の直接上に金属ゲート層42Aを形成するステップと、
前記金属ゲート層、および前記high−kゲート誘電体層の第二部分の直接上に少なくとも一つの金属層52Aを堆積するステップであって、前記少なくとも一つの金属層の一部の酸化を介して前記high−k誘電体層の前記第二部分の直接上に少なくとも一つの誘電体金属酸化物層が形成される、前記堆積するステップと、
前記少なくとも一つの金属層および前記少なくとも一つの誘電体金属酸化物部分の直接上に、導電性ゲート材料層72Aを形成するステップと、
を含む、前記方法。
【請求項21】
第一ゲート・スタックを包含する第一電界効果トランジスタを形成するステップであって、前記第一ゲート・スタックは、底部から最上部に向かって順に、前記誘電体材料を含む第一高誘電率(high−k)ゲート誘電体、前記金属ゲート層と同じ材料を含む金属ゲート部分、前記少なくとも一つの金属層と同じ材料を含む少なくとも一つの金属部分、および第一導電性ゲート材料部分を包含する、前記第一電界効果トランジスタを形成するステップと、
第二ゲート・スタックを含む第二電界効果トランジスタを形成するステップであって、前記第二ゲート・スタックは、底部から最上部に向かって順に、前記誘電体材料を含む第二high−kゲート誘電体、前記少なくとも一つの誘電体金属酸化物層と同じ材料を含む少なくとも一つの誘電体金属酸化物部分、および第二導電性ゲート材料部分を包含する、前記第二電界効果トランジスタを形成するステップと、
をさらに含み、
前記第一電界効果トランジスタと前記第二電界効果トランジスタとは相異なるスレショルド電圧を有する、
請求項20に記載の方法。
【請求項22】
前記第一導電性ゲート材料部分と前記第二導電性ゲート材料部分とは、同一材料を有し同一厚さを有し、前記少なくとも一つの誘電体金属酸化物部分の各々は、0.1nm〜1.0nmの厚さを有しIIA族元素またはIIIB元素を含む、請求項21に記載の方法。
【請求項23】
半導体構造体を形成する方法であって、
半導体サブストレート上に、4.0より大きな誘電率を有する誘電体材料を含む高誘電率(high−k)ゲート誘電体層を形成するステップと、
前記high−kゲート誘電体層の直接上に少なくとも一つの金属層を堆積するステップであって、前記少なくとも一つの金属層の酸化を介して前記high−k誘電体層の直接上に少なくとも一つの誘電体金属酸化物層が形成される、前記堆積するステップと、
前記少なくとも一つの誘電体金属酸化物層の少なくとも一つの層の一部を除去するステップであって、相異なる厚さを有する少なくとも一つの第一誘電体金属酸化物層と少なくとも一つの第二誘電体金属酸化物層とが形成される、前記除去するステップと、
前記少なくとも一つの金属層および前記少なくとも一つの誘電体金属酸化物部分の直接上に導電性ゲート材料層を形成するステップと、
を含む、前記方法。
【請求項24】
第一ゲート・スタックを包含する第一電界効果トランジスタを形成するステップであって、前記第一ゲート・スタックは、底部から最上部に向かって順に、前記誘電体材料を含む第一高誘電率(high−k)ゲート誘電体、前記少なくとも一つの第一誘電体金属酸化物層と同じ材料を含む少なくとも一つの第一誘電体金属酸化物部分、および第一導電性ゲート材料部分を包含する、前記第一電界効果トランジスタを形成するステップと、
第二ゲート・スタックを包含する第二電界効果トランジスタを形成するステップであって、前記第二ゲート・スタックは、底部から最上部に向かって順に、前記誘電体材料を含む第二high−kゲート誘電体、前記少なくとも一つの第二誘電体金属酸化物層と同じ材料を含む少なくとも一つの第二誘電体金属酸化物部分、および第二導電性ゲート材料部分を包含する、前記第二電界効果トランジスタを形成するステップと、
をさらに含み、
前記第一電界効果トランジスタと前記第二電界効果トランジスタとは相異なるスレショルド電圧を有する、
請求項20に記載の方法。
【請求項25】
前記第一導電性ゲート材料部分と前記第二導電性ゲート材料部分とは、同一材料を有し同一厚さを有し、前記少なくとも一つの第一誘電体金属酸化物部分の各々は、0.1nm〜1.0nmの厚さを有しIIA族元素またはIIIB元素を含み、前記少なくとも一つの第二誘電体金属酸化物部分の各々は、0.1nm〜1.0nmの厚さを有しIIA族元素またはIIIB族元素を含む、請求項24に記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公表番号】特表2012−525707(P2012−525707A)
【公表日】平成24年10月22日(2012.10.22)
【国際特許分類】
【出願番号】特願2012−508541(P2012−508541)
【出願日】平成22年4月22日(2010.4.22)
【国際出願番号】PCT/US2010/031998
【国際公開番号】WO2010/126768
【国際公開日】平成22年11月4日(2010.11.4)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MASCHINES CORPORATION
【Fターム(参考)】
【公表日】平成24年10月22日(2012.10.22)
【国際特許分類】
【出願日】平成22年4月22日(2010.4.22)
【国際出願番号】PCT/US2010/031998
【国際公開番号】WO2010/126768
【国際公開日】平成22年11月4日(2010.11.4)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MASCHINES CORPORATION
【Fターム(参考)】
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