半導体集積回路装置
【課題】従来のパワースイッチと比較して、高速動作を行う活性状態と、内部論理状態は保持しているが低リーク状態である非活性状態を実現し、その二つの状態間の遷移を高速かつ低雑音かつ低電力を実現する。
【解決手段】第１の外部電源電圧（ＶＤＤ）を与える第１電源線と第２の外部電源電圧（ＶＳＳ）を与える第２電源線間に、複数の回路からなる内部回路ブロックと電源電圧を制御するパワー制御回路を具備し、制御回路は出力ＭＯＳＦＥＴ（ＭＰＰ）を具備し、出力ＭＯＳＦＥＴはゲートとソースが等電圧であっても一定のオフ電流が流れるものであって、出力ＭＯＳＦＥＴ（ＭＰＰ）の閾値電圧は、内部回路ＭＯＳＦＥＴのそれよりも小さい。
【解決手段】第１の外部電源電圧（ＶＤＤ）を与える第１電源線と第２の外部電源電圧（ＶＳＳ）を与える第２電源線間に、複数の回路からなる内部回路ブロックと電源電圧を制御するパワー制御回路を具備し、制御回路は出力ＭＯＳＦＥＴ（ＭＰＰ）を具備し、出力ＭＯＳＦＥＴはゲートとソースが等電圧であっても一定のオフ電流が流れるものであって、出力ＭＯＳＦＥＴ（ＭＰＰ）の閾値電圧は、内部回路ＭＯＳＦＥＴのそれよりも小さい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置に係わり、特に高速性と低消費電力性が可能な半導体集積回路装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴの微細化・低電圧化のもとで高速化をはかるためには、その閾値電圧Ｖｔを低くせざるを得ないが、それに伴いＭＯＳＦＥＴのサブスレショルド電流（以下、リーク電流と称する）は指数関数的に増大することはよく知られている。このようなＭＯＳＦＥＴを用いたＣＭＯＳＬＳＩでは、その内部回路ブロック（以下、コアと称する）内の多数のＭＯＳＦＥＴが発生するリーク電流を遮断する手段として、例えば、特許文献１に示されるような、コアが非活性時に該コアの電源電圧ＶＤＤを遮断するパワースイッチ（Ｍｐｐ０）がよく知られている（図２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−２１０９７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図２のパワースイッチには、寄生容量の特段に大きい内部電源配線ＮＤをＶＤＤという大きな電圧で駆動するため、特に高速・低雑音・低電力特性が要求される。たとえば該電源電圧の投入時には、有限な駆動能力を持つパワースイッチを用いて内部電源電圧をそれまでの０Ｖからコアの電源電圧（ＶＤＤ）の値まで回復させるには長時間が必要である。また、投入時には内部の各所（電源配線や信号線、あるいは基板）に大きな雑音を発生させるのも問題である。その雑音が消滅するまで次の動作を待たなければならないからである。このような内部電源のオン・オフ動作を連続に高速に行った場合の消費電力の増加も問題になる。さらには、コアの非活性時にパワースイッチを完全にオフした場合には、コア内のすべてのノードはたとえばグランドレベルとなるので、各ノードの論理状態は保持されなくなってしまう。保存するために、各ノードにラッチ回路を付加し、パワースイッチ直前の論理状態を保持しなければならないが、付加する分だけコアの面積が増大する。
【課題を解決するための手段】
【０００５】
パワースイッチを、外部電源とコアの間に、またグランドとコアの間に挿入し、該２個のパワースイッチをオフした後の該コアの電源電圧を、該外部電源電圧とグランド電圧（０Ｖ）の内部に設定することによって、上記の諸課題は解決できる。理想的には、パワースイッチをオフした後のコア内の各回路の入出力電圧を、外部電源電圧のほぼ半分の電圧を中心に設定し、パワースイッチがオンする過渡状態には、該コアの電源電圧を与える２個の内部電源線を差動に駆動することによって効力は最大になる。
【発明の効果】
【０００６】
高速動作を行う活性状態と、内部論理状態は保持しているが低リーク状態である非活性状態を実現し、その二つの状態間の遷移を高速かつ低雑音かつ低電力に実現できる。
【図面の簡単な説明】
【０００７】
【図１】本発明の一実施の形態の基本概念を示した回路図及び動作波形図である。
【図２】従来のパワースイッチを示した回路図である。
【図３】本発明の一実施の形態に対するシミュレーション結果を示した図である。
【図４】本発明の図１の第１の変形例を示した回路図である。
【図５】本発明の図１の第２の変形例を示した回路図である。
【図６】本発明の図１の第３の変形例を示した回路図である。
【図７】本発明の他の実施の形態の基本概念を示した動作波形図である。
【図８】本発明の他の実施の形態の基本概念を示した回路図である。
【発明を実施するための形態】
【０００８】
以下、実施の形態によって具体的に説明する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態に示される各ブロックを構成するトランジスタは、特に制限されないが公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。即ち、ウェルと素子分離領域と酸化膜が形成される工程の後、ゲート電極とソース・ドレイン領域を形成する第１と第２半導体領域とを形成する工程とを含む工程により形成される。
【０００９】
ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の回路記号は、基板に矢印をつけないものはＮ型ＭＯＳＦＥＴ（ＮＭＯＳ）を表し、基板に矢印をつけた、Ｐ型ＭＯＳＦＥＴ（ＰＭＯＳ）と区別される。なお、本明細書ではＭＯＳＦＥＴを、金属ゲートと半導体層の間に設けられた酸化膜を含む電界効果トランジスタだけに限定されるわけするものではなく、絶縁膜を間に含むＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の一般的なＦＥＴを含むものとして使用する。
【００１０】
《実施の形態１》
図１は、本発明の基本概念を示した回路図及び動作波形図である。２個の外部電源ＶＤＤとＶＳＳ（グランド電圧０Ｖ）と内部回路ブロック（ＣＯＲＥ）の間には、それぞれｐＭＯＳＦＥＴとｎＭＯＳＦＥＴを出力ＭＯＳＦＥＴとするパワースイッチＭｐｐおよびＭｐｎが接続され、内部電源配線のノードはそれぞれＮＤとＮＳである。該スイッチ用のｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのチャンネル長は同じＬとし、それらのチャンネル幅はそれぞれＷｐｐとＷｐｎとし、またそれらの閾値電圧の絶対値は同じＶｔｐとしよう。また、同時にリーク電流を生じるコア内のｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの合計のチャンネル幅をそれぞれＷｃｐとＷｃｎとし、またコア内のｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの閾値電圧の絶対値は同じＶｔｃとしよう。コアが活性時には、パワースイッチＭＯＳＦＥＴはオンするが、一般にこのオン電流は、コア自身の動作電流より十分大きくなければならない。さもないと、コアの電源電圧は外部電圧よりも低下し、コアの動作はパワースイッチが挿入されたことによって悪影響を受ける。この悪影響を避けるには、スイッチＭＯＳＦＥＴのチャンネル幅を、コア内の同時に動作するＭＯＳＦＥＴの合計のチャンネル幅よりも十分大きくするか、あるいはスイッチＭＯＳＦＥＴの閾値電圧を、コア内ＭＯＳＦＥＴのそれよりも十分小さくすればよい。しかし、パワースイッチを小型化する点から、結局、パワースイッチＭＯＳＦＥＴの閾値電圧Ｖｔｐを、コア内ＭＯＳＦＥＴの閾値電圧Ｖｔｃよりも小さく設定する方が好都合である。Ｖｔｐは、より小さな、たとえば０Ｖとか、極端にはデプレッション（ノーマリオン）形でもよい。
【００１１】
しかし、パワースイッチの設計には、上記のようなパワースイッチＭＯＳＦＥＴのオン電流以外に、コアが非活性時におけるオフ電流も考慮しなければならない。通常、非活性時には、パワースイッチＭＯＳＦＥＴのゲートにはソース電圧と等しい電圧が印加されることによって、該ＭＯＳＦＥＴはオフするが、この場合に流れるオフ電流は、いわゆる該ＭＯＳＦＥＴのリーク電流である。この値は該ＭＯＳＦＥＴのチャンネル幅に比例し、その閾値電圧Ｖｔｐの減少に対して指数関数的に増加することは承知である。したがって、いったんパワースイッチＭＯＳＦＥＴのチャンネル幅とＶｔｐが決まれば、コア自身が発生しようとする大きなリーク電流は、パワースイッチＭＯＳＦＥＴのオフ電流に等しくなるように抑えられてしまう。
【００１２】
すなわち、このような等しい電流条件を満たすように内部電源電圧、つまりコアの電源電圧は低下する。より具体的には、コア内の各ＭＯＳＦＥＴの基板には、ｐＭＯＳＦＥＴなら外部からの固定電圧ＶＤＤが、またｎＭＯＳＦＥＴなら固定電圧ＶＳＳが印加されているので、これらの固定の基板電圧に対してソース電圧をより深く逆バイアスするように自動的に変化し、すなわち、各ＭＯＳＦＥＴの閾値電圧を増加させてコアのリーク電流を減らすのである。このため、該オフ電流がコアのリーク電流よりも大きいほど内部電源電圧は外部電源電圧に近づく。たとえば、図１の２個のパワースイッチＭＯＳＦＥＴのオフ電流を等しく設定すると、対応する内部電源配線ＮＤとＮＳには、ＶＤＤ／２を基準に正負の差動の電圧が現れる。すなわち、ＮＤにはＶＤＤから一定の値だけ低下した電圧が、またＮＳにはＶＳＳから上述した一定の値だけ上昇した電圧が現れる。該オフ電流を小さくするほど、全体のリーク電流は抑えられ、ＮＤとＮＳの電圧はＶＤＤ／２にますます近づく。すなわちコアの電源電圧（すなわちＮＤとＮＳの電圧差（＝Ｖｄｄｓ - Ｖｓｓｓ））は０Ｖに近づく。この電源電圧をコア内部のラッチ等に格納された論理状態が保持できる最小値以上に設定すれば、リーク電流を任意に抑えながら論理状態を保持できる。
【００１３】
また、パワースイッチがオンとオフの過渡状態で、内部電源線ＮＤとＮＳが差動に駆動されるように制御すれば、他の導体、たとえば外部電源線（ＶＤＤ、ＶＳＳ）、信号線、あるいは基板への容量結合による雑音は相殺される。またオン・オフ時の電源復帰時間あるいは設定時間も短い。ＮＤとＮＳは、ＶＤＤ／２とＶＤＤあるいはＶＤＤ／２とＶＳＳの間でそれらの電圧が変化する、すなわち従来に比べて電圧振幅が半減するためである。
【００１４】
図３は、本発明の一実施の形態に対するシミュレーション結果である。ＶＤＤ＝０．５Ｖ、Ｖｔｃ＝０．２Ｖ、８５℃、パワースイッチＭＯＳＦＥＴのＶｔｐ＝０Ｖ、チャンネル長Ｌ＝５０ｎｍである。コアはｐＭＯＳ ３２０ｎｍ、ｎＭＯＳ ２４０ｎｍのインバータ２０ｋ個が並列に接続されているものが２段直列に接続されているから、チャンネル幅は、図示するように、コア内のｐＭＯＳＦＥＴの合計は４００００ｘ３２０ｎｍ、ｎＭＯＳＦＥＴの合計は４００００ｘ２４０ｎｍである。またパワースイッチのｐＭＯＳＦＥＴは３２０ｘ３６０ｎｍ、ｎＭＯＳＦＥＴは２４０ｘ１９０ｎｍ、したがって、パワースイッチの面積は全体の１％程度である。図から明らかなように、ＳｐにＶＤＤを、またＳｎに０Ｖを印加して両パワースイッチをオフにすると、ＮＤとＮＳはそれぞれＶＤＤ／２とＶＳＳに向かって変化し一定電圧になる。パワースイッチＭＯＳＦＥＴのオフ電流によってコアのリーク電流が０．１８ｍＡに抑えられた結果である。ＳｐにＶＳＳを、またＳｎにＶＤＤを印加して両パワースイッチをオンにすると、ＮＤとＮＳはほぼ１５ｎｓ程度でＶＤＤとＶＳＳに復帰する。両パワースイッチをオンにすると、コアのリーク電流は１．１６ｍＡである。つまり、パワースイッチがなければ、１．１６ｍＡ流れるコアのリーク電流は、パワースイッチをオフすることによって、０．１８ｍＡに低減されたことになる。オン・オフ時にはＮＤとＮＳは差動動作するから、前述した利点が得られる。
【００１５】
図４は、オフ時のリーク電流をさらに低減するために、オフ時専用のＭＯＳＦＥＴを並列に付加した例である。オン時には、上述のように、チャンネル幅の大きくＶｔｐの小さなＭｐｐとＭｐｎがオンし、オフ時にはこれらの両ＭＯＳＦＥＴを完全にオフにしたうえで、よりチャンネル幅の小さなＭＯＳＦＥＴであるＭｐｐｓとＭｐｎｓからコアにオフ電流を与える。これによって、パワースイッチは、互いに独立な大きなオン電流と小さなオフ電流をコアに与えることができる。したがって、オフ時のリーク電流は、前述した０．１８ｍＡよりも小さくできる。パワースイッチがオフ時に、ＭｐｐとＭｐｓを完全にオフするには、それぞれのゲートにＶＤＤ以上に十分高い電圧を、あるいはＶＳＳ以下の十分深い負電圧を加えればよい。また、ＭｐｐｓとＭｐｎｓとしては、コア内のＭＯＳＦＥＴと同じ閾値電圧のＭＯＳＦＥＴを使うこともできる。
【００１６】
更には、わずかなオフ電流を与えるだけなので、図５に図示するように、ダイオード接続（Ｍｐｐｄ、Ｍｐｎｄ）でもよい。また、図６のようにＭｐｐｓおよびＭｐｎｓの代わりに、ある一定の電圧を発生させる電圧発生回路（Ｇｅｎｐ、Ｇｅｎｎ）でも良い。上述のように、電源ノードＮＤおよびＮＳを外部電源電圧のほぼ半分の電圧を中心に設定し、この電源電圧をコア内部のラッチ等に格納された論理状態が保持できる最小値以上に設定すれば、リーク電流を任意に抑えながら論理状態を保持できるが、パワースイッチを構成するＭＯＳＦＥＴのゲート幅やゲート長および閾値電圧でその状態を設計することは困難である。図６の実施の形態では、その電圧設定（図１の場合で、ＶｄｄｓおよびＶｓｓｓ）を該電圧発生回路でアクティブに行うことでこの設計を簡略化できる。
【００１７】
《実施の形態２》
図７は、図１のパワースイッチの別の制御方法の実施の形態である。時刻Ｔ２までは図１の実施の形態と同じであるが、Ｔ２以降ではＭｐｐおよびＭｐｎのゲート電圧をそれぞれのＶＤＤ以上の１．５ＶＤＤと、ＶＳＳ以下の−０．５ＶＤＤを印加している。コア内の論理状態は保持できなくなるが、コアのリーク電流を時刻Ｔ１からＴ２の場合よりも削減できる。ＭｐｐおよびＭｐｎは完全にオフ状態になるため、電源ノードＮＤおよびＮＳの電圧はＶＤＤ／２の電圧に近くなるが、このとき、パワースイッチの出力ＭＯＳＦＥＴ（ＭｐｐおよびＭｎｎ）のソース、ドレイン、ゲートの各端子間の電位差はＶＤＤを超えないためにパワースイッチの耐圧としてはコアを構成するＭＯＳＦＥＴと同じにできる。ここで、電源ノードＮＤおよびＮＳは、たとえば図６で使用したような電圧発生回路でアクティブにＶＤＤ／２に駆動してもよい。図６と同様の理由で設計を簡略化できる。なお、上記、１．５ＶＤＤ、−０．５ＶＤＤ、ＶＤＤ／２の各具体的な値は特にこの値に限定するものではない。その付近でうまく調整すれば同様に耐圧の問題をクリアして同じ効果を実現できることは言うまで無い。
【００１８】
図７は、図１の実施の形態に対してコアの論理状態を保持しない状態（オフ状態）を実現する実施の形態であるが、この状態の実現のために、図１にオフ時に完全にリーク電流を遮断する電源遮断回路ＰＳＷ（特に限定しないがＭＯＳＦＥＴ等で構成できる）を直列に付加し、オフ時にその電源遮断回路ＰＳＷをオフ状態（十分にリーク電流が小さい状態）に駆動してもよい。具体的な例示として、図８は、複数の図１の回路に対して、一つの電源遮断回路ＰＳＷを階層的に付加した例である。ゲーティッド・クロックのような高頻度かつ細粒度なパワースイッチによるリーク電流の削減を、図１のようにＭｐｐ１〜Ｍｐｐ３、Ｍｐｎ１〜Ｍｐｎ３をオフ状態にすることで実現する一方、ある程度長期間のリーク電流削減を、電源遮断回路ＰＳＷをオフ状態にすることで実施すれば、システム全体としての消費電力を効率良く削減できる。ある程度長期間の非活性状態では、少量のリーク電流を維持してコア内部に情報を保持する図１の手法よりも、情報保持はしないがより小さなリーク電流のオフ状態を実現する手段の方が、内部情報のリストアを含めた場合にトータルの消費電力を小さくできる場合がある。この場合に好適である。なお、電源遮断回路はＶＤＤ側に設置しているが、ＶＳＳ側に設置してもよい。
【００１９】
尚、該出力ＭＯＳＦＥＴの閾値電圧を内部回路ブロック内のＭＯＳＦＥＴの閾値電圧よりも小さく設定することは、通常の一個のパワースイッチを設ける場合にも同様な効力を発揮する。
【００２０】
また、コアに小さな閾値電圧と大きな閾値電圧のＭＯＳＦＥＴを使う場合、小さな閾値電圧をパワースイッチ内の出力ＭＯＳＦＥＴ（Ｍｐｐ、Ｍｐｎ）に利用することもできる。閾値電圧が小さいほど、低電圧動作に好適になるが、またよく知られているように、閾値電圧のばらつきは小さくなるのでさらに低電圧化できる利点がある。
【００２１】
以上、実施の形態に即して本願発明を説明してきたが、本発明の趣旨を逸脱しない限り、種々の変更が可能である。例えば、非活性時の低リーク化と、コア内部状態保持のみの観点から見れば、内部電源配線ND,NSの両方にパワースイッチを設ける必要はなく、片方にのみ設けてもよい。
【符号の説明】
【００２２】
ＣＯＲＥ 内部回路ブロック
Ｍｐｐ，Ｍｐｎ パワースイッチ
ＶＤＤ， ＶＳＳ 外部電源
ＮＤ，ＮＳ 内部電源配線
Ｓｐ，Ｓｎ 制御信号
Ｇｅｎｐ，Ｇｅｎｎ 電圧発生回路
ＰＳＷ 電源遮断回路
【技術分野】
【０００１】
本発明は半導体集積回路装置に係わり、特に高速性と低消費電力性が可能な半導体集積回路装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴの微細化・低電圧化のもとで高速化をはかるためには、その閾値電圧Ｖｔを低くせざるを得ないが、それに伴いＭＯＳＦＥＴのサブスレショルド電流（以下、リーク電流と称する）は指数関数的に増大することはよく知られている。このようなＭＯＳＦＥＴを用いたＣＭＯＳＬＳＩでは、その内部回路ブロック（以下、コアと称する）内の多数のＭＯＳＦＥＴが発生するリーク電流を遮断する手段として、例えば、特許文献１に示されるような、コアが非活性時に該コアの電源電圧ＶＤＤを遮断するパワースイッチ（Ｍｐｐ０）がよく知られている（図２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−２１０９７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図２のパワースイッチには、寄生容量の特段に大きい内部電源配線ＮＤをＶＤＤという大きな電圧で駆動するため、特に高速・低雑音・低電力特性が要求される。たとえば該電源電圧の投入時には、有限な駆動能力を持つパワースイッチを用いて内部電源電圧をそれまでの０Ｖからコアの電源電圧（ＶＤＤ）の値まで回復させるには長時間が必要である。また、投入時には内部の各所（電源配線や信号線、あるいは基板）に大きな雑音を発生させるのも問題である。その雑音が消滅するまで次の動作を待たなければならないからである。このような内部電源のオン・オフ動作を連続に高速に行った場合の消費電力の増加も問題になる。さらには、コアの非活性時にパワースイッチを完全にオフした場合には、コア内のすべてのノードはたとえばグランドレベルとなるので、各ノードの論理状態は保持されなくなってしまう。保存するために、各ノードにラッチ回路を付加し、パワースイッチ直前の論理状態を保持しなければならないが、付加する分だけコアの面積が増大する。
【課題を解決するための手段】
【０００５】
パワースイッチを、外部電源とコアの間に、またグランドとコアの間に挿入し、該２個のパワースイッチをオフした後の該コアの電源電圧を、該外部電源電圧とグランド電圧（０Ｖ）の内部に設定することによって、上記の諸課題は解決できる。理想的には、パワースイッチをオフした後のコア内の各回路の入出力電圧を、外部電源電圧のほぼ半分の電圧を中心に設定し、パワースイッチがオンする過渡状態には、該コアの電源電圧を与える２個の内部電源線を差動に駆動することによって効力は最大になる。
【発明の効果】
【０００６】
高速動作を行う活性状態と、内部論理状態は保持しているが低リーク状態である非活性状態を実現し、その二つの状態間の遷移を高速かつ低雑音かつ低電力に実現できる。
【図面の簡単な説明】
【０００７】
【図１】本発明の一実施の形態の基本概念を示した回路図及び動作波形図である。
【図２】従来のパワースイッチを示した回路図である。
【図３】本発明の一実施の形態に対するシミュレーション結果を示した図である。
【図４】本発明の図１の第１の変形例を示した回路図である。
【図５】本発明の図１の第２の変形例を示した回路図である。
【図６】本発明の図１の第３の変形例を示した回路図である。
【図７】本発明の他の実施の形態の基本概念を示した動作波形図である。
【図８】本発明の他の実施の形態の基本概念を示した回路図である。
【発明を実施するための形態】
【０００８】
以下、実施の形態によって具体的に説明する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態に示される各ブロックを構成するトランジスタは、特に制限されないが公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。即ち、ウェルと素子分離領域と酸化膜が形成される工程の後、ゲート電極とソース・ドレイン領域を形成する第１と第２半導体領域とを形成する工程とを含む工程により形成される。
【０００９】
ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の回路記号は、基板に矢印をつけないものはＮ型ＭＯＳＦＥＴ（ＮＭＯＳ）を表し、基板に矢印をつけた、Ｐ型ＭＯＳＦＥＴ（ＰＭＯＳ）と区別される。なお、本明細書ではＭＯＳＦＥＴを、金属ゲートと半導体層の間に設けられた酸化膜を含む電界効果トランジスタだけに限定されるわけするものではなく、絶縁膜を間に含むＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の一般的なＦＥＴを含むものとして使用する。
【００１０】
《実施の形態１》
図１は、本発明の基本概念を示した回路図及び動作波形図である。２個の外部電源ＶＤＤとＶＳＳ（グランド電圧０Ｖ）と内部回路ブロック（ＣＯＲＥ）の間には、それぞれｐＭＯＳＦＥＴとｎＭＯＳＦＥＴを出力ＭＯＳＦＥＴとするパワースイッチＭｐｐおよびＭｐｎが接続され、内部電源配線のノードはそれぞれＮＤとＮＳである。該スイッチ用のｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのチャンネル長は同じＬとし、それらのチャンネル幅はそれぞれＷｐｐとＷｐｎとし、またそれらの閾値電圧の絶対値は同じＶｔｐとしよう。また、同時にリーク電流を生じるコア内のｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの合計のチャンネル幅をそれぞれＷｃｐとＷｃｎとし、またコア内のｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの閾値電圧の絶対値は同じＶｔｃとしよう。コアが活性時には、パワースイッチＭＯＳＦＥＴはオンするが、一般にこのオン電流は、コア自身の動作電流より十分大きくなければならない。さもないと、コアの電源電圧は外部電圧よりも低下し、コアの動作はパワースイッチが挿入されたことによって悪影響を受ける。この悪影響を避けるには、スイッチＭＯＳＦＥＴのチャンネル幅を、コア内の同時に動作するＭＯＳＦＥＴの合計のチャンネル幅よりも十分大きくするか、あるいはスイッチＭＯＳＦＥＴの閾値電圧を、コア内ＭＯＳＦＥＴのそれよりも十分小さくすればよい。しかし、パワースイッチを小型化する点から、結局、パワースイッチＭＯＳＦＥＴの閾値電圧Ｖｔｐを、コア内ＭＯＳＦＥＴの閾値電圧Ｖｔｃよりも小さく設定する方が好都合である。Ｖｔｐは、より小さな、たとえば０Ｖとか、極端にはデプレッション（ノーマリオン）形でもよい。
【００１１】
しかし、パワースイッチの設計には、上記のようなパワースイッチＭＯＳＦＥＴのオン電流以外に、コアが非活性時におけるオフ電流も考慮しなければならない。通常、非活性時には、パワースイッチＭＯＳＦＥＴのゲートにはソース電圧と等しい電圧が印加されることによって、該ＭＯＳＦＥＴはオフするが、この場合に流れるオフ電流は、いわゆる該ＭＯＳＦＥＴのリーク電流である。この値は該ＭＯＳＦＥＴのチャンネル幅に比例し、その閾値電圧Ｖｔｐの減少に対して指数関数的に増加することは承知である。したがって、いったんパワースイッチＭＯＳＦＥＴのチャンネル幅とＶｔｐが決まれば、コア自身が発生しようとする大きなリーク電流は、パワースイッチＭＯＳＦＥＴのオフ電流に等しくなるように抑えられてしまう。
【００１２】
すなわち、このような等しい電流条件を満たすように内部電源電圧、つまりコアの電源電圧は低下する。より具体的には、コア内の各ＭＯＳＦＥＴの基板には、ｐＭＯＳＦＥＴなら外部からの固定電圧ＶＤＤが、またｎＭＯＳＦＥＴなら固定電圧ＶＳＳが印加されているので、これらの固定の基板電圧に対してソース電圧をより深く逆バイアスするように自動的に変化し、すなわち、各ＭＯＳＦＥＴの閾値電圧を増加させてコアのリーク電流を減らすのである。このため、該オフ電流がコアのリーク電流よりも大きいほど内部電源電圧は外部電源電圧に近づく。たとえば、図１の２個のパワースイッチＭＯＳＦＥＴのオフ電流を等しく設定すると、対応する内部電源配線ＮＤとＮＳには、ＶＤＤ／２を基準に正負の差動の電圧が現れる。すなわち、ＮＤにはＶＤＤから一定の値だけ低下した電圧が、またＮＳにはＶＳＳから上述した一定の値だけ上昇した電圧が現れる。該オフ電流を小さくするほど、全体のリーク電流は抑えられ、ＮＤとＮＳの電圧はＶＤＤ／２にますます近づく。すなわちコアの電源電圧（すなわちＮＤとＮＳの電圧差（＝Ｖｄｄｓ - Ｖｓｓｓ））は０Ｖに近づく。この電源電圧をコア内部のラッチ等に格納された論理状態が保持できる最小値以上に設定すれば、リーク電流を任意に抑えながら論理状態を保持できる。
【００１３】
また、パワースイッチがオンとオフの過渡状態で、内部電源線ＮＤとＮＳが差動に駆動されるように制御すれば、他の導体、たとえば外部電源線（ＶＤＤ、ＶＳＳ）、信号線、あるいは基板への容量結合による雑音は相殺される。またオン・オフ時の電源復帰時間あるいは設定時間も短い。ＮＤとＮＳは、ＶＤＤ／２とＶＤＤあるいはＶＤＤ／２とＶＳＳの間でそれらの電圧が変化する、すなわち従来に比べて電圧振幅が半減するためである。
【００１４】
図３は、本発明の一実施の形態に対するシミュレーション結果である。ＶＤＤ＝０．５Ｖ、Ｖｔｃ＝０．２Ｖ、８５℃、パワースイッチＭＯＳＦＥＴのＶｔｐ＝０Ｖ、チャンネル長Ｌ＝５０ｎｍである。コアはｐＭＯＳ ３２０ｎｍ、ｎＭＯＳ ２４０ｎｍのインバータ２０ｋ個が並列に接続されているものが２段直列に接続されているから、チャンネル幅は、図示するように、コア内のｐＭＯＳＦＥＴの合計は４００００ｘ３２０ｎｍ、ｎＭＯＳＦＥＴの合計は４００００ｘ２４０ｎｍである。またパワースイッチのｐＭＯＳＦＥＴは３２０ｘ３６０ｎｍ、ｎＭＯＳＦＥＴは２４０ｘ１９０ｎｍ、したがって、パワースイッチの面積は全体の１％程度である。図から明らかなように、ＳｐにＶＤＤを、またＳｎに０Ｖを印加して両パワースイッチをオフにすると、ＮＤとＮＳはそれぞれＶＤＤ／２とＶＳＳに向かって変化し一定電圧になる。パワースイッチＭＯＳＦＥＴのオフ電流によってコアのリーク電流が０．１８ｍＡに抑えられた結果である。ＳｐにＶＳＳを、またＳｎにＶＤＤを印加して両パワースイッチをオンにすると、ＮＤとＮＳはほぼ１５ｎｓ程度でＶＤＤとＶＳＳに復帰する。両パワースイッチをオンにすると、コアのリーク電流は１．１６ｍＡである。つまり、パワースイッチがなければ、１．１６ｍＡ流れるコアのリーク電流は、パワースイッチをオフすることによって、０．１８ｍＡに低減されたことになる。オン・オフ時にはＮＤとＮＳは差動動作するから、前述した利点が得られる。
【００１５】
図４は、オフ時のリーク電流をさらに低減するために、オフ時専用のＭＯＳＦＥＴを並列に付加した例である。オン時には、上述のように、チャンネル幅の大きくＶｔｐの小さなＭｐｐとＭｐｎがオンし、オフ時にはこれらの両ＭＯＳＦＥＴを完全にオフにしたうえで、よりチャンネル幅の小さなＭＯＳＦＥＴであるＭｐｐｓとＭｐｎｓからコアにオフ電流を与える。これによって、パワースイッチは、互いに独立な大きなオン電流と小さなオフ電流をコアに与えることができる。したがって、オフ時のリーク電流は、前述した０．１８ｍＡよりも小さくできる。パワースイッチがオフ時に、ＭｐｐとＭｐｓを完全にオフするには、それぞれのゲートにＶＤＤ以上に十分高い電圧を、あるいはＶＳＳ以下の十分深い負電圧を加えればよい。また、ＭｐｐｓとＭｐｎｓとしては、コア内のＭＯＳＦＥＴと同じ閾値電圧のＭＯＳＦＥＴを使うこともできる。
【００１６】
更には、わずかなオフ電流を与えるだけなので、図５に図示するように、ダイオード接続（Ｍｐｐｄ、Ｍｐｎｄ）でもよい。また、図６のようにＭｐｐｓおよびＭｐｎｓの代わりに、ある一定の電圧を発生させる電圧発生回路（Ｇｅｎｐ、Ｇｅｎｎ）でも良い。上述のように、電源ノードＮＤおよびＮＳを外部電源電圧のほぼ半分の電圧を中心に設定し、この電源電圧をコア内部のラッチ等に格納された論理状態が保持できる最小値以上に設定すれば、リーク電流を任意に抑えながら論理状態を保持できるが、パワースイッチを構成するＭＯＳＦＥＴのゲート幅やゲート長および閾値電圧でその状態を設計することは困難である。図６の実施の形態では、その電圧設定（図１の場合で、ＶｄｄｓおよびＶｓｓｓ）を該電圧発生回路でアクティブに行うことでこの設計を簡略化できる。
【００１７】
《実施の形態２》
図７は、図１のパワースイッチの別の制御方法の実施の形態である。時刻Ｔ２までは図１の実施の形態と同じであるが、Ｔ２以降ではＭｐｐおよびＭｐｎのゲート電圧をそれぞれのＶＤＤ以上の１．５ＶＤＤと、ＶＳＳ以下の−０．５ＶＤＤを印加している。コア内の論理状態は保持できなくなるが、コアのリーク電流を時刻Ｔ１からＴ２の場合よりも削減できる。ＭｐｐおよびＭｐｎは完全にオフ状態になるため、電源ノードＮＤおよびＮＳの電圧はＶＤＤ／２の電圧に近くなるが、このとき、パワースイッチの出力ＭＯＳＦＥＴ（ＭｐｐおよびＭｎｎ）のソース、ドレイン、ゲートの各端子間の電位差はＶＤＤを超えないためにパワースイッチの耐圧としてはコアを構成するＭＯＳＦＥＴと同じにできる。ここで、電源ノードＮＤおよびＮＳは、たとえば図６で使用したような電圧発生回路でアクティブにＶＤＤ／２に駆動してもよい。図６と同様の理由で設計を簡略化できる。なお、上記、１．５ＶＤＤ、−０．５ＶＤＤ、ＶＤＤ／２の各具体的な値は特にこの値に限定するものではない。その付近でうまく調整すれば同様に耐圧の問題をクリアして同じ効果を実現できることは言うまで無い。
【００１８】
図７は、図１の実施の形態に対してコアの論理状態を保持しない状態（オフ状態）を実現する実施の形態であるが、この状態の実現のために、図１にオフ時に完全にリーク電流を遮断する電源遮断回路ＰＳＷ（特に限定しないがＭＯＳＦＥＴ等で構成できる）を直列に付加し、オフ時にその電源遮断回路ＰＳＷをオフ状態（十分にリーク電流が小さい状態）に駆動してもよい。具体的な例示として、図８は、複数の図１の回路に対して、一つの電源遮断回路ＰＳＷを階層的に付加した例である。ゲーティッド・クロックのような高頻度かつ細粒度なパワースイッチによるリーク電流の削減を、図１のようにＭｐｐ１〜Ｍｐｐ３、Ｍｐｎ１〜Ｍｐｎ３をオフ状態にすることで実現する一方、ある程度長期間のリーク電流削減を、電源遮断回路ＰＳＷをオフ状態にすることで実施すれば、システム全体としての消費電力を効率良く削減できる。ある程度長期間の非活性状態では、少量のリーク電流を維持してコア内部に情報を保持する図１の手法よりも、情報保持はしないがより小さなリーク電流のオフ状態を実現する手段の方が、内部情報のリストアを含めた場合にトータルの消費電力を小さくできる場合がある。この場合に好適である。なお、電源遮断回路はＶＤＤ側に設置しているが、ＶＳＳ側に設置してもよい。
【００１９】
尚、該出力ＭＯＳＦＥＴの閾値電圧を内部回路ブロック内のＭＯＳＦＥＴの閾値電圧よりも小さく設定することは、通常の一個のパワースイッチを設ける場合にも同様な効力を発揮する。
【００２０】
また、コアに小さな閾値電圧と大きな閾値電圧のＭＯＳＦＥＴを使う場合、小さな閾値電圧をパワースイッチ内の出力ＭＯＳＦＥＴ（Ｍｐｐ、Ｍｐｎ）に利用することもできる。閾値電圧が小さいほど、低電圧動作に好適になるが、またよく知られているように、閾値電圧のばらつきは小さくなるのでさらに低電圧化できる利点がある。
【００２１】
以上、実施の形態に即して本願発明を説明してきたが、本発明の趣旨を逸脱しない限り、種々の変更が可能である。例えば、非活性時の低リーク化と、コア内部状態保持のみの観点から見れば、内部電源配線ND,NSの両方にパワースイッチを設ける必要はなく、片方にのみ設けてもよい。
【符号の説明】
【００２２】
ＣＯＲＥ 内部回路ブロック
Ｍｐｐ，Ｍｐｎ パワースイッチ
ＶＤＤ， ＶＳＳ 外部電源
ＮＤ，ＮＳ 内部電源配線
Ｓｐ，Ｓｎ 制御信号
Ｇｅｎｐ，Ｇｅｎｎ 電圧発生回路
ＰＳＷ 電源遮断回路
【特許請求の範囲】
【請求項１】
第１の外部電源電圧を与える第１電源線と第２の外部電源電圧を与える第２電源線間に、複数の回路からなる内部回路ブロックと該ブロックの電源電圧を制御するパワー制御回路を具備し、該制御回路は出力ＭＯＳＦＥＴを具備し、該ＭＯＳＦＥＴは該ゲートと該ソースが等電圧であっても一定のオフ電流が流れるものであって、該出力ＭＯＳＦＥＴの閾値電圧は、内部回路ＭＯＳＦＥＴのそれよりも小さいことを特長とする半導体集積回路装置。
【請求項２】
上記内部回路ＭＯＳＦＥＴに、第１のしきい値電圧を有する第１ＭＯＳＦＥＴと、上記第１のしきい値電圧より小さい第２のしきい値電圧を有する第２ＭＯＳＦＥＴとがある場合に、上記出力ＭＯＳＦＥＴのしきい値電圧は、上記第２のしきい値電圧であることを特長とする請求項１の半導体集積回路装置。
【請求項３】
第１の外部電源電圧を与える第１電源線と第２の外部電源電圧を与える第２電源線間に、複数の回路からなる内部回路ブロックと該ブロックの電源電圧を制御するパワー制御回路を具備し、該制御回路は、該内部回路ブロックと第２電源線の間、ならびに該内部回路ブロックと第２電源線の間に接続され、該制御回路は出力ＭＯＳＦＥＴを具備し、該ＭＯＳＦＥＴは該ゲートと該ソースが等電圧であっても一定のオフ電流が流れるものであって、該出力ＭＯＳＦＥＴをオフした後に、該内部回路ブロック内の電源電圧は、該第２電源電圧と該第２電源電圧との間に設定されることを特長とする半導体集積回路装置。
【請求項４】
該二つのパワー制御回路のそれぞれの出力ＭＯＳＦＥＴのオフ電流はほぼ等しいことを特長とする請求項３の半導体集積回路装置。
【請求項５】
該出力ＭＯＳＦＥＴがオフした後の該各回路の入出力電圧は、外部電源電圧のほぼ半分の値であることを特長とする請求項３の半導体集積回路装置。
【請求項６】
該出力ＭＯＳＦＥＴがオフあるいはオンした後に、該内部回路ブロックの外部電源電圧側の内部電源線とグランド側の内部電源線がほぼ差動に駆動されることを特長とする請求項３の半導体集積回路装置。
【請求項７】
該内部回路ブロック内のＭＯＳＦＥＴの基板には外部電源電圧が印加されていることを特長とする請求項３の半導体集積回路装置。
【請求項８】
該出力ＭＯＳＦＥＴがオフした後の内部回路ブロックの電源電圧は、該内部ブロック内の回路の論理状態を保持できる最小値以上に設定することを特長とする請求項３の半導体集積回路装置。
【請求項９】
該出力ＭＯＳＦＥＴの閾値電圧を、内部回路ブロック内のＭＯＳＦＥＴの閾値電圧よりも小さく設定することを特長とする請求項３の半導体集積回路装置。
【請求項１】
第１の外部電源電圧を与える第１電源線と第２の外部電源電圧を与える第２電源線間に、複数の回路からなる内部回路ブロックと該ブロックの電源電圧を制御するパワー制御回路を具備し、該制御回路は出力ＭＯＳＦＥＴを具備し、該ＭＯＳＦＥＴは該ゲートと該ソースが等電圧であっても一定のオフ電流が流れるものであって、該出力ＭＯＳＦＥＴの閾値電圧は、内部回路ＭＯＳＦＥＴのそれよりも小さいことを特長とする半導体集積回路装置。
【請求項２】
上記内部回路ＭＯＳＦＥＴに、第１のしきい値電圧を有する第１ＭＯＳＦＥＴと、上記第１のしきい値電圧より小さい第２のしきい値電圧を有する第２ＭＯＳＦＥＴとがある場合に、上記出力ＭＯＳＦＥＴのしきい値電圧は、上記第２のしきい値電圧であることを特長とする請求項１の半導体集積回路装置。
【請求項３】
第１の外部電源電圧を与える第１電源線と第２の外部電源電圧を与える第２電源線間に、複数の回路からなる内部回路ブロックと該ブロックの電源電圧を制御するパワー制御回路を具備し、該制御回路は、該内部回路ブロックと第２電源線の間、ならびに該内部回路ブロックと第２電源線の間に接続され、該制御回路は出力ＭＯＳＦＥＴを具備し、該ＭＯＳＦＥＴは該ゲートと該ソースが等電圧であっても一定のオフ電流が流れるものであって、該出力ＭＯＳＦＥＴをオフした後に、該内部回路ブロック内の電源電圧は、該第２電源電圧と該第２電源電圧との間に設定されることを特長とする半導体集積回路装置。
【請求項４】
該二つのパワー制御回路のそれぞれの出力ＭＯＳＦＥＴのオフ電流はほぼ等しいことを特長とする請求項３の半導体集積回路装置。
【請求項５】
該出力ＭＯＳＦＥＴがオフした後の該各回路の入出力電圧は、外部電源電圧のほぼ半分の値であることを特長とする請求項３の半導体集積回路装置。
【請求項６】
該出力ＭＯＳＦＥＴがオフあるいはオンした後に、該内部回路ブロックの外部電源電圧側の内部電源線とグランド側の内部電源線がほぼ差動に駆動されることを特長とする請求項３の半導体集積回路装置。
【請求項７】
該内部回路ブロック内のＭＯＳＦＥＴの基板には外部電源電圧が印加されていることを特長とする請求項３の半導体集積回路装置。
【請求項８】
該出力ＭＯＳＦＥＴがオフした後の内部回路ブロックの電源電圧は、該内部ブロック内の回路の論理状態を保持できる最小値以上に設定することを特長とする請求項３の半導体集積回路装置。
【請求項９】
該出力ＭＯＳＦＥＴの閾値電圧を、内部回路ブロック内のＭＯＳＦＥＴの閾値電圧よりも小さく設定することを特長とする請求項３の半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−１７１５０８（Ｐ２０１０−１７１５０８Ａ）
【公開日】平成２２年８月５日（２０１０．８．５）
【国際特許分類】
【出願番号】特願２００９−９８９０（Ｐ２００９−９８９０）
【出願日】平成２１年１月２０日（２００９．１．２０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２２年８月５日（２０１０．８．５）
【国際特許分類】
【出願日】平成２１年１月２０日（２００９．１．２０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
[ Back to top ]