半導体装置及びその製造方法
【課題】ホール移動度を向上し、ジャンクションリークを低減する。
【解決手段】ＤＳＢ（Direct Silicon Bonded）基板は、第１の基板および第２の基板を含み得る。ここで、第２の基板は、第１の基板に比べて、４５度の結晶方位ねじれ角に回転され得る。閾値電圧（Ｖｔ）に基づいて調整された厚さを備えるＤＳＢ基板を含む半導体装置および半導体装置の製造方法が開示されている。言い換えると、より厚い基板または層が高閾値電圧（ＨＶｔ）に対応し、より薄い基板または層が低閾値電圧（ＬＶｔ）に対応し得る。この薄膜化により、ＬＶｔ装置において、さらに移動度が向上する。
【解決手段】ＤＳＢ（Direct Silicon Bonded）基板は、第１の基板および第２の基板を含み得る。ここで、第２の基板は、第１の基板に比べて、４５度の結晶方位ねじれ角に回転され得る。閾値電圧（Ｖｔ）に基づいて調整された厚さを備えるＤＳＢ基板を含む半導体装置および半導体装置の製造方法が開示されている。言い換えると、より厚い基板または層が高閾値電圧（ＨＶｔ）に対応し、より薄い基板または層が低閾値電圧（ＬＶｔ）に対応し得る。この薄膜化により、ＬＶｔ装置において、さらに移動度が向上する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、層厚が閾値電圧（Ｖｔ）の大きさに基づいて調整されるＤＳＢ（Direct Silicon Bonded）基板上の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ハイブリッド配向技術は、異なる面方位を持つ２枚のシリコンウェハを接合し、例えばＮＦＥＴとＰＦＥＴといったように異なるデバイスで異なる面方位を有すことを可能にした技術である。ここで、ハイブリッド配向技術は、大きく分けてバルク基板とＳＯＩ（silicon-on-insulator）基板の二つに大別される。しかし、ＤＳＢ（Direct Silicon Bond）基板が用いられる半導体装置は、異なる面方位を持つ２枚のシリコンウェハが直接結合された基板であり、接合界面にＢＯＸ（buried oxide）を有さない構造で、バルク基板に分類される。したがって、理想的には、異なる面方位（結晶方位）を有するシリコン層が互いに接着された界面上には、シリコン以外は何も形成されない。
【０００３】
このＤＳＢ基板は、（１１０）面方位を（１００）面方位上に接合、もしくはこの逆、もしくは複数層に重ねて形成することによって、ＮＦＥＴとＰＦＥＴにおいて異なる面方位を持つシリコンデバイスを形成することを可能にする。ＮＦＥＴは（１００）面方位に形成され、電子移動度の劣化がなく、ＰＦＥＴは（１１０）面方位に形成され、通常の（１００）面方位基板よりも高い移動度を有することができる。つまり、ＤＳＢは通常の単一（１００）面方位基板や（１１０）面方位基板に比べ、高い電子、およびホールの移動度を達成することができるバルクＣＭＯＳハイブリッド配向技術である。このＤＳＢの張り合わせ工程において、面方位に加え、結晶方位のくみあわせというものもデバイス特性に影響を与える。この２枚のウェハは４５度回転させて張り合わせた場合、ＤＳＢ基板を用いたＬＳＩ製造工程で生じる結晶欠陥の幅が小さくなり望ましいとされる。それと同時に、この場合、０度のねじれ角を有するＤＳＢ基板よりも高いホール移動度を示し、また、ＤＳＢ基板にある上層を薄くするほどそのホール移動度が高くなることが報告されている。しかし、この上層の薄膜化は同時に接合界面における高いジャンクションリーク電流を引き起こし得る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００９／０１７３９６７号明細書
【非特許文献】
【０００５】
【非特許文献１】M. HAMAGUCHI, ET AL.; Higher Mobility Induced By Twisted Direct Silicon Bonding (DSB), 2008 Symposium On VLSI Technology Digest Of Technical Papers, PP. 178-179
【非特許文献２】HAIZHOU YIN, ET AL.; Scalability Of Direct Silicon Bonded (DSB) Technology For 32nm Node And Beyond, 2007 Symposium On VLSI Technology Digest Of Technical Papers, PP. 222-223
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、ホール移動度を向上し、ジャンクションリークを低減する半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
発明のいくつかの態様の基本的な理解を提供するために、発明の簡単な概要を以下で説明する。この概要は、発明の広い外観ではない。発明の要所または重要な要素を特定するものではなく、また、発明の範囲を表現するものでもない。むしろ、この概要の唯一の目的は、後述される、より詳細な説明の前置きとして、簡単な形態で発明のいくつかの概念を示すことである。
【０００８】
本発明の一態様は、２つ以上の層（例えば、基板）を備えるＤＳＢ（Direct Silicon Bonded）基板に関する。ここで、少なくとも１つの層の厚さは、閾値電圧（Ｖｔ）の大きさに基づいて調整される、または形成される。高閾値電圧（ＨＶｔ）は、低閾値電圧（ＬＶｔ）に比べて大きい基板の厚さに対応する。したがって、ホール移動度を向上し、ジャンクションリークによる影響を低減するために、ＨＶｔ基板は、ＬＶｔ基板よりも大きい厚さを有し得る。言い換えると、それぞれの閾値を持つデバイスにおいてそのジャンクションリーク電流が無視できる大きさになるよう膜厚が設定される。
【０００９】
本発明の別の態様は、より大きいＶｔ（例えば、ＨＶｔ等）がより大きい厚さに対応し、より小さいＶｔ（例えば、ＬＶｔ等）がより小さい厚さに対応するように、ＤＳＢ基板内の基板に対する厚さが定義された半導体装置の製造方法に関する。一般的に、ＨＶｔ基板または領域は、ＬＶｔ基板または領域の厚さより大きい厚さで形成され得る。
【００１０】
上述したおよび関連した結果の達成のために、本発明は、以下で十分に記載され、特に請求項に示される特徴を含む。以下の説明および添付された図面は、本発明のある一例となる態様を詳細に示す。しかしながら、これらの態様は、本発明の原則が用いられ得るいくつかの種々の方法を示す。本発明の他の目的、効果、および新しい特徴が、図面を考慮しながら、以下の本発明の詳細な説明から明らかになるだろう。
【発明の効果】
【００１１】
本発明によれば、ホール移動度を向上し、ジャンクションリークを低減する半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【００１２】
【図１】０度ウェハのバルクシリコンおよび４５度ねじれウェハのバルクシリコンの断面図。
【図２】ＤＳＢ（Direct Silicon Bonded）基板の厚さを変化させた際の、ＰＦＥＴの駆動電流の変化を示すグラフ。
【図３】ＤＳＢ（Direct Silicon Bonded）基板の厚さを変化させた際のジャンクションリーク電流の変化を示すグラフ。
【図４】本発明の閾値電圧（Ｖｔ）に基づいて層厚が調整されたＤＳＢ（Direct Silicon Bonded）基板の断面図。
【図５】本発明の閾値電圧（Ｖｔ）に関して層の厚さが異なるＤＳＢ（Direct Silicon Bonded）基板の断面図。
【図６】閾値電圧（Ｖｔ）に対応して層厚が変化するＤＳＢ（Direct Silicon Bonded）基板の生成または製造方法。
【図７】閾値電圧（Ｖｔ）に対応して層厚が調整されるＤＳＢ（Direct Silicon Bonded）基板の生成または製造方法。
【発明を実施するための形態】
【００１３】
以下は、添付された図面を参照した本発明の実施形態の説明である。添付の図面は、説明を容易にし、本発明を理解するための概略図である。図面において示される形状、大きさ、および比は、実際の装置のものとは異なるが、これらは、考えられる以下の説明および通常の技術によって、任意に変化、変更され得る。
【００１４】
本発明は、ＤＳＢ（Direct Silicon Bonded）基板においてホール移動度の向上を達成するとともに、高ジャンクションリークによる影響を軽減する。典型的に、ＤＳＢ基板は、互いに直接接着された少なくとも２つの層を含み得る。１つの層は、４５度の方位ねじれ角にねじられ得る。４５度のねじれ角によって、より高いホール移動度が反映されるが、接着界面がソース／ドレインを横切ることによって高ジャンクションリークが起こる。本発明は、閾値電圧（Ｖｔ）レベルに基づいてＤＳＢ層の厚さを変化させることによって、そのような高ジャンクションリークを軽減する、言い換えるとそれぞれの閾値を持つデバイスにおいてそのジャンクションリーク電流が無視できる大きさになるよう膜厚を設定することである。例えば、高閾値電圧（ＨＶｔ）は第１の厚さであり、低閾値電圧（ＬＶｔ）は第２の厚さであり得る。ここで、第１の厚さは、第２の厚さより大きい。言い換えると、ＤＳＢ層の厚さは、閾値電圧（Ｖｔ）の大きさに基づいて生成／調整され得る。したがって、閾値が大きくなればＤＳＢ層は厚くなり、閾値が小さくなればＤＳＢ層は薄くなり得る。
【００１５】
次に、図面を考慮すると、図１は、０度ウェハのバルクシリコンおよび４５度ねじれウェハのバルクシリコンの断面図を示している。断面図は、ＡおよびＢで示される０度ねじれベースウェハのＤＳＢを含み得る。図１は、さらに、４５度ねじれ（１００）ベースウェハのＤＳＢの概略図としてＣおよびＤを示している。チャネル方向に沿った結晶方位は、そのようなウェハにおいて（１１０）および（１００）の間で異なり、ＰＦＥＴに対しては＜１１０＞であるが、ＮＦＥＴに対しては＜１００＞である（図１Ｄ）。ＤＳＢバルクウェハに対して４５度のねじれ角を付加させることにより、より高いホール移動度が達成され得る。しかしながら、ＤＳＢバルクウェハは、まだ高ジャンクションリークを示す。さらに、ＨＶｔは、低いソースドレインオフ電流リークを有し、ＬＶｔは、高いソースドレインオフ電流リークを有し得る。したがって、ジャンクションリークは、ＬＶｔに対しては無視してもかまわないが、ＨＶｔに対してはそうではない。これが、ＬＶtに対しては薄膜のＤＳＢ層が許される根拠となる。
【００１６】
図２は、ＤＳＢ（Direct Silicon Bonded）基板の厚さを変化させた際の、ＰＦＥＴの駆動電流の変化を示すグラフ２００である。グラフ２００は、（１００）バルクウェハ、（１１０）バルクウェハ、０度通常ＤＳＢウェハ、および３つの異なる厚さの４５度ねじれＤＳＢウェハにおけるＬｇ＝２μｍデバイスのＰＦＥＴのＩｏｎ−Ｉｏｆｆプロットを示している。（１１０）バルクは、（１００）バルクに比べて２．５倍高いＩｏｎを示し、通常ＤＳＢバルクウェハは、（１１０）バルクと同じＩｏｎを示している。さらに、４５度ねじれＤＳＢウェハは、（１１０）バルクウェハよりもＩｏｎの増大を示していることが理解される。この増大は、（１１０）の層厚にも依存している。より薄いＤＳＢはより高いＩｏｎを有し、最も薄いＤＳＢ（Ｔ１）は（１１０）バルクウェハよりもＩｏｎの２５％の増大を示している（グラフ２００に示す）。さらに、図３は、ＤＳＢ基板の膜厚の変化に対するジャンクションリーク電流の変化を示すグラフ３００を示している。グラフ３００に示されたようにDSBの膜厚に対して、ジャンクションリーク電流は変化する。具体的には、グラフ３００は、ＤＳＢ基板の厚さが大きくなると、ジャンクションリーク電流が小さくなることを示している。
【００１７】
図４は、本発明の閾値電圧（Ｖｔ）に基づいて層膜厚が調整されたＤＳＢ（Direct Silicon Bonded）基板を示している。ＤＳＢ基板４００は、ＤＳＢ基板４００の上層および下層を形成するために互いに直接接着された第１の基板（例えば、層）１１０および第２の基板（例えば、層）１００を含み得る。ここで、上層は第１の基板１１０であり、下層は第２の基板１００であり得る。また、第１の基板１１０は、その（１１０）シリコン表面における結晶方位を有し得る。さらに、第２の基板１００は、その（１００）シリコン表面における結晶方位を有し得る。ここで、第２の基板１００は、第１の面方位と第２の面方位の間で４５度の方位ねじれ角に回転している。第１の基板１１０または第２の基板１００が４５度の方位ねじれ角を含み得る。一般に、本発明は、ホール移動度を向上し、高ジャンクションリークを防ぐために、閾値電圧レベルに基づいて層または基板の厚さを形成し、または調整する。
【００１８】
第１の基板１１０は、第１の領域４０２および第２の領域４０６を含み得る。例えば、第１の領域４０２は、高閾値電圧（ＨＶｔ）のＰＦＥＴ領域であり得る。別の例では、第２の領域４０６は、低閾値電圧（ＬＶｔ）のＰＦＥＴ領域であり得る。さらに、第１の領域および第２の領域は、第２の基板１００に含まれる領域４０４によって分離され得る。例えば、領域４０４は、ＮＦＥＴ領域であり得る。第１の領域４０２は、ＨＶｔに対応する厚さで形成され得る。このとき、ＨＶｔは、より大きい厚さにする。第２の領域４０６は、ＬＶｔに対応する厚さで形成され得る。このとき、ＬＶｔは、より小さい厚さにする。したがって、第１の領域４０２の厚さは、第２の領域４０６の厚さよりも大きくなる。本発明におけるそのような構造は、ホール移動度の改善および従来の高ジャンクションリークの回避を可能にする。
【００１９】
図５は、本発明の閾値電圧（Ｖｔ）に関して層の厚さが異なるＤＳＢ（Direct Silicon Bonded）基板を示している。ＤＳＢ基板５００は、第１の基板（例えば、層）１１０、第２の基板（例えば、層）１００、および第３の基板（例えば、層）１１０を含み得る。ＤＳＢ基板５００は、下層および中間層を生成するために、第２の基板１００に直接接着された第１の基板１１０を含み得る。ここで、下層は第１の基板１１０であり、中間層は第２の基板１００である。さらに、第３の基板１１０は、上層を形成するために、第２の基板１００に直接接着され得る。ここで、第３の基板１１０は、上層である。したがって、ＤＳＢ基板５００は、下層（例えば、第１の基板１１０）、中間層（例えば、第２の基板１００）、および上層（例えば、第１の基板１１０）を含み得る。
【００２０】
方位ねじれ角に関して、各基板は、対応する面方位を含み得る（例えば、第１の基板１１０は第１の面方位を含み、第２の基板１００は第２の面方位を含み、および／または第３の基板１１０は第３の面方位を含み得る）。いずれの基板においても４５度の方位ねじれ角を含むことが望まれ、例えば、第１の基板１１０（下層）は、第２の基板１００（例えば、中間層）および第３の基板１１０（例えば、上層）と比べて４５度の方位ねじれ角を有し得る。また別の例では、第２の基板１００（例えば、中間層）は、第１の基板１１０（例えば、下層）および第３の基板１１０（例えば、上層）と比べて４５度の方位ねじれ角を有し得る。
【００２１】
第３の基板１１０は、低閾値電圧（ＬＶｔ）を有する第１の領域５０２を含み得る。例えば、第１の領域５０２は、ＬＶｔのＰＦＥＴ領域であり得る。第１の基板１１０は、高閾値電圧（ＨＶｔ）を有する第１の領域５１０を含み得る。例えば、第１の領域５１０は、ＨＶｔのＰＦＥＴ領域であり得る。第２の基板１００は、領域５０６を含み得る。ここで、領域５０６は、例えばＮＦＥＴ領域であり得る。ＤＳＢ基板５００はさらに、第１のＳＴＩ（Shallow Trench Isolation）領域５０４および第２のＳＴＩ領域５０８を含み得る。第１のＳＴＩ領域５０４は、第３の基板１１０の第１の領域５０２と第２の基板１００の領域５０６との間にあり得る。第２のＳＴＩ領域５０８は、第２の基板１００の領域５０６と第１の基板１１０の第１の領域５１０との間にあり得る。
【００２２】
記載されるように、ＤＳＢ基板５００は、ＬＶｔに対応する第１の領域５０２に対する厚さ、およびＨＶｔに対応する第１の領域５１０に対する厚さを有し得る。ここで、第１の領域５０２に対する厚さは、第１の領域５１０に対する厚さより小さい。言い換えると、ＨＶｔはより大きい厚さに対応し、ＬＶｔはより小さい厚さに対応し得る。Ｖｔに基づいてＤＳＢ基板５００の厚さを調整する、および／または形成することによって、ホール移動度が向上され得るとともに、高ジャンクションリークを制限する。
【００２３】
次に、図６を参照すると、閾値電圧（Ｖｔ）に対応して層厚が変化するＤＳＢ（Direct Silicon Bonded）基板の生成または製造方法６００が示されている。方法６００は、２つ以上の層または基板のＤＳＢ基板に関連し得る。ここで、層または基板の少なくとも１つは、４５度の方位ねじれ角を含む。例えば、ＤＳＢ基板は、第１の基板（例えば、層）１１０および第２の基板（例えば、層）１００を含み得る。ここで、第１の基板１１０または第２の基板１００の少なくとも１つは、他方に比べておよそ４５度の方位ねじれ角を有し得る。
【００２４】
参照符号６０２において、ＤＳＢ基板上の上層の一部（例えば、第１の基板１１０の一部）に、レジストが塗布される。さらに、参照符号６０２において、少なくとも１つの第１の基板１１０の一部（例えば、レジストを含まない上層の一部）または第２の基板１００の一部を除去するためにエッチングが行われ得る。エッチングは、レジストを含まないＤＳＢ基板内のあらゆる適当な層のあらゆる部分を除去し得ることが認識されるだろう。例えば、（１１０）Ｓｉのエッチングおよびシリコンエピタキシーによる成長が提供され得る。エピタキシャル層のシリコン方位は、下層の方位に対応し得る。別の例では、接着界面の深さを超えてＧｅイオンを注入し、結晶をアモルファスに変化させ、その後に再結晶化することによって、（１１０）Ｓｉから（１００）Ｓｉへの変換が提供され得る。この再結晶化は、アモルファス化後、６００℃から８００℃で３０分から１時間のアニールをすることで、アモルファスが結晶に変化することによって成される。シリコン方位は、下層に対応する。上部がＳｉ（１１０）であり、下部がＳｉ（１００）であり、Ｇｅイオン注入によるアモルファス化がされた場合、上層はＳｉ（１００）に変化される。一般的に、エッチングによる方法は、Ｇｅイオン注入技術と同様に用いられ得る。参照符号６０４において、レジストが除去され、第２の基板（下層）１００の一部を再成長するために、ＤＳＢ基板上で再成長が行われ得る。
【００２５】
参照符号６０６において、上層の一部に、窒化物（例えば、窒化層）が塗布され得る。参照符号６１０において、窒化物の一部に、レジストが塗布され得る。さらに、参照符号６１０において、パターニングおよび窒化物除去が行われ得る。参照符号６１２において、酸化および／またはＨＦ除去によって、第１の基板（例えば、上層）１１０が薄くされ得る。さらに、参照符号６１２において、窒化物が除去され得る。次に、参照符号６１４において、ＤＳＢ基板内に少なくとも１つのＳＴＩ（Shallow Trench Isolation）が形成され得る。具体的には、方法６００は、第２の基板１００内の第３の領域、第１の基板１１０内の第１の領域および第２の領域を有するＤＳＢ基板を形成し得る。第１の領域はＨＶｔであるＰＦＥＴであり、第２の領域はＬＶｔであるＰＦＥＴであり、第３の領域はＮＦＥＴであり得る。さらに、ＳＴＩは、第１の領域と第２の領域との間に形成され得ることが認識されるだろう。またさらに、ＳＴＩは、第２の領域と第３の領域との間に形成され得る。ただし、一般的に、第１の領域と第２の領域との間に関してはＳＴＩが必ずしも必要というわけではなく、ＳＴＩがない構造も有り得る。方法６００は、閾値電圧（Ｖｔ）に関連する厚さの第１の領域を生成し得る。ＨＶｔは厚さに対応する閾値電圧（Ｖｔ）であり、この厚さはＬＶｔを有する第２の領域に対する厚さよりも大きい。言い換えると、ＨＶｔの基板に対する厚さは、ＬＶｔの基板に対する厚さよりも大きくなり得る。
【００２６】
図７は、閾値電圧（Ｖｔ）に対応して層厚が調整されるＤＳＢ（Direct Silicon Bonded）基板の生成または製造方法を示している。方法７００は、２つ以上の層または基板のＤＳＢ（Direct Silicon Bonded）基板に関連し得る。ここで、層または基板の少なくとも１つは、４５度の方位ねじれ角を含む。例えば、ＤＳＢ基板は、第１の基板（例えば、層）１１０、第２の基板（例えば、層）１００、および第３の基板（例えば、層）１１０を含み得る。ここで、第１の基板１１０、第２の基板１００または第３の基板の少なくとも１つは、別の１つに比べておよそ４５度の方位ねじれ角を有し得る。具体的には、第１の基板１１０は下層であり、第２の基板１００は中間層であり、第３の基板１１０は上層であり得る。
【００２７】
参照符号７０２において、上層の一部（例えば、第３の基板１１０）に、レジストが塗布され得る。ここで、少なくとも１つの上層の一部（例えば、レジストを含まない第３の基板１１０の一部）または中間層の一部（例えば、第２の基板１００の一部）を除去するために、エッチング技術が行われ得る。エッチングは、レジストを含まないＤＳＢ基板内のあらゆる適当な層のあらゆる部分を除去し得ることが認識されるだろう。例えば、（１１０）Ｓｉのエッチングおよびシリコンエピタキシーによる成長が提供され得る。エピタキシャル層のシリコン方位は、下層の方位に対応し得る。別の例では、接着界面の深さを超えてＧｅイオンを注入し、結晶をアモルファスに変化させた後、アニールにより再結晶化することによって、（１１０）Ｓｉから（１００）Ｓｉへの変換が提供され得る。例えば、６００℃から８００℃で３０分から１時間のアニールをすることで、アモルファスが結晶に変化する。シリコン方位は、下層に対応する。上部がＳｉ（１１０）であり、下部がＳｉ（１００）であり、Ｇｅイオン注入によるアモルファス化後、アニールにより再結晶化がされた場合、上層はＳｉ（１００）に変化される。具体的には、７０２において、第２の層と第３の層との間に、Ｇｅイオンが注入され得る。一般的に、Ｇｅイオン注入技術もエッチングも同様に用いられ得る。参照符号７０４において、中間層（例えば、第２の基板１００）の一部を再成長するために、再成長技術が実行され得る。
【００２８】
参照符号７０６において、再成長した中間層（例えば、第２の基板１００）の一部に、レジストが塗布され得る。さらに、参照符号７０６において、少なくとも１つの中間層（例えば、第２の基板１００）の一部または下層（例えば、第１の基板１１０）の一部を除去するために、エッチング技術（例えば、ウェット、ドライ等）が実行され得る。例えば、（１００）Ｓｉのエッチングおよびシリコンエピタキシーによる成長が提供され得る。エピタキシャル層のシリコン方位は、下層の方位に対応し得る。また、別の例では、Ｇｅイオン注入が実行され得る。ここで、Ｇｅイオンは、第２の層と第１の層との間の接着界面の深さまで注入され得る。参照符号７０８において、レジストが除去され、下層（例えば、第１の基板１１０）の一部を再成長するために、再成長技術が行われ得る。
【００２９】
次に、参照符号７０８において、ＤＳＢ基板内に少なくとも１つのＳＴＩ（Shallow Trench Isolation）が形成され得る。一般的に、方法７００は、第３の基板１１０内の第１の領域、第２の基板１００内の第２の領域、および第１の基板１１０内の第３の領域を有するＤＳＢ基板を形成し得る。第１の領域はＬＶｔであるＰＦＥＴ領域であり、第２の領域はＮＦＥＴ領域であり、第３の領域はＨＶｔであるＰＦＥＴ領域であり得る。方法７００は、ＬＶｔはＨＶｔを有する第３の領域に対する厚さよりも小さいというような閾値電圧（Ｖｔ）に関連する厚さの第１の領域を生成し得る。言い換えると、ＨＶｔ領域の基板厚さは、ＬＶｔ領域の基板に対する厚さよりも大きくなり得る。さらに、第１の領域と第２の領域および第２の領域と第３の領域との間に、ＳＴＩが形成され得ることが認識されるだろう。
【００３０】
所定の特徴に対する形状または数値の範囲に関して、ある範囲をもつ形状やパラメータは、異なる形状や異なるパラメータを持ちつつ、同じ特徴であり得る。
【００３１】
本発明は、ある態様に関して説明されたが、本明細書を読むことによって、これらの種々の変形例が当業者にとって明らかになるだろう。したがって、本明細書に開示された発明は、添付されたクレームの範囲内において収まるように、そのような変形例に及ぶことを意味することが理解されるだろう。
【技術分野】
【０００１】
本発明は、層厚が閾値電圧（Ｖｔ）の大きさに基づいて調整されるＤＳＢ（Direct Silicon Bonded）基板上の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ハイブリッド配向技術は、異なる面方位を持つ２枚のシリコンウェハを接合し、例えばＮＦＥＴとＰＦＥＴといったように異なるデバイスで異なる面方位を有すことを可能にした技術である。ここで、ハイブリッド配向技術は、大きく分けてバルク基板とＳＯＩ（silicon-on-insulator）基板の二つに大別される。しかし、ＤＳＢ（Direct Silicon Bond）基板が用いられる半導体装置は、異なる面方位を持つ２枚のシリコンウェハが直接結合された基板であり、接合界面にＢＯＸ（buried oxide）を有さない構造で、バルク基板に分類される。したがって、理想的には、異なる面方位（結晶方位）を有するシリコン層が互いに接着された界面上には、シリコン以外は何も形成されない。
【０００３】
このＤＳＢ基板は、（１１０）面方位を（１００）面方位上に接合、もしくはこの逆、もしくは複数層に重ねて形成することによって、ＮＦＥＴとＰＦＥＴにおいて異なる面方位を持つシリコンデバイスを形成することを可能にする。ＮＦＥＴは（１００）面方位に形成され、電子移動度の劣化がなく、ＰＦＥＴは（１１０）面方位に形成され、通常の（１００）面方位基板よりも高い移動度を有することができる。つまり、ＤＳＢは通常の単一（１００）面方位基板や（１１０）面方位基板に比べ、高い電子、およびホールの移動度を達成することができるバルクＣＭＯＳハイブリッド配向技術である。このＤＳＢの張り合わせ工程において、面方位に加え、結晶方位のくみあわせというものもデバイス特性に影響を与える。この２枚のウェハは４５度回転させて張り合わせた場合、ＤＳＢ基板を用いたＬＳＩ製造工程で生じる結晶欠陥の幅が小さくなり望ましいとされる。それと同時に、この場合、０度のねじれ角を有するＤＳＢ基板よりも高いホール移動度を示し、また、ＤＳＢ基板にある上層を薄くするほどそのホール移動度が高くなることが報告されている。しかし、この上層の薄膜化は同時に接合界面における高いジャンクションリーク電流を引き起こし得る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００９／０１７３９６７号明細書
【非特許文献】
【０００５】
【非特許文献１】M. HAMAGUCHI, ET AL.; Higher Mobility Induced By Twisted Direct Silicon Bonding (DSB), 2008 Symposium On VLSI Technology Digest Of Technical Papers, PP. 178-179
【非特許文献２】HAIZHOU YIN, ET AL.; Scalability Of Direct Silicon Bonded (DSB) Technology For 32nm Node And Beyond, 2007 Symposium On VLSI Technology Digest Of Technical Papers, PP. 222-223
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、ホール移動度を向上し、ジャンクションリークを低減する半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
発明のいくつかの態様の基本的な理解を提供するために、発明の簡単な概要を以下で説明する。この概要は、発明の広い外観ではない。発明の要所または重要な要素を特定するものではなく、また、発明の範囲を表現するものでもない。むしろ、この概要の唯一の目的は、後述される、より詳細な説明の前置きとして、簡単な形態で発明のいくつかの概念を示すことである。
【０００８】
本発明の一態様は、２つ以上の層（例えば、基板）を備えるＤＳＢ（Direct Silicon Bonded）基板に関する。ここで、少なくとも１つの層の厚さは、閾値電圧（Ｖｔ）の大きさに基づいて調整される、または形成される。高閾値電圧（ＨＶｔ）は、低閾値電圧（ＬＶｔ）に比べて大きい基板の厚さに対応する。したがって、ホール移動度を向上し、ジャンクションリークによる影響を低減するために、ＨＶｔ基板は、ＬＶｔ基板よりも大きい厚さを有し得る。言い換えると、それぞれの閾値を持つデバイスにおいてそのジャンクションリーク電流が無視できる大きさになるよう膜厚が設定される。
【０００９】
本発明の別の態様は、より大きいＶｔ（例えば、ＨＶｔ等）がより大きい厚さに対応し、より小さいＶｔ（例えば、ＬＶｔ等）がより小さい厚さに対応するように、ＤＳＢ基板内の基板に対する厚さが定義された半導体装置の製造方法に関する。一般的に、ＨＶｔ基板または領域は、ＬＶｔ基板または領域の厚さより大きい厚さで形成され得る。
【００１０】
上述したおよび関連した結果の達成のために、本発明は、以下で十分に記載され、特に請求項に示される特徴を含む。以下の説明および添付された図面は、本発明のある一例となる態様を詳細に示す。しかしながら、これらの態様は、本発明の原則が用いられ得るいくつかの種々の方法を示す。本発明の他の目的、効果、および新しい特徴が、図面を考慮しながら、以下の本発明の詳細な説明から明らかになるだろう。
【発明の効果】
【００１１】
本発明によれば、ホール移動度を向上し、ジャンクションリークを低減する半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【００１２】
【図１】０度ウェハのバルクシリコンおよび４５度ねじれウェハのバルクシリコンの断面図。
【図２】ＤＳＢ（Direct Silicon Bonded）基板の厚さを変化させた際の、ＰＦＥＴの駆動電流の変化を示すグラフ。
【図３】ＤＳＢ（Direct Silicon Bonded）基板の厚さを変化させた際のジャンクションリーク電流の変化を示すグラフ。
【図４】本発明の閾値電圧（Ｖｔ）に基づいて層厚が調整されたＤＳＢ（Direct Silicon Bonded）基板の断面図。
【図５】本発明の閾値電圧（Ｖｔ）に関して層の厚さが異なるＤＳＢ（Direct Silicon Bonded）基板の断面図。
【図６】閾値電圧（Ｖｔ）に対応して層厚が変化するＤＳＢ（Direct Silicon Bonded）基板の生成または製造方法。
【図７】閾値電圧（Ｖｔ）に対応して層厚が調整されるＤＳＢ（Direct Silicon Bonded）基板の生成または製造方法。
【発明を実施するための形態】
【００１３】
以下は、添付された図面を参照した本発明の実施形態の説明である。添付の図面は、説明を容易にし、本発明を理解するための概略図である。図面において示される形状、大きさ、および比は、実際の装置のものとは異なるが、これらは、考えられる以下の説明および通常の技術によって、任意に変化、変更され得る。
【００１４】
本発明は、ＤＳＢ（Direct Silicon Bonded）基板においてホール移動度の向上を達成するとともに、高ジャンクションリークによる影響を軽減する。典型的に、ＤＳＢ基板は、互いに直接接着された少なくとも２つの層を含み得る。１つの層は、４５度の方位ねじれ角にねじられ得る。４５度のねじれ角によって、より高いホール移動度が反映されるが、接着界面がソース／ドレインを横切ることによって高ジャンクションリークが起こる。本発明は、閾値電圧（Ｖｔ）レベルに基づいてＤＳＢ層の厚さを変化させることによって、そのような高ジャンクションリークを軽減する、言い換えるとそれぞれの閾値を持つデバイスにおいてそのジャンクションリーク電流が無視できる大きさになるよう膜厚を設定することである。例えば、高閾値電圧（ＨＶｔ）は第１の厚さであり、低閾値電圧（ＬＶｔ）は第２の厚さであり得る。ここで、第１の厚さは、第２の厚さより大きい。言い換えると、ＤＳＢ層の厚さは、閾値電圧（Ｖｔ）の大きさに基づいて生成／調整され得る。したがって、閾値が大きくなればＤＳＢ層は厚くなり、閾値が小さくなればＤＳＢ層は薄くなり得る。
【００１５】
次に、図面を考慮すると、図１は、０度ウェハのバルクシリコンおよび４５度ねじれウェハのバルクシリコンの断面図を示している。断面図は、ＡおよびＢで示される０度ねじれベースウェハのＤＳＢを含み得る。図１は、さらに、４５度ねじれ（１００）ベースウェハのＤＳＢの概略図としてＣおよびＤを示している。チャネル方向に沿った結晶方位は、そのようなウェハにおいて（１１０）および（１００）の間で異なり、ＰＦＥＴに対しては＜１１０＞であるが、ＮＦＥＴに対しては＜１００＞である（図１Ｄ）。ＤＳＢバルクウェハに対して４５度のねじれ角を付加させることにより、より高いホール移動度が達成され得る。しかしながら、ＤＳＢバルクウェハは、まだ高ジャンクションリークを示す。さらに、ＨＶｔは、低いソースドレインオフ電流リークを有し、ＬＶｔは、高いソースドレインオフ電流リークを有し得る。したがって、ジャンクションリークは、ＬＶｔに対しては無視してもかまわないが、ＨＶｔに対してはそうではない。これが、ＬＶtに対しては薄膜のＤＳＢ層が許される根拠となる。
【００１６】
図２は、ＤＳＢ（Direct Silicon Bonded）基板の厚さを変化させた際の、ＰＦＥＴの駆動電流の変化を示すグラフ２００である。グラフ２００は、（１００）バルクウェハ、（１１０）バルクウェハ、０度通常ＤＳＢウェハ、および３つの異なる厚さの４５度ねじれＤＳＢウェハにおけるＬｇ＝２μｍデバイスのＰＦＥＴのＩｏｎ−Ｉｏｆｆプロットを示している。（１１０）バルクは、（１００）バルクに比べて２．５倍高いＩｏｎを示し、通常ＤＳＢバルクウェハは、（１１０）バルクと同じＩｏｎを示している。さらに、４５度ねじれＤＳＢウェハは、（１１０）バルクウェハよりもＩｏｎの増大を示していることが理解される。この増大は、（１１０）の層厚にも依存している。より薄いＤＳＢはより高いＩｏｎを有し、最も薄いＤＳＢ（Ｔ１）は（１１０）バルクウェハよりもＩｏｎの２５％の増大を示している（グラフ２００に示す）。さらに、図３は、ＤＳＢ基板の膜厚の変化に対するジャンクションリーク電流の変化を示すグラフ３００を示している。グラフ３００に示されたようにDSBの膜厚に対して、ジャンクションリーク電流は変化する。具体的には、グラフ３００は、ＤＳＢ基板の厚さが大きくなると、ジャンクションリーク電流が小さくなることを示している。
【００１７】
図４は、本発明の閾値電圧（Ｖｔ）に基づいて層膜厚が調整されたＤＳＢ（Direct Silicon Bonded）基板を示している。ＤＳＢ基板４００は、ＤＳＢ基板４００の上層および下層を形成するために互いに直接接着された第１の基板（例えば、層）１１０および第２の基板（例えば、層）１００を含み得る。ここで、上層は第１の基板１１０であり、下層は第２の基板１００であり得る。また、第１の基板１１０は、その（１１０）シリコン表面における結晶方位を有し得る。さらに、第２の基板１００は、その（１００）シリコン表面における結晶方位を有し得る。ここで、第２の基板１００は、第１の面方位と第２の面方位の間で４５度の方位ねじれ角に回転している。第１の基板１１０または第２の基板１００が４５度の方位ねじれ角を含み得る。一般に、本発明は、ホール移動度を向上し、高ジャンクションリークを防ぐために、閾値電圧レベルに基づいて層または基板の厚さを形成し、または調整する。
【００１８】
第１の基板１１０は、第１の領域４０２および第２の領域４０６を含み得る。例えば、第１の領域４０２は、高閾値電圧（ＨＶｔ）のＰＦＥＴ領域であり得る。別の例では、第２の領域４０６は、低閾値電圧（ＬＶｔ）のＰＦＥＴ領域であり得る。さらに、第１の領域および第２の領域は、第２の基板１００に含まれる領域４０４によって分離され得る。例えば、領域４０４は、ＮＦＥＴ領域であり得る。第１の領域４０２は、ＨＶｔに対応する厚さで形成され得る。このとき、ＨＶｔは、より大きい厚さにする。第２の領域４０６は、ＬＶｔに対応する厚さで形成され得る。このとき、ＬＶｔは、より小さい厚さにする。したがって、第１の領域４０２の厚さは、第２の領域４０６の厚さよりも大きくなる。本発明におけるそのような構造は、ホール移動度の改善および従来の高ジャンクションリークの回避を可能にする。
【００１９】
図５は、本発明の閾値電圧（Ｖｔ）に関して層の厚さが異なるＤＳＢ（Direct Silicon Bonded）基板を示している。ＤＳＢ基板５００は、第１の基板（例えば、層）１１０、第２の基板（例えば、層）１００、および第３の基板（例えば、層）１１０を含み得る。ＤＳＢ基板５００は、下層および中間層を生成するために、第２の基板１００に直接接着された第１の基板１１０を含み得る。ここで、下層は第１の基板１１０であり、中間層は第２の基板１００である。さらに、第３の基板１１０は、上層を形成するために、第２の基板１００に直接接着され得る。ここで、第３の基板１１０は、上層である。したがって、ＤＳＢ基板５００は、下層（例えば、第１の基板１１０）、中間層（例えば、第２の基板１００）、および上層（例えば、第１の基板１１０）を含み得る。
【００２０】
方位ねじれ角に関して、各基板は、対応する面方位を含み得る（例えば、第１の基板１１０は第１の面方位を含み、第２の基板１００は第２の面方位を含み、および／または第３の基板１１０は第３の面方位を含み得る）。いずれの基板においても４５度の方位ねじれ角を含むことが望まれ、例えば、第１の基板１１０（下層）は、第２の基板１００（例えば、中間層）および第３の基板１１０（例えば、上層）と比べて４５度の方位ねじれ角を有し得る。また別の例では、第２の基板１００（例えば、中間層）は、第１の基板１１０（例えば、下層）および第３の基板１１０（例えば、上層）と比べて４５度の方位ねじれ角を有し得る。
【００２１】
第３の基板１１０は、低閾値電圧（ＬＶｔ）を有する第１の領域５０２を含み得る。例えば、第１の領域５０２は、ＬＶｔのＰＦＥＴ領域であり得る。第１の基板１１０は、高閾値電圧（ＨＶｔ）を有する第１の領域５１０を含み得る。例えば、第１の領域５１０は、ＨＶｔのＰＦＥＴ領域であり得る。第２の基板１００は、領域５０６を含み得る。ここで、領域５０６は、例えばＮＦＥＴ領域であり得る。ＤＳＢ基板５００はさらに、第１のＳＴＩ（Shallow Trench Isolation）領域５０４および第２のＳＴＩ領域５０８を含み得る。第１のＳＴＩ領域５０４は、第３の基板１１０の第１の領域５０２と第２の基板１００の領域５０６との間にあり得る。第２のＳＴＩ領域５０８は、第２の基板１００の領域５０６と第１の基板１１０の第１の領域５１０との間にあり得る。
【００２２】
記載されるように、ＤＳＢ基板５００は、ＬＶｔに対応する第１の領域５０２に対する厚さ、およびＨＶｔに対応する第１の領域５１０に対する厚さを有し得る。ここで、第１の領域５０２に対する厚さは、第１の領域５１０に対する厚さより小さい。言い換えると、ＨＶｔはより大きい厚さに対応し、ＬＶｔはより小さい厚さに対応し得る。Ｖｔに基づいてＤＳＢ基板５００の厚さを調整する、および／または形成することによって、ホール移動度が向上され得るとともに、高ジャンクションリークを制限する。
【００２３】
次に、図６を参照すると、閾値電圧（Ｖｔ）に対応して層厚が変化するＤＳＢ（Direct Silicon Bonded）基板の生成または製造方法６００が示されている。方法６００は、２つ以上の層または基板のＤＳＢ基板に関連し得る。ここで、層または基板の少なくとも１つは、４５度の方位ねじれ角を含む。例えば、ＤＳＢ基板は、第１の基板（例えば、層）１１０および第２の基板（例えば、層）１００を含み得る。ここで、第１の基板１１０または第２の基板１００の少なくとも１つは、他方に比べておよそ４５度の方位ねじれ角を有し得る。
【００２４】
参照符号６０２において、ＤＳＢ基板上の上層の一部（例えば、第１の基板１１０の一部）に、レジストが塗布される。さらに、参照符号６０２において、少なくとも１つの第１の基板１１０の一部（例えば、レジストを含まない上層の一部）または第２の基板１００の一部を除去するためにエッチングが行われ得る。エッチングは、レジストを含まないＤＳＢ基板内のあらゆる適当な層のあらゆる部分を除去し得ることが認識されるだろう。例えば、（１１０）Ｓｉのエッチングおよびシリコンエピタキシーによる成長が提供され得る。エピタキシャル層のシリコン方位は、下層の方位に対応し得る。別の例では、接着界面の深さを超えてＧｅイオンを注入し、結晶をアモルファスに変化させ、その後に再結晶化することによって、（１１０）Ｓｉから（１００）Ｓｉへの変換が提供され得る。この再結晶化は、アモルファス化後、６００℃から８００℃で３０分から１時間のアニールをすることで、アモルファスが結晶に変化することによって成される。シリコン方位は、下層に対応する。上部がＳｉ（１１０）であり、下部がＳｉ（１００）であり、Ｇｅイオン注入によるアモルファス化がされた場合、上層はＳｉ（１００）に変化される。一般的に、エッチングによる方法は、Ｇｅイオン注入技術と同様に用いられ得る。参照符号６０４において、レジストが除去され、第２の基板（下層）１００の一部を再成長するために、ＤＳＢ基板上で再成長が行われ得る。
【００２５】
参照符号６０６において、上層の一部に、窒化物（例えば、窒化層）が塗布され得る。参照符号６１０において、窒化物の一部に、レジストが塗布され得る。さらに、参照符号６１０において、パターニングおよび窒化物除去が行われ得る。参照符号６１２において、酸化および／またはＨＦ除去によって、第１の基板（例えば、上層）１１０が薄くされ得る。さらに、参照符号６１２において、窒化物が除去され得る。次に、参照符号６１４において、ＤＳＢ基板内に少なくとも１つのＳＴＩ（Shallow Trench Isolation）が形成され得る。具体的には、方法６００は、第２の基板１００内の第３の領域、第１の基板１１０内の第１の領域および第２の領域を有するＤＳＢ基板を形成し得る。第１の領域はＨＶｔであるＰＦＥＴであり、第２の領域はＬＶｔであるＰＦＥＴであり、第３の領域はＮＦＥＴであり得る。さらに、ＳＴＩは、第１の領域と第２の領域との間に形成され得ることが認識されるだろう。またさらに、ＳＴＩは、第２の領域と第３の領域との間に形成され得る。ただし、一般的に、第１の領域と第２の領域との間に関してはＳＴＩが必ずしも必要というわけではなく、ＳＴＩがない構造も有り得る。方法６００は、閾値電圧（Ｖｔ）に関連する厚さの第１の領域を生成し得る。ＨＶｔは厚さに対応する閾値電圧（Ｖｔ）であり、この厚さはＬＶｔを有する第２の領域に対する厚さよりも大きい。言い換えると、ＨＶｔの基板に対する厚さは、ＬＶｔの基板に対する厚さよりも大きくなり得る。
【００２６】
図７は、閾値電圧（Ｖｔ）に対応して層厚が調整されるＤＳＢ（Direct Silicon Bonded）基板の生成または製造方法を示している。方法７００は、２つ以上の層または基板のＤＳＢ（Direct Silicon Bonded）基板に関連し得る。ここで、層または基板の少なくとも１つは、４５度の方位ねじれ角を含む。例えば、ＤＳＢ基板は、第１の基板（例えば、層）１１０、第２の基板（例えば、層）１００、および第３の基板（例えば、層）１１０を含み得る。ここで、第１の基板１１０、第２の基板１００または第３の基板の少なくとも１つは、別の１つに比べておよそ４５度の方位ねじれ角を有し得る。具体的には、第１の基板１１０は下層であり、第２の基板１００は中間層であり、第３の基板１１０は上層であり得る。
【００２７】
参照符号７０２において、上層の一部（例えば、第３の基板１１０）に、レジストが塗布され得る。ここで、少なくとも１つの上層の一部（例えば、レジストを含まない第３の基板１１０の一部）または中間層の一部（例えば、第２の基板１００の一部）を除去するために、エッチング技術が行われ得る。エッチングは、レジストを含まないＤＳＢ基板内のあらゆる適当な層のあらゆる部分を除去し得ることが認識されるだろう。例えば、（１１０）Ｓｉのエッチングおよびシリコンエピタキシーによる成長が提供され得る。エピタキシャル層のシリコン方位は、下層の方位に対応し得る。別の例では、接着界面の深さを超えてＧｅイオンを注入し、結晶をアモルファスに変化させた後、アニールにより再結晶化することによって、（１１０）Ｓｉから（１００）Ｓｉへの変換が提供され得る。例えば、６００℃から８００℃で３０分から１時間のアニールをすることで、アモルファスが結晶に変化する。シリコン方位は、下層に対応する。上部がＳｉ（１１０）であり、下部がＳｉ（１００）であり、Ｇｅイオン注入によるアモルファス化後、アニールにより再結晶化がされた場合、上層はＳｉ（１００）に変化される。具体的には、７０２において、第２の層と第３の層との間に、Ｇｅイオンが注入され得る。一般的に、Ｇｅイオン注入技術もエッチングも同様に用いられ得る。参照符号７０４において、中間層（例えば、第２の基板１００）の一部を再成長するために、再成長技術が実行され得る。
【００２８】
参照符号７０６において、再成長した中間層（例えば、第２の基板１００）の一部に、レジストが塗布され得る。さらに、参照符号７０６において、少なくとも１つの中間層（例えば、第２の基板１００）の一部または下層（例えば、第１の基板１１０）の一部を除去するために、エッチング技術（例えば、ウェット、ドライ等）が実行され得る。例えば、（１００）Ｓｉのエッチングおよびシリコンエピタキシーによる成長が提供され得る。エピタキシャル層のシリコン方位は、下層の方位に対応し得る。また、別の例では、Ｇｅイオン注入が実行され得る。ここで、Ｇｅイオンは、第２の層と第１の層との間の接着界面の深さまで注入され得る。参照符号７０８において、レジストが除去され、下層（例えば、第１の基板１１０）の一部を再成長するために、再成長技術が行われ得る。
【００２９】
次に、参照符号７０８において、ＤＳＢ基板内に少なくとも１つのＳＴＩ（Shallow Trench Isolation）が形成され得る。一般的に、方法７００は、第３の基板１１０内の第１の領域、第２の基板１００内の第２の領域、および第１の基板１１０内の第３の領域を有するＤＳＢ基板を形成し得る。第１の領域はＬＶｔであるＰＦＥＴ領域であり、第２の領域はＮＦＥＴ領域であり、第３の領域はＨＶｔであるＰＦＥＴ領域であり得る。方法７００は、ＬＶｔはＨＶｔを有する第３の領域に対する厚さよりも小さいというような閾値電圧（Ｖｔ）に関連する厚さの第１の領域を生成し得る。言い換えると、ＨＶｔ領域の基板厚さは、ＬＶｔ領域の基板に対する厚さよりも大きくなり得る。さらに、第１の領域と第２の領域および第２の領域と第３の領域との間に、ＳＴＩが形成され得ることが認識されるだろう。
【００３０】
所定の特徴に対する形状または数値の範囲に関して、ある範囲をもつ形状やパラメータは、異なる形状や異なるパラメータを持ちつつ、同じ特徴であり得る。
【００３１】
本発明は、ある態様に関して説明されたが、本明細書を読むことによって、これらの種々の変形例が当業者にとって明らかになるだろう。したがって、本明細書に開示された発明は、添付されたクレームの範囲内において収まるように、そのような変形例に及ぶことを意味することが理解されるだろう。
【特許請求の範囲】
【請求項１】
ＤＳＢ（Direct Silicon Bonded）基板を具備し、
前記ＤＳＢ基板は、
上層および下層を生成するダイレクトボンディドシリコン技術を用いて、第２の基板に直接接着された第１の基板を具備し、
前記上層は前記第１の基板であり、前記下層は前記第２の基板であり、
前記第１の基板は、前記第１の基板の表面において結晶方位を示す第１の面方位を有し、
前記第２の基板は、前記第２の基板の表面において結晶方位を示す第２の面方位を有し、
前記第２の基板は、前記第１の面方位と前記第２の面方位との間で４５度の方位ねじれ角に回転され、
前記第１の基板は、
第１の厚さを有する高閾値電圧（ＨＶｔ）の第１の領域と、
第２の厚さを有する低閾値電圧（ＬＶｔ）の第２の領域と、
を含み、
前記第１の厚さは、前記第２の厚さより大きく、
前記第２の基板は、
前記第１の領域と前記第２の領域との間に領域を含む
ことを特徴とする半導体装置。
【請求項２】
ＤＳＢ（Direct Silicon Bonded）基板を具備し、
前記ＤＳＢ基板は、
下層および中間層を生成するダイレクトボンディドシリコン技術を用いて、第２の基板に直接接着された第１の基板と、
上層を生成するダイレクトボンディドシリコン技術を用いて、前記第２の基板に直接接着された第３の基板と、
第１のＳＴＩ（Shallow Trench Isolation）および第２のＳＴＩ（Shallow Trench Isolation）と、
を具備し、
前記下層は前記第１の基板であり、前記中間層は前記第２の基板であり、
前記上層は前記第３の基板であり、
前記第１の基板は、前記第１の基板の表面においてある結晶方位を示す第１の面方位を有し、
前記第３の基板は、前記第３の基板の表面においてある結晶方位を示す第３の面方位を有し、
前記第２の基板は、前記第２の基板の表面においてある結晶方位を示す第２の面方位を有し、
前記第２の基板は、前記第２の面方位と前記第１の基板および前記第３の基板との間で４５度の結晶方位ねじれ角に回転され、
前記第３の基板は、第１の厚さを有する低閾値電圧（ＬＶｔ）の第１の領域を含み、
前記第１の基板は、第２の厚さを有する高閾値電圧（ＨＶｔ）の第１の領域を含み、
前記第１の厚さは、第２の厚さより小さく、
前記第２の基板は、前記第３の基板の前記第１の領域と前記第１の基板の前記第１の領域との間に領域を含み、
前記第１のＳＴＩは、前記第３の基板の前記第１の領域と前記第２の基板の前記領域との間にあり、前記第２のＳＴＩは、前記第２の基板の前記領域と前記第１の基板の前記第１の領域との間にある
ことを特徴とする半導体装置。
【請求項３】
ある結晶方位を示す第１の面方位を有する第１の基板およびある結晶方位を示す第２の面方位を有する第２の基板を備えるＤＳＢ（Direct Silicon Bonded）基板を形成し、
前記第１の基板と前記第２の基板との間に４５度の結晶方位ねじれ角を備える前記ＤＳＢ基板を生成し、
閾値電圧（Ｖｔ）レベルに基づいた、少なくとも１つの基板内のＰＦＥＴ領域に対する厚さを備える前記ＤＳＢ基板を形成する
ことを具備し、
高Ｖｔに対する前記厚さは、低Ｖｔに対する前記厚さより大きい
ことを特徴とする半導体装置の製造方法。
【請求項４】
上層および下層を備える前記ＤＳＢ基板を形成する
ことをさらに具備し、
前記上層は前記第２の基板であり、前記下層は前記第１の基板である
ことを特徴とする請求項３の半導体装置の製造方法。
【請求項５】
前記上層の一部にレジストを塗布し、
前記上層の一部を除去するために、前記上層上にエッチングを実行する
ことをさらに具備することを特徴とする請求項４の半導体装置の製造方法。
【請求項６】
前記上層の一部にレジストを塗布し、
前記上層の一部とその下層の一部のアモルファス化を実行する
ことをさらに具備することを特徴とする請求項４の半導体装置の製造方法。
【請求項７】
前記上層の前記一部から前記レジストを除去し、
前記上層と下層の一部を再結晶化するために、アニールを実行する
ことをさらに具備することを特徴とする請求項５の半導体装置の製造方法。
【請求項８】
酸化またはＨＦ除去の少なくとも一方により、前記第２の基板を薄くし、
前記ＤＳＢ基板内に、少なくとも１つのＳＴＩ（Shallow Trench Isolation）を形成する
ことをさらに具備することを特徴とする請求項６の半導体装置の製造方法。
【請求項９】
上層、中間層、および下層を備える前記ＤＳＢ基板を形成し、
前記第２の基板に、ある結晶方位を示す第３の面方位を有する第３の基板を直接接着し、前記第２の基板と前記第３の基板との間に４５度の結晶方位ねじれ角を備える前記ＤＳＢ基板を生成することをさらに具備し、前記上層は第３の基板であり、前記中間層は前記第２の基板であり、前記下層は前記第１の基板である
ことを特徴とする請求項３の半導体装置の製造方法。
【請求項１０】
前記上層の一部に、レジストを塗布し、
少なくとも１つの前記上層または前記中間層の一部を除去するために、前記上層上にエッチングを実行する
ことをさらに具備することを特徴とする請求項９の半導体装置の製造方法。
【請求項１１】
前記中間層の一部を再成長するために、再成長技術を実行し、
再成長した前記中間層の一部にレジストを塗布する
ことをさらに具備することを特徴とする請求項１０の半導体装置の製造方法。
【請求項１】
ＤＳＢ（Direct Silicon Bonded）基板を具備し、
前記ＤＳＢ基板は、
上層および下層を生成するダイレクトボンディドシリコン技術を用いて、第２の基板に直接接着された第１の基板を具備し、
前記上層は前記第１の基板であり、前記下層は前記第２の基板であり、
前記第１の基板は、前記第１の基板の表面において結晶方位を示す第１の面方位を有し、
前記第２の基板は、前記第２の基板の表面において結晶方位を示す第２の面方位を有し、
前記第２の基板は、前記第１の面方位と前記第２の面方位との間で４５度の方位ねじれ角に回転され、
前記第１の基板は、
第１の厚さを有する高閾値電圧（ＨＶｔ）の第１の領域と、
第２の厚さを有する低閾値電圧（ＬＶｔ）の第２の領域と、
を含み、
前記第１の厚さは、前記第２の厚さより大きく、
前記第２の基板は、
前記第１の領域と前記第２の領域との間に領域を含む
ことを特徴とする半導体装置。
【請求項２】
ＤＳＢ（Direct Silicon Bonded）基板を具備し、
前記ＤＳＢ基板は、
下層および中間層を生成するダイレクトボンディドシリコン技術を用いて、第２の基板に直接接着された第１の基板と、
上層を生成するダイレクトボンディドシリコン技術を用いて、前記第２の基板に直接接着された第３の基板と、
第１のＳＴＩ（Shallow Trench Isolation）および第２のＳＴＩ（Shallow Trench Isolation）と、
を具備し、
前記下層は前記第１の基板であり、前記中間層は前記第２の基板であり、
前記上層は前記第３の基板であり、
前記第１の基板は、前記第１の基板の表面においてある結晶方位を示す第１の面方位を有し、
前記第３の基板は、前記第３の基板の表面においてある結晶方位を示す第３の面方位を有し、
前記第２の基板は、前記第２の基板の表面においてある結晶方位を示す第２の面方位を有し、
前記第２の基板は、前記第２の面方位と前記第１の基板および前記第３の基板との間で４５度の結晶方位ねじれ角に回転され、
前記第３の基板は、第１の厚さを有する低閾値電圧（ＬＶｔ）の第１の領域を含み、
前記第１の基板は、第２の厚さを有する高閾値電圧（ＨＶｔ）の第１の領域を含み、
前記第１の厚さは、第２の厚さより小さく、
前記第２の基板は、前記第３の基板の前記第１の領域と前記第１の基板の前記第１の領域との間に領域を含み、
前記第１のＳＴＩは、前記第３の基板の前記第１の領域と前記第２の基板の前記領域との間にあり、前記第２のＳＴＩは、前記第２の基板の前記領域と前記第１の基板の前記第１の領域との間にある
ことを特徴とする半導体装置。
【請求項３】
ある結晶方位を示す第１の面方位を有する第１の基板およびある結晶方位を示す第２の面方位を有する第２の基板を備えるＤＳＢ（Direct Silicon Bonded）基板を形成し、
前記第１の基板と前記第２の基板との間に４５度の結晶方位ねじれ角を備える前記ＤＳＢ基板を生成し、
閾値電圧（Ｖｔ）レベルに基づいた、少なくとも１つの基板内のＰＦＥＴ領域に対する厚さを備える前記ＤＳＢ基板を形成する
ことを具備し、
高Ｖｔに対する前記厚さは、低Ｖｔに対する前記厚さより大きい
ことを特徴とする半導体装置の製造方法。
【請求項４】
上層および下層を備える前記ＤＳＢ基板を形成する
ことをさらに具備し、
前記上層は前記第２の基板であり、前記下層は前記第１の基板である
ことを特徴とする請求項３の半導体装置の製造方法。
【請求項５】
前記上層の一部にレジストを塗布し、
前記上層の一部を除去するために、前記上層上にエッチングを実行する
ことをさらに具備することを特徴とする請求項４の半導体装置の製造方法。
【請求項６】
前記上層の一部にレジストを塗布し、
前記上層の一部とその下層の一部のアモルファス化を実行する
ことをさらに具備することを特徴とする請求項４の半導体装置の製造方法。
【請求項７】
前記上層の前記一部から前記レジストを除去し、
前記上層と下層の一部を再結晶化するために、アニールを実行する
ことをさらに具備することを特徴とする請求項５の半導体装置の製造方法。
【請求項８】
酸化またはＨＦ除去の少なくとも一方により、前記第２の基板を薄くし、
前記ＤＳＢ基板内に、少なくとも１つのＳＴＩ（Shallow Trench Isolation）を形成する
ことをさらに具備することを特徴とする請求項６の半導体装置の製造方法。
【請求項９】
上層、中間層、および下層を備える前記ＤＳＢ基板を形成し、
前記第２の基板に、ある結晶方位を示す第３の面方位を有する第３の基板を直接接着し、前記第２の基板と前記第３の基板との間に４５度の結晶方位ねじれ角を備える前記ＤＳＢ基板を生成することをさらに具備し、前記上層は第３の基板であり、前記中間層は前記第２の基板であり、前記下層は前記第１の基板である
ことを特徴とする請求項３の半導体装置の製造方法。
【請求項１０】
前記上層の一部に、レジストを塗布し、
少なくとも１つの前記上層または前記中間層の一部を除去するために、前記上層上にエッチングを実行する
ことをさらに具備することを特徴とする請求項９の半導体装置の製造方法。
【請求項１１】
前記中間層の一部を再成長するために、再成長技術を実行し、
再成長した前記中間層の一部にレジストを塗布する
ことをさらに具備することを特徴とする請求項１０の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１１−９７４１（Ｐ２０１１−９７４１Ａ）
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願番号】特願２０１０−１３０３１９（Ｐ２０１０−１３０３１９）
【出願日】平成２２年６月７日（２０１０．６．７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願日】平成２２年６月７日（２０１０．６．７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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