半導体装置の製造方法
【課題】比較的低い温度のもとで、良質で、かつ、薄いシリコン酸化膜等を均一に形成することができる半導体装置の製造方法を提供する。
【解決手段】ステップ1では、半導体基板がモノシラン(SiH4)に暴露される。次に、ステップ2では、残存するモノシラン(SiH4)が排気される。そして、ステップ3では、半導体基板が亜酸化窒素プラズマに晒される。ステップ1〜3を1サイクルとして、必要とされる膜厚が得られるまでこのサイクルを繰り返すことで、所望のシリコン酸化膜が形成される。
【解決手段】ステップ1では、半導体基板がモノシラン(SiH4)に暴露される。次に、ステップ2では、残存するモノシラン(SiH4)が排気される。そして、ステップ3では、半導体基板が亜酸化窒素プラズマに晒される。ステップ1〜3を1サイクルとして、必要とされる膜厚が得られるまでこのサイクルを繰り返すことで、所望のシリコン酸化膜が形成される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置の製造方法に関し、特に、MOSトランジスタを備えた半導体装置の製造方法に関するものである。
【背景技術】
【0002】
近年、電子機器の高性能化と低消費電力化に対応するために、MOS(Metal Oxide Semiconductor)トランジスタには電流駆動能力を上げることが求められている。電流駆動能力を上げるために、ゲート絶縁膜として、SiO2膜やSiON膜よりも誘電率の高い絶縁膜(High−k膜)を適用し、ゲート電極部として、所定の仕事関数の金属材料からなる金属膜を適用したゲート電極部の開発が進められている。典型的には、High−k膜として、HfO2膜、HfON膜およびHfSiON膜等のハフニウム系の酸化膜等が適用され、金属材料としてチタンナイトライド(TiN)等が適用されている。
【0003】
MOSトランジスタのソース・ドレイン領域では、ゲート電極部とオーバーラップした極浅い接合のエクステンション(Extention)領域が形成される。エクステンション領域は、次のようにして形成される。まず、MOSトランジスタのゲート電極部となる、ポリシリコン膜、金属膜およびHigh−k膜がパターニングされる。次に、そのパターニングされた金属膜およびHigh−k膜等の側面上に、所定の膜厚のオフセットスペーサが形成される。次に、そのオフセットスペーサをマスクとして、所定導電型の不純物イオンを注入することによって、エクステンション領域が形成される。
【0004】
従来、High−k膜および金属膜等を適用したゲート電極部では、オフセットスペーサとして、シリコン窒化(SiN)膜が適用されている。ところが、シリコン窒化膜は誘電率が比較的高いために、MOSトランジスタの動作速度の向上には限界がある。そこで、MOSトランジスタの更なる動作速度の向上を図るために、誘電率のより低いシリコン酸化膜の適用が進められている。なお、High−k膜と金属膜を適用したゲート電極部の側面上にオフセットスペーサを形成した半導体装置を開示した文献として、たとえば、特許文献1,2がある。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2000−114522号公報
【特許文献2】特開2008−60538号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、従来の半導体装置では次のような問題点があった。High−k膜および金属膜を適用したゲート電極部のオフセットスペーサとして、シリコン酸化膜を形成する場合に、これを減圧CVD(Chemical Vapor Deposition)法によって形成させようとすると、成膜温度が比較的高いために金属膜が酸化されてしまうことがある。このため、抵抗がばらつくなどしてMOSトランジスタの特性を劣化させることになる。
【0007】
一方、シリコン酸化膜を比較的低い温度のもとで形成させようとすると、一般的に脆弱なシリコン酸化膜が形成されてしまい、良質のシリコン酸化膜を形成することが困難である。たとえば、シリコン酸化膜中の水素の含有量が高くなると、これは、特に、pチャネル型のMOSFET(MOS Field Effective Transistor)において、NBTI(Negative Bias Temperature Instability)不良を起こす原因の一つとなる。
【0008】
また、オフセットスペーサとしてのシリコン酸化膜には、ゲート電極部とオーバーラップするエクステンション領域の寸法精度を確保するため、膜厚約5nm程度の薄い膜厚をもってゲート電極部の側面に均一に形成することが求められる。
【0009】
本発明は、上述した開発の一環で提案されたものであり、その目的は、オフセットスペーサとして、比較的低い温度のもとで、良質で、かつ、薄いシリコン酸化膜等を均一に形成することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0010】
本発明に係る一の半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面における所定の領域に、所定の誘電率を有する誘電体膜上に所定の仕事関数を有する金属膜を積層させる態様でゲート電極部を形成する。ゲート電極部の側面を覆うように所定のオフセット絶縁膜を形成する。ゲート電極部の側面上に位置するオフセット絶縁膜の部分をオフセットスペーサとし、そのオフセットスペーサをマスクとして所定の導電型の不純物を導入することにより、所定の領域にエクステンション領域を形成する。オフセット絶縁膜を形成する工程は、半導体基板を所定のチャンバー内に配置し、チャンバー内にモノシラン(SiH4)を導入して半導体基板をモノシラン(SiH4)に晒すことにより、半導体基板にモノシランを吸着させる第1ステップと、チャンバー内に残留するモノシラン(SiH4)を排気する第2ステップと、チャンバー内に亜酸化窒素(N2O)を導入し、亜酸化窒素をプラズマ化して半導体基板を亜酸化窒素プラズマに晒すことにより、半導体基板に吸着したモノシラン(SiH4)を酸化させる第3ステップとを1サイクルとして、そのサイクルを繰り返すことにより所定の膜厚のシリコン酸化膜を形成する工程を備えている。
【0011】
本発明に係る他の半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面における所定の領域に、所定の誘電率を有する誘電体膜上に所定の仕事関数を有する金属膜を積層させる態様でゲート電極部を形成する。ゲート電極部の側面を覆うように所定のオフセット絶縁膜を形成する。ゲート電極部の側面上に位置するオフセット絶縁膜の部分をオフセットスペーサとし、そのオフセットスペーサをマスクとして所定の導電型の不純物を導入することにより、所定の領域にエクステンション領域を形成する。オフセット絶縁膜を形成する工程は、半導体基板を所定のチャンバー内に配置し、チャンバー内に炭素の前駆体としてトリメチルシラン(Si(CH3)3H)およびテトラメチルシラン(Si(CH3)4)のいずれかを導入して半導体基板を前駆体に晒すことにより、半導体基板に前駆体を吸着させる第1ステップと、チャンバー内に残留する前駆体を排気する第2ステップと、チャンバー内に亜酸化窒素(N2O)を導入し、亜酸化窒素をプラズマ化して半導体基板を亜酸化窒素プラズマに晒すことにより、半導体基板に吸着した前駆体を酸化させる第3ステップとを1サイクルとして、そのサイクルを繰り返すことにより所定の膜厚の炭素を添加したシリコン酸化膜を形成する工程を備えている。
【発明の効果】
【0012】
本発明に係る一の半導体装置の製造方法によれば、オフセットスペーサとなるシリコン酸化膜を、200℃程度の温度条件のもとで形成することができ、ゲート電極部の金属膜が酸化されてしまうのを防止することができる。しかも、シリコン酸化膜として、シリコン酸化膜中の水素原子の量が低減された、良質なシリコン酸化膜を形成することができる。また、サイクル数を変えることによってシリコン酸化膜の膜厚を精密に制御することができる。
【0013】
本発明に係る一の半導体装置の製造方法によれば、オフセットスペーサとなる炭素を添加したシリコン酸化膜を、200℃程度の温度条件のもとで形成することができ、ゲート電極部の金属膜が酸化されてしまうのを防止することができる。しかも、炭素を添加したシリコン酸化膜として、膜中の水素原子の量が低減された、炭素を添加した良質なシリコン酸化膜を形成することができる。また、サイクル数を変えることによって、炭素を添加したシリコン酸化膜の膜厚を精密に制御することができる。
【図面の簡単な説明】
【0014】
【図1】本発明の実施の形態1に係る半導体装置の製造方法の各ステップを示す図である。
【図2】同実施の形態において、ステップ1の工程を示す断面図である。
【図3】同実施の形態において、ステップ1における半導体基板の表面の様子を示す部分拡大断面図である。
【図4】同実施の形態において、ステップ2の工程を示す断面図である。
【図5】同実施の形態において、ステップ2における半導体基板の表面の様子を示す部分拡大断面図である。
【図6】同実施の形態において、ステップ3の工程を示す断面図である。
【図7】同実施の形態において、ステップ3における半導体基板の表面の様子を示す部分拡大断面図である。
【図8】同実施の形態において、シリコン酸化膜の膜厚とサイクル数との関係を示すグラフである。
【図9】同実施の形態において、昇温脱ガス分析装置による水素脱ガスのスペクトルを示す図である。
【図10】本発明の実施の形態2に係る半導体装置の製造方法の一工程を示す断面図である。
【図11】同実施の形態の形態において、図10に示す工程の後に行われる工程を示す断面図である。
【図12】同実施の形態の形態において、図11に示す工程のステップ1における半導体基板の表面の様子を示す部分拡大断面図である。
【図13】同実施の形態の形態において、図11に示す工程のステップ2における半導体基板の表面の様子を示す部分拡大断面図である。
【図14】同実施の形態の形態において、図11に示す工程のステップ3における半導体基板の表面の様子を示す部分拡大断面図である。
【図15】同実施の形態の形態において、図11に示す工程の後に行われる工程を示す断面図である。
【図16】同実施の形態の形態において、図15に示す工程の後に行われる工程を示す断面図である。
【図17】同実施の形態の形態において、図16に示す工程の後に行われる工程を示す断面図である。
【図18】同実施の形態の形態において、図17に示す工程の後に行われる工程を示す断面図である。
【図19】同実施の形態の形態において、図18に示す工程の後に行われる工程を示す断面図である。
【図20】同実施の形態の形態において、図19に示す工程の後に行われる工程を示す断面図である。
【図21】同実施の形態の形態において、図20に示す工程の後に行われる工程を示す断面図である。
【図22】同実施の形態の形態において、図21に示す工程の後に行われる工程を示す断面図である。
【図23】同実施の形態の形態において、図22に示す工程の後に行われる工程を示す断面図である。
【図24】同実施の形態の形態において、図23に示す工程の後に行われる工程を示す断面図である。
【図25】同実施の形態の形態において、図24に示す工程の後に行われる工程を示す断面図である。
【図26】本発明の実施の形態3に係る半導体装置の製造方法の各ステップを示す図である。
【図27】同実施の形態において、ステップ1の工程を示す断面図である。
【図28】同実施の形態において、ステップ1における半導体基板の表面の様子を示す部分拡大断面図である。
【図29】同実施の形態において、ステップ2の工程を示す断面図である。
【図30】同実施の形態において、ステップ2における半導体基板の表面の様子を示す部分拡大断面図である。
【図31】同実施の形態において、ステップ3の工程を示す断面図である。
【図32】同実施の形態において、ステップ3における半導体基板の表面の様子を示す部分拡大断面図である。
【図33】本発明の実施の形態4に係る半導体装置の製造方法の一工程を示す断面図である。
【図34】同実施の形態の形態において、図33に示す工程の後に行われる工程を示す断面図である。
【図35】同実施の形態の形態において、図34に示す工程のステップ1における半導体基板の表面の様子を示す部分拡大断面図である。
【図36】同実施の形態の形態において、図34に示す工程のステップ2における半導体基板の表面の様子を示す部分拡大断面図である。
【図37】同実施の形態の形態において、図34に示す工程のステップ3における半導体基板の表面の様子を示す部分拡大断面図である。
【図38】同実施の形態の形態において、図34に示す工程の後に行われる工程を示す断面図である。
【図39】同実施の形態の形態において、図38に示す工程の後に行われる工程を示す断面図である。
【図40】同実施の形態の形態において、図39に示す工程の後に行われる工程を示す断面図である。
【図41】同実施の形態の形態において、図40に示す工程の後に行われる工程を示す断面図である。
【発明を実施するための形態】
【0015】
実施の形態1
ここでは、一般的な平行平板型のプラズマCVD装置を用いて、低温度のもとでシリコン酸化(SiO)膜を形成するための製造方法について説明する。図1に示すように、シリコン酸化膜は、3つのステップを1つのサイクルとして、このサイクルを所定回数繰り返すことによって形成される。まず、ステップ1では、半導体基板がモノシラン(SiH4)に暴露される。次に、ステップ2では、残存するモノシラン(SiH4)が排気される。そして、ステップ3では、半導体基板が亜酸化窒素プラズマに晒される。
【0016】
各ステップについて、さらに詳しく説明する。図2に示すように、まず、半導体基板63がプラズマCVD装置のチャンバー61内に搬入される。ステップ1では、チャンバー61内に設けられたヒータ(図示せず)の温度が約200℃に設定される。そのチャンバー61内に、キャリアガスとして亜酸化窒素(N2O)とヘリウム(He)で希釈したモノシラン(SiH4)を導入(矢印71)して、約2〜10秒程度、半導体基板63をモノシラン(SiH4)に晒す。このとき、図3に示すように、モノシラン(SiH4)が下地(半導体基板63)のダングリングボンドに結合することにより、モノシラン(SiH4)が下地(半導体基板63)に吸着する。なお、図3は、図2に示す丸印Aの部分を拡大したものである。
【0017】
ガスの流量比の一例としては、たとえば、SiH4:N2O:He=1:30:300とされる。特に、モノシラン(SiH4)の流量1に対して、Heの流量を300〜500程度に設定することで、チャンバー内にモノシラン(SiH4)を均一に拡散させることができる。また、キャリアガスとしての亜酸化窒素(N2O)を省いてもよい。
【0018】
次に、ステップ2では、図4に示すように、約1〜5秒程度、チャンバー61内を排気することにより、チャンバー61内に残存するモノシラン(SiH4)がチャンバー61の外へ送り出される(矢印72)。このとき、図5に示すように、下地(半導体基板63)に吸着したモノシラン(SiH4)は、排気されずにそのまま残る。なお、図5は、図4に示す丸印Aの部分を拡大したものである。また、このステップ2では、ヘリウム(He)と亜酸化窒素(N2O)については、これらを排気せずにチャンバー61内に導入し続けたままでもよい。
【0019】
次に、ステップ3では、図6に示すように、チャンバー61内に亜酸化窒素(N2O)とヘリウム(He)を導入(矢印73)して亜酸化窒素プラズマを生成し、約10秒程度、半導体基板63を亜酸化窒素プラズマに晒す。このとき、ガスの流量比の一例としては、たとえば、N2Oの流量1に対して、Heの流量を5〜10程度に設定する。また、RFパワーを、たとえば、0.1〜1W/cm2程度に設定する。
【0020】
図7に示すように、亜酸化窒素プラズマにより、亜酸化窒素は、窒素(N2)と酸素原子(O)に分解される。そして、下地(半導体基板63)に吸着したモノシラン(SiH4)の水素原子(H)が酸素原子(O)に置き換えられて、1層のSiO層が形成されることになる。このようにして形成されるシリコン酸化膜は、シリコン原子(Si)に2つの酸素原子(O)が結合した態様のシリコン酸化膜というよりは、シリコン原子(Si)に1つの酸素原子(O)が結合した態様のシリコン酸化膜として形成される確率が高いことから、この明細書では「SiO膜」と表記することにする。なお、図7は、図6に示す丸印Aの部分を拡大したものである。
【0021】
以下、ステップ1〜3を1サイクルとして、必要とされる膜厚が得られるまでこのサイクルを繰り返すことで、所望のシリコン酸化膜が形成されることになる。所望のシリコン酸化膜が形成された半導体基板63は、チャンバー61から取り出される。
【0022】
上述した製造方法では、サイクルごとにモノシランの単分子層が形成され、そして、その単分子層が酸化されてシリコン酸化膜が1層ずつ形成されることから、ALD(Atomic Layer Deposition)法と称される。ここで、発明者らによって測定されたシリコン酸化膜の膜厚とサイクル数との関係を示すグラフを図8に示す。横軸はサイクル数であり、縦軸はシリコン酸化膜の膜厚である。
【0023】
図8に示すように、シリコン酸化膜の膜厚は、サイクル数に比例していることがわかる。このことは、各サイクルにおいて下地に吸着したモノシラン(SiH4)が亜酸化窒素プラズマによって酸化される量が一定であることを意味する。グラフの傾きから、1サイクルにおいて形成されるシリコン酸化膜の膜厚は、約0.13nmと見積もられる。したがって、上述した製造方法では、サイクル数を変えることによってシリコン酸化膜の膜厚を精密に制御することができることが判明した。
【0024】
また、上述した製造方法では、下地(半導体基板63)に吸着したモノシラン(SiH4)が亜酸化窒素プラズマによって酸化される際に、モノシラン(SiH4)の水素原子(H)が、酸素(O)ラジカルによって水(H2O)として取り除かれることになる。これにより、シリコン酸化膜中に取り込まれる水素原子(H)の量を減らすことができる。
【0025】
ここで、発明者らによって、昇温脱ガス分析装置(TDS:Thermal Desorption Spectroscopy)を用いて測定された水素脱ガスのスペクトルを図9に示す。横軸は温度であり、縦軸は水素の量に相当する。実線のグラフ(グラフA)は、上述した製造方法によって形成されたシリコン酸化膜の水素脱ガススペクトルを示し、点線のグラフ(グラフB)は、従来のプラズマCVD法によって形成されたシリコン酸化膜の水素脱ガススペクトルを示す。
【0026】
図9に示すように、グラフBでは、温度400〜500℃にかけて水素の脱ガス量が増えているのに対して、グラフAでは、水素の脱ガス量が少ないことがわかる。これは、シリコン酸化膜中に取り込まれる水素原子(H)の量が減少することで、結果的に、水素ガスとして脱離する量が減少するためであると考えられる。したがって、上述した製造方法では、水素(原子)の含有量の少ない、膜として良質なシリコン酸化膜を形成できることが判明した。
【0027】
さらに、上述した製造方法では、そのような良質なシリコン酸化膜を、200℃程度の比較的低い温度のもとで形成することができる。MOSトランジスタのゲート電極部として、High−k膜および金属膜を適用したゲート電極部では、オフセットスペーサとしてシリコン酸化膜を形成する際の成膜温度が高い場合には、ゲート電極部の金属膜が酸化されてしまい、抵抗がばらつくなどして電流駆動能力などのMOSトランジスタの特性を劣化させることになる。
【0028】
そこで、このようなオフセットスペーサとなるシリコン酸化膜を、上述した200℃程度の温度条件のもとで形成することで、ゲート電極部の金属膜が酸化されてしまうのを防止することができ、また、シリコン酸化膜中に含まれる物質の熱拡散を抑制することができる。その結果、電流駆動能力等のMOSトランジスタ特性を向上させることができる。
【0029】
実施の形態2
ここでは、前述したシリコン酸化膜(SiO膜)の形成手法を、MOSトランジスタのオフセットスペーサの形成に適用する場合について説明する。
【0030】
まず、図10に示すように、半導体基板1におけるnMOS領域R1では、界面層(Inter Layer)3a上に、所定の誘電率を有するHigh−k膜5a、所定の仕事関数を有する金属膜7aおよびポリシリコン膜9aを積層させる態様で、nチャネル型MOSトランジスタのゲート電極部11aが形成される。一方、半導体基板1におけるpMOS領域R2では、界面層3b上に、所定の誘電率を有するHigh−k膜5b、所定の仕事関数を有する金属膜7bおよびポリシリコン膜9bを積層させる態様で、pチャネル型MOSトランジスタのゲート電極部11bが形成される。
【0031】
ここで、界面層3a,3bとしては、たとえば、SiOあるいはSiON等の膜が用いられ、High−k膜5a,5bとしては、たとえば、HfSiON、HfONあるいはHfO2等のハフニウム系のHigh−k膜が適用される。また、nMOS領域R1のHigh−k膜5aの上には、nチャネル型MOSトランジスタのしきい値電圧を調整するために、LaOあるいはLa等のキャップ膜(図示せず)が形成される。pMOS領域R2のHigh−k膜5bの上には、pチャネル型MOSトランジスタのしきい値電圧を調整するために、AlOあるいはAl等のキャップ膜(図示せず)が形成される。
【0032】
また、金属膜の材料として、チタン(Ti)、タンタル(Ta)、ニッケル(Ni)、ジルコニウム(Zr)、ルテニウム(Ru)、コバルト(Co)、タングステン(W)等の遷移金属や、チタンナイトライド(TiN)等の窒化金属が適用される。nチャネル型MOSトランジスタのしきい値電圧とpチャネル型MOSトランジスタのしきい値電圧を調整するために、金属膜7aと金属膜7bとで異なる材料が適用される。
【0033】
こうして、ゲート電極部11a,11bがパターニングされた後、図11に示すように、ゲート電極部11a,11bを覆うように、半導体基板1上に膜厚約数nm程度のシリコン酸化膜13が形成される。このとき、前述した形成方法によってシリコン酸化膜13が形成される。
【0034】
図12に示すように、ゲート電極部11a,11bが形成された半導体基板1は、たとえば平行平板型のプラズマCVD装置のチャンバー61内に搬入される。チャンバー61内のヒータ(図示せず)の温度が約200℃に設定される。そのチャンバー61内に、キャリアガスとして亜酸化窒素(N2O)とヘリウム(He)で希釈したモノシラン(SiH4)を導入して、約2〜10秒程度、半導体基板1をモノシランに晒す(ステップ1)。
【0035】
このとき、モノシラン(SiH4)が半導体基板1(ゲート電極部11a,11b)の表面のダングリングボンドに結合することにより、モノシラン(SiH4)が半導体基板1に吸着する。また、前述したように、各ガスを所定の流量比に設定することで、モノシラン(SiH4)をチャンバー61内に均一に拡散させることができる。
【0036】
次に、図13に示すように、約1〜5秒程度、チャンバー61内を排気することにより、チャンバー61内に残存するモノシラン(SiH4)等がチャンバー61の外へ送り出される(ステップ2)。このとき、半導体基板1に吸着したモノシラン(SiH4)は、排気されずにそのまま残る。なお、このステップ2では、ヘリウム(He)と亜酸化窒素(N2O)については、これらを排気せずにチャンバー61内に導入し続けたままでもよい。
【0037】
次に、図14に示すように、チャンバー61内に亜酸化窒素(N2O)とヘリウム(He)を導入して亜酸化窒素プラズマを生成し、約10秒程度、半導体基板1を亜酸化窒素プラズマに晒す(ステップ3)。各ガスの流量比やRFパワーとしては、前述した条件が採用される。亜酸化窒素プラズマにより、亜酸化窒素は、窒素(N2)と酸素原子(O)に分解される。そして、半導体基板1に吸着したモノシラン(SiH4)の水素原子(H)が酸素原子(O)に置き換えられて、1層のSiO層(膜)が形成される。
【0038】
以下、ステップ1〜3を1サイクルとして、必要とされる膜厚が得られるまでこのサイクルを繰り返すことで、ゲート電極部11a,11bを覆うように半導体基板1上に所望の厚さのシリコン酸化膜13(図11参照)が形成される。このとき、シリコン酸化膜13では、ゲート電極部11a,11bの側面を覆う部分の膜厚t1は、半導体基板1の上面を覆う部分の膜厚t2よりも薄くなる。ゲート電極部11a,11bの側面を覆うシリコン酸化膜13の部分の膜厚がより薄いことで、エクステンション注入を行う際に、注入の制御性を高めることができ、さらに、後の工程において、ゲート電極部間の埋め込みを有利にすることができる。一方、半導体基板1の上面を覆うシリコン酸化膜13の部分の膜厚がより厚いことで、エクステンション注入を行う際の注入ダメージを軽減することができる。こうして形成されるシリコン酸化膜13のうち、ゲート電極部11aを覆うシリコン酸化膜をシリコン酸化膜13aとし、ゲート電極部11bを覆うシリコン酸化膜をシリコン酸化膜13bとする。
【0039】
次に、図15に示すように、nMOS領域R1を露出し、pMOS領域R2を覆う態様でレジストパターン51が形成される。nMOS領域R1では、シリコン酸化膜13aのうち、ゲート電極部11aの側面上に位置するシリコン酸化膜13aの部分がオフセットスペーサとなる。
【0040】
次に、そのシリコン酸化膜13aの部分からなるオフセットスペーサ等をマスクとして、たとえば、ヒ素(As)あるいはリン(P)等のn型の不純物イオンを注入(矢印)することにより、半導体基板1の表面から所定の深さにわたりn型のエクステンション注入領域43aが形成される。その後、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン51が除去される。
【0041】
次に、図16に示すように、シリコン酸化膜13を覆うように、さらに、シリコン酸化膜15が形成される。このシリコン酸化膜15も、前述した形成方法によって形成されることが好ましい。シリコン酸化膜13を形成する場合と同様に、ステップ1〜3を1サイクルとして、必要とされる膜厚が得られるまでこのサイクルを繰り返すことにより、所望の膜厚のシリコン酸化膜15が形成される。このとき、シリコン酸化膜13と同様に、シリコン酸化膜14では、ゲート電極部11a,11bの側面を覆う部分の膜厚は、半導体基板1の上面を覆う部分の膜厚よりも薄くなる。これにより、注入の制御性やゲート電極部間の埋め込み特性を向上させることができるとともに、注入ダメージを低減することができる。こうして形成されるシリコン酸化膜15のうち、ゲート電極部11aを覆うシリコン酸化膜をシリコン酸化膜15aとし、ゲート電極部11bを覆うシリコン酸化膜をシリコン酸化膜15bとする。
【0042】
次に、図17に示すように、nMOS領域R1を覆い、pMOS領域R2を露出する態様でレジストパターン52が形成される。pMOS領域R2では、シリコン酸化膜13b、15bのうち、ゲート電極部11bの側面上に位置するシリコン酸化膜13b、15bの部分がオフセットスペーサとなる。
【0043】
次に、そのシリコン酸化膜13b、15bの部分からなるオフセットスペーサ等をマスクとして、たとえば、フッ化ボロン(BF2)、ボロン(B)あるいはインジウム(In)等のp型の不純物イオンを注入(矢印)することにより、半導体基板1の表面から所定の深さにわたりp型のエクステンション注入領域43bが形成される。その後、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン52が除去される。
【0044】
次に、図18に示すように、ゲート電極部11a,11bを覆うように、半導体基板1上に絶縁膜17が形成される。この絶縁膜17としては、シリコン酸化膜、または、シリコン窒化膜、あるいは、それらの積層膜から形成されることが好ましい。次に、図19に示すように、絶縁膜17に異方性エッチングを施すことにより、ゲート電極部11aの側面上にサイドウォール絶縁膜17aが形成されるとともに、ゲート電極部11bの側面上にサイドウォール絶縁膜17bが形成される。
【0045】
次に、nMOS領域R1を露出し、pMOS領域R2を覆う態様でレジストパターン(図示せず)が形成され、そのレジストパターンと、サイドウォール絶縁膜17a等をマスクとして、たとえば、ヒ素(As)あるいはリン(P)等のn型の不純物イオンを注入(矢印)することにより、nMOS領域R1では、半導体基板1の表面から所定の深さにわたりn型のソース・ドレイン注入領域(図示せず)が形成される。
【0046】
一方、nMOS領域R1を覆い、pMOS領域R2を露出する態様でレジストパターン(図示せず)が形成され、そのレジストパターンと、サイドウォール絶縁膜17b等をマスクとして、たとえば、フッ化ボロン(BF2)、ボロン(B)あるいはインジウム(In)等のp型の不純物イオンを注入(矢印)することにより、pMOS領域R2では、半導体基板1の表面から所定の深さにわたりp型のソース・ドレイン注入領域(図示せず)が形成される。
【0047】
次に、所定の熱処理を施して、エクステンション注入領域43a,43bおよびソース・ドレイン注入領域に注入された不純物イオンを熱拡散させることによって、図20に示すように、nMOS領域R1では、エクステンション領域44aおよびソース・ドレイン領域45aが形成される。一方、pMOS領域R2では、エクステンション領域44bおよびソース・ドレイン領域45bが形成される。
【0048】
その後、サリサイドプロセスにより、図21に示すように、ゲート電極部11a,11bにおけるポリシリコン膜9a,9bの表面とその近傍の領域に金属シリサイド層19a,19bが形成され、ソース・ドレイン領域45a,45bの表面とその近傍の領域に金属シリサイド層21a,21bが形成される。このとき、金属シリサイド層19a,19b,21a,21bの材料として、たとえば、NiSiやNiPtSiが用いられる。こうして、nチャネル型MOSトランジスタT1とpチャネル型MOSトランジスタT2の主要部分が形成される。
【0049】
次に、図22に示すように、MOSトランジスタT1,T2を覆うように、半導体基板1上に所定の応力を有するシリコン窒化膜からなるストレッサー膜23a,23bが形成される。このストレッサー膜23a,23bは、局所的な歪をMOSトランジスタのチャネルが形成される領域に与えることによって、キャリアの移動度を上げるために形成される。次に、図23に示すように、そのストレッサー膜23a,23bを覆うように、半導体基板1上にシリコン酸化膜等からなる層間絶縁膜25が形成される。
【0050】
次に、図24に示すように、ゲート電極部11aの金属シリサイド層19aに電気的に接続されるプラグ27a、ゲート電極部11bの金属シリサイド層19bに電気的に接続されるプラグ27およびソース・ドレイン領域45bの金属シリサイド層21bに電気的に接続されるプラグ27cが形成される。
【0051】
次に、図25に示すように、層間絶縁膜25上にライナー膜29a,29bが形成される。そのライナー膜29a,29b上に、誘電率の比較的低いLow−k膜31a,31bが形成される。そのLow−k膜31a等にプラグ27aを露出する配線溝が形成される。また、Low−k膜31b等にプラグ27bを露出する配線溝と、プラグ27cを露出する配線溝が形成される。次に、これらの配線溝に銅配線33a,33b,33cが形成される。こうして、半導体装置の主要部分が形成されることになる。
【0052】
上述した半導体装置の製造方法では、ALD法により、n(p)チャネル型のMOSトランジスタにおいてオフセットスペーサとなるシリコン酸化膜13,15を、200℃程度の温度条件のもとで形成することで、ゲート電極部11a,11bの金属膜9a,9bが酸化されてしまうのを防止することができる。しかも、シリコン酸化膜として、シリコン酸化膜中の水素原子の量が、一般的なプラズマCVD法によって形成されるシリコン酸化膜中の水素原子の量と比較して低減された、良質なシリコン酸化膜13,15を形成することができる。
【0053】
また、サイクル数を変えることによってシリコン酸化膜の膜厚を精密に制御することができ、数nm程度の比較的薄いシリコン酸化膜13,15を精度よく形成することができる。所望の膜厚のシリコン酸化膜13,15が形成されることで、これをマスクとして不純物イオンを注入することによって、所望のエクステンション領域を確実に形成することができる。これらの結果、電流駆動能力等のMOSトランジスタ特性を向上させることができる。
【0054】
なお、上述した製造方法では、MOSトランジスタのオフセットスペーサとして、nチャネル型のMOSトランジスタとpチャネル型のMOSトランジスタの双方について、シリコン酸化膜を形成する場合を例に挙げて説明した。特に、2層目のオフセットスペーサとなるpチャネル型のMOSトランジスタのオフセットスペーサとしては、シリコン酸化膜の代わりにシリコン窒化膜を形成するようにしてもよい。
【0055】
この場合には、シリコン窒化膜は、熱CVD法により、たとえば、ジクロルシラン(SiH2Cl2)とアンモニア(NH3)とを反応させることにより、また、ヘキサクロロジシラン(HCD)とアンモニア(NH3)とを反応させることにより、あるいは、モノシランとアンモニア(NH3)を反応させることにより形成することができる。
【0056】
また、シリコン酸化膜13,15を形成する装置として、平行平板型のプラズマCVD装置を例に挙げて説明したが、ステップ1〜3を実現することができる装置であれば、プラズマCVD装置に限られない。
【0057】
実施の形態3
ここでは、一般的な平行平板型のプラズマCVD装置を用いて、低温度のもとで炭素を添加したシリコン酸化(SiCO)膜を形成するための製造方法について説明する。図26に示すように、炭素を添加したシリコン酸化膜は、3つのステップを1つのサイクルとして、このサイクルを所定回数繰り返すことによって形成される。まず、ステップ1では、半導体基板がトリメチルシラン(Si(CH3)3H、以下、「TMS」と記す。)に暴露される。次に、ステップ2では、残存するトリメチルシラン(TMS)が排気される。そして、ステップ3では、半導体基板が亜酸化窒素プラズマに晒される。
【0058】
各ステップについて、さらに詳しく説明する。図27に示すように、まず、半導体基板63がプラズマCVD装置のチャンバー61内に搬入される。ステップ1では、チャンバー61内に設けられたヒータの温度が約200℃に設定される。そのチャンバー61内に、キャリアガスとして亜酸化窒素(N2O)とヘリウム(He)で希釈したトリメチルシラン(TMS)を導入(矢印74)して、約2〜10秒程度、半導体基板63をトリメチルシラン(TMS)に晒す。このとき、図28に示すように、トリメチルシラン(TMS)が下地(半導体基板63)のダングリングボンドに結合することにより、トリメチルシラン(TMS)が下地(半導体基板63)に吸着する。なお、図28は、図27に示す丸印Aの部分を拡大したものである。
【0059】
ガスの流量比の一例としては、たとえば、TMS:N2O:He=1:30:300とされる。特に、トリメチルシラン(TMS)の流量1に対して、Heの流量を300〜500程度に設定することで、チャンバー61内にトリメチルシラン(TMS)を均一に拡散させることができる。
【0060】
次に、ステップ2では、図29に示すように、約1〜5秒程度、チャンバー61内を排気することにより、チャンバー61内に残存するトリメチルシラン(TMS)がチャンバー61の外へ送り出される(矢印75)。このとき、図30に示すように、下地(半導体基板63)に吸着したトリメチルシラン(TMS)は、排気されずにそのまま残る。なお、図30は、図29に示す丸印Aの部分を拡大したものである。また、このステップ2では、ヘリウム(He)と亜酸化窒素(N2O)については、これらを排気せずにチャンバー61内に導入し続けたままでもよい。
【0061】
次に、ステップ3では、図31に示すように、チャンバー61内に亜酸化窒素(N2O)とヘリウム(He)を導入(矢印76)して亜酸化窒素プラズマを生成し、約10秒程度、半導体基板63を亜酸化窒素プラズマに晒す。このとき、ガスの流量比の一例としては、たとえば、N2Oの流量1に対して、Heの流量を5〜10程度に設定する。また、RFパワーを、たとえば、0.1〜1W/cm2程度に設定する。
【0062】
図32に示すように、亜酸化窒素プラズマにより、亜酸化窒素は、窒素(N2)と酸素原子(O)に分解される。そして、下地(半導体基板63)に吸着したトリメチルシラン(TMS)の水素原子(H)またはメチル基(CH3)が酸素原子(O)に置き換えられて、1層のSiCO層が形成されることになる。なお、図32は、図31に示す丸印Aの部分を拡大したものである。
【0063】
以下、ステップ1〜3を1サイクルとして、必要とされる膜厚が得られるまでこのサイクルを繰り返すことで、所望の炭素を添加したシリコン酸化膜が形成されることになる。所望の炭素を添加したシリコン酸化膜が形成された半導体基板63は、チャンバー61から取り出される。
【0064】
上述した製造方法では、サイクルごとにトリメチルシラン(TMS)の単分子層が形成され、そして、その単分子層が酸化されて炭素を添加したシリコン酸化膜が1層ずつ形成される。これにより、サイクル数を変えることによってシリコン酸化膜の膜厚を精密に制御することができる。
【0065】
また、下地(半導体基板63)に吸着したトリメチルシラン(TMS)が亜酸化窒素プラズマによって酸化される際に、トリメチルシラン(TMS)の水素原子(H)等が、酸素(O)ラジカルによって水(H2O)として取り除くことができ、炭素を添加したシリコン酸化膜中に取り込まれる水素原子(H)の量が低減された、炭素を添加した良質なシリコン酸化膜を形成することができる。
【0066】
しかも、そのような炭素を添加した良質なシリコン酸化膜を、200℃程度の比較的低い温度のもとで形成することができ、たとえば、High−k膜および金属膜を適用したゲート電極部を有するMOSトランジスタのオフセットスペーサとして、この炭素を添加したシリコン酸化膜を形成することで、ゲート電極部の金属膜が酸化されてしまうのを防止することができる。その結果、電流駆動能力等のMOSトランジスタ特性を向上させることができる。
【0067】
なお、上述した製造方法では、炭素の供給源(前駆体)としてトリメチルシラン(TMS)を例に挙げて説明したが、トリメチルシラン(TMS)の他に、テトラメチルシラン(Si(CH3)4、以下、「4MS」と記す。)を適用することも可能である。テトラメチルシラン(4MS)を適用する場合における、他のキャリアガスとのガス流量比などの条件は、トリメチルシラン(TMS)を適用する場合における条件と実質的に同じ条件に設定される。
【0068】
実施の形態4
ここでは、前述した炭素を添加したシリコン酸化膜の形成手法を、MOSトランジスタのオフセットスペーサの形成に適用する場合について説明する。
【0069】
まず、図10に示す工程と同様の工程を経て、図33に示すように、半導体基板1におけるnMOS領域R1では、界面層3a上に、所定の誘電率を有するHigh−k膜5a、所定の仕事関数を有する金属膜7aおよびポリシリコン膜9aを積層させる態様で、nチャネル型MOSトランジスタのゲート電極部11aが形成される。一方、半導体基板1におけるpMOS領域R2では、界面層3b上に、所定の誘電率を有するHigh−k膜5b、所定の仕事関数を有する金属膜7bおよびポリシリコン膜9bを積層させる態様で、pチャネル型MOSトランジスタのゲート電極部11bが形成される。
【0070】
次に、図34に示すように、ゲート電極部11a,11bを覆うように、半導体基板1上に膜厚約数nm程度の炭素を添加したシリコン酸化膜14が形成される。このとき、前述した形成方法によって炭素を添加したシリコン酸化膜14が形成される。
【0071】
図35に示すように、ゲート電極部11a,11bが形成された半導体基板1は、たとえば平行平板型のプラズマCVD装置のチャンバー61内に搬入される。チャンバー61内のヒータ(図示せず)の温度が約200℃に設定される。そのチャンバー61内に、キャリアガスとして亜酸化窒素(N2O)とヘリウム(He)で希釈した、炭素の前駆体としてトリメチルシラン(TMS)を導入して、約2〜10秒程度、半導体基板1をトリメチルシラン(TMS)に晒す(ステップ1)。
【0072】
このとき、トリメチルシラン(TMS)が半導体基板1(ゲート電極部11a,11b)の表面のダングリングボンドに結合することにより、トリメチルシラン(TMS)が半導体基板1に吸着する。また、前述したように、各ガスを所定の流量比に設定することで、トリメチルシラン(TMS)をチャンバー61内に均一に拡散させることができる。
【0073】
次に、図36に示すように、約1〜5秒程度、チャンバー61内を排気することにより、チャンバー61内に残存するトリメチルシラン(TMS)等がチャンバー61の外へ送り出される(ステップ2)。このとき、半導体基板1に吸着したトリメチルシラン(TMS)は、排気されずにそのまま残る。なお、このステップ2では、ヘリウム(He)と亜酸化窒素(N2O)については、これらを排気せずにチャンバー61内に導入し続けたままでもよい。
【0074】
次に、図37に示すように、チャンバー61内に亜酸化窒素(N2O)とヘリウム(He)を導入して亜酸化窒素プラズマを生成し、約10秒程度、半導体基板1を亜酸化窒素プラズマに晒す(ステップ3)。各ガスの流量比やRFパワーとしては、前述した条件が採用される。亜酸化窒素プラズマにより、亜酸化窒素は、窒素(N2)と酸素原子(O)に分解される。そして、半導体基板1に吸着したトリメチルシラン(TMS)の水素原子(H)またはメチル基(CH3)が酸素原子(O)に置き換えられて、1層のSiCO層が形成される。
【0075】
以下、ステップ1〜3を1サイクルとして、必要とされる膜厚が得られるまでこのサイクルを繰り返すことで、ゲート電極部11a,11bを覆うように半導体基板1上に所望の厚さの、炭素を添加したシリコン酸化膜14(図34参照)が形成される。このとき、炭素を添加したシリコン酸化膜14では、ゲート電極部11a,11bの側面を覆う部分の膜厚t1は、半導体基板1の上面を覆う部分の膜厚t2よりも薄くなる。ゲート電極部11a,11bの側面を覆う炭素を添加したシリコン酸化膜14の部分の膜厚がより薄いことで、エクステンション注入を行う際に、注入の制御性を高めることができ、さらに、後の工程において、ゲート電極部間の埋め込みを有利にすることができる。一方、半導体基板1の上面を覆う炭素を添加したシリコン酸化膜14の部分の膜厚がより厚いことで、エクステンション注入を行う際の注入ダメージを軽減することができる。こうして形成される炭素を添加したシリコン酸化膜14のうち、ゲート電極部11aを覆う部分を炭素を添加したシリコン酸化膜14aとし、ゲート電極部11bを覆う部分を炭素を添加したシリコン酸化膜14bとする。
【0076】
次に、図38に示すように、nMOS領域R1を露出し、pMOS領域R2を覆う態様でレジストパターン51が形成される。nMOS領域R1では、シリコン酸化膜14aのうち、ゲート電極部11aの側面上に位置するシリコン酸化膜14aの部分がオフセットスペーサとなる。次に、そのシリコン酸化膜14aの部分からなるオフセットスペーサ等をマスクとして、たとえば、ヒ素(As)あるいはリン(P)等のn型の不純物イオンを注入(矢印)することにより、半導体基板1の表面から所定の深さにわたりn型のエクステンション注入領域43aが形成される。その後、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン51が除去される。
【0077】
次に、図39に示すように、炭素を添加したシリコン酸化膜14を覆うように、さらに、炭素を添加したシリコン酸化膜16が形成される。この炭素を添加したシリコン酸化膜16も、前述した形成方法によって形成されることが好ましい。炭素を添加したシリコン酸化膜14を形成する場合と同様に、ステップ1〜3を1サイクルとして、必要とされる膜厚が得られるまでこのサイクルを繰り返すことにより、所望の膜厚の炭素を添加したシリコン酸化膜16が形成される。このとき、炭素を添加したシリコン酸化膜14と同様に、炭素を添加したシリコン酸化膜16では、ゲート電極部11a,11bの側面を覆う部分の膜厚は、半導体基板1の上面を覆う部分の膜厚よりも薄くなる。これにより、注入の制御性やゲート電極部間の埋め込み特性を向上させることができるとともに、注入ダメージを低減することができる。こうして形成されるシリコン酸化膜16のうち、ゲート電極部11aを覆うシリコン酸化膜をシリコン酸化膜16aとし、ゲート電極部11bを覆うシリコン酸化膜をシリコン酸化膜16bとする。
【0078】
次に、図40に示すように、nMOS領域R1を覆い、pMOS領域R2を露出する態様でレジストパターン52が形成される。pMOS領域R2では、炭素を添加したシリコン酸化膜14b、16bのうち、ゲート電極部11bの側面上に位置する炭素を添加したシリコン酸化膜14b、16bの部分がオフセットスペーサとなる。
【0079】
次に、その炭素を添加したシリコン酸化膜14b、16bの部分からなるオフセットスペーサ等をマスクとして、たとえば、フッ化ボロン(BF2)、ボロン(B)あるいはインジウム(In)等のp型の不純物イオンを注入(矢印)することにより、半導体基板1の表面から所定の深さにわたりp型のエクステンション注入領域43bが形成される。その後、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン52が除去される。
【0080】
次に、図18および図19に示す工程と同様の工程を経て、ゲート電極部11aの側面上にサイドウォール絶縁膜17aが形成されるとともに、ゲート電極部11bの側面上にサイドウォール絶縁膜17bが形成される(図41参照)。次に、図20に示す工程と同様の工程を経て、nMOS領域R1では、エクステンション領域44aおよびソース・ドレイン領域45aが形成される。一方、pMOS領域R2では、エクステンション領域44bおよびソース・ドレイン領域45bが形成される(図41参照)。
【0081】
次に、図21に示す工程と同様の工程を経て、ゲート電極部11a,11bにおけるポリシリコン膜9a,9bの表面とその近傍の領域に金属シリサイド層19a,19bが形成され、ソース・ドレイン領域45a,45bの表面とその近傍の領域に金属シリサイド層21a,21bが形成される(図41参照)。次に、図22に示す工程と同様の工程を経て、MOSトランジスタT1,T2を覆うように、半導体基板1上に所定の応力を有するシリコン窒化膜からなるストレッサー膜23a,23bが形成される(図41参照)。
【0082】
次に、図23に示す工程と同様の工程を経て、ストレッサー膜23a,23bを覆うように、半導体基板1上にシリコン酸化膜等からなる層間絶縁膜25が形成される(図41参照)。次に、図24に示す工程と同様の工程を経て、ゲート電極部11aの金属シリサイド層19aに電気的に接続されるプラグ27a、ゲート電極部11bの金属シリサイド層19bに電気的に接続されるプラグ27およびソース・ドレイン領域45bの金属シリサイド層21bに電気的に接続されるプラグ27cが形成される(図41参照)。
【0083】
次に、図25に示す工程と同様の工程を経て、層間絶縁膜25上にライナー膜29a,29bが形成される。そのライナー膜29a,29b上に、誘電率の比較的低いLow−k膜31a,31bが形成される。そのLow−k膜31a等にプラグ27aを露出する配線溝が形成される。また、Low−k膜31b等にプラグ27bを露出する配線溝と、プラグ27cを露出する配線溝が形成される。次に、これらの配線溝に銅配線33a,33b,33cが形成される。こうして、図41に示すように、半導体装置の主要部分が形成されることになる。
【0084】
上述した半導体装置の製造方法では、ALD法により、n(p)チャネル型のMOSトランジスタにおいてオフセットスペーサとなる炭素を添加したシリコン酸化膜14,16を、200℃程度の温度条件のもとで形成することで、ゲート電極部11a,11bの金属膜9a,9bが酸化されてしまうのを防止することができる。しかも、炭素を添加したシリコン酸化膜として、炭素を添加したシリコン酸化膜中の水素原子の量が、一般的なプラズマCVD法によって形成される、炭素を添加したシリコン酸化膜中の水素原子の量と比較して低減された、炭素を添加した良質なシリコン酸化膜13,15を形成することができる。
【0085】
また、サイクル数を変えることによって炭素を添加したシリコン酸化膜の膜厚を精密に制御することができ、数nm程度の比較的薄い炭素を添加したシリコン酸化膜14,16を精度よく形成することができる。所望の膜厚の炭素を添加したシリコン酸化膜14,16が形成されることで、これをマスクとして不純物イオンを注入することによって、所望のエクステンション領域を確実に形成することができる。
【0086】
さらに、炭素を添加したシリコン酸化膜(SiOC膜)では、前述したシリコン酸化膜(SiO膜)と比較して、同じ膜厚に対して誘電率が低い。オフセットスペーサとして、そのような炭素を添加したシリコン酸化膜14,15を、MOSトランジスタT1,T2のゲート電極部11a,11bに形成することで、ゲート電極部11a,11bとソース・ドレイン領域45a,45bとの間のフリンジ容量を低減することができる。これらの結果、電流駆動能力等のMOSトランジスタ特性を向上させることができる。
【0087】
なお、上述した製造方法では、MOSトランジスタのオフセットスペーサとして、nチャネル型のMOSトランジスタとpチャネル型のMOSトランジスタの双方について、炭素を添加したシリコン酸化膜を形成する場合を例に挙げて説明した。特に、2層目のオフセットスペーサとなるpチャネル型のMOSトランジスタのオフセットスペーサとしては、すでに説明したように、炭素を添加したシリコン酸化膜の代わりにシリコン窒化膜を形成するようにしてもよい。
【0088】
また、炭素を添加したシリコン酸化膜14,16を形成する装置として、平行平板型のプラズマCVD装置を例に挙げて説明したが、ステップ1〜3を実現することができる装置であれば、プラズマCVD装置に限られない。
【0089】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【0090】
本発明は、High−k膜と金属膜を積層させたゲート電極部のオフセットスペーサとして有効に利用される。
【符号の説明】
【0091】
1 半導体基板、R1 nMOS領域、R2 pMOS領域、3a,3b 界面層、5a,5b High−k膜、7a,7b 金属膜、9a,9b ポリシリコン膜、11a,11b ゲート電極部、13,13a,13b シリコン酸化膜、14,14a,14b 炭素を添加したシリコン酸化膜、15,15a,15b シリコン酸化膜、16,16a,16b 炭素を添加したシリコン酸化膜、17 絶縁膜、17a,17b サイドウォール絶縁膜、19a,19b 金属シリサイド層、21a,21b 金属シリサイド層、23a,23b ストレッサー膜、25 層間絶縁膜、27a,27b,27c コンタクトプラグ、29a,29b ライナー膜、31a,31b Low−k膜、33a,33b,33c 銅配線、43a,43b エクステンション注入領域、44a,44b エクステンション領域、45a,45b ソース・ドレイン領域、51 レジストパターン、52 レジストパターン、61 チャンバー、63 半導体基板、65 N2Oプラズマ、71〜76 矢印。
【技術分野】
【0001】
本発明は半導体装置の製造方法に関し、特に、MOSトランジスタを備えた半導体装置の製造方法に関するものである。
【背景技術】
【0002】
近年、電子機器の高性能化と低消費電力化に対応するために、MOS(Metal Oxide Semiconductor)トランジスタには電流駆動能力を上げることが求められている。電流駆動能力を上げるために、ゲート絶縁膜として、SiO2膜やSiON膜よりも誘電率の高い絶縁膜(High−k膜)を適用し、ゲート電極部として、所定の仕事関数の金属材料からなる金属膜を適用したゲート電極部の開発が進められている。典型的には、High−k膜として、HfO2膜、HfON膜およびHfSiON膜等のハフニウム系の酸化膜等が適用され、金属材料としてチタンナイトライド(TiN)等が適用されている。
【0003】
MOSトランジスタのソース・ドレイン領域では、ゲート電極部とオーバーラップした極浅い接合のエクステンション(Extention)領域が形成される。エクステンション領域は、次のようにして形成される。まず、MOSトランジスタのゲート電極部となる、ポリシリコン膜、金属膜およびHigh−k膜がパターニングされる。次に、そのパターニングされた金属膜およびHigh−k膜等の側面上に、所定の膜厚のオフセットスペーサが形成される。次に、そのオフセットスペーサをマスクとして、所定導電型の不純物イオンを注入することによって、エクステンション領域が形成される。
【0004】
従来、High−k膜および金属膜等を適用したゲート電極部では、オフセットスペーサとして、シリコン窒化(SiN)膜が適用されている。ところが、シリコン窒化膜は誘電率が比較的高いために、MOSトランジスタの動作速度の向上には限界がある。そこで、MOSトランジスタの更なる動作速度の向上を図るために、誘電率のより低いシリコン酸化膜の適用が進められている。なお、High−k膜と金属膜を適用したゲート電極部の側面上にオフセットスペーサを形成した半導体装置を開示した文献として、たとえば、特許文献1,2がある。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2000−114522号公報
【特許文献2】特開2008−60538号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、従来の半導体装置では次のような問題点があった。High−k膜および金属膜を適用したゲート電極部のオフセットスペーサとして、シリコン酸化膜を形成する場合に、これを減圧CVD(Chemical Vapor Deposition)法によって形成させようとすると、成膜温度が比較的高いために金属膜が酸化されてしまうことがある。このため、抵抗がばらつくなどしてMOSトランジスタの特性を劣化させることになる。
【0007】
一方、シリコン酸化膜を比較的低い温度のもとで形成させようとすると、一般的に脆弱なシリコン酸化膜が形成されてしまい、良質のシリコン酸化膜を形成することが困難である。たとえば、シリコン酸化膜中の水素の含有量が高くなると、これは、特に、pチャネル型のMOSFET(MOS Field Effective Transistor)において、NBTI(Negative Bias Temperature Instability)不良を起こす原因の一つとなる。
【0008】
また、オフセットスペーサとしてのシリコン酸化膜には、ゲート電極部とオーバーラップするエクステンション領域の寸法精度を確保するため、膜厚約5nm程度の薄い膜厚をもってゲート電極部の側面に均一に形成することが求められる。
【0009】
本発明は、上述した開発の一環で提案されたものであり、その目的は、オフセットスペーサとして、比較的低い温度のもとで、良質で、かつ、薄いシリコン酸化膜等を均一に形成することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0010】
本発明に係る一の半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面における所定の領域に、所定の誘電率を有する誘電体膜上に所定の仕事関数を有する金属膜を積層させる態様でゲート電極部を形成する。ゲート電極部の側面を覆うように所定のオフセット絶縁膜を形成する。ゲート電極部の側面上に位置するオフセット絶縁膜の部分をオフセットスペーサとし、そのオフセットスペーサをマスクとして所定の導電型の不純物を導入することにより、所定の領域にエクステンション領域を形成する。オフセット絶縁膜を形成する工程は、半導体基板を所定のチャンバー内に配置し、チャンバー内にモノシラン(SiH4)を導入して半導体基板をモノシラン(SiH4)に晒すことにより、半導体基板にモノシランを吸着させる第1ステップと、チャンバー内に残留するモノシラン(SiH4)を排気する第2ステップと、チャンバー内に亜酸化窒素(N2O)を導入し、亜酸化窒素をプラズマ化して半導体基板を亜酸化窒素プラズマに晒すことにより、半導体基板に吸着したモノシラン(SiH4)を酸化させる第3ステップとを1サイクルとして、そのサイクルを繰り返すことにより所定の膜厚のシリコン酸化膜を形成する工程を備えている。
【0011】
本発明に係る他の半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面における所定の領域に、所定の誘電率を有する誘電体膜上に所定の仕事関数を有する金属膜を積層させる態様でゲート電極部を形成する。ゲート電極部の側面を覆うように所定のオフセット絶縁膜を形成する。ゲート電極部の側面上に位置するオフセット絶縁膜の部分をオフセットスペーサとし、そのオフセットスペーサをマスクとして所定の導電型の不純物を導入することにより、所定の領域にエクステンション領域を形成する。オフセット絶縁膜を形成する工程は、半導体基板を所定のチャンバー内に配置し、チャンバー内に炭素の前駆体としてトリメチルシラン(Si(CH3)3H)およびテトラメチルシラン(Si(CH3)4)のいずれかを導入して半導体基板を前駆体に晒すことにより、半導体基板に前駆体を吸着させる第1ステップと、チャンバー内に残留する前駆体を排気する第2ステップと、チャンバー内に亜酸化窒素(N2O)を導入し、亜酸化窒素をプラズマ化して半導体基板を亜酸化窒素プラズマに晒すことにより、半導体基板に吸着した前駆体を酸化させる第3ステップとを1サイクルとして、そのサイクルを繰り返すことにより所定の膜厚の炭素を添加したシリコン酸化膜を形成する工程を備えている。
【発明の効果】
【0012】
本発明に係る一の半導体装置の製造方法によれば、オフセットスペーサとなるシリコン酸化膜を、200℃程度の温度条件のもとで形成することができ、ゲート電極部の金属膜が酸化されてしまうのを防止することができる。しかも、シリコン酸化膜として、シリコン酸化膜中の水素原子の量が低減された、良質なシリコン酸化膜を形成することができる。また、サイクル数を変えることによってシリコン酸化膜の膜厚を精密に制御することができる。
【0013】
本発明に係る一の半導体装置の製造方法によれば、オフセットスペーサとなる炭素を添加したシリコン酸化膜を、200℃程度の温度条件のもとで形成することができ、ゲート電極部の金属膜が酸化されてしまうのを防止することができる。しかも、炭素を添加したシリコン酸化膜として、膜中の水素原子の量が低減された、炭素を添加した良質なシリコン酸化膜を形成することができる。また、サイクル数を変えることによって、炭素を添加したシリコン酸化膜の膜厚を精密に制御することができる。
【図面の簡単な説明】
【0014】
【図1】本発明の実施の形態1に係る半導体装置の製造方法の各ステップを示す図である。
【図2】同実施の形態において、ステップ1の工程を示す断面図である。
【図3】同実施の形態において、ステップ1における半導体基板の表面の様子を示す部分拡大断面図である。
【図4】同実施の形態において、ステップ2の工程を示す断面図である。
【図5】同実施の形態において、ステップ2における半導体基板の表面の様子を示す部分拡大断面図である。
【図6】同実施の形態において、ステップ3の工程を示す断面図である。
【図7】同実施の形態において、ステップ3における半導体基板の表面の様子を示す部分拡大断面図である。
【図8】同実施の形態において、シリコン酸化膜の膜厚とサイクル数との関係を示すグラフである。
【図9】同実施の形態において、昇温脱ガス分析装置による水素脱ガスのスペクトルを示す図である。
【図10】本発明の実施の形態2に係る半導体装置の製造方法の一工程を示す断面図である。
【図11】同実施の形態の形態において、図10に示す工程の後に行われる工程を示す断面図である。
【図12】同実施の形態の形態において、図11に示す工程のステップ1における半導体基板の表面の様子を示す部分拡大断面図である。
【図13】同実施の形態の形態において、図11に示す工程のステップ2における半導体基板の表面の様子を示す部分拡大断面図である。
【図14】同実施の形態の形態において、図11に示す工程のステップ3における半導体基板の表面の様子を示す部分拡大断面図である。
【図15】同実施の形態の形態において、図11に示す工程の後に行われる工程を示す断面図である。
【図16】同実施の形態の形態において、図15に示す工程の後に行われる工程を示す断面図である。
【図17】同実施の形態の形態において、図16に示す工程の後に行われる工程を示す断面図である。
【図18】同実施の形態の形態において、図17に示す工程の後に行われる工程を示す断面図である。
【図19】同実施の形態の形態において、図18に示す工程の後に行われる工程を示す断面図である。
【図20】同実施の形態の形態において、図19に示す工程の後に行われる工程を示す断面図である。
【図21】同実施の形態の形態において、図20に示す工程の後に行われる工程を示す断面図である。
【図22】同実施の形態の形態において、図21に示す工程の後に行われる工程を示す断面図である。
【図23】同実施の形態の形態において、図22に示す工程の後に行われる工程を示す断面図である。
【図24】同実施の形態の形態において、図23に示す工程の後に行われる工程を示す断面図である。
【図25】同実施の形態の形態において、図24に示す工程の後に行われる工程を示す断面図である。
【図26】本発明の実施の形態3に係る半導体装置の製造方法の各ステップを示す図である。
【図27】同実施の形態において、ステップ1の工程を示す断面図である。
【図28】同実施の形態において、ステップ1における半導体基板の表面の様子を示す部分拡大断面図である。
【図29】同実施の形態において、ステップ2の工程を示す断面図である。
【図30】同実施の形態において、ステップ2における半導体基板の表面の様子を示す部分拡大断面図である。
【図31】同実施の形態において、ステップ3の工程を示す断面図である。
【図32】同実施の形態において、ステップ3における半導体基板の表面の様子を示す部分拡大断面図である。
【図33】本発明の実施の形態4に係る半導体装置の製造方法の一工程を示す断面図である。
【図34】同実施の形態の形態において、図33に示す工程の後に行われる工程を示す断面図である。
【図35】同実施の形態の形態において、図34に示す工程のステップ1における半導体基板の表面の様子を示す部分拡大断面図である。
【図36】同実施の形態の形態において、図34に示す工程のステップ2における半導体基板の表面の様子を示す部分拡大断面図である。
【図37】同実施の形態の形態において、図34に示す工程のステップ3における半導体基板の表面の様子を示す部分拡大断面図である。
【図38】同実施の形態の形態において、図34に示す工程の後に行われる工程を示す断面図である。
【図39】同実施の形態の形態において、図38に示す工程の後に行われる工程を示す断面図である。
【図40】同実施の形態の形態において、図39に示す工程の後に行われる工程を示す断面図である。
【図41】同実施の形態の形態において、図40に示す工程の後に行われる工程を示す断面図である。
【発明を実施するための形態】
【0015】
実施の形態1
ここでは、一般的な平行平板型のプラズマCVD装置を用いて、低温度のもとでシリコン酸化(SiO)膜を形成するための製造方法について説明する。図1に示すように、シリコン酸化膜は、3つのステップを1つのサイクルとして、このサイクルを所定回数繰り返すことによって形成される。まず、ステップ1では、半導体基板がモノシラン(SiH4)に暴露される。次に、ステップ2では、残存するモノシラン(SiH4)が排気される。そして、ステップ3では、半導体基板が亜酸化窒素プラズマに晒される。
【0016】
各ステップについて、さらに詳しく説明する。図2に示すように、まず、半導体基板63がプラズマCVD装置のチャンバー61内に搬入される。ステップ1では、チャンバー61内に設けられたヒータ(図示せず)の温度が約200℃に設定される。そのチャンバー61内に、キャリアガスとして亜酸化窒素(N2O)とヘリウム(He)で希釈したモノシラン(SiH4)を導入(矢印71)して、約2〜10秒程度、半導体基板63をモノシラン(SiH4)に晒す。このとき、図3に示すように、モノシラン(SiH4)が下地(半導体基板63)のダングリングボンドに結合することにより、モノシラン(SiH4)が下地(半導体基板63)に吸着する。なお、図3は、図2に示す丸印Aの部分を拡大したものである。
【0017】
ガスの流量比の一例としては、たとえば、SiH4:N2O:He=1:30:300とされる。特に、モノシラン(SiH4)の流量1に対して、Heの流量を300〜500程度に設定することで、チャンバー内にモノシラン(SiH4)を均一に拡散させることができる。また、キャリアガスとしての亜酸化窒素(N2O)を省いてもよい。
【0018】
次に、ステップ2では、図4に示すように、約1〜5秒程度、チャンバー61内を排気することにより、チャンバー61内に残存するモノシラン(SiH4)がチャンバー61の外へ送り出される(矢印72)。このとき、図5に示すように、下地(半導体基板63)に吸着したモノシラン(SiH4)は、排気されずにそのまま残る。なお、図5は、図4に示す丸印Aの部分を拡大したものである。また、このステップ2では、ヘリウム(He)と亜酸化窒素(N2O)については、これらを排気せずにチャンバー61内に導入し続けたままでもよい。
【0019】
次に、ステップ3では、図6に示すように、チャンバー61内に亜酸化窒素(N2O)とヘリウム(He)を導入(矢印73)して亜酸化窒素プラズマを生成し、約10秒程度、半導体基板63を亜酸化窒素プラズマに晒す。このとき、ガスの流量比の一例としては、たとえば、N2Oの流量1に対して、Heの流量を5〜10程度に設定する。また、RFパワーを、たとえば、0.1〜1W/cm2程度に設定する。
【0020】
図7に示すように、亜酸化窒素プラズマにより、亜酸化窒素は、窒素(N2)と酸素原子(O)に分解される。そして、下地(半導体基板63)に吸着したモノシラン(SiH4)の水素原子(H)が酸素原子(O)に置き換えられて、1層のSiO層が形成されることになる。このようにして形成されるシリコン酸化膜は、シリコン原子(Si)に2つの酸素原子(O)が結合した態様のシリコン酸化膜というよりは、シリコン原子(Si)に1つの酸素原子(O)が結合した態様のシリコン酸化膜として形成される確率が高いことから、この明細書では「SiO膜」と表記することにする。なお、図7は、図6に示す丸印Aの部分を拡大したものである。
【0021】
以下、ステップ1〜3を1サイクルとして、必要とされる膜厚が得られるまでこのサイクルを繰り返すことで、所望のシリコン酸化膜が形成されることになる。所望のシリコン酸化膜が形成された半導体基板63は、チャンバー61から取り出される。
【0022】
上述した製造方法では、サイクルごとにモノシランの単分子層が形成され、そして、その単分子層が酸化されてシリコン酸化膜が1層ずつ形成されることから、ALD(Atomic Layer Deposition)法と称される。ここで、発明者らによって測定されたシリコン酸化膜の膜厚とサイクル数との関係を示すグラフを図8に示す。横軸はサイクル数であり、縦軸はシリコン酸化膜の膜厚である。
【0023】
図8に示すように、シリコン酸化膜の膜厚は、サイクル数に比例していることがわかる。このことは、各サイクルにおいて下地に吸着したモノシラン(SiH4)が亜酸化窒素プラズマによって酸化される量が一定であることを意味する。グラフの傾きから、1サイクルにおいて形成されるシリコン酸化膜の膜厚は、約0.13nmと見積もられる。したがって、上述した製造方法では、サイクル数を変えることによってシリコン酸化膜の膜厚を精密に制御することができることが判明した。
【0024】
また、上述した製造方法では、下地(半導体基板63)に吸着したモノシラン(SiH4)が亜酸化窒素プラズマによって酸化される際に、モノシラン(SiH4)の水素原子(H)が、酸素(O)ラジカルによって水(H2O)として取り除かれることになる。これにより、シリコン酸化膜中に取り込まれる水素原子(H)の量を減らすことができる。
【0025】
ここで、発明者らによって、昇温脱ガス分析装置(TDS:Thermal Desorption Spectroscopy)を用いて測定された水素脱ガスのスペクトルを図9に示す。横軸は温度であり、縦軸は水素の量に相当する。実線のグラフ(グラフA)は、上述した製造方法によって形成されたシリコン酸化膜の水素脱ガススペクトルを示し、点線のグラフ(グラフB)は、従来のプラズマCVD法によって形成されたシリコン酸化膜の水素脱ガススペクトルを示す。
【0026】
図9に示すように、グラフBでは、温度400〜500℃にかけて水素の脱ガス量が増えているのに対して、グラフAでは、水素の脱ガス量が少ないことがわかる。これは、シリコン酸化膜中に取り込まれる水素原子(H)の量が減少することで、結果的に、水素ガスとして脱離する量が減少するためであると考えられる。したがって、上述した製造方法では、水素(原子)の含有量の少ない、膜として良質なシリコン酸化膜を形成できることが判明した。
【0027】
さらに、上述した製造方法では、そのような良質なシリコン酸化膜を、200℃程度の比較的低い温度のもとで形成することができる。MOSトランジスタのゲート電極部として、High−k膜および金属膜を適用したゲート電極部では、オフセットスペーサとしてシリコン酸化膜を形成する際の成膜温度が高い場合には、ゲート電極部の金属膜が酸化されてしまい、抵抗がばらつくなどして電流駆動能力などのMOSトランジスタの特性を劣化させることになる。
【0028】
そこで、このようなオフセットスペーサとなるシリコン酸化膜を、上述した200℃程度の温度条件のもとで形成することで、ゲート電極部の金属膜が酸化されてしまうのを防止することができ、また、シリコン酸化膜中に含まれる物質の熱拡散を抑制することができる。その結果、電流駆動能力等のMOSトランジスタ特性を向上させることができる。
【0029】
実施の形態2
ここでは、前述したシリコン酸化膜(SiO膜)の形成手法を、MOSトランジスタのオフセットスペーサの形成に適用する場合について説明する。
【0030】
まず、図10に示すように、半導体基板1におけるnMOS領域R1では、界面層(Inter Layer)3a上に、所定の誘電率を有するHigh−k膜5a、所定の仕事関数を有する金属膜7aおよびポリシリコン膜9aを積層させる態様で、nチャネル型MOSトランジスタのゲート電極部11aが形成される。一方、半導体基板1におけるpMOS領域R2では、界面層3b上に、所定の誘電率を有するHigh−k膜5b、所定の仕事関数を有する金属膜7bおよびポリシリコン膜9bを積層させる態様で、pチャネル型MOSトランジスタのゲート電極部11bが形成される。
【0031】
ここで、界面層3a,3bとしては、たとえば、SiOあるいはSiON等の膜が用いられ、High−k膜5a,5bとしては、たとえば、HfSiON、HfONあるいはHfO2等のハフニウム系のHigh−k膜が適用される。また、nMOS領域R1のHigh−k膜5aの上には、nチャネル型MOSトランジスタのしきい値電圧を調整するために、LaOあるいはLa等のキャップ膜(図示せず)が形成される。pMOS領域R2のHigh−k膜5bの上には、pチャネル型MOSトランジスタのしきい値電圧を調整するために、AlOあるいはAl等のキャップ膜(図示せず)が形成される。
【0032】
また、金属膜の材料として、チタン(Ti)、タンタル(Ta)、ニッケル(Ni)、ジルコニウム(Zr)、ルテニウム(Ru)、コバルト(Co)、タングステン(W)等の遷移金属や、チタンナイトライド(TiN)等の窒化金属が適用される。nチャネル型MOSトランジスタのしきい値電圧とpチャネル型MOSトランジスタのしきい値電圧を調整するために、金属膜7aと金属膜7bとで異なる材料が適用される。
【0033】
こうして、ゲート電極部11a,11bがパターニングされた後、図11に示すように、ゲート電極部11a,11bを覆うように、半導体基板1上に膜厚約数nm程度のシリコン酸化膜13が形成される。このとき、前述した形成方法によってシリコン酸化膜13が形成される。
【0034】
図12に示すように、ゲート電極部11a,11bが形成された半導体基板1は、たとえば平行平板型のプラズマCVD装置のチャンバー61内に搬入される。チャンバー61内のヒータ(図示せず)の温度が約200℃に設定される。そのチャンバー61内に、キャリアガスとして亜酸化窒素(N2O)とヘリウム(He)で希釈したモノシラン(SiH4)を導入して、約2〜10秒程度、半導体基板1をモノシランに晒す(ステップ1)。
【0035】
このとき、モノシラン(SiH4)が半導体基板1(ゲート電極部11a,11b)の表面のダングリングボンドに結合することにより、モノシラン(SiH4)が半導体基板1に吸着する。また、前述したように、各ガスを所定の流量比に設定することで、モノシラン(SiH4)をチャンバー61内に均一に拡散させることができる。
【0036】
次に、図13に示すように、約1〜5秒程度、チャンバー61内を排気することにより、チャンバー61内に残存するモノシラン(SiH4)等がチャンバー61の外へ送り出される(ステップ2)。このとき、半導体基板1に吸着したモノシラン(SiH4)は、排気されずにそのまま残る。なお、このステップ2では、ヘリウム(He)と亜酸化窒素(N2O)については、これらを排気せずにチャンバー61内に導入し続けたままでもよい。
【0037】
次に、図14に示すように、チャンバー61内に亜酸化窒素(N2O)とヘリウム(He)を導入して亜酸化窒素プラズマを生成し、約10秒程度、半導体基板1を亜酸化窒素プラズマに晒す(ステップ3)。各ガスの流量比やRFパワーとしては、前述した条件が採用される。亜酸化窒素プラズマにより、亜酸化窒素は、窒素(N2)と酸素原子(O)に分解される。そして、半導体基板1に吸着したモノシラン(SiH4)の水素原子(H)が酸素原子(O)に置き換えられて、1層のSiO層(膜)が形成される。
【0038】
以下、ステップ1〜3を1サイクルとして、必要とされる膜厚が得られるまでこのサイクルを繰り返すことで、ゲート電極部11a,11bを覆うように半導体基板1上に所望の厚さのシリコン酸化膜13(図11参照)が形成される。このとき、シリコン酸化膜13では、ゲート電極部11a,11bの側面を覆う部分の膜厚t1は、半導体基板1の上面を覆う部分の膜厚t2よりも薄くなる。ゲート電極部11a,11bの側面を覆うシリコン酸化膜13の部分の膜厚がより薄いことで、エクステンション注入を行う際に、注入の制御性を高めることができ、さらに、後の工程において、ゲート電極部間の埋め込みを有利にすることができる。一方、半導体基板1の上面を覆うシリコン酸化膜13の部分の膜厚がより厚いことで、エクステンション注入を行う際の注入ダメージを軽減することができる。こうして形成されるシリコン酸化膜13のうち、ゲート電極部11aを覆うシリコン酸化膜をシリコン酸化膜13aとし、ゲート電極部11bを覆うシリコン酸化膜をシリコン酸化膜13bとする。
【0039】
次に、図15に示すように、nMOS領域R1を露出し、pMOS領域R2を覆う態様でレジストパターン51が形成される。nMOS領域R1では、シリコン酸化膜13aのうち、ゲート電極部11aの側面上に位置するシリコン酸化膜13aの部分がオフセットスペーサとなる。
【0040】
次に、そのシリコン酸化膜13aの部分からなるオフセットスペーサ等をマスクとして、たとえば、ヒ素(As)あるいはリン(P)等のn型の不純物イオンを注入(矢印)することにより、半導体基板1の表面から所定の深さにわたりn型のエクステンション注入領域43aが形成される。その後、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン51が除去される。
【0041】
次に、図16に示すように、シリコン酸化膜13を覆うように、さらに、シリコン酸化膜15が形成される。このシリコン酸化膜15も、前述した形成方法によって形成されることが好ましい。シリコン酸化膜13を形成する場合と同様に、ステップ1〜3を1サイクルとして、必要とされる膜厚が得られるまでこのサイクルを繰り返すことにより、所望の膜厚のシリコン酸化膜15が形成される。このとき、シリコン酸化膜13と同様に、シリコン酸化膜14では、ゲート電極部11a,11bの側面を覆う部分の膜厚は、半導体基板1の上面を覆う部分の膜厚よりも薄くなる。これにより、注入の制御性やゲート電極部間の埋め込み特性を向上させることができるとともに、注入ダメージを低減することができる。こうして形成されるシリコン酸化膜15のうち、ゲート電極部11aを覆うシリコン酸化膜をシリコン酸化膜15aとし、ゲート電極部11bを覆うシリコン酸化膜をシリコン酸化膜15bとする。
【0042】
次に、図17に示すように、nMOS領域R1を覆い、pMOS領域R2を露出する態様でレジストパターン52が形成される。pMOS領域R2では、シリコン酸化膜13b、15bのうち、ゲート電極部11bの側面上に位置するシリコン酸化膜13b、15bの部分がオフセットスペーサとなる。
【0043】
次に、そのシリコン酸化膜13b、15bの部分からなるオフセットスペーサ等をマスクとして、たとえば、フッ化ボロン(BF2)、ボロン(B)あるいはインジウム(In)等のp型の不純物イオンを注入(矢印)することにより、半導体基板1の表面から所定の深さにわたりp型のエクステンション注入領域43bが形成される。その後、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン52が除去される。
【0044】
次に、図18に示すように、ゲート電極部11a,11bを覆うように、半導体基板1上に絶縁膜17が形成される。この絶縁膜17としては、シリコン酸化膜、または、シリコン窒化膜、あるいは、それらの積層膜から形成されることが好ましい。次に、図19に示すように、絶縁膜17に異方性エッチングを施すことにより、ゲート電極部11aの側面上にサイドウォール絶縁膜17aが形成されるとともに、ゲート電極部11bの側面上にサイドウォール絶縁膜17bが形成される。
【0045】
次に、nMOS領域R1を露出し、pMOS領域R2を覆う態様でレジストパターン(図示せず)が形成され、そのレジストパターンと、サイドウォール絶縁膜17a等をマスクとして、たとえば、ヒ素(As)あるいはリン(P)等のn型の不純物イオンを注入(矢印)することにより、nMOS領域R1では、半導体基板1の表面から所定の深さにわたりn型のソース・ドレイン注入領域(図示せず)が形成される。
【0046】
一方、nMOS領域R1を覆い、pMOS領域R2を露出する態様でレジストパターン(図示せず)が形成され、そのレジストパターンと、サイドウォール絶縁膜17b等をマスクとして、たとえば、フッ化ボロン(BF2)、ボロン(B)あるいはインジウム(In)等のp型の不純物イオンを注入(矢印)することにより、pMOS領域R2では、半導体基板1の表面から所定の深さにわたりp型のソース・ドレイン注入領域(図示せず)が形成される。
【0047】
次に、所定の熱処理を施して、エクステンション注入領域43a,43bおよびソース・ドレイン注入領域に注入された不純物イオンを熱拡散させることによって、図20に示すように、nMOS領域R1では、エクステンション領域44aおよびソース・ドレイン領域45aが形成される。一方、pMOS領域R2では、エクステンション領域44bおよびソース・ドレイン領域45bが形成される。
【0048】
その後、サリサイドプロセスにより、図21に示すように、ゲート電極部11a,11bにおけるポリシリコン膜9a,9bの表面とその近傍の領域に金属シリサイド層19a,19bが形成され、ソース・ドレイン領域45a,45bの表面とその近傍の領域に金属シリサイド層21a,21bが形成される。このとき、金属シリサイド層19a,19b,21a,21bの材料として、たとえば、NiSiやNiPtSiが用いられる。こうして、nチャネル型MOSトランジスタT1とpチャネル型MOSトランジスタT2の主要部分が形成される。
【0049】
次に、図22に示すように、MOSトランジスタT1,T2を覆うように、半導体基板1上に所定の応力を有するシリコン窒化膜からなるストレッサー膜23a,23bが形成される。このストレッサー膜23a,23bは、局所的な歪をMOSトランジスタのチャネルが形成される領域に与えることによって、キャリアの移動度を上げるために形成される。次に、図23に示すように、そのストレッサー膜23a,23bを覆うように、半導体基板1上にシリコン酸化膜等からなる層間絶縁膜25が形成される。
【0050】
次に、図24に示すように、ゲート電極部11aの金属シリサイド層19aに電気的に接続されるプラグ27a、ゲート電極部11bの金属シリサイド層19bに電気的に接続されるプラグ27およびソース・ドレイン領域45bの金属シリサイド層21bに電気的に接続されるプラグ27cが形成される。
【0051】
次に、図25に示すように、層間絶縁膜25上にライナー膜29a,29bが形成される。そのライナー膜29a,29b上に、誘電率の比較的低いLow−k膜31a,31bが形成される。そのLow−k膜31a等にプラグ27aを露出する配線溝が形成される。また、Low−k膜31b等にプラグ27bを露出する配線溝と、プラグ27cを露出する配線溝が形成される。次に、これらの配線溝に銅配線33a,33b,33cが形成される。こうして、半導体装置の主要部分が形成されることになる。
【0052】
上述した半導体装置の製造方法では、ALD法により、n(p)チャネル型のMOSトランジスタにおいてオフセットスペーサとなるシリコン酸化膜13,15を、200℃程度の温度条件のもとで形成することで、ゲート電極部11a,11bの金属膜9a,9bが酸化されてしまうのを防止することができる。しかも、シリコン酸化膜として、シリコン酸化膜中の水素原子の量が、一般的なプラズマCVD法によって形成されるシリコン酸化膜中の水素原子の量と比較して低減された、良質なシリコン酸化膜13,15を形成することができる。
【0053】
また、サイクル数を変えることによってシリコン酸化膜の膜厚を精密に制御することができ、数nm程度の比較的薄いシリコン酸化膜13,15を精度よく形成することができる。所望の膜厚のシリコン酸化膜13,15が形成されることで、これをマスクとして不純物イオンを注入することによって、所望のエクステンション領域を確実に形成することができる。これらの結果、電流駆動能力等のMOSトランジスタ特性を向上させることができる。
【0054】
なお、上述した製造方法では、MOSトランジスタのオフセットスペーサとして、nチャネル型のMOSトランジスタとpチャネル型のMOSトランジスタの双方について、シリコン酸化膜を形成する場合を例に挙げて説明した。特に、2層目のオフセットスペーサとなるpチャネル型のMOSトランジスタのオフセットスペーサとしては、シリコン酸化膜の代わりにシリコン窒化膜を形成するようにしてもよい。
【0055】
この場合には、シリコン窒化膜は、熱CVD法により、たとえば、ジクロルシラン(SiH2Cl2)とアンモニア(NH3)とを反応させることにより、また、ヘキサクロロジシラン(HCD)とアンモニア(NH3)とを反応させることにより、あるいは、モノシランとアンモニア(NH3)を反応させることにより形成することができる。
【0056】
また、シリコン酸化膜13,15を形成する装置として、平行平板型のプラズマCVD装置を例に挙げて説明したが、ステップ1〜3を実現することができる装置であれば、プラズマCVD装置に限られない。
【0057】
実施の形態3
ここでは、一般的な平行平板型のプラズマCVD装置を用いて、低温度のもとで炭素を添加したシリコン酸化(SiCO)膜を形成するための製造方法について説明する。図26に示すように、炭素を添加したシリコン酸化膜は、3つのステップを1つのサイクルとして、このサイクルを所定回数繰り返すことによって形成される。まず、ステップ1では、半導体基板がトリメチルシラン(Si(CH3)3H、以下、「TMS」と記す。)に暴露される。次に、ステップ2では、残存するトリメチルシラン(TMS)が排気される。そして、ステップ3では、半導体基板が亜酸化窒素プラズマに晒される。
【0058】
各ステップについて、さらに詳しく説明する。図27に示すように、まず、半導体基板63がプラズマCVD装置のチャンバー61内に搬入される。ステップ1では、チャンバー61内に設けられたヒータの温度が約200℃に設定される。そのチャンバー61内に、キャリアガスとして亜酸化窒素(N2O)とヘリウム(He)で希釈したトリメチルシラン(TMS)を導入(矢印74)して、約2〜10秒程度、半導体基板63をトリメチルシラン(TMS)に晒す。このとき、図28に示すように、トリメチルシラン(TMS)が下地(半導体基板63)のダングリングボンドに結合することにより、トリメチルシラン(TMS)が下地(半導体基板63)に吸着する。なお、図28は、図27に示す丸印Aの部分を拡大したものである。
【0059】
ガスの流量比の一例としては、たとえば、TMS:N2O:He=1:30:300とされる。特に、トリメチルシラン(TMS)の流量1に対して、Heの流量を300〜500程度に設定することで、チャンバー61内にトリメチルシラン(TMS)を均一に拡散させることができる。
【0060】
次に、ステップ2では、図29に示すように、約1〜5秒程度、チャンバー61内を排気することにより、チャンバー61内に残存するトリメチルシラン(TMS)がチャンバー61の外へ送り出される(矢印75)。このとき、図30に示すように、下地(半導体基板63)に吸着したトリメチルシラン(TMS)は、排気されずにそのまま残る。なお、図30は、図29に示す丸印Aの部分を拡大したものである。また、このステップ2では、ヘリウム(He)と亜酸化窒素(N2O)については、これらを排気せずにチャンバー61内に導入し続けたままでもよい。
【0061】
次に、ステップ3では、図31に示すように、チャンバー61内に亜酸化窒素(N2O)とヘリウム(He)を導入(矢印76)して亜酸化窒素プラズマを生成し、約10秒程度、半導体基板63を亜酸化窒素プラズマに晒す。このとき、ガスの流量比の一例としては、たとえば、N2Oの流量1に対して、Heの流量を5〜10程度に設定する。また、RFパワーを、たとえば、0.1〜1W/cm2程度に設定する。
【0062】
図32に示すように、亜酸化窒素プラズマにより、亜酸化窒素は、窒素(N2)と酸素原子(O)に分解される。そして、下地(半導体基板63)に吸着したトリメチルシラン(TMS)の水素原子(H)またはメチル基(CH3)が酸素原子(O)に置き換えられて、1層のSiCO層が形成されることになる。なお、図32は、図31に示す丸印Aの部分を拡大したものである。
【0063】
以下、ステップ1〜3を1サイクルとして、必要とされる膜厚が得られるまでこのサイクルを繰り返すことで、所望の炭素を添加したシリコン酸化膜が形成されることになる。所望の炭素を添加したシリコン酸化膜が形成された半導体基板63は、チャンバー61から取り出される。
【0064】
上述した製造方法では、サイクルごとにトリメチルシラン(TMS)の単分子層が形成され、そして、その単分子層が酸化されて炭素を添加したシリコン酸化膜が1層ずつ形成される。これにより、サイクル数を変えることによってシリコン酸化膜の膜厚を精密に制御することができる。
【0065】
また、下地(半導体基板63)に吸着したトリメチルシラン(TMS)が亜酸化窒素プラズマによって酸化される際に、トリメチルシラン(TMS)の水素原子(H)等が、酸素(O)ラジカルによって水(H2O)として取り除くことができ、炭素を添加したシリコン酸化膜中に取り込まれる水素原子(H)の量が低減された、炭素を添加した良質なシリコン酸化膜を形成することができる。
【0066】
しかも、そのような炭素を添加した良質なシリコン酸化膜を、200℃程度の比較的低い温度のもとで形成することができ、たとえば、High−k膜および金属膜を適用したゲート電極部を有するMOSトランジスタのオフセットスペーサとして、この炭素を添加したシリコン酸化膜を形成することで、ゲート電極部の金属膜が酸化されてしまうのを防止することができる。その結果、電流駆動能力等のMOSトランジスタ特性を向上させることができる。
【0067】
なお、上述した製造方法では、炭素の供給源(前駆体)としてトリメチルシラン(TMS)を例に挙げて説明したが、トリメチルシラン(TMS)の他に、テトラメチルシラン(Si(CH3)4、以下、「4MS」と記す。)を適用することも可能である。テトラメチルシラン(4MS)を適用する場合における、他のキャリアガスとのガス流量比などの条件は、トリメチルシラン(TMS)を適用する場合における条件と実質的に同じ条件に設定される。
【0068】
実施の形態4
ここでは、前述した炭素を添加したシリコン酸化膜の形成手法を、MOSトランジスタのオフセットスペーサの形成に適用する場合について説明する。
【0069】
まず、図10に示す工程と同様の工程を経て、図33に示すように、半導体基板1におけるnMOS領域R1では、界面層3a上に、所定の誘電率を有するHigh−k膜5a、所定の仕事関数を有する金属膜7aおよびポリシリコン膜9aを積層させる態様で、nチャネル型MOSトランジスタのゲート電極部11aが形成される。一方、半導体基板1におけるpMOS領域R2では、界面層3b上に、所定の誘電率を有するHigh−k膜5b、所定の仕事関数を有する金属膜7bおよびポリシリコン膜9bを積層させる態様で、pチャネル型MOSトランジスタのゲート電極部11bが形成される。
【0070】
次に、図34に示すように、ゲート電極部11a,11bを覆うように、半導体基板1上に膜厚約数nm程度の炭素を添加したシリコン酸化膜14が形成される。このとき、前述した形成方法によって炭素を添加したシリコン酸化膜14が形成される。
【0071】
図35に示すように、ゲート電極部11a,11bが形成された半導体基板1は、たとえば平行平板型のプラズマCVD装置のチャンバー61内に搬入される。チャンバー61内のヒータ(図示せず)の温度が約200℃に設定される。そのチャンバー61内に、キャリアガスとして亜酸化窒素(N2O)とヘリウム(He)で希釈した、炭素の前駆体としてトリメチルシラン(TMS)を導入して、約2〜10秒程度、半導体基板1をトリメチルシラン(TMS)に晒す(ステップ1)。
【0072】
このとき、トリメチルシラン(TMS)が半導体基板1(ゲート電極部11a,11b)の表面のダングリングボンドに結合することにより、トリメチルシラン(TMS)が半導体基板1に吸着する。また、前述したように、各ガスを所定の流量比に設定することで、トリメチルシラン(TMS)をチャンバー61内に均一に拡散させることができる。
【0073】
次に、図36に示すように、約1〜5秒程度、チャンバー61内を排気することにより、チャンバー61内に残存するトリメチルシラン(TMS)等がチャンバー61の外へ送り出される(ステップ2)。このとき、半導体基板1に吸着したトリメチルシラン(TMS)は、排気されずにそのまま残る。なお、このステップ2では、ヘリウム(He)と亜酸化窒素(N2O)については、これらを排気せずにチャンバー61内に導入し続けたままでもよい。
【0074】
次に、図37に示すように、チャンバー61内に亜酸化窒素(N2O)とヘリウム(He)を導入して亜酸化窒素プラズマを生成し、約10秒程度、半導体基板1を亜酸化窒素プラズマに晒す(ステップ3)。各ガスの流量比やRFパワーとしては、前述した条件が採用される。亜酸化窒素プラズマにより、亜酸化窒素は、窒素(N2)と酸素原子(O)に分解される。そして、半導体基板1に吸着したトリメチルシラン(TMS)の水素原子(H)またはメチル基(CH3)が酸素原子(O)に置き換えられて、1層のSiCO層が形成される。
【0075】
以下、ステップ1〜3を1サイクルとして、必要とされる膜厚が得られるまでこのサイクルを繰り返すことで、ゲート電極部11a,11bを覆うように半導体基板1上に所望の厚さの、炭素を添加したシリコン酸化膜14(図34参照)が形成される。このとき、炭素を添加したシリコン酸化膜14では、ゲート電極部11a,11bの側面を覆う部分の膜厚t1は、半導体基板1の上面を覆う部分の膜厚t2よりも薄くなる。ゲート電極部11a,11bの側面を覆う炭素を添加したシリコン酸化膜14の部分の膜厚がより薄いことで、エクステンション注入を行う際に、注入の制御性を高めることができ、さらに、後の工程において、ゲート電極部間の埋め込みを有利にすることができる。一方、半導体基板1の上面を覆う炭素を添加したシリコン酸化膜14の部分の膜厚がより厚いことで、エクステンション注入を行う際の注入ダメージを軽減することができる。こうして形成される炭素を添加したシリコン酸化膜14のうち、ゲート電極部11aを覆う部分を炭素を添加したシリコン酸化膜14aとし、ゲート電極部11bを覆う部分を炭素を添加したシリコン酸化膜14bとする。
【0076】
次に、図38に示すように、nMOS領域R1を露出し、pMOS領域R2を覆う態様でレジストパターン51が形成される。nMOS領域R1では、シリコン酸化膜14aのうち、ゲート電極部11aの側面上に位置するシリコン酸化膜14aの部分がオフセットスペーサとなる。次に、そのシリコン酸化膜14aの部分からなるオフセットスペーサ等をマスクとして、たとえば、ヒ素(As)あるいはリン(P)等のn型の不純物イオンを注入(矢印)することにより、半導体基板1の表面から所定の深さにわたりn型のエクステンション注入領域43aが形成される。その後、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン51が除去される。
【0077】
次に、図39に示すように、炭素を添加したシリコン酸化膜14を覆うように、さらに、炭素を添加したシリコン酸化膜16が形成される。この炭素を添加したシリコン酸化膜16も、前述した形成方法によって形成されることが好ましい。炭素を添加したシリコン酸化膜14を形成する場合と同様に、ステップ1〜3を1サイクルとして、必要とされる膜厚が得られるまでこのサイクルを繰り返すことにより、所望の膜厚の炭素を添加したシリコン酸化膜16が形成される。このとき、炭素を添加したシリコン酸化膜14と同様に、炭素を添加したシリコン酸化膜16では、ゲート電極部11a,11bの側面を覆う部分の膜厚は、半導体基板1の上面を覆う部分の膜厚よりも薄くなる。これにより、注入の制御性やゲート電極部間の埋め込み特性を向上させることができるとともに、注入ダメージを低減することができる。こうして形成されるシリコン酸化膜16のうち、ゲート電極部11aを覆うシリコン酸化膜をシリコン酸化膜16aとし、ゲート電極部11bを覆うシリコン酸化膜をシリコン酸化膜16bとする。
【0078】
次に、図40に示すように、nMOS領域R1を覆い、pMOS領域R2を露出する態様でレジストパターン52が形成される。pMOS領域R2では、炭素を添加したシリコン酸化膜14b、16bのうち、ゲート電極部11bの側面上に位置する炭素を添加したシリコン酸化膜14b、16bの部分がオフセットスペーサとなる。
【0079】
次に、その炭素を添加したシリコン酸化膜14b、16bの部分からなるオフセットスペーサ等をマスクとして、たとえば、フッ化ボロン(BF2)、ボロン(B)あるいはインジウム(In)等のp型の不純物イオンを注入(矢印)することにより、半導体基板1の表面から所定の深さにわたりp型のエクステンション注入領域43bが形成される。その後、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン52が除去される。
【0080】
次に、図18および図19に示す工程と同様の工程を経て、ゲート電極部11aの側面上にサイドウォール絶縁膜17aが形成されるとともに、ゲート電極部11bの側面上にサイドウォール絶縁膜17bが形成される(図41参照)。次に、図20に示す工程と同様の工程を経て、nMOS領域R1では、エクステンション領域44aおよびソース・ドレイン領域45aが形成される。一方、pMOS領域R2では、エクステンション領域44bおよびソース・ドレイン領域45bが形成される(図41参照)。
【0081】
次に、図21に示す工程と同様の工程を経て、ゲート電極部11a,11bにおけるポリシリコン膜9a,9bの表面とその近傍の領域に金属シリサイド層19a,19bが形成され、ソース・ドレイン領域45a,45bの表面とその近傍の領域に金属シリサイド層21a,21bが形成される(図41参照)。次に、図22に示す工程と同様の工程を経て、MOSトランジスタT1,T2を覆うように、半導体基板1上に所定の応力を有するシリコン窒化膜からなるストレッサー膜23a,23bが形成される(図41参照)。
【0082】
次に、図23に示す工程と同様の工程を経て、ストレッサー膜23a,23bを覆うように、半導体基板1上にシリコン酸化膜等からなる層間絶縁膜25が形成される(図41参照)。次に、図24に示す工程と同様の工程を経て、ゲート電極部11aの金属シリサイド層19aに電気的に接続されるプラグ27a、ゲート電極部11bの金属シリサイド層19bに電気的に接続されるプラグ27およびソース・ドレイン領域45bの金属シリサイド層21bに電気的に接続されるプラグ27cが形成される(図41参照)。
【0083】
次に、図25に示す工程と同様の工程を経て、層間絶縁膜25上にライナー膜29a,29bが形成される。そのライナー膜29a,29b上に、誘電率の比較的低いLow−k膜31a,31bが形成される。そのLow−k膜31a等にプラグ27aを露出する配線溝が形成される。また、Low−k膜31b等にプラグ27bを露出する配線溝と、プラグ27cを露出する配線溝が形成される。次に、これらの配線溝に銅配線33a,33b,33cが形成される。こうして、図41に示すように、半導体装置の主要部分が形成されることになる。
【0084】
上述した半導体装置の製造方法では、ALD法により、n(p)チャネル型のMOSトランジスタにおいてオフセットスペーサとなる炭素を添加したシリコン酸化膜14,16を、200℃程度の温度条件のもとで形成することで、ゲート電極部11a,11bの金属膜9a,9bが酸化されてしまうのを防止することができる。しかも、炭素を添加したシリコン酸化膜として、炭素を添加したシリコン酸化膜中の水素原子の量が、一般的なプラズマCVD法によって形成される、炭素を添加したシリコン酸化膜中の水素原子の量と比較して低減された、炭素を添加した良質なシリコン酸化膜13,15を形成することができる。
【0085】
また、サイクル数を変えることによって炭素を添加したシリコン酸化膜の膜厚を精密に制御することができ、数nm程度の比較的薄い炭素を添加したシリコン酸化膜14,16を精度よく形成することができる。所望の膜厚の炭素を添加したシリコン酸化膜14,16が形成されることで、これをマスクとして不純物イオンを注入することによって、所望のエクステンション領域を確実に形成することができる。
【0086】
さらに、炭素を添加したシリコン酸化膜(SiOC膜)では、前述したシリコン酸化膜(SiO膜)と比較して、同じ膜厚に対して誘電率が低い。オフセットスペーサとして、そのような炭素を添加したシリコン酸化膜14,15を、MOSトランジスタT1,T2のゲート電極部11a,11bに形成することで、ゲート電極部11a,11bとソース・ドレイン領域45a,45bとの間のフリンジ容量を低減することができる。これらの結果、電流駆動能力等のMOSトランジスタ特性を向上させることができる。
【0087】
なお、上述した製造方法では、MOSトランジスタのオフセットスペーサとして、nチャネル型のMOSトランジスタとpチャネル型のMOSトランジスタの双方について、炭素を添加したシリコン酸化膜を形成する場合を例に挙げて説明した。特に、2層目のオフセットスペーサとなるpチャネル型のMOSトランジスタのオフセットスペーサとしては、すでに説明したように、炭素を添加したシリコン酸化膜の代わりにシリコン窒化膜を形成するようにしてもよい。
【0088】
また、炭素を添加したシリコン酸化膜14,16を形成する装置として、平行平板型のプラズマCVD装置を例に挙げて説明したが、ステップ1〜3を実現することができる装置であれば、プラズマCVD装置に限られない。
【0089】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【0090】
本発明は、High−k膜と金属膜を積層させたゲート電極部のオフセットスペーサとして有効に利用される。
【符号の説明】
【0091】
1 半導体基板、R1 nMOS領域、R2 pMOS領域、3a,3b 界面層、5a,5b High−k膜、7a,7b 金属膜、9a,9b ポリシリコン膜、11a,11b ゲート電極部、13,13a,13b シリコン酸化膜、14,14a,14b 炭素を添加したシリコン酸化膜、15,15a,15b シリコン酸化膜、16,16a,16b 炭素を添加したシリコン酸化膜、17 絶縁膜、17a,17b サイドウォール絶縁膜、19a,19b 金属シリサイド層、21a,21b 金属シリサイド層、23a,23b ストレッサー膜、25 層間絶縁膜、27a,27b,27c コンタクトプラグ、29a,29b ライナー膜、31a,31b Low−k膜、33a,33b,33c 銅配線、43a,43b エクステンション注入領域、44a,44b エクステンション領域、45a,45b ソース・ドレイン領域、51 レジストパターン、52 レジストパターン、61 チャンバー、63 半導体基板、65 N2Oプラズマ、71〜76 矢印。
【特許請求の範囲】
【請求項1】
半導体基板の主表面における所定の領域に、所定の誘電率を有する誘電体膜上に所定の仕事関数を有する金属膜を積層させる態様でゲート電極部を形成する工程と、
前記ゲート電極部の側面を覆うように所定のオフセット絶縁膜を形成する工程と、
前記ゲート電極部の側面上に位置する前記オフセット絶縁膜の部分をオフセットスペーサとし、前記オフセットスペーサをマスクとして所定の導電型の不純物を導入することにより、所定の前記領域にエクステンション領域を形成する工程と、
を有し、
前記オフセット絶縁膜を形成する工程は、
前記半導体基板を所定のチャンバー内に配置し、前記チャンバー内にモノシラン(SiH4)を導入して前記半導体基板を前記モノシラン(SiH4)に晒すことにより、前記半導体基板に前記モノシランを吸着させる第1ステップと、
前記チャンバー内に残留する前記モノシラン(SiH4)を排気する第2ステップと、
前記チャンバー内に亜酸化窒素(N2O)を導入し、前記亜酸化窒素をプラズマ化して前記半導体基板を亜酸化窒素プラズマに晒すことにより、前記半導体基板に吸着した前記モノシラン(SiH4)を酸化させる第3ステップと
を1サイクルとして、前記サイクルを繰り返すことにより所定の膜厚のシリコン酸化膜を形成する工程を備えた、半導体装置の製造方法。
【請求項2】
前記ゲート電極部を形成する工程は、
前記半導体基板の前記主表面における第1領域に、所定の誘電率を有する第1誘電体膜上に所定の仕事関数を有する第1金属膜を積層させる態様で第1ゲート電極部を形成する工程と、
前記半導体基板の前記主表面における第2領域に、所定の誘電率を有する第2誘電体膜上に所定の仕事関数を有する第2金属膜を積層させる態様で第2ゲート電極部を形成する工程と
を含み、
前記オフセット絶縁膜を形成する工程は、
前記第1ゲート電極部の側面および前記第2ゲート電極部の側面を覆うように、第1オフセット絶縁膜を形成する工程と、
前記第1オフセット絶縁膜上に第2オフセット絶縁膜を形成する工程と
を含み、
前記エクステンション領域を形成する工程は、
前記第1電極部の側面上に位置する前記第1オフセット絶縁膜の部分を前記オフセットスペーサとして、前記第1領域に第1導電型の不純物を導入する工程と、
前記第2電極部の側面上に位置する前記第1オフセット絶縁膜の部分および前記第2オフセット絶縁膜の部分を前記オフセットスペーサとして、前記第2領域に第2導電型の不純物を導入する工程と
を含み、
前記第1オフセット絶縁膜として、前記シリコン酸化膜が形成される、請求項1記載の半導体装置の製造方法。
【請求項3】
前記第2オフセット絶縁膜として、前記シリコン酸化膜が形成される、請求項2記載の半導体装置の製造方法。
【請求項4】
前記第1ステップでは、前記モノシラン(SiH4)を希釈するキャリアガスとして、ヘリウム(He)、窒素(N2)およびアルゴン(Ar)からなる群から選ばれるいずれかのガスが適用される、請求項1〜3のいずれかに記載の半導体装置の製造方法。
【請求項5】
前記第3ステップでは、前記亜酸化窒素(N2O)を希釈するキャリアガスとして、ヘリウム(He)、窒素(N2)およびアルゴン(Ar)からなる群から選ばれるいずれかのガスが適用される、請求項1〜4のいずれかに記載の半導体装置の製造方法。
【請求項6】
半導体基板の主表面における所定の領域に、所定の誘電率を有する誘電体膜上に所定の仕事関数を有する金属膜を積層させる態様でゲート電極部を形成する工程と、
前記ゲート電極部の側面を覆うように所定のオフセット絶縁膜を形成する工程と、
前記ゲート電極部の側面上に位置する前記オフセット絶縁膜の部分をオフセットスペーサとし、前記オフセットスペーサをマスクとして所定の導電型の不純物を導入することにより、所定の前記領域にエクステンション領域を形成する工程と、
を有し、
前記オフセット絶縁膜を形成する工程は、
前記半導体基板を所定のチャンバー内に配置し、前記チャンバー内に炭素の前駆体としてトリメチルシラン(Si(CH3)3H)およびテトラメチルシラン(Si(CH3)4)のいずれかを導入して前記半導体基板を前記前駆体に晒すことにより、前記半導体基板に前記前駆体を吸着させる第1ステップと、
前記チャンバー内に残留する前記前駆体を排気する第2ステップと、
前記チャンバー内に亜酸化窒素(N2O)を導入し、前記亜酸化窒素をプラズマ化して前記半導体基板を亜酸化窒素プラズマに晒すことにより、前記半導体基板に吸着した前記前駆体を酸化させる第3ステップと
を1サイクルとして、前記サイクルを繰り返すことにより所定の膜厚の炭素を添加したシリコン酸化膜を形成する工程を備えた、半導体装置の製造方法。
【請求項7】
前記ゲート電極部を形成する工程は、
前記半導体基板の前記主表面における第1領域に、所定の誘電率を有する第1誘電体膜上に所定の仕事関数を有する第1金属膜を積層させる態様で第1ゲート電極部を形成する工程と、
前記半導体基板の前記主表面における第2領域に、所定の誘電率を有する第2誘電体膜上に所定の仕事関数を有する第2金属膜を積層させる態様で第2ゲート電極部を形成する工程と
を含み、
前記オフセット絶縁膜を形成する工程は、
前記第1ゲート電極部の側面および前記第2ゲート電極部の側面を覆うように、第1オフセット絶縁膜を形成する工程と、
前記第1オフセット絶縁膜上に第2オフセット絶縁膜を形成する工程と
を含み、
前記エクステンション領域を形成する工程は、
前記第1電極部の側面上に位置する前記第1オフセット絶縁膜の部分を前記オフセットスペーサとして、前記第1領域に第1導電型の不純物を導入する工程と、
前記第2電極部の側面上に位置する前記第1オフセット絶縁膜の部分および前記第2オフセット絶縁膜の部分を前記オフセットスペーサとして、前記第2領域に第2導電型の不純物を導入する工程と
を含み、
前記第1オフセット絶縁膜として、前記炭素を添加したシリコン酸化膜が形成される、請求項6記載の半導体装置の製造方法。
【請求項8】
前記第2オフセット絶縁膜として、前記炭素を添加したシリコン酸化膜が形成される、請求項7記載の半導体装置の製造方法。
【請求項9】
前記第1ステップでは、前記前駆体を希釈するキャリアガスとして、ヘリウム(He)、窒素(N2)およびアルゴン(Ar)からなる群から選ばれるいずれかのガスが適用される、請求項6〜8のいずれかに記載の半導体装置の製造方法。
【請求項10】
前記第3ステップでは、前記亜酸化窒素(N2O)を希釈するキャリアガスとして、ヘリウム(He)、窒素(N2)およびアルゴン(Ar)からなる群から選ばれるいずれかのガスが適用される、請求項6〜9のいずれかに記載の半導体装置の製造方法。
【請求項1】
半導体基板の主表面における所定の領域に、所定の誘電率を有する誘電体膜上に所定の仕事関数を有する金属膜を積層させる態様でゲート電極部を形成する工程と、
前記ゲート電極部の側面を覆うように所定のオフセット絶縁膜を形成する工程と、
前記ゲート電極部の側面上に位置する前記オフセット絶縁膜の部分をオフセットスペーサとし、前記オフセットスペーサをマスクとして所定の導電型の不純物を導入することにより、所定の前記領域にエクステンション領域を形成する工程と、
を有し、
前記オフセット絶縁膜を形成する工程は、
前記半導体基板を所定のチャンバー内に配置し、前記チャンバー内にモノシラン(SiH4)を導入して前記半導体基板を前記モノシラン(SiH4)に晒すことにより、前記半導体基板に前記モノシランを吸着させる第1ステップと、
前記チャンバー内に残留する前記モノシラン(SiH4)を排気する第2ステップと、
前記チャンバー内に亜酸化窒素(N2O)を導入し、前記亜酸化窒素をプラズマ化して前記半導体基板を亜酸化窒素プラズマに晒すことにより、前記半導体基板に吸着した前記モノシラン(SiH4)を酸化させる第3ステップと
を1サイクルとして、前記サイクルを繰り返すことにより所定の膜厚のシリコン酸化膜を形成する工程を備えた、半導体装置の製造方法。
【請求項2】
前記ゲート電極部を形成する工程は、
前記半導体基板の前記主表面における第1領域に、所定の誘電率を有する第1誘電体膜上に所定の仕事関数を有する第1金属膜を積層させる態様で第1ゲート電極部を形成する工程と、
前記半導体基板の前記主表面における第2領域に、所定の誘電率を有する第2誘電体膜上に所定の仕事関数を有する第2金属膜を積層させる態様で第2ゲート電極部を形成する工程と
を含み、
前記オフセット絶縁膜を形成する工程は、
前記第1ゲート電極部の側面および前記第2ゲート電極部の側面を覆うように、第1オフセット絶縁膜を形成する工程と、
前記第1オフセット絶縁膜上に第2オフセット絶縁膜を形成する工程と
を含み、
前記エクステンション領域を形成する工程は、
前記第1電極部の側面上に位置する前記第1オフセット絶縁膜の部分を前記オフセットスペーサとして、前記第1領域に第1導電型の不純物を導入する工程と、
前記第2電極部の側面上に位置する前記第1オフセット絶縁膜の部分および前記第2オフセット絶縁膜の部分を前記オフセットスペーサとして、前記第2領域に第2導電型の不純物を導入する工程と
を含み、
前記第1オフセット絶縁膜として、前記シリコン酸化膜が形成される、請求項1記載の半導体装置の製造方法。
【請求項3】
前記第2オフセット絶縁膜として、前記シリコン酸化膜が形成される、請求項2記載の半導体装置の製造方法。
【請求項4】
前記第1ステップでは、前記モノシラン(SiH4)を希釈するキャリアガスとして、ヘリウム(He)、窒素(N2)およびアルゴン(Ar)からなる群から選ばれるいずれかのガスが適用される、請求項1〜3のいずれかに記載の半導体装置の製造方法。
【請求項5】
前記第3ステップでは、前記亜酸化窒素(N2O)を希釈するキャリアガスとして、ヘリウム(He)、窒素(N2)およびアルゴン(Ar)からなる群から選ばれるいずれかのガスが適用される、請求項1〜4のいずれかに記載の半導体装置の製造方法。
【請求項6】
半導体基板の主表面における所定の領域に、所定の誘電率を有する誘電体膜上に所定の仕事関数を有する金属膜を積層させる態様でゲート電極部を形成する工程と、
前記ゲート電極部の側面を覆うように所定のオフセット絶縁膜を形成する工程と、
前記ゲート電極部の側面上に位置する前記オフセット絶縁膜の部分をオフセットスペーサとし、前記オフセットスペーサをマスクとして所定の導電型の不純物を導入することにより、所定の前記領域にエクステンション領域を形成する工程と、
を有し、
前記オフセット絶縁膜を形成する工程は、
前記半導体基板を所定のチャンバー内に配置し、前記チャンバー内に炭素の前駆体としてトリメチルシラン(Si(CH3)3H)およびテトラメチルシラン(Si(CH3)4)のいずれかを導入して前記半導体基板を前記前駆体に晒すことにより、前記半導体基板に前記前駆体を吸着させる第1ステップと、
前記チャンバー内に残留する前記前駆体を排気する第2ステップと、
前記チャンバー内に亜酸化窒素(N2O)を導入し、前記亜酸化窒素をプラズマ化して前記半導体基板を亜酸化窒素プラズマに晒すことにより、前記半導体基板に吸着した前記前駆体を酸化させる第3ステップと
を1サイクルとして、前記サイクルを繰り返すことにより所定の膜厚の炭素を添加したシリコン酸化膜を形成する工程を備えた、半導体装置の製造方法。
【請求項7】
前記ゲート電極部を形成する工程は、
前記半導体基板の前記主表面における第1領域に、所定の誘電率を有する第1誘電体膜上に所定の仕事関数を有する第1金属膜を積層させる態様で第1ゲート電極部を形成する工程と、
前記半導体基板の前記主表面における第2領域に、所定の誘電率を有する第2誘電体膜上に所定の仕事関数を有する第2金属膜を積層させる態様で第2ゲート電極部を形成する工程と
を含み、
前記オフセット絶縁膜を形成する工程は、
前記第1ゲート電極部の側面および前記第2ゲート電極部の側面を覆うように、第1オフセット絶縁膜を形成する工程と、
前記第1オフセット絶縁膜上に第2オフセット絶縁膜を形成する工程と
を含み、
前記エクステンション領域を形成する工程は、
前記第1電極部の側面上に位置する前記第1オフセット絶縁膜の部分を前記オフセットスペーサとして、前記第1領域に第1導電型の不純物を導入する工程と、
前記第2電極部の側面上に位置する前記第1オフセット絶縁膜の部分および前記第2オフセット絶縁膜の部分を前記オフセットスペーサとして、前記第2領域に第2導電型の不純物を導入する工程と
を含み、
前記第1オフセット絶縁膜として、前記炭素を添加したシリコン酸化膜が形成される、請求項6記載の半導体装置の製造方法。
【請求項8】
前記第2オフセット絶縁膜として、前記炭素を添加したシリコン酸化膜が形成される、請求項7記載の半導体装置の製造方法。
【請求項9】
前記第1ステップでは、前記前駆体を希釈するキャリアガスとして、ヘリウム(He)、窒素(N2)およびアルゴン(Ar)からなる群から選ばれるいずれかのガスが適用される、請求項6〜8のいずれかに記載の半導体装置の製造方法。
【請求項10】
前記第3ステップでは、前記亜酸化窒素(N2O)を希釈するキャリアガスとして、ヘリウム(He)、窒素(N2)およびアルゴン(Ar)からなる群から選ばれるいずれかのガスが適用される、請求項6〜9のいずれかに記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【公開番号】特開2011−14782(P2011−14782A)
【公開日】平成23年1月20日(2011.1.20)
【国際特許分類】
【出願番号】特願2009−158888(P2009−158888)
【出願日】平成21年7月3日(2009.7.3)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成23年1月20日(2011.1.20)
【国際特許分類】
【出願日】平成21年7月3日(2009.7.3)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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