半導体デバイスとその形成方法(高k金属ゲートCMOS)
【課題】 金属酸化膜半導体電界効果トランジスタ内にデバイス性能を改善するゲート構造体を提供する。
【解決手段】 基板のp型デバイス領域の上にGe含有層を形成することを含む、半導体デバイスを形成する方法が提供される。その後、基板の第2の部分内に第1の誘電体層が形成され、基板の第2の部分内の第1の誘電層及び基板の第1の部分の上を覆うように、第2の誘電体層が形成される。次に、基板のp型デバイス領域及びn型デバイス領域の上にゲート構造体を形成することができ、n型デバイス領域へのゲート構造体は希土類金属を含む。
【解決手段】 基板のp型デバイス領域の上にGe含有層を形成することを含む、半導体デバイスを形成する方法が提供される。その後、基板の第2の部分内に第1の誘電体層が形成され、基板の第2の部分内の第1の誘電層及び基板の第1の部分の上を覆うように、第2の誘電体層が形成される。次に、基板のp型デバイス領域及びn型デバイス領域の上にゲート構造体を形成することができ、n型デバイス領域へのゲート構造体は希土類金属を含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、金属酸化膜半導体電界効果トランジスタにおけるゲート構造体に関する。
【背景技術】
【0002】
電界効果トランジスタ(FET)は、スイッチング、増幅、フィルタリング、並びにアナログ電気信号及びデジタル電気信号の両方に関連した他のタスクのために、電子産業において広く用いられている。それらの中で最も一般的なものは、金属酸化膜半導体電界効果トランジスタ(MOSFET又はMOS)であり、そこでは、ゲート構造体に通電し、半導体ボディの下にあるチャネル領域内に電場を生じさせ、これにより、電子が半導体ボディのソース領域とドレイン領域の間のチャネルを通って移動できるようになる。半導体産業においては、論理(ロジック)及び回路を製造するためにn型トランジスタ(NMOS)及びp型トランジスタ(PMOS)の両方が用いられる相補型MOS(CMOS)デバイスが広く用いられるようになってきている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
半導体デバイスの製造における継続的な流れとして、電気的デバイスの構造体サイズの低減(スケーリング)、及び、デバイスのスイッチング速度及び電力消費の点でのデバイス性能の改善が挙げられる。最近のMOS及びCMOSトランジスタにおけるスケーリングの取り組みは、SiO2のものより大きい(例えば、約3.9より大きい)誘電率を有する高k誘電体材料に重点を置いており、この高k誘電体材料は、スケーリングされたSiO2より厚い層内に形成することができ、さらに、同等の電界効果性能をもたらす。利用可能な別のタイプのCMOSデバイスは、ゲート電極が、例えばポリシリコンのようなSi含有ゲート電極の下に少なくとも1つの金属層を含むものである。
本発明は、デバイス性能の改善された、低閾値電圧の相補型金属酸化膜半導体(CMOS)デバイスのためのゲート構造体を提供することを目的とする。
【課題を解決するための手段】
【0004】
第1のデバイス領域及び第2のデバイス領域を含む基板と、少なくとも第1の高k誘電体と第1の高k誘電体の上にある少なくとも1つの希土類金属とを有する第1のゲート構造体を含む、第1のデバイス領域内にあるn型導電性デバイスと、第2の高k誘電体を有する第2のゲート構造体を含む、第2のデバイス領域内にあるp型導電性デバイスであって、デバイス・チャネルの上の第2のゲート構造体はGe含有層を含む、p型導電性デバイスと、を含み、第2の高k誘電体は第1の高k誘電体より大きい電荷を有する、半導体デバイスが提供される。
【0005】
各々が第1の厚さのゲート誘電体を含むゲート構造体を有する半導体デバイスからなる第1の部分と、各々が第2の厚さのゲート誘電体を含むゲート構造体を有する半導体デバイスからなる第2の部分とを含む基板であって、第2の厚さは第1の厚さより厚い、基板と、基板の第1の部分及び第2の部分の各々の中に存在するn型デバイス領域であって、n型デバイス領域内に存在する半導体デバイスは少なくとも1つの希土類金属からなるゲート構造体を含む、n型デバイス領域と、基板の第1の部分及び第2の部分の各々の中に存在するp型デバイス領域であって、p型デバイス領域内に存在する半導体デバイスはGe含有層を含むデバイス・チャネルを含む、p型デバイス領域と、を含む半導体デバイスを提供することもできる。
【0006】
別の態様においては、p型デバイス領域及びn型デバイス領域を有する基板を準備するステップと、基板のp型デバイス領域の上にGe含有層を形成するステップであって、Ge含有層はn型デバイス領域内には存在しない、ステップと、p型デバイス領域及びn型デバイス領域の上に第1の誘電体層を形成するステップと、p型デバイス領域の少なくとも1つ及びn型デバイス領域の少なくとも1つを含む基板の第1の部分から第1の誘電体層を除去するステップであって、第1の誘電体層の残りの部分は基板の第2の部分内に存在する、ステップと、基板の第1の部分内の第1の誘電体層及び基板の第2の部分の上を覆うように第2の誘電体層を形成するステップと、p型デバイス領域及びn型デバイス領域の上にゲート構造体を形成するステップであって、n型デバイス領域へのゲート構造体は希土類金属を含む、ステップとを含む半導体デバイスの形成方法が提供される。
【0007】
以下の詳細な説明は、一例として与えられ、本発明をそれだけに限定することを意図するものではなく、同じ参照番号が同じ要素及び部品を示す添付の図面と併せて最も良く理解されるであろう。
【図面の簡単な説明】
【0008】
【図1】本発明の一実施形態において用いられる、各々が上にあるハードマスク誘電体層を備えた上面をもつp型デバイス領域及びn型デバイス領域を有する基板を含む最初の構造体を示す側断面図である。
【図2】n型デバイス領域の上を覆う第1のエッチング・マスクの形成を示す側断面図である。
【図3】本発明の一実施形態による、p型デバイス領域からのハードマスク誘電体層の除去を示す側断面図である。
【図4】本発明による、基板のp型デバイス領域の上にGe含有層を形成する一実施形態を示し、Ge含有層はn型デバイス領域内には存在しない、側断面図である。
【図5】本発明による、n型デバイス領域からハードマスク誘電体層の残りの部分を除去する一実施形態を示す側断面図である。
【図6】本発明による、p型デバイス領域及びn型デバイス領域の上を覆うように第1の誘電体層を形成する一実施形態を示す側断面図である。
【図7】基板の第2の部分の上への第2のエッチング・マスクの形成を示す側断面図である。
【図8】本発明による、p型デバイス領域の少なくとも1つ及びn型デバイス領域の少なくとも1つを含む基板の第1の部分からの第1の誘電体層の除去を示し、第1の誘電体層の残りの部分は基板の第2の部分内には存在しない、側断面図である。
【図9】本発明による、基板の第1の部分内の第1の誘電体層及び基板の第2の部分の上を覆うように第2の誘電体層を形成する一実施形態を示す側断面図である。
【図10】基板上への希土類金属層の形成を示す側断面図である。
【図11】n型デバイス領域の上を覆う希土類金属の部分を保護する第3のエッチング・マスクの形成を示す側断面図である。
【図12】p型デバイス領域からの希土類金属層の除去を示す側断面図である。
【図13】図12に示される構造体の上へのゲート金属層のブランケット堆積を示す側断面図である。
【図14】本発明の一実施形態による、p型デバイス領域及びn型デバイス領域の上へのゲート構造体の形成を示し、n型デバイス領域へのゲート構造体が希土類金属である、側断面図である。
【発明を実施するための形態】
【0009】
ここに本発明の詳細な実施形態を開示するが、開示される実施形態は、種々の形態で具体化することができる本発明を例証するものにすぎないことを理解すべきである。さらに、本発明の種々の実施形態と関連して与えられる例の各々は、例証となることが意図され、制限することを意図するものではない。さらに、図面は必ずしも縮尺通りではなく、特定の構成要素の細部を示すために、幾つかの特徴を誇張していることがある。従って、ここで開示される具体的な構造上及び機能上の詳細は、制限として解釈されるべきではなく、本発明を様々に用いるために当業者に教示するための代表的な基礎として解釈されるべきである。
【0010】
本発明の実施形態は、相補型金属酸化膜半導体(CMOS)デバイスを形成する新規な方法に関する。一実施形態においては、本発明は、低閾値電圧CMOSデバイスを提供し、これらに限られるものではないが、アナログ・デバイスに適した厚い誘電体層の統合、低閾値電圧p型デバイスを提供するためのSiGeバンドギャップ工学処理(engineering)、及び低閾値電圧n型デバイスのゲート構造体における希土類金属の適用といった特徴を含むことができる。この方法を説明する際、特に断りがない限り、以下の用語は以下の意味を有する。
【0011】
ここで用いられる「半導体デバイス」とは、ドープされた、即ち、その中にドーピング材が導入された真性半導体材料を指し、真性半導体とは異なる電気的特性が与えられる。ドーピングは、真性半導体にドーパント原子を付加し、熱平衡における真性半導体の電子キャリア濃度及び正孔キャリア濃度を変えることを含む。
【0012】
「アナログ・デバイス」とは、アナログ機能を実現するように設計されたデバイスであり、アナログ機能において、出力信号は入力信号に連続的に従う。
【0013】
ここで用いられる「デジタル・デバイス」とは、デジタル(計算)機能を実現するように設計されたデバイス及び回路であり、デジタル・システムにおいて、入力信号に応答する出力信号は、「オン」又は「オフ」のいずれかである。
【0014】
ここで用いられる「導電型」という用語は、p型又はn型である半導体領域を示す。
【0015】
ここで用いられる「p型」とは、ホウ素、アルミニウム、ガリウム、又はインジウムのような、価電子の欠乏を生じさせる真性半導体への不純物を真性半導体基板に添加することを指す。
【0016】
ここで用いられる「N型」とは、アンチモン、ヒ素、又はリンのような、真性半導体に自由電子を与える不純物を半導体基板に添加することを指す。
【0017】
「ゲート構造体」とは、電場又は磁場を通して、半導体デバイスの出力電流を制御する(即ち、チャネル内のキャリアの流れを、例えば「オン」又は「オフ」にする)ために用いられる構造体を意味する。
【0018】
ここで用いられる「閾値電圧」とは、トランジスタを作働させる最も低い達成可能な電圧である。
【0019】
ここで用いられる「デバイス・チャネル」という用語は、半導体デバイスが作動されたときに導電性になる、ゲート構造体の下にある半導体デバイスのソースとドレインとの間の領域である。
【0020】
ここで用いられる「ドレイン」という用語は、チャネルの端部に配置された半導体デバイス内のドープされた領域を意味し、そこで、キャリアはドレインを通って半導体デバイスの外に流れる。
【0021】
ここで用いられる「ソース」という用語は、大部分のキャリアがチャネル内に流れ込む、半導体デバイス内のドープされた領域である。
【0022】
ここで用いられる「誘電体」という用語は、約10−10(Ω・m)−1より小さい室温導電率を有する非金属材料を示す。
【0023】
「高k」誘電体とは、3.9以上の誘電率を有する誘電体材料である。
【0024】
ここで用いられる「導電性の」とは、約10−8(Ω・m)−1より大きい室温導電率を示す。
【0025】
ここで用いられる「希土類元素」、「アルカリ土類金属」、及び「希土類金属」とは、元素周期表のランタノイド系列及びアクチノイド系列からなる希土類元素を含む。
【0026】
「ランタノイド系列」は、ランタン、セリウム、プラセオジウム、ネオジム、プロメチウム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及びルテチウムを含む。
【0027】
「アクチノイド系列」は、トリウム、プロトアクチニウム、ウラン、ネプツニウム、プルトニウム、アメリシウム、キュリウム、バークリウム、カリフォルニウム、アインスタイニウム、フェルミウム、メンデレビウム、ノーベリウム、及びローレンシウムを含む。
【0028】
「上を覆う(overlying)」又は「の上に(atop)」、「上に配置される(positioned on)」若しくは「の上に配置される(positioned atop)」、「下にある(underlying)」、「の下に(beneath)」又は「下方に(below)」という用語は、例えば第1の層などの第1の構造体のような第1の要素が、例えば第2の層などの第2の構造体のような第2の要素上に存在することを意味し、ここで、例えば界面層などの界面構造体のような介在する要素が、第1の要素と第2の要素の間に存在してもよい。
【0029】
「直接物理的に接触する」又は「当接する」という用語は、第1の構造体のような第1の要素及び第2の構造体のような第2の要素が、2つの材料の界面において、如何なる中間の導電層、絶縁層、又は半導体層もなしに結合されることを意味する。
【0030】
以下の説明のために、「上側(upper)」、「下側(lower)」、「右(right)」、「左(left)」、「垂直方向(vertical)」、「水平方向(horizontal)」、「上部(top)」、「下部(bottom)」という用語及びこれらの派生語は、図面の図に配向されるように本発明に関連するものとする。
【0031】
本明細書における「一実施形態(one embodiment)」、「1つの実施形態(an embodiment)」、「1つの例示的な実施形態(an exampleembodiment)」等への言及は、説明される実施形態が、特定の特徴、構造、又は特性を含み得るが、必ずしも全ての実施形態が、その特定の特徴、構造、又は特性を含むとは限らないことを示す。さらに、このような語句が、必ずしも同じ実施形態に言及しているとは限らない。さらに、特定の特徴、構造、又は特性が1つの実施形態と関連して説明されたとき、明示的に記載されても、されなくても、そのような特徴、構造、又は特性を他の実施形態と関連して行なうことは、当業者の知識の範囲内にあると言える。
【0032】
図1−図14は、p型デバイス領域20及びn型デバイス領域10を有する基板5を準備するステップと、基板5のp型デバイス領域20の上にGe含有層30を形成するステップであって、Ge含有層30は、n型デバイス領域10内に存在しない、ステップとを含む、半導体デバイス100を形成する方法の一実施形態を示す。以下のプロセス・ステップにおいて、p型デバイス領域20及びn型デバイス領域10の上に、第1の誘電体層40が形成される。その後、第1の誘電体層40は、p型デバイス領域20の少なくとも1つ及びn型デバイス領域10の少なくとも1つを含む基板5の第1の部分50から除去され、第1の誘電体層の残りの部分40’が、基板5の第2の部分60内に存在する。次に、第1の誘電体層より大きい誘電率を有する第2の誘電体層70が、基板5の第2の部分60内の第1の誘電体層40の残りの部分40’の上、及び、基板5の第1の部分50の上に形成される。その後、ゲート構造体80a、80b、80c、80dが、p型デバイス領域20及びn型デバイス領域10の上に形成され、n型デバイス領域10へのゲート構造体80a、80b、80c、80dは、希土類金属層75を含む。ここで、上述の方法及び上述の方法により生成された構造体をより詳細に説明する。
【0033】
図1は、p型デバイス領域20及びn型デバイス領域10を有する基板5の一実施形態を示し、そこでは、p型デバイス領域20及びn型デバイス領域10の各々における基板5の上面には、上にハードマスク誘電体層6が存在する。「p型デバイス領域」20及び「n型デバイス領域」10という用語は、p型デバイス領域20に対して後に形成される半導体デバイスへのソース及びドレイン領域がp型ドーパントでドープされ、n型デバイス領域10に対して後に形成される半導体デバイスへのソース及びドレイン領域がn型ドーパントでドープされることを意味する。
【0034】
基板5は、これらに限られるものではないが、Si、バルクSi、単結晶Si、多結晶Si、SiGe、アモルファスSi、シリコン・オン・インシュレータ基板(SOI)、SiGeオン・インシュレータ(SGOI)、歪みシリコン・オン・インシュレータ、アニールされたポリSi、及びポリSiライン構造体を含む、任意のシリコン含有基板とすることができる。一実施形態においては、基板5は、シリコン・オン・インシュレータ(SOI)基板又はSiGeオン・インシュレータ(SGOI)基板であるとき、埋込絶縁層(図示せず)の上の半導体Si含有層の厚さは、10nm以上とすることができる。一実施形態においては、SOI又はSGOI基板は、熱接着プロセスを用いて製造することができ、或いは代替的に、酸素イオン注入による分離(separation by ion implantation of oxygen、SIMOX)のようなイオン注入プロセスによって製造することができる。
【0035】
基板5はまた、n型デバイス領域10の半導体部分をp型デバイス領域20から分離する分離領域13を含むこともできる。一実施形態においては、分離領域13はまた、基板上に存在する他のデバイスを分離する、即ち電気的に分離することもできる。一実施形態においては、分離領域13は、反応性イオン・エッチング(RIE)又はプラズマ・エッチングなどの乾式エッチング・プロセスを用いてトレンチを基板5内にエッチングし、次に、トレンチを酸化物などの絶縁材料で充填することによって形成される。一実施形態においては、トレンチは、化学気相堆積(CVD)などの堆積方法を用いて充填することができる。
【0036】
ハードマスク誘電体層6は、窒化物材料、酸化物材料、及び/又は酸窒化物材料とすることができる。ハードマスク誘電体層6のための材料の幾つかの例として、これらに限られるものではないが、SiO2、Si3N4、SiON、ホウリン酸シリケート・ガラス、Al2O3、HfO2、ZrO2、HfSiO、又はそれらの任意の組み合わせが挙げられる。典型的には、ハードマスク誘電体層6は、1nmから500nmまでの範囲の厚さを有することができる。別の実施形態においては、ハードマスク誘電体層6は、50nmから450nmまでの範囲の厚さを有する。ハードマスク誘電体層6は、化学気相堆積(CVD)によって堆積させることができる。CVDプロセスの変形として、これらに限られるものではないが、大気圧CVD(APCVD)、低圧CVD(LPCVD)、及びプラズマ強化CVD(PECVD)、有機金属CVD(MOCVD)、及びこれらの組み合わせが挙げられる。
【0037】
図2及び図3は、p型デバイス領域20からハードマスク誘電体層6を除去する一実施形態を示す。図2を参照すると、リソグラフィ及びエッチングを用いて、p型デバイス領域20からハードマスク誘電体層6を除去することができる。例えば、リソグラフィ・ステップは、フォトレジストをハードマスク誘電体層6に付着し、フォトレジストを放射パターンに露光させ、レジスト現像液を用いてパターンを露出されたフォトレジスト内に現像して第1のエッチング・マスク7を提供することを含むことができる。第1のエッチング・マスク7は、少なくともn型デバイス領域10の上にあるハードマスク誘電体層6の部分の上を覆っているパターン形成されたフォトレジストとすることができ、ここで、図2に示されるように、p型デバイス領域20の上にあるハードマスク誘電体層6の部分が露出される。上述の実施形態は、第1のエッチング・マスク7のためのパターン形成されたフォトレジストを用いて、p型デバイス領域20からハードマスク誘電体層6を除去するが、本発明の他の実施形態においては、第1のエッチング・マスク7を提供するために用いられるフォトレジストの代わりに、誘電体などのハードマスク材料を使うことができる。
【0038】
図3を参照すると、次に、選択的エッチング・プロセスなどのエッチング・プロセスを用いて、ハードマスク誘電体層6の露出された部分、即ち、p型デバイス領域20の上を覆うハードマスク誘電体層6の部分を除去することができる。ここで用いられる、材料除去プロセスに関連した「選択的」という用語は、第1の材料についての材料除去速度が、材料除去プロセスを適用する構造体の少なくとも別の材料についての除去速度より大きいことを示す。一実施形態においては、エッチング・プロセスは、これらに限られるものではないが、希釈HF又は緩衝HFなどの湿式エッチング、化学的反応性イオン・エッチング(RIE)、プラズマ・エッチング、イオン・ビーム・エッチング、又はレーザ・アブレーションを含む。エッチングに続いて、一般的には、酸素アッシングなどのレジスト剥離プロセス、又は、硫酸と過酸化物の混合物を用いる湿式レジスト剥離を用いて、第1のエッチング・マスク7を構造体から除去する。
【0039】
図4は、基板5のp型デバイス領域20の上にGe含有層30を形成する一実施形態を示し、ここで、Ge含有層30は、n型デバイス領域10内には形成されない。一実施形態においては、Ge含有層30は、後続の半導体デバイスのデバイス・チャネルをp型デバイス領域20に提供する。Ge含有層30は、典型的には、シリコン・ゲルマニウム(SiGe)から成る。Ge含有層30は、典型的には、シリコン・ゲルマニウムからなる。典型的には、Ge含有層30は、1nmから100nmまでの範囲の厚さを有する。別の実施形態においては、Ge含有層30は、20nmから80nmまでの範囲の厚さを有する。Ge含有層30を生成するための適切な成長方法は、これらに限られるものではないが、選択的エピタキシャル成長、分子ビーム・エピタキシ(MBE)、化学ビーム・エピタキシ(CBE)、化学気相堆積(CVD)、プラズマ強化化学気相堆積(PECVD)、及びイオン支援堆積を含むことができる。
【0040】
一実施形態においては、選択的堆積プロセスを用いてGe含有層30が形成され、そこでは、半導体材料は、半導体表面上、即ち、例えばp型デバイス領域20内の基板5のシリコン含有表面など、p型デバイス領域20の露出された表面上に凝集し堆積するが、絶縁体表面上には堆積しない。一実施形態においては、Ge含有層30は、基板5のn型デバイス領域10内にあるハードマスク誘電体層6の残りの部分の表面上、及び、分離領域13の表面上には形成されない。一実施形態においては、堆積プロセスの選択性は、ジクロロシラン、反応物質流中の塩化水素(HCl)などのエッチャント、或いは、ゲルマン(GeH4)又はジゲルマン(Ge2H6)などのゲルマニウム源によって与えることができる。
【0041】
堆積条件及び表面処理に応じて、p型デバイス領域20内の基板5のSi含有表面の上に形成されたGe含有層30は、エピタキシャル又は多結晶とすることができる。一実施形態においては、堆積温度は、典型的には、450℃から1000℃までの範囲である。別の実施形態においては、堆積温度は、600℃から900℃までの範囲である。Ge含有層30を形成するための典型的なプロセス圧力は、1トールから200トールまでの範囲に及ぶことができる。
【0042】
図5は、n型デバイス領域10からハードマスク誘電体層6の残りの部分を除去する一実施形態を示す。Ge含有層30は、p型デバイス領域20内に存在し、後に形成されるpFETを最適化する仕事関数の調整をもたらす。選択的エッチング・プロセスによって、ハードマスク誘電体層の残りの部分を除去することができ、そこで、エッチング化学物質は、n型デバイス領域10、分離領域13、及びGe含有層30において、基板5の下にある面に対して選択的にハードウェア誘電体層6を除去する。一例においては、ハードマスク誘電体は酸化シリコン(SiO2)からなり、Ge含有層30はSiGeからなり、分離領域13は酸化シリコン(SiO2)からなり、エッチング化学物質は希釈HF又は緩衝HFを含むことができる。
【0043】
図6は、p型デバイス領域20及びn型デバイス領域10の上を覆う第1の誘電体層40を形成する一実施形態を示す。第1の誘電体層40は、酸化物、窒化物、及び/又は酸窒化物からなることができる。第1の誘電体層40は、プラズマ強化化学気相堆積又は熱成長などの化学気相堆積を用いて形成することができる。典型的には、第1の誘電体層40は、1nmから10nmまでの厚さを有する。より典型的には、第1の誘電体層40は、1nmから4nmまでの厚さを有する。
【0044】
図7及び図8は、p型デバイス領域20の少なくとも1つ及びn型デバイス領域10の少なくとも1つを含む基板5の第1の部分50からの第1の誘電体層40の除去を示し、ここで、第1の誘電体層の残りの部分40’が、基板5の第2の部分60内にある。一実施形態においては、第1の誘電体層の残りの部分40’は、後に形成されるアナログ・デバイスのゲート誘電体の厚さに寄与する。フォトリソグラフィ及びエッチング・プロセスを用いて、基板5の第1の部分50から、第1の誘電体層40が除去される。より具体的には、フォトレジスト層をエッチングされる表面に付着し、フォトレジストを放射パターンに露光し、次に、レジスト現像液を用いてパターンをフォトレジスト層内に現像して第2のエッチング・マスク8を提供することによって、パターンが生成される。第2のエッチング・マスク8が完成すると、保護されていない部分を除去する選択的エッチング・プロセスを用いて露出された領域を除去する間、第2のエッチング・マスク8で覆われている第1の誘電体層40のセクションが保護される。一実施形態においては、エッチング・プロセスには、これらに限られるものではないが、化学的反応性イオン・エッチング(RIE)、プラズマ・エッチング、イオン・ビーム・エッチング、又はレーザ・アブレーションが含まれる。一例においては、第1の誘電体層40は酸化シリコン(SiO2)からなり、基板5はシリコン(Si)からなり、Ge含有層30はシリコン・ゲルマニウム(SiGe)からなり、第1の誘電体層40の露出された部分は、希釈HF又は緩衝HFからなるエッチング化学物質を有する選択的エッチング・プロセスを用いて除去される。
【0045】
エッチングに続いて、酸素アッシングなどのレジスト剥離プロセス、又は、硫酸と過酸化物を用いる湿式レジスト剥離を用いて、第2のエッチング・マスク8を構造体から除去することができる。上述の実施形態は、第2のエッチング・マスク8のためのパターン形成されたフォトレジストを用いて、基板5の第1の部分50から第1の誘電体層40を除去するが、本発明の他の実施形態においては、第2のエッチング・マスク8を提供するために用いられるフォトレジストの代わりに、誘電体などのハードマスク材料を使うことができる。
【0046】
図9は、基板5の第2の部分60内の第1の誘電体層40’の上を覆うように、かつ、基板5の第1の部分50の上面の上に、第2の誘電体層70を形成する一実施形態を示す。一実施形態においては、第2の誘電体層70は、基板5の第1の部分50内に後に形成されるデジタル・デバイスのゲート誘電体の厚さに寄与する。
【0047】
一実施形態においては、第2の誘電体層70は、高k誘電体材料からなる。高k誘電体材料は、4.0より大きい誘電率を有する絶縁材料からなることができる。別の実施形態においては、高k誘電体材料は、7.0より大きい誘電率を有する。高k誘電体材料は、例えば、HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3及びこれらの混合物のような酸化物を含むことができる。高k誘電体材料のための材料の他の例として、ハフニウムシリケート、酸窒化ハフニウムシリコン、又はそれらの組み合わせが挙げられる。
【0048】
高k誘電体材料は、化学気相堆積(CVD)によって堆積させることができる。化学気相堆積(CVD)は、堆積種が、室温より高い温度でガス状反応物質間の化学反応の結果として形成される堆積プロセスであり、そこで、反応の固形生成物が表面上に堆積され、その上に固形生成物の膜、コーティング、又は層が形成される。CVDプロセスの変形には、これらに限られるものではないが、原子層堆積、大気圧CVD(APCVD)、低圧CVD(LPCVD)、プラズマ強化CVD(EPCVD)、有機金属CVD(MOCVD)、及びこれらの組み合わせが含まれる。高k誘電体材料は、共形の(conformal)堆積方法を用いて堆積させることができる。「共形の」という用語は、層が、該層の厚さについての平均値の20%を上回るだけ又は下回るだけ逸脱しない厚さを有することを示す。
【0049】
第2の誘電体層70は、典型的には、第1の誘電体層40’より薄い厚さを有する。一実施形態においては、第2の誘電体層70は高k誘電体材料からなり、第2の誘電体層は、10nmより薄く0.8nmより厚い、厚さを有することができる。より典型的には、第2の誘電体層70は高k誘電体材料からなり、1.0nmから6.0nmまでの範囲の厚さを有する。
【0050】
図10−図14は、p型デバイス領域20及びn型デバイス領域10の上へのゲート構造体80a、80b、80c、80dの形成を示し、n型デバイス領域10へのゲート構造体80a、80b、80c、80dは、アルカリ土類金属含有材料、或いは、希土類金属(又は希土類類似)を含む。
【0051】
図10を参照すると、アルカリ土類金属含有材料又は希土類金属(又は希土類類似)含有材料の層75(以下、まとめて希土類金属層75と呼ぶ)が、少なくとも第2の誘電体層70の上に、かつ、基板5の第2の部分60内にある第1の誘電体層40’及び基板5の第1の部分50内にある第2の誘電体層70の上を覆うように形成される。希土類金属層75は、分離領域13の上面を含む、図9に示される構造体の上面の上にブランケット堆積することができる。一実施形態においては、希土類金属層75は、式MxAyを有する化合物からなり、ここで、Mはアルカリ土類金属(Be、Mg,Ca、Sr、及び/又はBa)であり、Aは、O、S、又はハロゲン化物の1つであり、xは1又は2であり、yは1、2、又は3である。一実施形態においては、本発明は、アルカリ土類金属の混合物、及び/又は、−OCl2などのアニオンの混合物を含む希土類金属化合物からなる希土類金属層を考える。本発明の幾つかの実施形態において用い得る希土類金属の例として、これらに限られるものではないが、MgO、MgS、MgF2、MgCl2、MgBr2、MgI2、CaO、CaS、CaF2、CaCl2、CaBr2、CaI2、SrO、SrS、SrF2、SrCl2、SrBr2、SrI2、BaO、BaS、BaF2、BaCl2、BaBr2、及びBaI2が挙げられる。本発明の一実施形態においては、希土類金属層75はMgを含む。MgOは、希土類金属層75に用いることができる別のアルカリ土類金属含有材料である。別の例においては、希土類金属層75は、例えば、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、又はそれらの混合物を含む、元素周期表のIIIB族からの少なくとも1つの元素の酸化物又は窒化物を含む。希土類金属層75はまた、La、Ce、Y、Sm、Er、及び/又はThの酸化物を含むこともできる。一例においては、希土類金属層75は、La2O3又はLaNからなる。
【0052】
例えば、ターゲットのスパッタリング、酸素プラズマ条件下でのアルカリ土類金属の反応性スパッタリング、電気めっき、蒸着、電子ビーム堆積、MOCVD、ALD、PVD、及び他の同様の堆積プロセスを含む堆積プロセスを用いて、希土類金属層75を形成することができる。希土類金属層75は、典型的には、0.1nmから3.0nmまでの範囲の堆積厚を有する。別の例においては、希土類金属層75は、0.3nmから1.6nmまでの範囲の堆積厚を有する。
【0053】
n型デバイス領域10内に希土類金属層75が存在することにより、より大きい正電荷を有する第2の誘電体層70がもたらされる、即ち、第2の誘電体層70は、第1の誘電体層40より電気的に陽性である。n型デバイス領域内に希土類金属層75が存在することにより、nFETを最適化する仕事関数がシフトされる。独立して仕事関数を調整し、pFET及びnFETの両方を最適化するために、nFETにおいては陽性元素が用いられ、一方、pFETにおいてはGe含有層、即ちSiGe層が存在する。
【0054】
次に、図11に示されるように、基板5のn型デバイス領域10の上を覆う希土類金属層75の部分を保護する第3のエッチング・マスク9が形成され、ここで、第3のエッチング・マスク9は、p型デバイス領域20の上を覆う希土類金属層75の部分を露出する。第3のエッチング・マスク9は、第1のエッチング・マスク7及び第2のエッチング・マスク8を形成するための上述されたものと類似した材料及び技術を用いて形成されるが、当業者には周知の他のプロセスを含むこともできる。第3のエッチング・マスク9の形成に続いて、エッチング・プロセスを用いて、希土類金属層75の露出された部分、即ち基板5のp型デバイス領域20の上を覆う希土類金属層75の部分を除去することができ、そこで、希土類金属層75は、基板のn型デバイス領域10内に残る。エッチングに続いて、剥離プロセスを用いて、第3のエッチング・マスク9を除去することができる。
【0055】
図12は、pFETデバイス領域20内から希土類金属層75を除去した後に形成される構造体を示す。
【0056】
図13を参照すると、以下のプロセス・ステップにおいて、ゲート金属層85が、堆積プロセスを用いて図12に示される構造体の上面にブランケット堆積される。ゲート金属層85を形成するのに用い得る堆積プロセスの例として、これらに限られるものではないが、CVD、PVD、ALD、スパッタリング、又は蒸着が挙げられる。ゲート金属層85は、電子を伝えることができる金属材料を含む。例えば、ゲート金属層85は、金属窒化物又は金属シリコン窒化物を含むことができる。一実施形態においては、ゲート金属層85は、元素周期表のIVB族又はVB族からの金属からなる。従って、ゲート金属層85は、これらに限られるものではないが、Ti、Zr、Hf、V、Nb、Ta、又はこれらの合金を含むことができる。一例においては、ゲート金属層85は、TiN又はTaNを含む。ゲート金属層85の物理的厚さは変わり得るが、典型的には、ゲート金属層85は、0.5nmから200nmまでの範囲の厚さを有し、5nmから80nmまでの範囲の厚さがより典型的である。
【0057】
本発明の一実施形態においては、ゲート金属層85は、1550℃から1900℃までの範囲に保持されたエフュージョン・セル(effusion cell)からのTiを蒸着させ、遠隔の高周波源を通された窒素の原子/励起ビームを用いることによって堆積されたTiNである。TiNは、化学気相堆積又はスパッタリングのような他の方法でも堆積することができる。
【0058】
さらに図13を参照すると、ゲート金属層85の形成に続いて、ゲート金属層85の上にゲート電極90が形成される。具体的には、例えば物理気相堆積、CVD、又は蒸着などの堆積プロセスを用いて、ゲート金属層85上に導電性材料のブランケット層が形成される。ゲート電極90として用いられる導電性材料は、これらに限られるものではないが、単結晶、多結晶、又はアモルファス形態のいずれかの、Si又はSiGe合金層のようなSi含有材料を含む。ゲート電極90はまた、導電性金属又は導電性金属合金とすることもできる。上述の導電性材料の組み合わせも、ここで考慮される。Si含有材料は、ゲート電極(又は導体)90として好適なものであり、ポリSiが最も典型的なものである。上述の導電性材料に加えて、本発明はまた、導体が完全にシリサイド化されている例、又はシリサイド及びSi又はSiGeの組み合わせを含むスタックも考慮する。一実施形態においては、完全にシリサイド化されたゲートを形成することができる。ゲート電極材料のブランケット層は、ドープされていても、又はドープされていなくてもよい。ドープされている場合には、これを形成するのに、インサイチュ(in-situ)・ドーピング堆積プロセスを用いることができる。代替的に、ドープされたゲート電極90は、堆積、イオン注入、及びアニールによって形成することができる。材料スタックをパターン形成する次のエッチング・ステップの前又は後に、イオン注入及びアニールを行なうことができる。ゲート電極90の厚さ、即ち高さは、用いられる堆積プロセスによって変わり得る。典型的には、ゲート電極90は、20nmから180nmまでの範囲の垂直方向厚を有し、40nmから150nmまでの範囲の厚さがより典型的である。
【0059】
以下のプロセス・ステップにおいて、ゲート・スタック、即ちゲート構造体80a、80b、80c、80dは、上述した材料層のリソグラフィ及びエッチングによって形成される。ゲート・スタック形成後に形成される結果として得られる構造体が、例えば図14に示される。材料スタックのパターン形成後、典型的には、少なくとも1つのスペーサ(図示せず)が、必ずしもではないが、パターン形成されたゲート構造体80a、80b、80c、80dの各々の露出された側壁上に形成される。少なくとも1つのスペーサは、酸化物、窒化物、酸窒化物、及び/又はそれらの任意の組み合わせなどの絶縁体からなる。少なくとも1つのスペーサは、堆積及びエッチングによって形成される。少なくとも1つのスペーサの幅は、ソース及びドレイン・シリサイド・コンタクト(後に形成される)が、ゲート構造体80a、80b、80c、80dの縁部の下に侵入しないように選択することができる。
【0060】
次に、基板5内にソース及びドレイン拡散領域(図示せず)が形成される。ソース及びドレイン拡散領域は、イオン注入及びアニール・ステップを用いて形成される。アニール・ステップは、前の注入ステップによって注入されたドーパントを活性化させるように働く。イオン注入及びアニールのための条件は、当業者には周知である。ソース及びドレイン拡散領域はまた、従来のエクステンション注入(extension implant)を用いてソース/ドレイン注入よりもゲートの近くに形成されたエクステンション注入領域を含むこともできる。エクステンション注入の後、活性化アニールを行なってもよく、又は代替的に、同じ活性化アニール・サイクルを用いて、エクステンション注入及びソース/ドレイン注入の際に注入されたドーパントを活性化させることもできる。ハロ注入もここで考えられる。さらに、当業者に周知の処理ステップを用いて、シリサイド化されたコンタクト(ソース/ドレイン及びゲート)の形成、並びに、金属相互接続部を有する後工程(BEOL:バック・エンド・オブ・ライン)相互接続レベルの形成といったCMOS処理を形成することができる。
【0061】
さらに図14を参照すると、一実施形態において、上述の方法は、第1のデバイス領域10(交換可能にn型デバイス領域10と呼ぶ)と、第2のデバイス領域20(交換可能にp型デバイス領域20と呼ぶ)とを有する基板5を含む半導体デバイス100を生成する。一実施形態においては、少なくとも第1の高k誘電体(第2の誘電体層70により与えられる)と、第1の高k誘電体の上に存在する少なくとも1つの希土類金属(希土類金属層75により与えられる)とを有する第1のゲート構造体80a、80cを含むn型導電性デバイス110a、110bが、第1のデバイス領域10内に存在し、SiGe(Ge含有層30により与えられる)からなるデバイス・チャネルの上に存在する第2の高k誘電体(第2の誘電体層70により与えられる)からなる第2のゲート構造体80b、80dを含むp型導電性デバイス120a、120bが、第2のデバイス領域20内に存在する。一例においては、n型導電性デバイス110a、110bは、4.0eVから4.3eVまでの範囲の仕事関数を有するnFETであり、p型導電性デバイス120a、120bは、4.9eVから5.2eVまでの範囲の仕事関数を有するpFETである。
【0062】
第1の高k誘電体及び第2の高k誘電体の少なくとも一方は、HfO2又はHfSiOxNyからなることができ、第1の高k誘電体及び第2の高k誘電体は、同じ材料からなることができる。別の実施形態においては、第1の高k誘電体及び第2の高k誘電体は、窒化物含有層からなることができる。
【0063】
一実施形態においては、第1のゲート構造体80a及び第2のゲート構造体80bは、金属ゲート導体(ゲート金属層85とも呼ばれる)を含むことができ、第1のゲート構造体80aの金属ゲート導体は、第2のゲート構造体80bの金属ゲート導体と実質的に同じ組成のものである。例えば、金属ゲート導体は、TiNからなることができる。p型導電性デバイス120は、SiGeからなるデバイス・チャネルの上を覆うSiキャップ(図示せず)をさらに含むことができる。希土類金属は、La、Ce、Pr、Nd、Pm、Sm、En、Ga、Tb、Dy、Ho、Er、Tm、Yb、Lu、又はそれらの合金からなることができる。
【0064】
別の実施形態において、各々が第1の厚さのゲート誘電体を含むゲート構造体80c、80dを有する半導体デバイスからなる基板5の第1の部分と、各々が第2の厚さのゲート誘電体を含むゲート構造体80a、80bを有する半導体デバイスからなる基板5の第2の部分60とを含み、第2の厚さは第1の厚さより厚い、半導体デバイス100が設けられる。第2の厚さのゲート誘電体は、第1の誘電体層40’の残りの部分と、基板5の第2の部分60内に存在する第2の誘電体層70の組み合わせによって与えられる。第1の厚さのゲート誘電体は、典型的には、基板5の第1の部分50内に存在する第2の誘電体層70により与えられる。
【0065】
半導体デバイス100は、基板5の第1の部分50及び第2の部分60の各々の中に存在するn型デバイス領域10をさらに含むことができる。n型デバイス領域10は、第2の厚さのゲート誘電体を備えたゲート構造体80aを有する半導体デバイスと、第1の厚さのゲート誘電体を備えたゲート構造体80cを有する半導体デバイスとを含むことができ、n型デバイス領域10内の半導体デバイスの各々は、少なくとも1つの希土類金属を含む。
【0066】
半導体デバイス100は、基板5の第1の部分50及び第2の部分60の各々の中に存在するp型デバイス領域20をさらに含むことができる。p型デバイス領域20は、第1の厚さのゲート誘電体を備えたゲート構造体80bを有する半導体デバイスと、第2の厚さのゲート誘電体を備えたゲート構造体80dを有する半導体デバイスとを含むことができ、p型デバイス領域20内の半導体デバイスの各々は、SiGeからなるデバイス・チャネルを含む。一実施形態においては、第1の厚さのゲート誘電体を有するアナログ・デバイスが存在し、第2の厚さのゲート誘電体を有するデジタル・デバイスが存在する。アナログ・デバイスは、基板5の第1の部分50内に存在することができ、デジタル・デバイスは、基板5の第2の部分60内に存在することができる。
【0067】
一実施形態においては、第1の厚さのゲート誘電体は、1nmから10nmまでの範囲であり、典型的には、1nmから4nmまでの範囲であり、第2の厚さのゲート誘電体は、約1nmから約3nmまでの範囲である。第1の厚さのゲート誘電体及び第2の厚さのゲート誘電体は、酸化物からなることができる。
【0068】
一実施形態においては、上述の方法及び構造体は、高性能、低閾値電圧CMOSデバイスを提供する。一例においては、CMOSデバイスは、低閾値電圧pMOSデバイスのためのSiGeバンドギャップ工学処理の適用、及び、低閾値電圧nMOSデバイスを提供するための希土類金属からなるゲート構造体の利用と共に、アナログ用途に適した厚い誘電体構造体を組み込むデバイスの統合により特徴付けることができる。この統合方法はまた、高性能SRAMデバイスにも適用することができる。
【0069】
本発明は、その好ましい実施形態に関して具体的に示され説明されたが、当業者であれば、本発明の精神及び範囲から逸脱することなく、形態及び細部における上記の及び他の変更を行ない得ることを理解するであろう。従って、本発明は、説明され示された正確な形態及び細部に限定されるものではなく、添付の特許請求の範囲に含まれることが意図されている。
【符号の説明】
【0070】
5:基板
6:ハードマスク誘電体層
7:第1のエッチング・マスク
8:第2のエッチング・マスク
9:第3のエッチング・マスク
10:n型デバイス領域
13:分離領域
20:p型デバイス領域
30:Ge含有層
40:第1の誘電体層
50:基板の第1の部分
60:基板の第2の部分
70:第2の誘電体層
75:希土類金属層
80a、80b、80c、80d:ゲート構造体
85:ゲート金属層
90:ゲート電極
100:半導体デバイス
110a、110b:n型導電性デバイス
120a、120b:p型導電性デバイス
【技術分野】
【0001】
本発明は、金属酸化膜半導体電界効果トランジスタにおけるゲート構造体に関する。
【背景技術】
【0002】
電界効果トランジスタ(FET)は、スイッチング、増幅、フィルタリング、並びにアナログ電気信号及びデジタル電気信号の両方に関連した他のタスクのために、電子産業において広く用いられている。それらの中で最も一般的なものは、金属酸化膜半導体電界効果トランジスタ(MOSFET又はMOS)であり、そこでは、ゲート構造体に通電し、半導体ボディの下にあるチャネル領域内に電場を生じさせ、これにより、電子が半導体ボディのソース領域とドレイン領域の間のチャネルを通って移動できるようになる。半導体産業においては、論理(ロジック)及び回路を製造するためにn型トランジスタ(NMOS)及びp型トランジスタ(PMOS)の両方が用いられる相補型MOS(CMOS)デバイスが広く用いられるようになってきている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
半導体デバイスの製造における継続的な流れとして、電気的デバイスの構造体サイズの低減(スケーリング)、及び、デバイスのスイッチング速度及び電力消費の点でのデバイス性能の改善が挙げられる。最近のMOS及びCMOSトランジスタにおけるスケーリングの取り組みは、SiO2のものより大きい(例えば、約3.9より大きい)誘電率を有する高k誘電体材料に重点を置いており、この高k誘電体材料は、スケーリングされたSiO2より厚い層内に形成することができ、さらに、同等の電界効果性能をもたらす。利用可能な別のタイプのCMOSデバイスは、ゲート電極が、例えばポリシリコンのようなSi含有ゲート電極の下に少なくとも1つの金属層を含むものである。
本発明は、デバイス性能の改善された、低閾値電圧の相補型金属酸化膜半導体(CMOS)デバイスのためのゲート構造体を提供することを目的とする。
【課題を解決するための手段】
【0004】
第1のデバイス領域及び第2のデバイス領域を含む基板と、少なくとも第1の高k誘電体と第1の高k誘電体の上にある少なくとも1つの希土類金属とを有する第1のゲート構造体を含む、第1のデバイス領域内にあるn型導電性デバイスと、第2の高k誘電体を有する第2のゲート構造体を含む、第2のデバイス領域内にあるp型導電性デバイスであって、デバイス・チャネルの上の第2のゲート構造体はGe含有層を含む、p型導電性デバイスと、を含み、第2の高k誘電体は第1の高k誘電体より大きい電荷を有する、半導体デバイスが提供される。
【0005】
各々が第1の厚さのゲート誘電体を含むゲート構造体を有する半導体デバイスからなる第1の部分と、各々が第2の厚さのゲート誘電体を含むゲート構造体を有する半導体デバイスからなる第2の部分とを含む基板であって、第2の厚さは第1の厚さより厚い、基板と、基板の第1の部分及び第2の部分の各々の中に存在するn型デバイス領域であって、n型デバイス領域内に存在する半導体デバイスは少なくとも1つの希土類金属からなるゲート構造体を含む、n型デバイス領域と、基板の第1の部分及び第2の部分の各々の中に存在するp型デバイス領域であって、p型デバイス領域内に存在する半導体デバイスはGe含有層を含むデバイス・チャネルを含む、p型デバイス領域と、を含む半導体デバイスを提供することもできる。
【0006】
別の態様においては、p型デバイス領域及びn型デバイス領域を有する基板を準備するステップと、基板のp型デバイス領域の上にGe含有層を形成するステップであって、Ge含有層はn型デバイス領域内には存在しない、ステップと、p型デバイス領域及びn型デバイス領域の上に第1の誘電体層を形成するステップと、p型デバイス領域の少なくとも1つ及びn型デバイス領域の少なくとも1つを含む基板の第1の部分から第1の誘電体層を除去するステップであって、第1の誘電体層の残りの部分は基板の第2の部分内に存在する、ステップと、基板の第1の部分内の第1の誘電体層及び基板の第2の部分の上を覆うように第2の誘電体層を形成するステップと、p型デバイス領域及びn型デバイス領域の上にゲート構造体を形成するステップであって、n型デバイス領域へのゲート構造体は希土類金属を含む、ステップとを含む半導体デバイスの形成方法が提供される。
【0007】
以下の詳細な説明は、一例として与えられ、本発明をそれだけに限定することを意図するものではなく、同じ参照番号が同じ要素及び部品を示す添付の図面と併せて最も良く理解されるであろう。
【図面の簡単な説明】
【0008】
【図1】本発明の一実施形態において用いられる、各々が上にあるハードマスク誘電体層を備えた上面をもつp型デバイス領域及びn型デバイス領域を有する基板を含む最初の構造体を示す側断面図である。
【図2】n型デバイス領域の上を覆う第1のエッチング・マスクの形成を示す側断面図である。
【図3】本発明の一実施形態による、p型デバイス領域からのハードマスク誘電体層の除去を示す側断面図である。
【図4】本発明による、基板のp型デバイス領域の上にGe含有層を形成する一実施形態を示し、Ge含有層はn型デバイス領域内には存在しない、側断面図である。
【図5】本発明による、n型デバイス領域からハードマスク誘電体層の残りの部分を除去する一実施形態を示す側断面図である。
【図6】本発明による、p型デバイス領域及びn型デバイス領域の上を覆うように第1の誘電体層を形成する一実施形態を示す側断面図である。
【図7】基板の第2の部分の上への第2のエッチング・マスクの形成を示す側断面図である。
【図8】本発明による、p型デバイス領域の少なくとも1つ及びn型デバイス領域の少なくとも1つを含む基板の第1の部分からの第1の誘電体層の除去を示し、第1の誘電体層の残りの部分は基板の第2の部分内には存在しない、側断面図である。
【図9】本発明による、基板の第1の部分内の第1の誘電体層及び基板の第2の部分の上を覆うように第2の誘電体層を形成する一実施形態を示す側断面図である。
【図10】基板上への希土類金属層の形成を示す側断面図である。
【図11】n型デバイス領域の上を覆う希土類金属の部分を保護する第3のエッチング・マスクの形成を示す側断面図である。
【図12】p型デバイス領域からの希土類金属層の除去を示す側断面図である。
【図13】図12に示される構造体の上へのゲート金属層のブランケット堆積を示す側断面図である。
【図14】本発明の一実施形態による、p型デバイス領域及びn型デバイス領域の上へのゲート構造体の形成を示し、n型デバイス領域へのゲート構造体が希土類金属である、側断面図である。
【発明を実施するための形態】
【0009】
ここに本発明の詳細な実施形態を開示するが、開示される実施形態は、種々の形態で具体化することができる本発明を例証するものにすぎないことを理解すべきである。さらに、本発明の種々の実施形態と関連して与えられる例の各々は、例証となることが意図され、制限することを意図するものではない。さらに、図面は必ずしも縮尺通りではなく、特定の構成要素の細部を示すために、幾つかの特徴を誇張していることがある。従って、ここで開示される具体的な構造上及び機能上の詳細は、制限として解釈されるべきではなく、本発明を様々に用いるために当業者に教示するための代表的な基礎として解釈されるべきである。
【0010】
本発明の実施形態は、相補型金属酸化膜半導体(CMOS)デバイスを形成する新規な方法に関する。一実施形態においては、本発明は、低閾値電圧CMOSデバイスを提供し、これらに限られるものではないが、アナログ・デバイスに適した厚い誘電体層の統合、低閾値電圧p型デバイスを提供するためのSiGeバンドギャップ工学処理(engineering)、及び低閾値電圧n型デバイスのゲート構造体における希土類金属の適用といった特徴を含むことができる。この方法を説明する際、特に断りがない限り、以下の用語は以下の意味を有する。
【0011】
ここで用いられる「半導体デバイス」とは、ドープされた、即ち、その中にドーピング材が導入された真性半導体材料を指し、真性半導体とは異なる電気的特性が与えられる。ドーピングは、真性半導体にドーパント原子を付加し、熱平衡における真性半導体の電子キャリア濃度及び正孔キャリア濃度を変えることを含む。
【0012】
「アナログ・デバイス」とは、アナログ機能を実現するように設計されたデバイスであり、アナログ機能において、出力信号は入力信号に連続的に従う。
【0013】
ここで用いられる「デジタル・デバイス」とは、デジタル(計算)機能を実現するように設計されたデバイス及び回路であり、デジタル・システムにおいて、入力信号に応答する出力信号は、「オン」又は「オフ」のいずれかである。
【0014】
ここで用いられる「導電型」という用語は、p型又はn型である半導体領域を示す。
【0015】
ここで用いられる「p型」とは、ホウ素、アルミニウム、ガリウム、又はインジウムのような、価電子の欠乏を生じさせる真性半導体への不純物を真性半導体基板に添加することを指す。
【0016】
ここで用いられる「N型」とは、アンチモン、ヒ素、又はリンのような、真性半導体に自由電子を与える不純物を半導体基板に添加することを指す。
【0017】
「ゲート構造体」とは、電場又は磁場を通して、半導体デバイスの出力電流を制御する(即ち、チャネル内のキャリアの流れを、例えば「オン」又は「オフ」にする)ために用いられる構造体を意味する。
【0018】
ここで用いられる「閾値電圧」とは、トランジスタを作働させる最も低い達成可能な電圧である。
【0019】
ここで用いられる「デバイス・チャネル」という用語は、半導体デバイスが作動されたときに導電性になる、ゲート構造体の下にある半導体デバイスのソースとドレインとの間の領域である。
【0020】
ここで用いられる「ドレイン」という用語は、チャネルの端部に配置された半導体デバイス内のドープされた領域を意味し、そこで、キャリアはドレインを通って半導体デバイスの外に流れる。
【0021】
ここで用いられる「ソース」という用語は、大部分のキャリアがチャネル内に流れ込む、半導体デバイス内のドープされた領域である。
【0022】
ここで用いられる「誘電体」という用語は、約10−10(Ω・m)−1より小さい室温導電率を有する非金属材料を示す。
【0023】
「高k」誘電体とは、3.9以上の誘電率を有する誘電体材料である。
【0024】
ここで用いられる「導電性の」とは、約10−8(Ω・m)−1より大きい室温導電率を示す。
【0025】
ここで用いられる「希土類元素」、「アルカリ土類金属」、及び「希土類金属」とは、元素周期表のランタノイド系列及びアクチノイド系列からなる希土類元素を含む。
【0026】
「ランタノイド系列」は、ランタン、セリウム、プラセオジウム、ネオジム、プロメチウム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及びルテチウムを含む。
【0027】
「アクチノイド系列」は、トリウム、プロトアクチニウム、ウラン、ネプツニウム、プルトニウム、アメリシウム、キュリウム、バークリウム、カリフォルニウム、アインスタイニウム、フェルミウム、メンデレビウム、ノーベリウム、及びローレンシウムを含む。
【0028】
「上を覆う(overlying)」又は「の上に(atop)」、「上に配置される(positioned on)」若しくは「の上に配置される(positioned atop)」、「下にある(underlying)」、「の下に(beneath)」又は「下方に(below)」という用語は、例えば第1の層などの第1の構造体のような第1の要素が、例えば第2の層などの第2の構造体のような第2の要素上に存在することを意味し、ここで、例えば界面層などの界面構造体のような介在する要素が、第1の要素と第2の要素の間に存在してもよい。
【0029】
「直接物理的に接触する」又は「当接する」という用語は、第1の構造体のような第1の要素及び第2の構造体のような第2の要素が、2つの材料の界面において、如何なる中間の導電層、絶縁層、又は半導体層もなしに結合されることを意味する。
【0030】
以下の説明のために、「上側(upper)」、「下側(lower)」、「右(right)」、「左(left)」、「垂直方向(vertical)」、「水平方向(horizontal)」、「上部(top)」、「下部(bottom)」という用語及びこれらの派生語は、図面の図に配向されるように本発明に関連するものとする。
【0031】
本明細書における「一実施形態(one embodiment)」、「1つの実施形態(an embodiment)」、「1つの例示的な実施形態(an exampleembodiment)」等への言及は、説明される実施形態が、特定の特徴、構造、又は特性を含み得るが、必ずしも全ての実施形態が、その特定の特徴、構造、又は特性を含むとは限らないことを示す。さらに、このような語句が、必ずしも同じ実施形態に言及しているとは限らない。さらに、特定の特徴、構造、又は特性が1つの実施形態と関連して説明されたとき、明示的に記載されても、されなくても、そのような特徴、構造、又は特性を他の実施形態と関連して行なうことは、当業者の知識の範囲内にあると言える。
【0032】
図1−図14は、p型デバイス領域20及びn型デバイス領域10を有する基板5を準備するステップと、基板5のp型デバイス領域20の上にGe含有層30を形成するステップであって、Ge含有層30は、n型デバイス領域10内に存在しない、ステップとを含む、半導体デバイス100を形成する方法の一実施形態を示す。以下のプロセス・ステップにおいて、p型デバイス領域20及びn型デバイス領域10の上に、第1の誘電体層40が形成される。その後、第1の誘電体層40は、p型デバイス領域20の少なくとも1つ及びn型デバイス領域10の少なくとも1つを含む基板5の第1の部分50から除去され、第1の誘電体層の残りの部分40’が、基板5の第2の部分60内に存在する。次に、第1の誘電体層より大きい誘電率を有する第2の誘電体層70が、基板5の第2の部分60内の第1の誘電体層40の残りの部分40’の上、及び、基板5の第1の部分50の上に形成される。その後、ゲート構造体80a、80b、80c、80dが、p型デバイス領域20及びn型デバイス領域10の上に形成され、n型デバイス領域10へのゲート構造体80a、80b、80c、80dは、希土類金属層75を含む。ここで、上述の方法及び上述の方法により生成された構造体をより詳細に説明する。
【0033】
図1は、p型デバイス領域20及びn型デバイス領域10を有する基板5の一実施形態を示し、そこでは、p型デバイス領域20及びn型デバイス領域10の各々における基板5の上面には、上にハードマスク誘電体層6が存在する。「p型デバイス領域」20及び「n型デバイス領域」10という用語は、p型デバイス領域20に対して後に形成される半導体デバイスへのソース及びドレイン領域がp型ドーパントでドープされ、n型デバイス領域10に対して後に形成される半導体デバイスへのソース及びドレイン領域がn型ドーパントでドープされることを意味する。
【0034】
基板5は、これらに限られるものではないが、Si、バルクSi、単結晶Si、多結晶Si、SiGe、アモルファスSi、シリコン・オン・インシュレータ基板(SOI)、SiGeオン・インシュレータ(SGOI)、歪みシリコン・オン・インシュレータ、アニールされたポリSi、及びポリSiライン構造体を含む、任意のシリコン含有基板とすることができる。一実施形態においては、基板5は、シリコン・オン・インシュレータ(SOI)基板又はSiGeオン・インシュレータ(SGOI)基板であるとき、埋込絶縁層(図示せず)の上の半導体Si含有層の厚さは、10nm以上とすることができる。一実施形態においては、SOI又はSGOI基板は、熱接着プロセスを用いて製造することができ、或いは代替的に、酸素イオン注入による分離(separation by ion implantation of oxygen、SIMOX)のようなイオン注入プロセスによって製造することができる。
【0035】
基板5はまた、n型デバイス領域10の半導体部分をp型デバイス領域20から分離する分離領域13を含むこともできる。一実施形態においては、分離領域13はまた、基板上に存在する他のデバイスを分離する、即ち電気的に分離することもできる。一実施形態においては、分離領域13は、反応性イオン・エッチング(RIE)又はプラズマ・エッチングなどの乾式エッチング・プロセスを用いてトレンチを基板5内にエッチングし、次に、トレンチを酸化物などの絶縁材料で充填することによって形成される。一実施形態においては、トレンチは、化学気相堆積(CVD)などの堆積方法を用いて充填することができる。
【0036】
ハードマスク誘電体層6は、窒化物材料、酸化物材料、及び/又は酸窒化物材料とすることができる。ハードマスク誘電体層6のための材料の幾つかの例として、これらに限られるものではないが、SiO2、Si3N4、SiON、ホウリン酸シリケート・ガラス、Al2O3、HfO2、ZrO2、HfSiO、又はそれらの任意の組み合わせが挙げられる。典型的には、ハードマスク誘電体層6は、1nmから500nmまでの範囲の厚さを有することができる。別の実施形態においては、ハードマスク誘電体層6は、50nmから450nmまでの範囲の厚さを有する。ハードマスク誘電体層6は、化学気相堆積(CVD)によって堆積させることができる。CVDプロセスの変形として、これらに限られるものではないが、大気圧CVD(APCVD)、低圧CVD(LPCVD)、及びプラズマ強化CVD(PECVD)、有機金属CVD(MOCVD)、及びこれらの組み合わせが挙げられる。
【0037】
図2及び図3は、p型デバイス領域20からハードマスク誘電体層6を除去する一実施形態を示す。図2を参照すると、リソグラフィ及びエッチングを用いて、p型デバイス領域20からハードマスク誘電体層6を除去することができる。例えば、リソグラフィ・ステップは、フォトレジストをハードマスク誘電体層6に付着し、フォトレジストを放射パターンに露光させ、レジスト現像液を用いてパターンを露出されたフォトレジスト内に現像して第1のエッチング・マスク7を提供することを含むことができる。第1のエッチング・マスク7は、少なくともn型デバイス領域10の上にあるハードマスク誘電体層6の部分の上を覆っているパターン形成されたフォトレジストとすることができ、ここで、図2に示されるように、p型デバイス領域20の上にあるハードマスク誘電体層6の部分が露出される。上述の実施形態は、第1のエッチング・マスク7のためのパターン形成されたフォトレジストを用いて、p型デバイス領域20からハードマスク誘電体層6を除去するが、本発明の他の実施形態においては、第1のエッチング・マスク7を提供するために用いられるフォトレジストの代わりに、誘電体などのハードマスク材料を使うことができる。
【0038】
図3を参照すると、次に、選択的エッチング・プロセスなどのエッチング・プロセスを用いて、ハードマスク誘電体層6の露出された部分、即ち、p型デバイス領域20の上を覆うハードマスク誘電体層6の部分を除去することができる。ここで用いられる、材料除去プロセスに関連した「選択的」という用語は、第1の材料についての材料除去速度が、材料除去プロセスを適用する構造体の少なくとも別の材料についての除去速度より大きいことを示す。一実施形態においては、エッチング・プロセスは、これらに限られるものではないが、希釈HF又は緩衝HFなどの湿式エッチング、化学的反応性イオン・エッチング(RIE)、プラズマ・エッチング、イオン・ビーム・エッチング、又はレーザ・アブレーションを含む。エッチングに続いて、一般的には、酸素アッシングなどのレジスト剥離プロセス、又は、硫酸と過酸化物の混合物を用いる湿式レジスト剥離を用いて、第1のエッチング・マスク7を構造体から除去する。
【0039】
図4は、基板5のp型デバイス領域20の上にGe含有層30を形成する一実施形態を示し、ここで、Ge含有層30は、n型デバイス領域10内には形成されない。一実施形態においては、Ge含有層30は、後続の半導体デバイスのデバイス・チャネルをp型デバイス領域20に提供する。Ge含有層30は、典型的には、シリコン・ゲルマニウム(SiGe)から成る。Ge含有層30は、典型的には、シリコン・ゲルマニウムからなる。典型的には、Ge含有層30は、1nmから100nmまでの範囲の厚さを有する。別の実施形態においては、Ge含有層30は、20nmから80nmまでの範囲の厚さを有する。Ge含有層30を生成するための適切な成長方法は、これらに限られるものではないが、選択的エピタキシャル成長、分子ビーム・エピタキシ(MBE)、化学ビーム・エピタキシ(CBE)、化学気相堆積(CVD)、プラズマ強化化学気相堆積(PECVD)、及びイオン支援堆積を含むことができる。
【0040】
一実施形態においては、選択的堆積プロセスを用いてGe含有層30が形成され、そこでは、半導体材料は、半導体表面上、即ち、例えばp型デバイス領域20内の基板5のシリコン含有表面など、p型デバイス領域20の露出された表面上に凝集し堆積するが、絶縁体表面上には堆積しない。一実施形態においては、Ge含有層30は、基板5のn型デバイス領域10内にあるハードマスク誘電体層6の残りの部分の表面上、及び、分離領域13の表面上には形成されない。一実施形態においては、堆積プロセスの選択性は、ジクロロシラン、反応物質流中の塩化水素(HCl)などのエッチャント、或いは、ゲルマン(GeH4)又はジゲルマン(Ge2H6)などのゲルマニウム源によって与えることができる。
【0041】
堆積条件及び表面処理に応じて、p型デバイス領域20内の基板5のSi含有表面の上に形成されたGe含有層30は、エピタキシャル又は多結晶とすることができる。一実施形態においては、堆積温度は、典型的には、450℃から1000℃までの範囲である。別の実施形態においては、堆積温度は、600℃から900℃までの範囲である。Ge含有層30を形成するための典型的なプロセス圧力は、1トールから200トールまでの範囲に及ぶことができる。
【0042】
図5は、n型デバイス領域10からハードマスク誘電体層6の残りの部分を除去する一実施形態を示す。Ge含有層30は、p型デバイス領域20内に存在し、後に形成されるpFETを最適化する仕事関数の調整をもたらす。選択的エッチング・プロセスによって、ハードマスク誘電体層の残りの部分を除去することができ、そこで、エッチング化学物質は、n型デバイス領域10、分離領域13、及びGe含有層30において、基板5の下にある面に対して選択的にハードウェア誘電体層6を除去する。一例においては、ハードマスク誘電体は酸化シリコン(SiO2)からなり、Ge含有層30はSiGeからなり、分離領域13は酸化シリコン(SiO2)からなり、エッチング化学物質は希釈HF又は緩衝HFを含むことができる。
【0043】
図6は、p型デバイス領域20及びn型デバイス領域10の上を覆う第1の誘電体層40を形成する一実施形態を示す。第1の誘電体層40は、酸化物、窒化物、及び/又は酸窒化物からなることができる。第1の誘電体層40は、プラズマ強化化学気相堆積又は熱成長などの化学気相堆積を用いて形成することができる。典型的には、第1の誘電体層40は、1nmから10nmまでの厚さを有する。より典型的には、第1の誘電体層40は、1nmから4nmまでの厚さを有する。
【0044】
図7及び図8は、p型デバイス領域20の少なくとも1つ及びn型デバイス領域10の少なくとも1つを含む基板5の第1の部分50からの第1の誘電体層40の除去を示し、ここで、第1の誘電体層の残りの部分40’が、基板5の第2の部分60内にある。一実施形態においては、第1の誘電体層の残りの部分40’は、後に形成されるアナログ・デバイスのゲート誘電体の厚さに寄与する。フォトリソグラフィ及びエッチング・プロセスを用いて、基板5の第1の部分50から、第1の誘電体層40が除去される。より具体的には、フォトレジスト層をエッチングされる表面に付着し、フォトレジストを放射パターンに露光し、次に、レジスト現像液を用いてパターンをフォトレジスト層内に現像して第2のエッチング・マスク8を提供することによって、パターンが生成される。第2のエッチング・マスク8が完成すると、保護されていない部分を除去する選択的エッチング・プロセスを用いて露出された領域を除去する間、第2のエッチング・マスク8で覆われている第1の誘電体層40のセクションが保護される。一実施形態においては、エッチング・プロセスには、これらに限られるものではないが、化学的反応性イオン・エッチング(RIE)、プラズマ・エッチング、イオン・ビーム・エッチング、又はレーザ・アブレーションが含まれる。一例においては、第1の誘電体層40は酸化シリコン(SiO2)からなり、基板5はシリコン(Si)からなり、Ge含有層30はシリコン・ゲルマニウム(SiGe)からなり、第1の誘電体層40の露出された部分は、希釈HF又は緩衝HFからなるエッチング化学物質を有する選択的エッチング・プロセスを用いて除去される。
【0045】
エッチングに続いて、酸素アッシングなどのレジスト剥離プロセス、又は、硫酸と過酸化物を用いる湿式レジスト剥離を用いて、第2のエッチング・マスク8を構造体から除去することができる。上述の実施形態は、第2のエッチング・マスク8のためのパターン形成されたフォトレジストを用いて、基板5の第1の部分50から第1の誘電体層40を除去するが、本発明の他の実施形態においては、第2のエッチング・マスク8を提供するために用いられるフォトレジストの代わりに、誘電体などのハードマスク材料を使うことができる。
【0046】
図9は、基板5の第2の部分60内の第1の誘電体層40’の上を覆うように、かつ、基板5の第1の部分50の上面の上に、第2の誘電体層70を形成する一実施形態を示す。一実施形態においては、第2の誘電体層70は、基板5の第1の部分50内に後に形成されるデジタル・デバイスのゲート誘電体の厚さに寄与する。
【0047】
一実施形態においては、第2の誘電体層70は、高k誘電体材料からなる。高k誘電体材料は、4.0より大きい誘電率を有する絶縁材料からなることができる。別の実施形態においては、高k誘電体材料は、7.0より大きい誘電率を有する。高k誘電体材料は、例えば、HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3及びこれらの混合物のような酸化物を含むことができる。高k誘電体材料のための材料の他の例として、ハフニウムシリケート、酸窒化ハフニウムシリコン、又はそれらの組み合わせが挙げられる。
【0048】
高k誘電体材料は、化学気相堆積(CVD)によって堆積させることができる。化学気相堆積(CVD)は、堆積種が、室温より高い温度でガス状反応物質間の化学反応の結果として形成される堆積プロセスであり、そこで、反応の固形生成物が表面上に堆積され、その上に固形生成物の膜、コーティング、又は層が形成される。CVDプロセスの変形には、これらに限られるものではないが、原子層堆積、大気圧CVD(APCVD)、低圧CVD(LPCVD)、プラズマ強化CVD(EPCVD)、有機金属CVD(MOCVD)、及びこれらの組み合わせが含まれる。高k誘電体材料は、共形の(conformal)堆積方法を用いて堆積させることができる。「共形の」という用語は、層が、該層の厚さについての平均値の20%を上回るだけ又は下回るだけ逸脱しない厚さを有することを示す。
【0049】
第2の誘電体層70は、典型的には、第1の誘電体層40’より薄い厚さを有する。一実施形態においては、第2の誘電体層70は高k誘電体材料からなり、第2の誘電体層は、10nmより薄く0.8nmより厚い、厚さを有することができる。より典型的には、第2の誘電体層70は高k誘電体材料からなり、1.0nmから6.0nmまでの範囲の厚さを有する。
【0050】
図10−図14は、p型デバイス領域20及びn型デバイス領域10の上へのゲート構造体80a、80b、80c、80dの形成を示し、n型デバイス領域10へのゲート構造体80a、80b、80c、80dは、アルカリ土類金属含有材料、或いは、希土類金属(又は希土類類似)を含む。
【0051】
図10を参照すると、アルカリ土類金属含有材料又は希土類金属(又は希土類類似)含有材料の層75(以下、まとめて希土類金属層75と呼ぶ)が、少なくとも第2の誘電体層70の上に、かつ、基板5の第2の部分60内にある第1の誘電体層40’及び基板5の第1の部分50内にある第2の誘電体層70の上を覆うように形成される。希土類金属層75は、分離領域13の上面を含む、図9に示される構造体の上面の上にブランケット堆積することができる。一実施形態においては、希土類金属層75は、式MxAyを有する化合物からなり、ここで、Mはアルカリ土類金属(Be、Mg,Ca、Sr、及び/又はBa)であり、Aは、O、S、又はハロゲン化物の1つであり、xは1又は2であり、yは1、2、又は3である。一実施形態においては、本発明は、アルカリ土類金属の混合物、及び/又は、−OCl2などのアニオンの混合物を含む希土類金属化合物からなる希土類金属層を考える。本発明の幾つかの実施形態において用い得る希土類金属の例として、これらに限られるものではないが、MgO、MgS、MgF2、MgCl2、MgBr2、MgI2、CaO、CaS、CaF2、CaCl2、CaBr2、CaI2、SrO、SrS、SrF2、SrCl2、SrBr2、SrI2、BaO、BaS、BaF2、BaCl2、BaBr2、及びBaI2が挙げられる。本発明の一実施形態においては、希土類金属層75はMgを含む。MgOは、希土類金属層75に用いることができる別のアルカリ土類金属含有材料である。別の例においては、希土類金属層75は、例えば、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、又はそれらの混合物を含む、元素周期表のIIIB族からの少なくとも1つの元素の酸化物又は窒化物を含む。希土類金属層75はまた、La、Ce、Y、Sm、Er、及び/又はThの酸化物を含むこともできる。一例においては、希土類金属層75は、La2O3又はLaNからなる。
【0052】
例えば、ターゲットのスパッタリング、酸素プラズマ条件下でのアルカリ土類金属の反応性スパッタリング、電気めっき、蒸着、電子ビーム堆積、MOCVD、ALD、PVD、及び他の同様の堆積プロセスを含む堆積プロセスを用いて、希土類金属層75を形成することができる。希土類金属層75は、典型的には、0.1nmから3.0nmまでの範囲の堆積厚を有する。別の例においては、希土類金属層75は、0.3nmから1.6nmまでの範囲の堆積厚を有する。
【0053】
n型デバイス領域10内に希土類金属層75が存在することにより、より大きい正電荷を有する第2の誘電体層70がもたらされる、即ち、第2の誘電体層70は、第1の誘電体層40より電気的に陽性である。n型デバイス領域内に希土類金属層75が存在することにより、nFETを最適化する仕事関数がシフトされる。独立して仕事関数を調整し、pFET及びnFETの両方を最適化するために、nFETにおいては陽性元素が用いられ、一方、pFETにおいてはGe含有層、即ちSiGe層が存在する。
【0054】
次に、図11に示されるように、基板5のn型デバイス領域10の上を覆う希土類金属層75の部分を保護する第3のエッチング・マスク9が形成され、ここで、第3のエッチング・マスク9は、p型デバイス領域20の上を覆う希土類金属層75の部分を露出する。第3のエッチング・マスク9は、第1のエッチング・マスク7及び第2のエッチング・マスク8を形成するための上述されたものと類似した材料及び技術を用いて形成されるが、当業者には周知の他のプロセスを含むこともできる。第3のエッチング・マスク9の形成に続いて、エッチング・プロセスを用いて、希土類金属層75の露出された部分、即ち基板5のp型デバイス領域20の上を覆う希土類金属層75の部分を除去することができ、そこで、希土類金属層75は、基板のn型デバイス領域10内に残る。エッチングに続いて、剥離プロセスを用いて、第3のエッチング・マスク9を除去することができる。
【0055】
図12は、pFETデバイス領域20内から希土類金属層75を除去した後に形成される構造体を示す。
【0056】
図13を参照すると、以下のプロセス・ステップにおいて、ゲート金属層85が、堆積プロセスを用いて図12に示される構造体の上面にブランケット堆積される。ゲート金属層85を形成するのに用い得る堆積プロセスの例として、これらに限られるものではないが、CVD、PVD、ALD、スパッタリング、又は蒸着が挙げられる。ゲート金属層85は、電子を伝えることができる金属材料を含む。例えば、ゲート金属層85は、金属窒化物又は金属シリコン窒化物を含むことができる。一実施形態においては、ゲート金属層85は、元素周期表のIVB族又はVB族からの金属からなる。従って、ゲート金属層85は、これらに限られるものではないが、Ti、Zr、Hf、V、Nb、Ta、又はこれらの合金を含むことができる。一例においては、ゲート金属層85は、TiN又はTaNを含む。ゲート金属層85の物理的厚さは変わり得るが、典型的には、ゲート金属層85は、0.5nmから200nmまでの範囲の厚さを有し、5nmから80nmまでの範囲の厚さがより典型的である。
【0057】
本発明の一実施形態においては、ゲート金属層85は、1550℃から1900℃までの範囲に保持されたエフュージョン・セル(effusion cell)からのTiを蒸着させ、遠隔の高周波源を通された窒素の原子/励起ビームを用いることによって堆積されたTiNである。TiNは、化学気相堆積又はスパッタリングのような他の方法でも堆積することができる。
【0058】
さらに図13を参照すると、ゲート金属層85の形成に続いて、ゲート金属層85の上にゲート電極90が形成される。具体的には、例えば物理気相堆積、CVD、又は蒸着などの堆積プロセスを用いて、ゲート金属層85上に導電性材料のブランケット層が形成される。ゲート電極90として用いられる導電性材料は、これらに限られるものではないが、単結晶、多結晶、又はアモルファス形態のいずれかの、Si又はSiGe合金層のようなSi含有材料を含む。ゲート電極90はまた、導電性金属又は導電性金属合金とすることもできる。上述の導電性材料の組み合わせも、ここで考慮される。Si含有材料は、ゲート電極(又は導体)90として好適なものであり、ポリSiが最も典型的なものである。上述の導電性材料に加えて、本発明はまた、導体が完全にシリサイド化されている例、又はシリサイド及びSi又はSiGeの組み合わせを含むスタックも考慮する。一実施形態においては、完全にシリサイド化されたゲートを形成することができる。ゲート電極材料のブランケット層は、ドープされていても、又はドープされていなくてもよい。ドープされている場合には、これを形成するのに、インサイチュ(in-situ)・ドーピング堆積プロセスを用いることができる。代替的に、ドープされたゲート電極90は、堆積、イオン注入、及びアニールによって形成することができる。材料スタックをパターン形成する次のエッチング・ステップの前又は後に、イオン注入及びアニールを行なうことができる。ゲート電極90の厚さ、即ち高さは、用いられる堆積プロセスによって変わり得る。典型的には、ゲート電極90は、20nmから180nmまでの範囲の垂直方向厚を有し、40nmから150nmまでの範囲の厚さがより典型的である。
【0059】
以下のプロセス・ステップにおいて、ゲート・スタック、即ちゲート構造体80a、80b、80c、80dは、上述した材料層のリソグラフィ及びエッチングによって形成される。ゲート・スタック形成後に形成される結果として得られる構造体が、例えば図14に示される。材料スタックのパターン形成後、典型的には、少なくとも1つのスペーサ(図示せず)が、必ずしもではないが、パターン形成されたゲート構造体80a、80b、80c、80dの各々の露出された側壁上に形成される。少なくとも1つのスペーサは、酸化物、窒化物、酸窒化物、及び/又はそれらの任意の組み合わせなどの絶縁体からなる。少なくとも1つのスペーサは、堆積及びエッチングによって形成される。少なくとも1つのスペーサの幅は、ソース及びドレイン・シリサイド・コンタクト(後に形成される)が、ゲート構造体80a、80b、80c、80dの縁部の下に侵入しないように選択することができる。
【0060】
次に、基板5内にソース及びドレイン拡散領域(図示せず)が形成される。ソース及びドレイン拡散領域は、イオン注入及びアニール・ステップを用いて形成される。アニール・ステップは、前の注入ステップによって注入されたドーパントを活性化させるように働く。イオン注入及びアニールのための条件は、当業者には周知である。ソース及びドレイン拡散領域はまた、従来のエクステンション注入(extension implant)を用いてソース/ドレイン注入よりもゲートの近くに形成されたエクステンション注入領域を含むこともできる。エクステンション注入の後、活性化アニールを行なってもよく、又は代替的に、同じ活性化アニール・サイクルを用いて、エクステンション注入及びソース/ドレイン注入の際に注入されたドーパントを活性化させることもできる。ハロ注入もここで考えられる。さらに、当業者に周知の処理ステップを用いて、シリサイド化されたコンタクト(ソース/ドレイン及びゲート)の形成、並びに、金属相互接続部を有する後工程(BEOL:バック・エンド・オブ・ライン)相互接続レベルの形成といったCMOS処理を形成することができる。
【0061】
さらに図14を参照すると、一実施形態において、上述の方法は、第1のデバイス領域10(交換可能にn型デバイス領域10と呼ぶ)と、第2のデバイス領域20(交換可能にp型デバイス領域20と呼ぶ)とを有する基板5を含む半導体デバイス100を生成する。一実施形態においては、少なくとも第1の高k誘電体(第2の誘電体層70により与えられる)と、第1の高k誘電体の上に存在する少なくとも1つの希土類金属(希土類金属層75により与えられる)とを有する第1のゲート構造体80a、80cを含むn型導電性デバイス110a、110bが、第1のデバイス領域10内に存在し、SiGe(Ge含有層30により与えられる)からなるデバイス・チャネルの上に存在する第2の高k誘電体(第2の誘電体層70により与えられる)からなる第2のゲート構造体80b、80dを含むp型導電性デバイス120a、120bが、第2のデバイス領域20内に存在する。一例においては、n型導電性デバイス110a、110bは、4.0eVから4.3eVまでの範囲の仕事関数を有するnFETであり、p型導電性デバイス120a、120bは、4.9eVから5.2eVまでの範囲の仕事関数を有するpFETである。
【0062】
第1の高k誘電体及び第2の高k誘電体の少なくとも一方は、HfO2又はHfSiOxNyからなることができ、第1の高k誘電体及び第2の高k誘電体は、同じ材料からなることができる。別の実施形態においては、第1の高k誘電体及び第2の高k誘電体は、窒化物含有層からなることができる。
【0063】
一実施形態においては、第1のゲート構造体80a及び第2のゲート構造体80bは、金属ゲート導体(ゲート金属層85とも呼ばれる)を含むことができ、第1のゲート構造体80aの金属ゲート導体は、第2のゲート構造体80bの金属ゲート導体と実質的に同じ組成のものである。例えば、金属ゲート導体は、TiNからなることができる。p型導電性デバイス120は、SiGeからなるデバイス・チャネルの上を覆うSiキャップ(図示せず)をさらに含むことができる。希土類金属は、La、Ce、Pr、Nd、Pm、Sm、En、Ga、Tb、Dy、Ho、Er、Tm、Yb、Lu、又はそれらの合金からなることができる。
【0064】
別の実施形態において、各々が第1の厚さのゲート誘電体を含むゲート構造体80c、80dを有する半導体デバイスからなる基板5の第1の部分と、各々が第2の厚さのゲート誘電体を含むゲート構造体80a、80bを有する半導体デバイスからなる基板5の第2の部分60とを含み、第2の厚さは第1の厚さより厚い、半導体デバイス100が設けられる。第2の厚さのゲート誘電体は、第1の誘電体層40’の残りの部分と、基板5の第2の部分60内に存在する第2の誘電体層70の組み合わせによって与えられる。第1の厚さのゲート誘電体は、典型的には、基板5の第1の部分50内に存在する第2の誘電体層70により与えられる。
【0065】
半導体デバイス100は、基板5の第1の部分50及び第2の部分60の各々の中に存在するn型デバイス領域10をさらに含むことができる。n型デバイス領域10は、第2の厚さのゲート誘電体を備えたゲート構造体80aを有する半導体デバイスと、第1の厚さのゲート誘電体を備えたゲート構造体80cを有する半導体デバイスとを含むことができ、n型デバイス領域10内の半導体デバイスの各々は、少なくとも1つの希土類金属を含む。
【0066】
半導体デバイス100は、基板5の第1の部分50及び第2の部分60の各々の中に存在するp型デバイス領域20をさらに含むことができる。p型デバイス領域20は、第1の厚さのゲート誘電体を備えたゲート構造体80bを有する半導体デバイスと、第2の厚さのゲート誘電体を備えたゲート構造体80dを有する半導体デバイスとを含むことができ、p型デバイス領域20内の半導体デバイスの各々は、SiGeからなるデバイス・チャネルを含む。一実施形態においては、第1の厚さのゲート誘電体を有するアナログ・デバイスが存在し、第2の厚さのゲート誘電体を有するデジタル・デバイスが存在する。アナログ・デバイスは、基板5の第1の部分50内に存在することができ、デジタル・デバイスは、基板5の第2の部分60内に存在することができる。
【0067】
一実施形態においては、第1の厚さのゲート誘電体は、1nmから10nmまでの範囲であり、典型的には、1nmから4nmまでの範囲であり、第2の厚さのゲート誘電体は、約1nmから約3nmまでの範囲である。第1の厚さのゲート誘電体及び第2の厚さのゲート誘電体は、酸化物からなることができる。
【0068】
一実施形態においては、上述の方法及び構造体は、高性能、低閾値電圧CMOSデバイスを提供する。一例においては、CMOSデバイスは、低閾値電圧pMOSデバイスのためのSiGeバンドギャップ工学処理の適用、及び、低閾値電圧nMOSデバイスを提供するための希土類金属からなるゲート構造体の利用と共に、アナログ用途に適した厚い誘電体構造体を組み込むデバイスの統合により特徴付けることができる。この統合方法はまた、高性能SRAMデバイスにも適用することができる。
【0069】
本発明は、その好ましい実施形態に関して具体的に示され説明されたが、当業者であれば、本発明の精神及び範囲から逸脱することなく、形態及び細部における上記の及び他の変更を行ない得ることを理解するであろう。従って、本発明は、説明され示された正確な形態及び細部に限定されるものではなく、添付の特許請求の範囲に含まれることが意図されている。
【符号の説明】
【0070】
5:基板
6:ハードマスク誘電体層
7:第1のエッチング・マスク
8:第2のエッチング・マスク
9:第3のエッチング・マスク
10:n型デバイス領域
13:分離領域
20:p型デバイス領域
30:Ge含有層
40:第1の誘電体層
50:基板の第1の部分
60:基板の第2の部分
70:第2の誘電体層
75:希土類金属層
80a、80b、80c、80d:ゲート構造体
85:ゲート金属層
90:ゲート電極
100:半導体デバイス
110a、110b:n型導電性デバイス
120a、120b:p型導電性デバイス
【特許請求の範囲】
【請求項1】
第1のデバイス領域及び第2のデバイス領域を含む基板と、
少なくとも第1の高k誘電体と、前記第1の高k誘電体の上にある少なくとも1つの希土類金属とを有する第1のゲート構造体を含む、前記第1のデバイス領域内にあるn型導電性デバイスと、
第2の高k誘電体を有する第2のゲート構造体を含む、前記第2のデバイス領域内にあるp型導電性デバイスであって、デバイス・チャネルの上の前記第2のゲート構造体はGe含有層を含む、p型導電性デバイスと、
を含み、
前記第2の高k誘電体は前記第1の高k誘電体より大きい電荷を有する、
半導体デバイス。
【請求項2】
前記第1の高k誘電体及び前記第2の高k誘電体の少なくとも一方は、HfO2、ZrOx、Al2O3、又はHfSiOxNyである、請求項1に記載の半導体デバイス。
【請求項3】
前記第1の高k誘電体及び前記第2の高k誘電体の少なくとも一方は、窒化物含有層を含む、請求項1に記載の半導体デバイス。
【請求項4】
前記第1のゲート構造体及び前記第2のゲート構造体は金属ゲート導体を含み、前記第1のゲート構造体の前記金属ゲート導体は、前記第2のゲート構造体の前記金属ゲート導体と実質的に同じ組成である、請求項1に記載の半導体デバイス。
【請求項5】
前記ゲート導体はTiNを含む、請求項4に記載の半導体デバイス。
【請求項6】
前記p型導電性デバイスは、前記Ge含有層からなる前記デバイス・チャネルの上を覆うSiキャップをさらに含む、請求項1に記載の半導体デバイス。
【請求項7】
前記希土類金属は、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、又はそれらの合金を含む、請求項1に記載の半導体デバイス。
【請求項8】
前記Ge含有層はSiGeである、請求項1に記載の半導体デバイス。
【請求項9】
各々が第1の厚さのゲート誘電体を含むゲート構造体を有する半導体デバイスからなる第1の部分と、各々が第2の厚さのゲート誘電体を含むゲート構造体を有する半導体デバイスからなる第2の部分とを含む基板であって、前記第2の厚さは前記第1の厚さより厚い、基板と、
前記基板の前記第1の部分及び前記第2の部分の各々の中に存在するn型デバイス領域であって、前記n型デバイス領域内に存在する前記半導体デバイスは少なくとも1つの希土類金属からなるゲート構造体を含む、n型デバイス領域と、
前記基板の前記第1の部分及び前記第2の部分の各々の中に存在するp型デバイス領域であって、前記p型デバイス領域内に存在する前記半導体デバイスはGe含有層を含むデバイス・チャネルを含む、p型デバイス領域と、
を含む半導体デバイス。
【請求項10】
前記ゲート誘電体の前記第1の厚さは1nmから10nmまでの範囲であり、前記ゲート誘電体の前記第2の厚さは1nmから3nmまでの範囲である、請求項9に記載の半導体デバイス。
【請求項11】
前記基板の前記第1の部分内に存在する前記半導体デバイスはアナログ・デバイスであり、前記基板の前記第2の部分内に存在する前記半導体デバイスはデジタル・デバイスである、請求項9に記載の半導体デバイス。
【請求項12】
前記Ge含有層はSiGeである、請求項9に記載の半導体デバイス。
【請求項13】
半導体デバイスを形成する方法であって、
p型デバイス領域及びn型デバイス領域を有する基板を準備するステップと、
前記基板のp型デバイス領域の上にGe含有層を形成するステップであって、前記Ge含有層は前記基板の前記n型デバイス領域内には存在しない、ステップと、
前記p型デバイス領域及び前記n型デバイス領域の上に第1の誘電体層を形成するステップと、
前記p型デバイス領域の少なくとも1つ及び前記n型デバイス領域の少なくとも1つを含む前記基板の第1の部分から前記第1の誘電体層を除去するステップであって、前記第1の誘電体層の残りの部分は前記基板の第2の部分内に存在する、ステップと、
前記基板の前記第1の部分内の前記第1の誘電体層及び前記基板の前記第2の部分の上を覆うように第2の誘電体層を形成するステップと、
前記p型デバイス領域及び前記n型デバイス領域の上にゲート構造体を形成するステップであって、前記n型デバイス領域への前記ゲート構造体は希土類金属を含む、ステップと、
を含む方法。
【請求項14】
p型デバイス領域及びn型デバイス領域を有する前記基板を準備する前記ステップは、前記p型デバイス領域及び前記n型デバイス領域の各々の上面にハードマスク誘電体層を形成するステップをさらに含む、請求項13に記載の方法。
【請求項15】
前記基板の前記p型デバイス領域の上に前記Ge含有層を形成する前記ステップの前に、前記方法は、前記n型デバイス領域の上に前記p型デバイス領域を露出させるエッチング・マスクを形成するステップと、前記n型デバイス領域内のハードマスク誘電体層をエッチングして前記p型デバイス領域内の前記基板の上面を露出させるステップと、前記エッチング・マスクを除去するステップとをさらに含む、請求項13に記載の方法。
【請求項16】
前記Ge含有層はSiGeからなる、請求項13に記載の方法。
【請求項17】
前記p型デバイス領域及び前記n型デバイス領域の上に前記第1の誘電体層を形成する前記ステップは、前記n型デバイス領域からハードマスク誘電体層の残りの部分を除去するステップと、1nmから10nmまでの範囲の厚さを有する前記誘電体層を堆積させるステップとを含む、請求項16に記載の方法。
【請求項18】
前記基板の前記第1の部分内の前記第1の誘電体層及び前記基板の前記第2の部分の上を覆うように第2の誘電体層を形成する前記ステップは、1nmから3nmまでの範囲の厚さを有する高k誘電体材料を堆積させるステップを含む、請求項17に記載の方法。
【請求項19】
前記p型デバイス領域及び前記n型デバイス領域の上にゲート構造体を形成する前記ステップは、
前記高k誘電体材料の上に希土類金属を堆積させるステップと、
前記p型デバイス領域から前記希土類金属を除去するステップと、
前記n型デバイス領域内の前記希土類金属及び前記p型デバイス領域内の高k誘電体材料の上を覆うように金属窒化物層を形成するステップと、
前記金属窒化物層の上にSi含有層を形成するステップと、
を含む、請求項17に記載の方法。
【請求項20】
前記基板の前記第1の部分内のアナログ・デバイスと、前記基板の前記第2の部分内のデジタル・デバイスとを含む、請求項17に記載の方法。
【請求項1】
第1のデバイス領域及び第2のデバイス領域を含む基板と、
少なくとも第1の高k誘電体と、前記第1の高k誘電体の上にある少なくとも1つの希土類金属とを有する第1のゲート構造体を含む、前記第1のデバイス領域内にあるn型導電性デバイスと、
第2の高k誘電体を有する第2のゲート構造体を含む、前記第2のデバイス領域内にあるp型導電性デバイスであって、デバイス・チャネルの上の前記第2のゲート構造体はGe含有層を含む、p型導電性デバイスと、
を含み、
前記第2の高k誘電体は前記第1の高k誘電体より大きい電荷を有する、
半導体デバイス。
【請求項2】
前記第1の高k誘電体及び前記第2の高k誘電体の少なくとも一方は、HfO2、ZrOx、Al2O3、又はHfSiOxNyである、請求項1に記載の半導体デバイス。
【請求項3】
前記第1の高k誘電体及び前記第2の高k誘電体の少なくとも一方は、窒化物含有層を含む、請求項1に記載の半導体デバイス。
【請求項4】
前記第1のゲート構造体及び前記第2のゲート構造体は金属ゲート導体を含み、前記第1のゲート構造体の前記金属ゲート導体は、前記第2のゲート構造体の前記金属ゲート導体と実質的に同じ組成である、請求項1に記載の半導体デバイス。
【請求項5】
前記ゲート導体はTiNを含む、請求項4に記載の半導体デバイス。
【請求項6】
前記p型導電性デバイスは、前記Ge含有層からなる前記デバイス・チャネルの上を覆うSiキャップをさらに含む、請求項1に記載の半導体デバイス。
【請求項7】
前記希土類金属は、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、又はそれらの合金を含む、請求項1に記載の半導体デバイス。
【請求項8】
前記Ge含有層はSiGeである、請求項1に記載の半導体デバイス。
【請求項9】
各々が第1の厚さのゲート誘電体を含むゲート構造体を有する半導体デバイスからなる第1の部分と、各々が第2の厚さのゲート誘電体を含むゲート構造体を有する半導体デバイスからなる第2の部分とを含む基板であって、前記第2の厚さは前記第1の厚さより厚い、基板と、
前記基板の前記第1の部分及び前記第2の部分の各々の中に存在するn型デバイス領域であって、前記n型デバイス領域内に存在する前記半導体デバイスは少なくとも1つの希土類金属からなるゲート構造体を含む、n型デバイス領域と、
前記基板の前記第1の部分及び前記第2の部分の各々の中に存在するp型デバイス領域であって、前記p型デバイス領域内に存在する前記半導体デバイスはGe含有層を含むデバイス・チャネルを含む、p型デバイス領域と、
を含む半導体デバイス。
【請求項10】
前記ゲート誘電体の前記第1の厚さは1nmから10nmまでの範囲であり、前記ゲート誘電体の前記第2の厚さは1nmから3nmまでの範囲である、請求項9に記載の半導体デバイス。
【請求項11】
前記基板の前記第1の部分内に存在する前記半導体デバイスはアナログ・デバイスであり、前記基板の前記第2の部分内に存在する前記半導体デバイスはデジタル・デバイスである、請求項9に記載の半導体デバイス。
【請求項12】
前記Ge含有層はSiGeである、請求項9に記載の半導体デバイス。
【請求項13】
半導体デバイスを形成する方法であって、
p型デバイス領域及びn型デバイス領域を有する基板を準備するステップと、
前記基板のp型デバイス領域の上にGe含有層を形成するステップであって、前記Ge含有層は前記基板の前記n型デバイス領域内には存在しない、ステップと、
前記p型デバイス領域及び前記n型デバイス領域の上に第1の誘電体層を形成するステップと、
前記p型デバイス領域の少なくとも1つ及び前記n型デバイス領域の少なくとも1つを含む前記基板の第1の部分から前記第1の誘電体層を除去するステップであって、前記第1の誘電体層の残りの部分は前記基板の第2の部分内に存在する、ステップと、
前記基板の前記第1の部分内の前記第1の誘電体層及び前記基板の前記第2の部分の上を覆うように第2の誘電体層を形成するステップと、
前記p型デバイス領域及び前記n型デバイス領域の上にゲート構造体を形成するステップであって、前記n型デバイス領域への前記ゲート構造体は希土類金属を含む、ステップと、
を含む方法。
【請求項14】
p型デバイス領域及びn型デバイス領域を有する前記基板を準備する前記ステップは、前記p型デバイス領域及び前記n型デバイス領域の各々の上面にハードマスク誘電体層を形成するステップをさらに含む、請求項13に記載の方法。
【請求項15】
前記基板の前記p型デバイス領域の上に前記Ge含有層を形成する前記ステップの前に、前記方法は、前記n型デバイス領域の上に前記p型デバイス領域を露出させるエッチング・マスクを形成するステップと、前記n型デバイス領域内のハードマスク誘電体層をエッチングして前記p型デバイス領域内の前記基板の上面を露出させるステップと、前記エッチング・マスクを除去するステップとをさらに含む、請求項13に記載の方法。
【請求項16】
前記Ge含有層はSiGeからなる、請求項13に記載の方法。
【請求項17】
前記p型デバイス領域及び前記n型デバイス領域の上に前記第1の誘電体層を形成する前記ステップは、前記n型デバイス領域からハードマスク誘電体層の残りの部分を除去するステップと、1nmから10nmまでの範囲の厚さを有する前記誘電体層を堆積させるステップとを含む、請求項16に記載の方法。
【請求項18】
前記基板の前記第1の部分内の前記第1の誘電体層及び前記基板の前記第2の部分の上を覆うように第2の誘電体層を形成する前記ステップは、1nmから3nmまでの範囲の厚さを有する高k誘電体材料を堆積させるステップを含む、請求項17に記載の方法。
【請求項19】
前記p型デバイス領域及び前記n型デバイス領域の上にゲート構造体を形成する前記ステップは、
前記高k誘電体材料の上に希土類金属を堆積させるステップと、
前記p型デバイス領域から前記希土類金属を除去するステップと、
前記n型デバイス領域内の前記希土類金属及び前記p型デバイス領域内の高k誘電体材料の上を覆うように金属窒化物層を形成するステップと、
前記金属窒化物層の上にSi含有層を形成するステップと、
を含む、請求項17に記載の方法。
【請求項20】
前記基板の前記第1の部分内のアナログ・デバイスと、前記基板の前記第2の部分内のデジタル・デバイスとを含む、請求項17に記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2010−251742(P2010−251742A)
【公開日】平成22年11月4日(2010.11.4)
【国際特許分類】
【出願番号】特願2010−75677(P2010−75677)
【出願日】平成22年3月29日(2010.3.29)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MASCHINES CORPORATION
【Fターム(参考)】
【公開日】平成22年11月4日(2010.11.4)
【国際特許分類】
【出願日】平成22年3月29日(2010.3.29)
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MASCHINES CORPORATION
【Fターム(参考)】
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