半導体装置及びその製造方法
【課題】ゲート配線に達するコンタクトホールを確実に形成し得る半導体装置及びその製造方法を提供する。
【解決手段】第１応力膜３８を形成する工程と、第１応力膜とエッチング特性が異なる絶縁膜４０を形成する工程と、第１領域２を覆う第１マスク６０を用いて、第２領域内の絶縁膜をエッチングするとともに、第１領域のうちの第２領域に近接する部分の絶縁膜をサイドエッチングする工程と、第１マスクを用いて第２領域内の第１応力膜をエッチングする工程と、絶縁膜とエッチング特性が異なる第２応力膜を形成する工程と、第２領域を覆い、第１領域側の端面が絶縁膜上に位置する第２マスクを用いて、第２応力膜の一部が第１応力膜の一部及び絶縁膜の一部と重なり合うように第２応力膜をエッチングする工程と、第１領域と第２領域との境界部におけるゲート配線２０に達するコンタクトホールを形成する工程とを有している。
【解決手段】第１応力膜３８を形成する工程と、第１応力膜とエッチング特性が異なる絶縁膜４０を形成する工程と、第１領域２を覆う第１マスク６０を用いて、第２領域内の絶縁膜をエッチングするとともに、第１領域のうちの第２領域に近接する部分の絶縁膜をサイドエッチングする工程と、第１マスクを用いて第２領域内の第１応力膜をエッチングする工程と、絶縁膜とエッチング特性が異なる第２応力膜を形成する工程と、第２領域を覆い、第１領域側の端面が絶縁膜上に位置する第２マスクを用いて、第２応力膜の一部が第１応力膜の一部及び絶縁膜の一部と重なり合うように第２応力膜をエッチングする工程と、第１領域と第２領域との境界部におけるゲート配線２０に達するコンタクトホールを形成する工程とを有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近時、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有するＣＭＯＳ回路を含む半導体装置が注目されている。
【０００３】
かかる半導体装置においては、例えば、ＰＭＯＳトランジスタ形成領域内及びＮＭＯＳトランジスタ形成領域内に連続的にゲート配線が形成される。ゲート配線のうちのＰＭＯＳトランジスタ形成領域内の部分は、ＰＭＯＳトランジスタのゲート電極として機能する。ゲート配線のうちのＮＭＯＳトランジスタ形成領域内の部分は、ＮＭＯＳトランジスタのゲート電極として機能する。
【０００４】
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが形成された半導体基板上には、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを覆うように層間絶縁膜が形成される。層間絶縁膜にはゲート配線に達するコンタクトホールが形成され、かかるコンタクトホール内に導体プラグが埋め込まれる。
【０００５】
また、ＰＭＯＳトランジスタのキャリア移動度を向上させるための方法として、ＰＭＯＳトランジスタのチャネル領域に圧縮応力が印加されるように、ＰＭＯＳトランジスタを覆う絶縁膜を形成する方法がある。また、ＮＭＯＳトランジスタのキャリア移動度を向上させるための方法として、ＮＭＯＳトランジスタのチャネル領域に引っ張り応力が印加されるように、ＮＭＯＳトランジスタを覆う絶縁膜を形成する方法がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２０８１６６号公報
【特許文献２】特開２００８−１６８５３号公報
【特許文献３】特開２００７−２３５０７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ゲート配線に達するコンタクトホールを形成する際に、良好なコンタクトホールを形成し得ない場合があった。この場合には、導体プラグとゲート配線との間の接続の信頼性が十分に確保し得ず、また、必ずしも十分に高い製造歩留まりが得られないこととなる。
【０００８】
本発明の目的は、信頼性の高い半導体装置を高い製造歩留まりで提供し得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
実施形態の一観点によれば、半導体基板の第１の領域内及び第２の領域内にゲート配線を連続的に形成し、前記ゲート配線の一部である第１のゲート電極を有する第１のトランジスタを前記第１の領域内に形成するとともに、前記ゲート配線の他の一部である第２のゲート電極を有する第２のトランジスタを前記第２の領域内に形成する工程と、前記半導体基板上に、前記第１のトランジスタ及び前記第２のトランジスタを覆うように第１の応力膜を形成する工程と、前記第１の応力膜上に、前記第１の応力膜とエッチング特性が異なる第１の絶縁膜を形成する工程と、前記第１の領域を覆い、前記第２の領域を露出する第１のマスク層を形成する工程と、前記第１のマスク層をマスクとして、前記第２の領域内の前記第１の絶縁膜をエッチング除去し、更に前記第１のマスク層の下に位置する前記第１の絶縁膜を、前記第１のマスク層の端部から第１の幅だけ前記半導体基板の表面に対して平行な方向にエッチングする工程と、前記第１のマスク層をマスクとして、前記第２の領域内の前記第１の応力膜をエッチング除去する工程と、前記半導体基板上に、前記第１の絶縁膜とエッチング特性が異なる第２の応力膜を、前記第２のトランジスタ、前記第１の応力膜及び前記第１の絶縁膜を覆うように形成する工程と、前記第２の領域を覆い、前記第１の領域側の端面が前記第１の絶縁膜上に位置する第２のマスク層を、前記第２の応力膜上に形成する工程と、前記第２のマスク層をマスクとして、前記第２の応力膜の一部が前記第１の応力膜の一部及び前記第１の絶縁膜の一部と重なり合うように、前記第２の応力膜をエッチングする工程と、前記半導体基板上に、前記第１の絶縁膜、前記第２の応力膜及び前記第１の絶縁膜を覆うように第２の絶縁膜を形成する工程と、前記第２の絶縁膜、前記第２の応力膜及び前記第１の応力膜を貫通するコンタクトホールを、前記第１の領域と前記第２の領域との境界部における前記ゲート配線に達するように形成する工程と、前記コンタクトホール内に導体プラグを埋め込む工程とを有することを特徴とする半導体装置の製造方法が提供される。
【００１０】
実施形態の他の観点によれば、半導体基板の第１の領域内及び第２の領域内に連続的に形成されたゲート配線と、前記第１の領域内に形成され、前記ゲート配線の一部である第１のゲート電極と、前記第１のゲート電極の両側の前記半導体基板内に形成された第１のソース／ドレイン拡散層とを有する第１のトランジスタと、前記第２の領域内に形成され、前記ゲート配線の他の一部である第２のゲート電極と、前記第２のゲート電極の両側の前記半導体基板内に形成された第２のソース／ドレイン拡散層とを有する第２のトランジスタと、前記第１の領域内における前記半導体基板上に、前記第１のトランジスタを覆うように形成された第１の応力膜と、前記第１の応力膜とエッチング特性が異なり、前記第１の領域上のうちの前記第２の領域に近接する部分を除く部分に形成された第１の絶縁膜と、前記第２の領域内における前記半導体基板上に前記第２のトランジスタを覆うように形成され、前記第１の領域側の縁部が前記第１の応力膜の一部及び前記第１の絶縁膜の一部と重なり合っている第２の応力膜と、前記半導体基板上に、前記第１の応力膜、前記第２の応力膜及び前記第１の絶縁膜を覆うように形成された第２の絶縁膜と、前記第２の絶縁膜、前記第２の応力膜及び前記第１の応力膜を貫通し、前記第１の領域と前記第２の領域との境界部における前記ゲート配線に達するコンタクトホール内に埋め込まれた導体プラグとを有し、前記第１の絶縁膜のうちの前記第２の領域側の端面は、前記コンタクトホールから離間していることを特徴とする半導体装置が提供される。
【発明の効果】
【００１１】
開示の半導体装置及びその製造方法によれば、第１のマスク層をマスクとして第２の領域内の第１の絶縁膜をエッチングする際に、第１の領域内の第１の絶縁膜の一部をも半導体基板の表面に対して平行な方向にエッチングする。このため、第１の領域と第２の領域との境界部におけるゲート配線に達するコンタクトホールを形成する際に、第１の絶縁膜によりエッチングが阻害されることがない。即ち、コンタクトホールをエッチングにより形成する際に、第１の絶縁膜によりエッチングが阻害されることなく、第２の絶縁膜、第２の応力膜及び第１の応力膜がエッチングされる。従って、良好なコンタクトホールを形成することができ、導体プラグとゲート配線とを確実に接続することができる。従って、信頼性の高い半導体装置を高い製造歩留まりで提供することができる。
【図面の簡単な説明】
【００１２】
【図１】一実施形態による半導体装置を示す断面図である。
【図２】一実施形態による半導体装置を示す平面図である。
【図３】一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図７】一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図８】一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図９】一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１０】一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１１】ＣＭＯＳ回路のゲート配線にコンタクトホールを形成する場合を示す工程断面図（その１）である。
【図１２】ＣＭＯＳ回路のゲート配線にコンタクトホールを形成する場合を示す工程断面図（その２）である。
【発明を実施するための形態】
【００１３】
図１１及び図１２は、ＣＭＯＳ回路のゲート配線にコンタクトホールを形成する場合を示す工程断面図である。なお、図１１及び図１２においては、ゲート配線１２０より下の部分については省略されている。
【００１４】
ＰＭＯＳトランジスタ形成領域１０２内及びＮＭＯＳトランジスタ形成領域１０４内には、ＰＭＯＳトランジスタのゲート電極１２０ａとＮＭＯＳトランジスタのゲート電極１２０ｂとを含むゲート配線１２０が形成される（図１１（ａ）参照）。ゲート配線１２０の上部には、シリサイド層１３２が形成される。ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが形成された半導体基板（図示せず）上には、全面に、圧縮応力膜１３８が形成される。圧縮応力膜１３８上には、エッチングストッパ膜１４０が形成される。エッチングストッパ膜１４０上には、ＰＭＯＳトランジスタ形成領域１０２を覆い、ＮＭＯＳトランジスタ形成領域４を露出するフォトレジスト膜１６０が形成される。
【００１５】
次に、図１１（ｂ）に示すように、フォトレジスト膜１６０をマスクとして、エッチングストッパ膜１４０及び圧縮応力膜１３８をエッチングする。
【００１６】
次に、図１１（ｃ）に示すように、全面に、引っ張り応力膜１４２を形成する。
【００１７】
次に、引っ張り応力膜１４２上に、フォトレジスト膜１６２を形成する。フォトレジスト膜１６２は、ＮＭＯＳトランジスタ形成領域１０４のみならず、ＰＭＯＳトランジスタ形成領域１０２のうちのＮＭＯＳトランジスタ形成領域１０４に近接している部分をも覆うように形成される。
【００１８】
次に、図１１（ｄ）に示すように、フォトレジスト膜１６２をマスクとし、エッチングストッパ膜１４０をエッチングストッパとして、引っ張り応力膜１４２をエッチングする。ＰＭＯＳトランジスタ形成領域１０２の一部をも覆うようにフォトレジスト膜１６２が形成されているため、引っ張り応力膜１４２のうちのＰＭＯＳトランジスタ形成領域１０２側の端面は、エッチングストッパ膜１４０上に位置する。引っ張り応力膜１４２のエッチングはエッチングストッパ膜１４０で停止するため、ＰＭＯＳトランジスタ形成領域１０２とＮＭＯＳトランジスタ形成領域１０４との境界部分において、圧縮応力膜１３８やシリサイド層１３２がエッチングされてしまうことはない。
【００１９】
次に、図１１（ｅ）に示すように、全面に、層間絶縁膜１４４を形成する。
【００２０】
次に、図１２に示すように、開口部１６６が形成されたフォトレジスト膜１６４を形成する。
【００２１】
次に、フォトレジスト膜１６４をマスクとして、層間絶縁膜１４４等をエッチングし、ゲート配線１２０に達するコンタクトホール１４６を形成する。
【００２２】
このようにしてゲート配線１２０に達するコンタクトホール１４６を形成する場合には、コンタクトホール１４６を形成すべき箇所の一部にエッチングストッパ膜１４０の一部が存在し、エッチングストッパ膜１４０によりエッチングが阻害される。このため、図１２に示すように、コンタクトホール１４６の下部においてコンタクトホール１４６の断面積が比較的小さくなってしまったり、開口不良が生じてしまったりする虞がある。
【００２３】
［一実施形態］
一実施形態による半導体装置及びその製造方法を図１乃至図１０を用いて説明する。
【００２４】
（半導体装置）
まず、本実施形態による半導体装置を図１乃至図２を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２は、本実施形態による半導体装置を示す平面図である。図１の紙面左側の図は、ＰＭＯＳトランジスタ形成領域（第１トランジスタ形成領域）２を示しており、図２におけるＡ−Ａ′線断面に対応している。図１における中央部の図は、ＮＭＯＳトランジスタ形成領域（第２トランジスタ形成領域）４を示しており、図２におけるＢ−Ｂ′線断面に対応している。図１における紙面右側の図は、ゲート配線に沿った断面図であり、図２におけるＣ−Ｃ′線断面に対応している。
【００２５】
図１に示すように、半導体基板１０には、素子領域１２ａ、１２ｂを確定する素子分離領域１４が形成されている。半導体基板１０としては、例えばＰ型のシリコン基板が用いられている。ＰＭＯＳトランジスタ形成領域２内、及び、ＮＭＯＳトランジスタ形成領域４内には、それぞれ素子分離領域１４により確定された素子領域１２ａ、１２ｂが形成されている。
【００２６】
ＰＭＯＳトランジスタ形成領域２における半導体基板１０内には、Ｎ型ウェル１６Ｎが形成されている。ＮＭＯＳトランジスタ形成領域４における半導体基板１０内には、Ｐ型ウェル１６Ｐが形成されている。
【００２７】
ＰＭＯＳトランジスタ形成領域２には、ゲート絶縁膜１８を介してゲート電極２０ａが形成されている。ＮＭＯＳトランジスタ形成領域４には、ゲート絶縁膜１８を介してゲート電極２０ｂが形成されている。
【００２８】
ゲート電極２０ａ及びゲート電極２０ｂは、ＰＭＯＳトランジスタ形成領域２及びＮＭＯＳトランジスタ形成領域４内に連続的に形成されたゲート配線２０の一部である。ゲート配線２０としては、例えばポリシリコン膜等が用いられている。ゲート配線２０は、かかるポリシリコン膜等の上に形成されたシリサイド層３２等を含んでいてもよい。
【００２９】
ゲート配線２０は、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界の近傍領域、即ち、境界部において、幅広に形成されている（図２参照）。即ち、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０には、幅広部（接続部）２１が形成されている。このため、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０の幅は、素子領域１２ａ、１２ｂ内におけるゲート配線２０の幅より広く設定されている。ゲート配線２０にこのような幅広部２１を形成しているのは、導体プラグ５０ａを埋め込むためのコンタクトホール４６ａが、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部に達するように形成されるためである。
【００３０】
ＰＭＯＳトランジスタ形成領域２におけるゲート配線２０には、Ｐ型のドーパント不純物が導入されており、これにより、ＰＭＯＳトランジスタ３４のゲート電極２０ａが形成されている。ＮＭＯＳトランジスタ形成領域４におけるゲート配線２０には、Ｎ型のドーパント不純物が導入されており、これにより、ＮＭＯＳトランジスタ３６のゲート電極２０ｂが形成されている。このように、ゲート配線２０のうちのＰＭＯＳトランジスタ形成領域２内の部分はＰＭＯＳトランジスタ３４のゲート電極２０ａとなっており、ゲート配線２０のうちのＮＭＯＳトランジスタ形成領域４内の部分はＮＭＯＳトランジスタ３６のゲート電極２０ｂとなっている。
【００３１】
ＰＭＯＳトランジスタ３４のゲート電極２０ａとＮＭＯＳトランジスタ３６のゲート電極２０ｂとの境界は、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界と一致している。
【００３２】
ゲート配線２０の側壁部分、即ち、ＰＭＯＳトランジスタ３４のゲート電極２０ａの側壁部分、及び、ＮＭＯＳトランジスタ３６のゲート電極２０ｂの側壁部分には、サイドウォール絶縁膜２２が形成されている。
【００３３】
サイドウォール絶縁膜２２が形成されたゲート電極２０ａの両側の半導体基板１０内には、低濃度不純物拡散層（エクステンション領域）２４ａと高濃度不純物拡散層２４ｂとを有するソース／ドレイン拡散層２６が形成されている。
【００３４】
サイドウォール絶縁膜２２が形成されたゲート電極２０ｂの両側の半導体基板１０内には、低濃度不純物拡散層（エクステンション領域）２８ａと高濃度不純物拡散層２８ｂとを有するソース／ドレイン拡散層３０が形成されている。
【００３５】
ゲート配線２０の上部、及び、ソース／ドレイン拡散層２６、３０上には、それぞれシリサイド層３２が形成されている。シリサイド層３２としては、例えばニッケルシリサイド層やコバルトシリサイド層等が用いられている。ソース／ドレイン拡散層２６、３０上のシリサイド層３２は、ソース／ドレイン電極として機能する。ゲート配線２０の上部のシリサイド層３２は、ゲート配線２０の低抵抗化を図るためのものである。
【００３６】
こうして、ＰＭＯＳトランジスタ形成領域２には、ゲート電極２０ａとソース／ドレイン拡散層２６等とを有するＰＭＯＳトランジスタ３４が形成されている。また、ＮＭＯＳトランジスタ形成領域４には、ゲート電極２０ｂとソース／ドレイン拡散層３０等とを有するＮＭＯＳトランジスタ３６が形成されている。
【００３７】
ＰＭＯＳトランジスタ形成領域２における半導体基板１０上には、ＰＭＯＳトランジスタ３４を覆うように応力膜（第１の応力膜）３８が形成されている。応力膜３８は、ＰＭＯＳトランジスタ３４のチャネル領域に圧縮応力を印加し、キャリア移動度の向上を図るものである。応力膜３８としては、例えばシリコン窒化膜が用いられている。応力膜３８の膜厚としては、例えば３０〜１００ｎｍの範囲内に設定することが好ましい。ここでは、応力膜３８の膜厚を、例えば８０ｎｍ程度とする。応力膜３８のうちのＮＭＯＳトランジスタ形成領域４側の端面は、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界と一致している。
【００３８】
応力膜３８上には、応力膜３８とエッチング特性が異なるエッチングストッパ膜（絶縁膜）４０が形成されている。エッチングストッパ膜４０は、後述する応力膜（第２の応力膜）４２をエッチングする際に、エッチングストッパとして機能するものである。エッチングストッパ膜４０としては、例えばシリコン酸化膜が用いられている。エッチングストッパ膜４０の膜厚は、例えば１０〜５０ｎｍの範囲内に設定することが好ましい。ここでは、エッチングストッパ膜４０の膜厚を、例えば３０ｎｍ程度とする。エッチングストッパ膜４０は、ＰＭＯＳトランジスタ形成領域２のうちのＮＭＯＳトランジスタ形成領域４に近接する部分を除く部分に形成されている。即ち、エッチングストッパ膜４０のＮＭＯＳトランジスタ形成領域４側の端面は、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界から離間している。エッチングストッパ膜４０のＮＭＯＳトランジスタ形成領域４側の端面と、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界との間の距離Ｘは、例えば６０ｎｍ程度とする。
【００３９】
ＮＭＯＳトランジスタ形成領域４における半導体基板１０上には、ＮＭＯＳトランジスタ３６を覆うように応力膜（第２の応力膜）４２が形成されている。応力膜４２は、ＮＭＯＳトランジスタ３６のチャネル領域に引っ張り応力を印加し、キャリア移動度の向上を図るものである。応力膜４２のエッチング特性は、エッチングストッパ膜４０のエッチング特性と異なっている。応力膜４２としては、例えばシリコン窒化膜が用いられている。応力膜４２の膜厚としては、例えば３０〜１００ｎｍの範囲内に設定することが好ましい。ここでは、応力膜４２の膜厚を、例えば８０ｎｍ程度とする。応力膜４２のうちのＰＭＯＳトランジスタ形成領域２側の縁部は、応力膜３８の一部及びエッチングストッパ膜４０の一部と重なり合っている。応力膜４２のＰＭＯＳトランジスタ形成領域２側の端面と、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界との間の距離Ｙは、例えば８０ｎｍ程度とする。
【００４０】
応力膜３８、エッチングストッパ膜４０及び応力膜４２が形成された半導体基板１０上には、層間絶縁膜４４が形成されている。層間絶縁膜４４の表面は、平坦化されている。層間絶縁膜４４の膜厚は、例えば２００〜５００ｎｍの範囲内に設定することが好ましい。ここでは、層間絶縁膜４４の膜厚を、例えば４００ｎｍ程度とする。層間絶縁膜４４としては、例えばシリコン酸化膜やＰＳＧ（Phospho Silicate Glass）膜等が用いられている。
【００４１】
層間絶縁膜４４、応力膜４２及び応力膜３８には、ゲート配線２０に達するコンタクトホール４６ａが形成されている。かかるコンタクトホール４６ａは、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するように形成されている。コンタクトホール４６ａは、素子領域１２ａとソース領域１２ｂの間に位置している素子分離領域１４の上方に位置している。コンタクトホール４６ａは、層間絶縁膜４４、応力膜４２及び応力膜３８を貫通している。エッチングストッパ４０のうちのＮＭＯＳトランジスタ形成領域４側の端面は、コンタクトホール４６ａから離間している。
【００４２】
本実施形態において、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するようにコンタクトホール４６ａを形成するのは、以下のような理由によるものである。即ち、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界からずれた箇所にコンタクトホール４６ａを形成する場合には、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４のいずれかのサイズが大きくなってしまう。ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４のサイズを最小限にするためには、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するコンタクトホール４６ａを配することが好ましい。このような理由により、本実施形態では、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するようにコンタクトホール４６ａが形成されている。
【００４３】
ＰＭＯＳトランジスタ形成領域２における層間絶縁膜４４、エッチングストッパ膜４０及び応力膜３８には、ＰＭＯＳトランジスタ３４のソース／ドレイン電極３２に達するコンタクトホール４６ｂが形成されている。
【００４４】
ＮＭＯＳトランジスタ形成領域４における層間絶縁膜４４及び応力膜４２には、ＮＭＯＳトランジスタ３６のソース／ドレイン電極３２に達するコンタクトホール４６ｃが形成されている。
【００４５】
コンタクトホール４６ａ〜４６ｃの上部の直径Ｄは、例えば８０ｎｍ程度とする。
【００４６】
コンタクトホール４６ａ〜４６ｃの底面及び側面には、バリアメタル膜４８が形成されている。バリアメタル膜４８は、例えばＴｉ膜（図示せず）とＴｉＮ膜（図示せず）とを順次積層することにより形成されている。
【００４７】
バリアメタル膜４８が形成されたコンタクトホール４６ａ〜４６ｃ内には、それぞれ導体プラグ５０ａ〜５０ｃが埋め込まれている。導体プラグ５０ａ〜５０ｃの材料としては、例えばタングステン（Ｗ）が用いられている。導体プラグ５０ａは、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に接続されている。導体プラグ５０ｂは、ＰＭＯＳトランジスタ３４のソース／ドレイン電極３２に接続されている。導体プラグ５０ｃは、ＮＭＯＳトランジスタ３６のソース／ドレイン電極３２に接続されている。
【００４８】
導体プラグ５０ａ〜５０ｃが埋め込まれた層間絶縁膜４４上には、層間絶縁膜５２が形成されている。層間絶縁膜５２としては、例えばシリコン酸化膜が用いられている。
【００４９】
層間絶縁膜５２には、配線５８を埋め込むための溝５４が形成されている。溝５４の底面には、導体プラグ５０ａ〜５０ｃの上面が露出している。
【００５０】
溝５４内には、バリアメタル膜５６が形成されている。バリアメタル膜５６としては、例えばＴａ（タンタル）膜が用いられている。
【００５１】
バリアメタル膜５６が形成された溝５４内には、配線５８が埋め込まれている。配線５８の材料としては、例えばＣｕ（銅）等が用いられている。
【００５２】
こうして、ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３６とを有するＣＭＯＳ回路を含む半導体装置が形成されている。
【００５３】
このように、本実施形態によれば、エッチングストッパ膜４０のうちのＮＭＯＳトランジスタ形成領域４側の端面が、コンタクトホール４６ａから離間している。このため、本実施形態によれば、エッチングストッパ膜４０によりエッチングが阻害されることなく、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するようにコンタクトホール４６ａが形成されている。本実施形態によれば、層間絶縁膜４４、応力膜４２及び応力膜３８を貫通する良好なコンタクトホール４６ａを形成することができる。そして、かかるコンタクトホール４６ａ内に導体プラグ５０ａが埋め込まれるため、導体プラグ５０ａとゲート配線２０とを確実に接続することができる。従って、本実施形態によれば、信頼性の高い半導体装置を高い製造歩留まりで提供することができる。
【００５４】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図３乃至図１０を用いて説明する。図３乃至図１０は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００５５】
まず、例えばＳＴＩ（Shallow Trench Isolation）法により、半導体基板１０に、素子領域１２ａ、１２ｂを確定する素子分離領域１４を形成する（図３（ａ）参照）。半導体基板１０としては、例えばＰ型のシリコン基板を用いる。こうして、ＰＭＯＳトランジスタ形成領域２内に、素子分離領域１４により確定された素子領域１２ａが形成される。また、ＮＭＯＳトランジスタ形成領域４内に、素子分離領域１４により確定された素子領域１２ｂが形成される。
【００５６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００５７】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００５８】
次に、フォトレジスト膜をマスクとし、例えばイオン注入法により、半導体基板１０内にＮ型のドーパント不純物を導入する。これにより、ＰＭＯＳトランジスタ形成領域２における半導体基板１０内に、Ｎ型ウェル１６Ｎが形成される。
【００５９】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００６０】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域４を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００６１】
次に、フォトレジスト膜をマスクとし、例えばイオン注入法により、半導体基板１０内にＰ型のドーパント不純物を導入する。これにより、ＮＭＯＳトランジスタ形成領域４における半導体基板１０内に、Ｐ型ウェル１６Ｐが形成される。
【００６２】
次に、例えば熱酸化法により、半導体基板１０の表面にゲート絶縁膜１８を形成する。ゲート絶縁膜１８としては、例えばシリコン酸化膜を形成する。ゲート絶縁膜１８の膜厚は、例えば１．５ｎｍとする。
【００６３】
次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、ポリシリコン膜を形成する。ポリシリコン膜は、ゲート配線２０となるものである。ポリシリコン膜の膜厚は、例えば１００ｎｍとする。
【００６４】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００６５】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜をゲート配線２０の平面形状にパターニングする。
【００６６】
次に、フォトレジスト膜をマスクとしてポリシリコン膜をエッチングする。こうして、ＰＭＯＳトランジスタ形成領域２内及びＮＭＯＳトランジスタ形成領域４内に、ポリシリコン膜により形成されたゲート配線２０が連続的に形成される。
【００６７】
ゲート配線２０は、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界の近傍領域、即ち、境界部において、幅広に形成される（図２参照）。即ち、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０の幅は、素子領域１２ａ、１２ｂ内におけるゲート配線２０の幅より広く設定される。ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０の幅をこのように比較的広く設定するのは、かかる幅広の部分に達するようにコンタクトホール４６ａが形成されるためである。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００６８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００６９】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００７０】
次に、フォトレジスト膜とゲート配線２０とをマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＰＭＯＳトランジスタ形成領域２内におけるゲート配線２０の両側の半導体基板１０内に、Ｐ型の低濃度不純物領域（エクステンション領域）２４ａが形成される。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００７１】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００７２】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域４を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００７３】
次に、フォトレジスト膜とゲート配線２０とをマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＮＭＯＳトランジスタ形成領域４内におけるゲート配線２０の両側の半導体基板１０内に、Ｎ型の低濃度不純物領域（エクステンション領域）２８ａが形成される。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００７４】
次に、全面に、例えばＣＶＤ法により、絶縁膜を形成する。かかる絶縁膜は、サイドウォール絶縁膜となるものである。かかる絶縁膜としては、例えばシリコン酸化膜を形成する。絶縁膜の膜厚は、例えば３０ｎｍとする。
【００７５】
次に、例えば異方性エッチングにより、絶縁膜をエッチングする。これにより、ゲート配線２０の側壁部分に、サイドウォール絶縁膜２２が形成される。
【００７６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００７７】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００７８】
次に、フォトレジスト膜、ゲート配線２０及びサイドウォール絶縁膜２２をマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＰＭＯＳトランジスタ形成領域２におけるゲート配線２０の両側の半導体基板１０内に、Ｐ型の高濃度不純物領域２４ｂが形成される。こうして、低濃度不純物領域（エクステンション領域）２４ａと高濃度不純物領域２４ｂとにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層２６が形成される。
【００７９】
ソース／ドレイン拡散層２６を形成するためのＰ型のドーパント不純物の注入の際には、ＰＭＯＳトランジスタ形成領域２内のゲート配線２０にもＰ型のドーパント不純物が導入される。こうして、ゲート配線２０のうちのＰＭＯＳトランジスタ形成領域２内の部分は、Ｐ型のドーパント不純物が導入されたゲート電極２０ａとなる。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００８０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００８１】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域４を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００８２】
次に、フォトレジスト膜、ゲート配線２０及びサイドウォール絶縁膜２２をマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＮＭＯＳトランジスタ形成領域４におけるゲート配線２０の両側の半導体基板１０内に、Ｎ型の高濃度不純物領域２８ｂが形成される。こうして、低濃度不純物領域（エクステンション領域）２８ａと高濃度不純物領域２８ｂとにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層３０が形成される。
【００８３】
ソース／ドレイン拡散層３０を形成するためのＮ型のドーパント不純物の注入の際には、ＮＭＯＳトランジスタ形成領域４内のゲート配線２０にもＮ型のドーパント不純物が導入される。こうして、ゲート配線２０のうちのＮＭＯＳトランジスタ形成領域４内の部分は、Ｎ型のドーパント不純物が導入されたゲート電極２０ｂとなる。ＰＭＯＳトランジスタ３４のゲート電極２０ａとＮＭＯＳトランジスタ３６のゲート電極２０ｂとの境界は、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界と一致する。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００８４】
次に、全面に、高融点金属膜を形成する。かかる高融点金属膜としては、例えばニッケル膜やコバルト膜等を形成する。高融点金属膜の膜厚は、例えば１０ｎｍ程度とする。
【００８５】
次に、熱処理を行うことにより、半導体基板１０中のシリコン原子と高融点金属膜中の金属原子とを反応させる。また、ゲート配線２０中のシリコン原子と高融点金属膜中の金属原子とを反応させる。熱処理温度は、例えば２００〜３００℃程度とする。
【００８６】
次に、高融点金属膜のうちの未反応の部分をエッチング除去する。
【００８７】
こうして、ソース／ドレイン拡散層２６、３０上に、それぞれシリサイド層３２が形成される。ソース／ドレイン拡散層２６、３０上に形成されたシリサイド層３２は、ソース／ドレイン電極として機能する。また、ゲート配線２０の上部にも、シリサイド層３２が形成される。
【００８８】
こうして、ＰＭＯＳトランジスタ形成領域２内に、ゲート電極２０ａとソース／ドレイン拡散層２６等とを有するＰＭＯＳトランジスタ３４が形成される。また、ＮＭＯＳトランジスタ形成領域４内に、ゲート電極２０ｂとソース／ドレイン拡散層３０等とを有するＮＭＯＳトランジスタ３６が形成される。
【００８９】
次に、全面に、例えばプラズマＣＶＤ法により、応力膜（第１の応力膜）３８を形成する（図３（ｂ）参照）。応力膜３８は、ＰＭＯＳトランジスタ３４のチャネル領域に圧縮応力を印加し、キャリア移動度の向上を図るものである。
【００９０】
応力膜（圧縮応力膜）３８は、例えば以下のようにして形成することができる。即ち、応力膜３８は、例えば、平行平板型のプラズマＣＶＤ装置を用い、真空チャンバ内において形成される。応力膜３８を形成する際の基板温度は、例えば４００℃程度とする。真空チャンバ内には、例えば、Ｎ２ガス、Ｈ２ガス、ＮＨ３ガス、ＳｉＨ４ガス、及び、（ＣＨ３）３ＳｉＨガス（トリメチルシランガス）が同時に供給される。Ｎ２ガスの流量は、例えば５００〜３０００ｓｃｃｍとする。Ｈ２ガスの流量は、例えば５００〜３０００ｓｃｃｍとする。ＮＨ３ガスの流量は、例えば１００〜１０００ｓｃｃｍとする。ＳｉＨ４ガスの流量は、例えば２００〜５００ｓｃｃｍとする。（ＣＨ３）３ＳｉＨガスの流量は、例えば５０〜１５０ｓｃｃｍとする。チャンバ内の圧力は、例えば１〜１０Ｔｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜５００Ｗ程度とする。応力膜３８の成膜時間、即ち、プラズマの励起時間は、例えば１０〜１００秒程度とする。こうして、シリコン窒化膜により形成された圧縮応力膜３８が形成される。圧縮応力膜３８の膜厚としては、例えば３０〜１００ｎｍの範囲内に設定することが好ましい。ここでは、圧縮応力膜３８の膜厚を、例えば８０ｎｍ程度とする。
【００９１】
次に、全面に、例えばプラズマＣＶＤ法により、エッチングストッパ（絶縁膜）４０を形成する（図４（ａ）参照）。エッチングストッパ膜４０は、後工程において形成される応力膜（第２の応力膜）４２をエッチングする際に、エッチングストッパとして機能するものである。従って、エッチングストッパ膜４０のエッチング特性は、後工程において形成される応力膜４２のエッチング特性と異なっている。また、エッチングストッパ膜４０のエッチング特性は、エッチングストッパ膜４０の下に位置する応力膜３８のエッチング特性とも異なっている。エッチングストッパ膜４０としては、例えばシリコン酸化膜を形成する。エッチングストッパ膜４０は、例えばＴＥＯＳ（Tetraethoxysilane、テトラエトキシシラン）等を用いて形成される。エッチングストッパ膜４０の膜厚は、例えば１０〜５０ｎｍの範囲内に設定することが好ましい。ここでは、エッチングストッパ膜４０の膜厚を、例えば３０ｎｍ程度とする。
【００９２】
次に、全面に、例えばスピンコート法により、フォトレジスト膜６０を形成する。
【００９３】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜６０をパターニングする（図４（ｂ）参照）。これにより、ＰＭＯＳトランジスタ形成領域２を覆い、ＮＭＯＳトランジスタ形成領域４を露出するフォトレジスト膜６０が形成される。フォトレジスト膜６０のうちのＮＭＯＳトランジスタ形成領域４側の端面は、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界と一致する。
【００９４】
次に、フォトレジスト膜６０をマスクとして、エッチングストッパ膜４０を等方性エッチングする（図５（ａ）参照）。等方性エッチングを行うため、エッチングストッパ膜４０のうちのフォトレジスト膜６０から露出している部分のみならず、エッチングストッパ膜４０のうちのフォトレジスト膜６０により覆われている部分の一部もエッチングされる。即ち、ＰＭＯＳトランジスタ形成領域２内のエッチングストッパ膜４０のうちのＮＭＯＳトランジスタ形成領域４に近接する部分が、半導体基板１０の表面に対して平行な方向にエッチングされる（サイドエッチング）。換言すれば、フォトレジスト膜６０の下に位置するエッチングストッパ膜４０が、フォトレジスト膜６０の端部から所定の幅Ｘだけ半導体基板１０の表面に対して平行な方向にエッチングされる。
【００９５】
エッチングストッパ膜４０を等方性エッチングする際には、例えばウェットエッチングを用いることができる。エッチング液としては、例えば、フッ化水素酸とフッ化アンモニウムとを含むエッチング液が用いられる。エッチング液におけるフッ化水素酸の濃度は、例えば０．５ｗｔ％程度とする。また、エッチング液におけるフッ化アンモニウムの濃度は、例えば３０ｗｔ％程度とする。
【００９６】
なお、エッチング液は、フッ化水素酸とフッ化アンモニウムとを含むエッチング液に限定されるものではない。但し、エッチングストッパ膜４０に対するエッチングレートが、応力膜３８に対するエッチングレートより十分に速くなるようなエッチング液を用いることが好ましい。エッチングストッパ膜４０をエッチングする際に応力膜３８が過度にエッチングされ、応力膜３８が過度に薄くなってしまった場合には、ＰＭＯＳトランジスタ３４のチャネル領域に十分な応力を印加することができなくなってしまうためである。
【００９７】
また、例えば、ケミカルドライエッチング法により、エッチングストッパ膜４０を等方性エッチングしてもよい。即ち、例えばリモートプラズマ型のドライエッチング装置を用い、エッチングガスを励起してラジカルを発生させ、かかるラジカルを半導体基板上に照射することにより、エッチングストッパ膜４０を等方性エッチングしてもよい。この場合にも、エッチングストッパ膜４０に対するエッチングレートが、応力膜３８に対するエッチングレートより十分に速くなるように、エッチングガス等を設定することが好ましい。
【００９８】
サイドエッチング量Ｘ、即ち、エッチングストッパ膜４０のＮＭＯＳトランジスタ形成領域４側の端面と、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界との間の距離Ｘは、以下のような点を考慮して設定される。
【００９９】
即ち、距離Ｘがあまりに小さい場合には、後工程においてエッチングによりコンタクトホール４６ａを形成する際に、エッチングストッパ膜３８によりエッチングが阻害されてしまうこととなる。エッチングストッパ膜３８によりエッチングが阻害されるのを防止するためには、エッチングストッパ膜３８のＰＭＯＳトランジスタ形成領域２側の端面の位置を、コンタクトホール４６ａから離間させることが好ましい。具体的には、距離Ｘをコンタクトホール４６ａの半径（Ｄ／２）より大きく設定することが好ましい。
【０１００】
フォトレジスト膜６０をパターニングする際や、後工程においてコンタクトホール４６ａを形成するためのフォトレジスト膜６４をパターニングする際等には、フォトリソグラフィにおける位置合わせ誤差が生じる場合がある。コンタクトホール４６ａを形成する際にエッチングストッパ膜３８によりエッチングが阻害されるのを確実に防止するためには、フォトリソグラフィにおける位置合わせ誤差をも考慮することがより好ましい。このため、フォトリソグラフィにおける位置合わせ誤差の最大値をＰとし、コンタクトホール４６ａの半径を（Ｄ／２）とすると、以下のような式（１）を満たすようにサイドエッチング量Ｘを設定することがより好ましい。
【０１０１】
（Ｄ／２）＋Ｐ ＜ Ｘ ・・・ （１）
上記の式（１）を満たすようにコンタクトホール４６ａの半径及びサイドエッチング量Ｘを設定すれば、コンタクトホール４６ａを形成する際にエッチングストッパ膜３８によりエッチングが阻害されるのをより確実に防止することが可能となる。
【０１０２】
こうして、ＰＭＯＳトランジスタ形成領域２のうちのＮＭＯＳトランジスタ形成領域４に近接する部分を除く部分にエッチングストッパ膜４０が残存する。即ち、エッチングストッパ膜４０のＮＭＯＳトランジスタ形成領域４側の端面は、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界から離間した状態となる。エッチングストッパ膜４０のＮＭＯＳトランジスタ形成領域４側の端面と、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界との間の距離Ｘは、例えば６０ｎｍ程度とする。
【０１０３】
次に、フォトレジスト膜６０をマスクとして、応力膜３８を異方性エッチングする（図５（ｂ）参照）。異方性エッチングは、例えば、平行平板型のドライエッチング装置を用い、真空チャンバ内において行われる。エッチングする際の基板温度は、例えば２５℃程度とする。真空チャンバ内に導入するエッチングガスは、例えば、Ｃ４Ｆ８ガス、Ｃ４Ｆ６ガス、ＣＦ４ガス、ＣＨＦ３ガス、ＣＨ２Ｆ２ガス、ＣＨ３Ｆガス、Ｏ２ガス、ＣＯガス、Ａｒガスを任意の組み合わせで混合して用いることができる。例えば、エッチングガスとして、Ｃ４Ｆ８ガスとＯ２ガスとＡｒガスとの混合ガスを用いることができる。この場合、Ｃ４Ｆ８ガスとＯ２ガスとＡｒガスとの流量比は、例えば、（１〜２０）：（１〜２０）：（３００〜１０００）とする。Ｃ４Ｆ８ガスとＯ２ガスとＡｒガスとの混合ガスの総流量は、例えば３００〜１０００ｓｃｃｍの範囲内とする。チャンバ内の圧力は、例えば１０〜３００ｍＴｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜１０００Ｗ程度とする。なお、エッチングの途中で、エッチングガスを他の組み合わせの混合ガスに切り換えるようにしてもよい。例えば、ＣＨ３ＦガスとＯ２ガスとＡｒガスとの混合ガスに切り換えるようにしてもよい。この場合、ＣＨ３ＦガスとＯ２ガスとＡｒガスとの流量比は、例えば、（５〜１００）：（１〜３００）：（０〜１０００）とする。ＣＨ３ＦガスとＯ２ガスとＡｒガスとの混合ガスの総流量は、例えば３００〜１０００ｓｃｃｍの範囲内とする。
【０１０４】
次に、例えばアッシングにより、フォトレジスト膜６０を除去する（図６（ａ）参照）。
【０１０５】
次に、全面に、例えばプラズマＣＶＤ法により、応力膜（第２の応力膜）４２を形成する（図６（ｂ）参照）。応力膜４２は、ＮＭＯＳトランジスタ３６のチャネル領域に引っ張り応力を印加し、キャリア移動度の向上を図るものである。
【０１０６】
応力膜（引っ張り応力膜）４２は、例えば以下のようにして形成することができる。即ち、応力膜４２は、例えば、平行平板型のプラズマＣＶＤ装置を用い、真空チャンバ内において形成される。応力膜４２を形成する際の基板温度は、例えば４００℃程度とする。真空チャンバ内には、例えば、Ｎ２ガス、ＮＨ３ガス及びＳｉＨ４ガスが同時に供給される。Ｎ２ガスの流量は、例えば５００〜３０００ｓｃｃｍとする。ＮＨ３ガスの流量は、例えば１００〜１０００ｓｃｃｍとする。ＳｉＨ４ガスの流量は、例えば２００〜５００ｓｃｃｍとする。チャンバ内の圧力は、例えば１〜１０Ｔｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜５００Ｗ程度とする。応力膜４２の成膜時間、即ち、プラズマの励起時間は、例えば１０〜１００秒程度とする。こうして、全面に、シリコン窒化膜が形成される。次に、紫外線照射装置を用い、シリコン窒化膜に紫外線を照射する。紫外線の光源としては、広帯域の紫外線光源を用いる。紫外線を照射する際の雰囲気は、例えばＨｅ雰囲気とする。紫外線の照射時間は、例えば１８０〜６００秒程度とする。
【０１０７】
こうして、シリコン窒化膜により形成された引っ張り応力膜４２が形成される。応力膜４２の膜厚は、例えば３０〜１００ｎｍの範囲内に設定することが好ましい。ここでは、応力膜４２の膜厚を、例えば８０ｎｍ程度とする。応力膜４２のエッチング特性は、エッチングストッパ膜４０のエッチング特性と異なっている。
【０１０８】
次に、全面に、全面に、例えばスピンコート法により、フォトレジスト膜６２を形成する。
【０１０９】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜６２をパターニングする（図７（ａ）参照）。フォトレジスト膜６２は、ＮＭＯＳトランジスタ形成領域４のみならず、ＰＭＯＳトランジスタ形成領域２の一部をも覆うように形成される。具体的には、フォトレジスト膜６２は、ＮＭＯＳトランジスタ形成領域４を覆い、ＰＭＯＳトランジスタ形成領域２側の端面がエッチングストッパ膜４０上に位置するように形成される。
【０１１０】
フォトレジスト膜６２のＰＭＯＳトランジスタ形成領域２側の端面と、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界との間の距離Ｙは、以下のような点を考慮して設定される。
【０１１１】
即ち、距離Ｙがあまりに小さい場合には、後工程においてエッチングストッパ膜４０をエッチングストッパとして応力膜４２をエッチングする際に、エッチングストッパ膜４０が存在していない領域において、応力膜３８やシリサイド層３２までもがエッチングされてしまう虞がある。応力膜４２をエッチングする際に、応力膜３８やシリサイド層３２までもがエッチングされてしまうのを防止するためには、フォトレジスト膜６２のＭＯＳトランジスタ形成領域２側の縁部が、エッチングストッパ膜４０上に位置することが好ましい。具体的には、距離Ｙを距離Ｘより大きく設定することが好ましい。
【０１１２】
フォトレジスト膜６２をパターニングする際には、フォトリソグラフィにおける位置合わせ誤差が生じる場合がある。応力膜４２をエッチングする際に応力膜３８までもがエッチングされるのを確実に防止するためには、フォトリソグラフィにおける位置合わせ誤差をも考慮することがより好ましい。このため、フォトリソグラフィにおける位置合わせ誤差の最大値をＱとすると、以下のような式（２）を満たすように距離Ｙを設定することがより好ましい。
【０１１３】
Ｙ−Ｑ ＞ Ｘ ・・・ （２）
上記の式（２）を満たすように距離Ｘ及び距離Ｙを設定すれば、応力膜４２をエッチングする際に応力膜３８やシリサイド層３２までもがエッチングされるのをより確実に防止することが可能となる。
【０１１４】
次に、フォトレジスト膜６２をマスクとし、エッチングストッパ膜４０をエッチングストッパとして、応力膜４２を異方性エッチングする（図７（ｂ）参照）。異方性エッチングは、例えば、平行平板型のドライエッチング装置を用い、真空チャンバ内において行われる。エッチングする際の基板温度は、例えば２５℃程度とする。真空チャンバ内に導入するエッチングガスは、例えば、Ｃ４Ｆ８ガス、Ｃ４Ｆ６ガス、ＣＦ４ガス、ＣＨＦ３ガス、ＣＨ２Ｆ２ガス、ＣＨ３Ｆガス、Ｏ２ガス、ＣＯガス、Ａｒガスを任意の組み合わせで混合して用いることができる。例えば、エッチングガスとして、Ｃ４Ｆ８ガスとＯ２ガスとＡｒガスとの混合ガスを用いることができる。この場合、Ｃ４Ｆ８ガスとＯ２ガスとＡｒガスとの流量比は、例えば、（１〜２０）：（１〜２０）：（３００〜１０００）とする。Ｃ４Ｆ８ガスとＯ２ガスとＡｒガスとの混合ガスの総流量は、例えば３００〜１０００ｓｃｃｍの範囲内とする。チャンバ内の圧力は、例えば１０〜３００ｍＴｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜１０００Ｗ程度とする。なお、エッチングの途中で、エッチングガスを他の組み合わせの混合ガスに切り換えるようにしてもよい。例えば、ＣＨ３ＦガスとＯ２ガスとＡｒガスとの混合ガスに切り換えるようにしてもよい。この場合、ＣＨ３ＦガスとＯ２ガスとＡｒガスとの流量比は、例えば、（５〜１００）：（１〜３００）：（０〜１０００）とする。ＣＨ３ＦガスとＯ２ガスとＡｒガスとの混合ガスの総流量は、例えば３００〜１０００ｓｃｃｍの範囲内とする。
【０１１５】
次に、例えばアッシングにより、フォトレジスト膜６２を除去する（図８（ａ）参照）。
こうして、ＰＭＯＳトランジスタ形成領域２側の端面がエッチングストッパ膜４０上に位置するように、応力膜４２が形成される。即ち、応力膜４２の一部が応力膜３８の一部及びエッチングストッパ膜４０の一部と重なり合うように、応力膜４２が形成される。応力膜４２のＰＭＯＳトランジスタ形成領域２側の端面と、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界との間の距離Ｙは、距離Ｘより大きく設定される。応力膜４２のＰＭＯＳトランジスタ形成領域２側の端面と、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界との間の距離Ｙは、例えば８０ｎｍ程度とする。
【０１１６】
次に、全面に、例えばＣＶＤ法により、層間絶縁膜４４を形成する（図８（ｂ）参照）。層間絶縁膜４４の膜厚は、例えば２００〜５００ｎｍの範囲内に設定することが好ましい。ここでは、層間絶縁膜４４の膜厚を、例えば４００ｎｍ程度とする。層間絶縁膜４４としては、例えばシリコン酸化膜やＰＳＧ（Phospho Silicate Glass）膜等を形成する。
【０１１７】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、層間絶縁膜４４の表面を平坦化する。
【０１１８】
次に、例えばスピンコート法により、フォトレジスト膜６４を形成する（図９（ａ）参照）。
【０１１９】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜６４に開口部６６ａ〜６６ｃを形成する。開口部６６ａは、コンタクトホール４６ａを形成するためのものである。コンタクトホール４６ａを形成するための開口部６６の半径（Ｄ／２）は、距離Ｘより小さく設定される。より好ましくは、コンタクトホール４６ａを形成するための開口部６６の半径（Ｄ／２）は、上記の式（１）を満たすように設定される。ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０の上方に開口部６６ａの中心が位置するように、開口部６６ａを形成する。開口部６６ｂ、６６ｃは、それぞれコンタクトホール４６ｂ、４６ｃを形成するためのものである。開口部６６ｂ、６６ｃは、それぞれシリサイド層３２の上方に位置するように形成される。ここでは、開口部６６ａの直径Ｄを、例えば８０ｎｍ程度とする。
【０１２０】
次に、フォトレジスト膜６４をマスクとして、層間絶縁膜４４、応力膜４２及び応力膜３８をエッチングする。エッチングは、例えば、平行平板型のドライエッチング装置を用い、真空チャンバ内において行われる。エッチングする際の基板温度は、例えば２５℃程度とする。真空チャンバ内に導入するエッチングガスは、例えば、Ｃ４Ｆ８ガス、Ｃ４Ｆ６ガス、ＣＦ４ガス、ＣＨＦ３ガス、ＣＨ２Ｆ２ガス、ＣＨ３Ｆガス、Ｏ２ガス、ＣＯガス、Ａｒガスを任意の組み合わせで混合して用いることができる。
【０１２１】
具体的には、層間絶縁膜４４をエッチングする際には、エッチングガスとして、例えばＣ４Ｆ６ガスとＯ２ガスとＡｒガスとの混合ガスを用いることができる。この場合、Ｃ４Ｆ６ガスとＯ２ガスとＡｒガスとの流量比は、例えば、（１〜５０）：（１〜５０）：（３００〜１０００）とする。Ｃ４Ｆ６ガスとＯ２ガスとＡｒガスとの混合ガスの総流量は、例えば３００〜１０００ｓｃｃｍの範囲内とする。チャンバ内の圧力は、例えば１０〜３００ｍＴｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜１０００Ｗ程度とする。
【０１２２】
また、応力膜４２及び応力膜３８をエッチングする際には、エッチングガスとして、例えばＣＨ３ＦガスとＯ２ガスとＡｒガスとの混合ガスを用いることができる。この場合、ＣＨ３ＦガスとＯ２ガスとＡｒガスとの流量比は、例えば、（５〜１００）：（１〜３００）：（０〜１０００）とする。ＣＨ３ＦガスとＯ２ガスとＡｒガスとの混合ガスの総流量は、例えば３００〜１０００ｓｃｃｍの範囲内とする。チャンバ内の圧力は、例えば１０〜３００ｍＴｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜１０００Ｗ程度とする。
【０１２３】
こうして、層間絶縁膜４４、応力膜４２及び応力膜３８には、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するようにコンタクトホール４６ａが形成される。コンタクトホール４６ａは、層間絶縁膜４４、応力膜４２及び応力膜３８を貫通する。コンタクトホール４６ａの上部の直径Ｄは、例えば８０ｎｍ程度となる。
【０１２４】
ＰＭＯＳトランジスタ形成領域２における層間絶縁膜４４、エッチングストッパ膜４０及び応力膜３８には、ＰＭＯＳトランジスタ３４のソース／ドレイン電極３２に達するコンタクトホール４６ｂが形成される。また、ＮＭＯＳトランジスタ形成領域４における層間絶縁膜４４及び応力膜４２には、ＮＭＯＳトランジスタ３６のソース／ドレイン電極３２に達するコンタクトホール４６ｃが形成されている。
【０１２５】
エッチングストッパ膜４０のうちのＮＭＯＳトランジスタ形成領域４側の端面は、コンタクトホール４６ａが形成される箇所から離間しているため、コンタクトホール４６ａを形成する際にエッチングストッパ４０によりエッチングが阻害されることがない。従って、本実施形態によれば、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するコンタクトホール４６ａを、確実に形成することができる。
【０１２６】
なお、応力膜３８と応力膜４２とはエッチング特性が若干異なる。しかしながら、応力膜３８と応力膜４２とのエッチングレートの差は、エッチングストッパ膜４０と応力膜４２とのエッチングレートの差と比較して無視できるほど小さい。また、応力膜３８と応力膜４２とのエッチングレートの差は、エッチングストッパ膜４０と応力膜３８とのエッチングレートの差と比較しても無視できるほど小さい。応力膜３８と応力膜４２とのエッチングレートが若干異なっていても、コンタクトホール４６ａの形成が阻害されることはなく、特段の問題はない。
【０１２７】
この後、例えばアッシングにより、フォトレジスト膜６４を除去する。
【０１２８】
次に、全面に、例えばスパッタリング法により、バリアメタル膜４８を形成する。バリアメタル膜４８は、例えばＴｉ膜（図示せず）とＴｉＮ膜（図示せず）とを順次積層することにより形成されている。Ｔｉ膜の膜厚は、例えば３〜１０ｎｍ程度とする。ＴｉＮ膜の膜厚は、例えば３〜１０ｎｍ程度とする。
【０１２９】
次に、全面に、例えばＣＶＤ法により、導電膜を形成する。導電膜は、導体プラグ５０ａ〜５０ｃとなるものである。導電膜としては、例えばタングステン膜を形成する。導電膜の膜厚は、例えば５０〜４００ｎｍ程度とする。
【０１３０】
次に、例えばＣＭＰ法により、層間絶縁膜４４の表面が露出するまで導電膜及びバリアメタル膜４８を研磨する。これにより、バリアメタル膜４８が形成されたコンタクトホール４６ａ〜４６ｃ内に、それぞれ導体プラグ５０ａ〜５０ｃが埋め込まれる（図９（ｂ）参照）。導体プラグ５０ａは、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に接続される。導体プラグ５０ｂは、ＰＭＯＳトランジスタ３４のソース／ドレイン電極３２に接続される。導体プラグ５０ｃは、ＮＭＯＳトランジスタ３６のソース／ドレイン電極３２に接続される。
【０１３１】
次に、全面に、例えばＣＶＤ法により、層間絶縁膜５２を形成する（図１０参照）。層間絶縁膜５２としては、例えばシリコン酸化膜を形成する。層間絶縁膜５２の膜厚は、例えば１００〜２００ｎｍとする。
【０１３２】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜５２に配線５８を埋め込むための溝５４を形成する。溝５４の底面には、導体プラグ５０ａ〜５０ｃの上面が露出する。
【０１３３】
次に、全面に、例えばスパッタリング法により、バリアメタル膜５６を形成する。バリアメタル膜５６としては、例えばＴａ膜が形成される。
【０１３４】
次に、全面に、例えばスパッタリング法により、シード層（図示せず）を形成する。かかるシード層は、後工程において導電膜を電気めっき法により形成する際に用いられるものである。シード層としては、例えばＣｕ膜を形成する。シード層の膜厚は、例えば１〜１０ｎｍ程度とする。
【０１３５】
次に、全面に、例えば電気めっき法により、導電膜を形成する。導電膜としては、例えばＣｕ膜を形成する。導電膜の膜厚は、例えば５０〜４００ｎｍとする。
【０１３６】
次に、例えばＣＭＰ法により、層間絶縁膜５２の表面が露出するまで、導電膜、シード層及びバリアメタル膜５６を研磨する。これにより、バリアメタル膜５６が形成された溝５４内に、導電膜により形成された配線５８が埋め込まれる。
【０１３７】
こうして、本実施形態による半導体装置が製造される。
【０１３８】
このように、本実施形態によれば、ＮＭＯＳトランジスタ形成領域４内のエッチングストッパ膜４０をエッチングする際に、ＰＭＯＳトランジスタ形成領域２内のエッチングストッパ膜４０の一部をもサイドエッチングする。このため、本実施形態によれば、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するコンタクトホール４６ａを形成する際に、エッチングストッパ膜４０によりエッチングが阻害されることがない。即ち、コンタクトホール４６ａをエッチングにより形成する際に、エッチングストッパ膜４０によりエッチングが阻害されることなく、層間絶縁膜４４、応力膜４２及び応力膜３８がエッチングされる。従って、本実施形態によれば、良好なコンタクトホール４６ａを形成することができ、導体プラグ５０ａとゲート配線２０とを確実に接続することができる。従って、本実施形態によれば、信頼性の高い半導体装置を高い製造歩留まりで製造することができる。
【０１３９】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１４０】
例えば、上記実施形態では、領域２内にＰＭＯＳトランジスタ３４を形成し、領域４内にＮＭＯＳトランジスタ３６を形成したが、領域２内にＮＭＯＳトランジスタ３６を形成し、領域４内にＰＭＯＳトランジスタ３４を形成してもよい。この場合、応力膜３８として引っ張り応力膜を形成し、応力膜４２として圧縮応力膜を形成することが好ましい。
【０１４１】
また、上記実施形態では、応力膜３８としてシリコン窒化膜を形成したが、応力膜３８はシリコン窒化膜に限定されるものではない。領域２内に形成されるトランジスタのチャネル領域に応力を印加し得る膜を適宜形成すればよい。
【０１４２】
また、上記実施形態では、応力膜４２としてシリコン窒化膜を形成したが、応力膜４２はシリコン窒化膜に限定されるものではない。領域４内に形成されるトランジスタのチャネル領域に応力を印加し得る膜を適宜形成すればよい。
【０１４３】
また、上記実施形態では、エッチングストッパ膜４０としてシリコン酸化膜を形成したが、エッチングストッパ膜４０はシリコン酸化膜に限定されるものではない。応力膜４２とエッチング特性が異なり、応力膜３８とエッチング特性が異なる膜を、適宜エッチングストッパ膜４０として用いることができる。
【０１４４】
また、上記実施形態では、ポリシリコン膜により形成されたゲート配線２０にドーパント不純物を適宜導入することによりゲート電極２０ａ、２０ｂを形成したが、ゲート配線２０の材料はこれに限定されるものではない。例えば、ゲート配線２０を金属膜により形成してもよい。
【０１４５】
上記実施形態に関し、更に以下の付記を開示する。
【０１４６】
（付記１）
半導体基板の第１の領域内及び第２の領域内にゲート配線を連続的に形成し、前記ゲート配線の一部である第１のゲート電極を有する第１のトランジスタを前記第１の領域内に形成するとともに、前記ゲート配線の他の一部である第２のゲート電極を有する第２のトランジスタを前記第２の領域内に形成する工程と、
前記半導体基板上に、前記第１のトランジスタ及び前記第２のトランジスタを覆うように第１の応力膜を形成する工程と、
前記第１の応力膜上に、前記第１の応力膜とエッチング特性が異なる第１の絶縁膜を形成する工程と、
前記第１の領域を覆い、前記第２の領域を露出する第１のマスク層を形成する工程と、
前記第１のマスク層をマスクとして、前記第２の領域内の前記第１の絶縁膜をエッチング除去し、更に前記第１のマスク層の下に位置する前記第１の絶縁膜を、前記第１のマスク層の端部から第１の幅だけ前記半導体基板の表面に対して平行な方向にエッチングする工程と、
前記第１のマスク層をマスクとして、前記第２の領域内の前記第１の応力膜をエッチング除去する工程と、
前記半導体基板上に、前記第１の絶縁膜とエッチング特性が異なる第２の応力膜を、前記第２のトランジスタ、前記第１の応力膜及び前記第１の絶縁膜を覆うように形成する工程と、
前記第２の領域を覆い、前記第１の領域側の端面が前記第１の絶縁膜上に位置する第２のマスク層を、前記第２の応力膜上に形成する工程と、
前記第２のマスク層をマスクとして、前記第２の応力膜の一部が前記第１の応力膜の一部及び前記第１の絶縁膜の一部と重なり合うように、前記第２の応力膜をエッチングする工程と、
前記半導体基板上に、前記第１の絶縁膜、前記第２の応力膜及び前記第１の絶縁膜を覆うように第２の絶縁膜を形成する工程と、
前記第２の絶縁膜、前記第２の応力膜及び前記第１の応力膜を貫通するコンタクトホールを、前記第１の領域と前記第２の領域との境界部における前記ゲート配線に達するように形成する工程と、
前記コンタクトホール内に導体プラグを埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【０１４７】
（付記２）
付記１記載の半導体装置の製造方法において、
前記第１の幅は、前記コンタクトホールの半径より大きい
ことを特徴とする半導体装置の製造方法。
【０１４８】
（付記３）
付記１又は２記載の半導体装置の製造方法において、
前記第１のトランジスタは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちの一方であり、
前記第２のトランジスタは、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのうちの他方である
ことを特徴とする半導体装置の製造方法。
【０１４９】
（付記４）
付記１乃至３のいずれかに記載の半導体装置の製造方法において、
前記第１の応力膜は、圧縮応力膜及び引っ張り応力膜のうちの一方であり、
前記第２の応力膜は、前記圧縮応力膜及び前記引っ張り応力膜のうちの他方である
ことを特徴とする半導体装置の製造方法。
【０１５０】
（付記５）
付記１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第１の応力膜は、シリコン窒化膜であり、
前記第２の応力膜は、他のシリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【０１５１】
（付記６）
付記１乃至５のいずれかに記載の半導体装置の製造方法において、
前記第１の絶縁膜は、シリコン酸化膜である
ことを特徴とする半導体装置の製造方法。
【０１５２】
（付記７）
付記１乃至６のいずれかに記載の半導体装置の製造方法において、
前記第１のマスク層をマスクとして前記第１の絶縁膜をエッチングする工程では、ウェットエッチングにより前記第１の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
【０１５３】
（付記８）
付記１乃至７のいずれかに記載の半導体装置の製造方法において、
前記第１のマスク層をマスクとして前記第１の応力膜をエッチングする工程では、ドライエッチングにより前記第２の応力膜をエッチングする
ことを特徴とする半導体装置の製造方法。
【０１５４】
（付記９）
半導体基板の第１の領域内及び第２の領域内に連続的に形成されたゲート配線と、
前記第１の領域内に形成され、前記ゲート配線の一部である第１のゲート電極と、前記第１のゲート電極の両側の前記半導体基板内に形成された第１のソース／ドレイン拡散層とを有する第１のトランジスタと、
前記第２の領域内に形成され、前記ゲート配線の他の一部である第２のゲート電極と、前記第２のゲート電極の両側の前記半導体基板内に形成された第２のソース／ドレイン拡散層とを有する第２のトランジスタと、
前記第１の領域内における前記半導体基板上に、前記第１のトランジスタを覆うように形成された第１の応力膜と、
前記第１の応力膜とエッチング特性が異なり、前記第１の領域上のうちの前記第２の領域に近接する部分を除く部分に形成された第１の絶縁膜と、
前記第２の領域内における前記半導体基板上に前記第２のトランジスタを覆うように形成され、前記第１の領域側の縁部が前記第１の応力膜の一部及び前記第１の絶縁膜の一部と重なり合っている第２の応力膜と、
前記半導体基板上に、前記第１の応力膜、前記第２の応力膜及び前記第１の絶縁膜を覆うように形成された第２の絶縁膜と、
前記第２の絶縁膜、前記第２の応力膜及び前記第１の応力膜を貫通し、前記第１の領域と前記第２の領域との境界部における前記ゲート配線に達するコンタクトホール内に埋め込まれた導体プラグとを有し、
前記第１の絶縁膜のうちの前記第２の領域側の端面は、前記コンタクトホールから離間している
ことを特徴とする半導体装置。
【０１５５】
（付記１０）
付記９記載の半導体装置において、
前記第１のトランジスタは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちの一方であり、
前記第２のトランジスタは、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのうちの他方である
ことを特徴とする半導体装置。
【０１５６】
（付記１１）
付記９又は１０記載の半導体装置において、
前記第１の応力膜は、圧縮応力膜及び引っ張り応力膜のうちの一方であり、
前記第２の応力膜は、前記圧縮応力膜及び前記引っ張り応力膜のうちの他方である
ことを特徴とする半導体装置。
【０１５７】
（付記１２）
付記９乃至１１のいずれかに記載の半導体装置において、
前記第１の応力膜は、シリコン窒化膜であり、
前記第２の応力膜は、他のシリコン窒化膜である
ことを特徴とする半導体装置。
【０１５８】
（付記１３）
付記９乃至１２のいずれかに記載の半導体装置において、
前記第１の絶縁膜は、シリコン酸化膜である
ことを特徴とする半導体装置。
【符号の説明】
【０１５９】
２…ＰＭＯＳトランジスタ形成領域
４…ＮＭＯＳトランジスタ形成領域
１０…半導体基板
１２ａ、１２ｂ…素子領域
１４…素子分離領域
１６Ｎ…Ｎ型ウェル
１６Ｐ…Ｐ型ウェル
１８…ゲート絶縁膜
２０…ゲート配線
２０ａ、２０ｂ…ゲート電極
２１…幅広部
２２…サイドウォール絶縁膜
２４ａ…低濃度不純物領域、エクステンション領域
２４ｂ…高濃度不純物領域
２６…ソース／ドレイン拡散層
２８ａ…低濃度不純物領域、エクステンション領域
２８ｂ…高濃度不純物領域
３０…ソース／ドレイン拡散層
３２…シリサイド層
３４…ＰＭＯＳトランジスタ
３６…ＮＭＯＳトランジスタ
３８…応力膜
４０…エッチングストッパ膜
４２…応力膜
４４…層間絶縁膜
４６ａ〜４６ｃ…コンタクトホール
４８…バリアメタル膜
５０ａ〜５０ｃ…導体プラグ
５２…層間絶縁膜
５４…溝
５６…バリアメタル膜
５８…配線
６０…フォトレジスト膜
６２…フォトレジスト膜
６４…フォトレジスト膜
６６ａ〜６６ｃ…開口部
１０２…ＰＭＯＳトランジスタ形成領域
１０４…ＮＭＯＳトランジスタ形成領域
１２０…ゲート配線
１２０ａ、１２０ｂ…ゲート電極
１３２…シリサイド層
１３８…応力膜
１４０…エッチングストッパ膜
１４２…応力膜
１４４…層間絶縁膜
１４６…コンタクトホール
１６４…フォトレジスト膜
１６６…開口部
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近時、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有するＣＭＯＳ回路を含む半導体装置が注目されている。
【０００３】
かかる半導体装置においては、例えば、ＰＭＯＳトランジスタ形成領域内及びＮＭＯＳトランジスタ形成領域内に連続的にゲート配線が形成される。ゲート配線のうちのＰＭＯＳトランジスタ形成領域内の部分は、ＰＭＯＳトランジスタのゲート電極として機能する。ゲート配線のうちのＮＭＯＳトランジスタ形成領域内の部分は、ＮＭＯＳトランジスタのゲート電極として機能する。
【０００４】
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが形成された半導体基板上には、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを覆うように層間絶縁膜が形成される。層間絶縁膜にはゲート配線に達するコンタクトホールが形成され、かかるコンタクトホール内に導体プラグが埋め込まれる。
【０００５】
また、ＰＭＯＳトランジスタのキャリア移動度を向上させるための方法として、ＰＭＯＳトランジスタのチャネル領域に圧縮応力が印加されるように、ＰＭＯＳトランジスタを覆う絶縁膜を形成する方法がある。また、ＮＭＯＳトランジスタのキャリア移動度を向上させるための方法として、ＮＭＯＳトランジスタのチャネル領域に引っ張り応力が印加されるように、ＮＭＯＳトランジスタを覆う絶縁膜を形成する方法がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２０８１６６号公報
【特許文献２】特開２００８−１６８５３号公報
【特許文献３】特開２００７−２３５０７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ゲート配線に達するコンタクトホールを形成する際に、良好なコンタクトホールを形成し得ない場合があった。この場合には、導体プラグとゲート配線との間の接続の信頼性が十分に確保し得ず、また、必ずしも十分に高い製造歩留まりが得られないこととなる。
【０００８】
本発明の目的は、信頼性の高い半導体装置を高い製造歩留まりで提供し得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
実施形態の一観点によれば、半導体基板の第１の領域内及び第２の領域内にゲート配線を連続的に形成し、前記ゲート配線の一部である第１のゲート電極を有する第１のトランジスタを前記第１の領域内に形成するとともに、前記ゲート配線の他の一部である第２のゲート電極を有する第２のトランジスタを前記第２の領域内に形成する工程と、前記半導体基板上に、前記第１のトランジスタ及び前記第２のトランジスタを覆うように第１の応力膜を形成する工程と、前記第１の応力膜上に、前記第１の応力膜とエッチング特性が異なる第１の絶縁膜を形成する工程と、前記第１の領域を覆い、前記第２の領域を露出する第１のマスク層を形成する工程と、前記第１のマスク層をマスクとして、前記第２の領域内の前記第１の絶縁膜をエッチング除去し、更に前記第１のマスク層の下に位置する前記第１の絶縁膜を、前記第１のマスク層の端部から第１の幅だけ前記半導体基板の表面に対して平行な方向にエッチングする工程と、前記第１のマスク層をマスクとして、前記第２の領域内の前記第１の応力膜をエッチング除去する工程と、前記半導体基板上に、前記第１の絶縁膜とエッチング特性が異なる第２の応力膜を、前記第２のトランジスタ、前記第１の応力膜及び前記第１の絶縁膜を覆うように形成する工程と、前記第２の領域を覆い、前記第１の領域側の端面が前記第１の絶縁膜上に位置する第２のマスク層を、前記第２の応力膜上に形成する工程と、前記第２のマスク層をマスクとして、前記第２の応力膜の一部が前記第１の応力膜の一部及び前記第１の絶縁膜の一部と重なり合うように、前記第２の応力膜をエッチングする工程と、前記半導体基板上に、前記第１の絶縁膜、前記第２の応力膜及び前記第１の絶縁膜を覆うように第２の絶縁膜を形成する工程と、前記第２の絶縁膜、前記第２の応力膜及び前記第１の応力膜を貫通するコンタクトホールを、前記第１の領域と前記第２の領域との境界部における前記ゲート配線に達するように形成する工程と、前記コンタクトホール内に導体プラグを埋め込む工程とを有することを特徴とする半導体装置の製造方法が提供される。
【００１０】
実施形態の他の観点によれば、半導体基板の第１の領域内及び第２の領域内に連続的に形成されたゲート配線と、前記第１の領域内に形成され、前記ゲート配線の一部である第１のゲート電極と、前記第１のゲート電極の両側の前記半導体基板内に形成された第１のソース／ドレイン拡散層とを有する第１のトランジスタと、前記第２の領域内に形成され、前記ゲート配線の他の一部である第２のゲート電極と、前記第２のゲート電極の両側の前記半導体基板内に形成された第２のソース／ドレイン拡散層とを有する第２のトランジスタと、前記第１の領域内における前記半導体基板上に、前記第１のトランジスタを覆うように形成された第１の応力膜と、前記第１の応力膜とエッチング特性が異なり、前記第１の領域上のうちの前記第２の領域に近接する部分を除く部分に形成された第１の絶縁膜と、前記第２の領域内における前記半導体基板上に前記第２のトランジスタを覆うように形成され、前記第１の領域側の縁部が前記第１の応力膜の一部及び前記第１の絶縁膜の一部と重なり合っている第２の応力膜と、前記半導体基板上に、前記第１の応力膜、前記第２の応力膜及び前記第１の絶縁膜を覆うように形成された第２の絶縁膜と、前記第２の絶縁膜、前記第２の応力膜及び前記第１の応力膜を貫通し、前記第１の領域と前記第２の領域との境界部における前記ゲート配線に達するコンタクトホール内に埋め込まれた導体プラグとを有し、前記第１の絶縁膜のうちの前記第２の領域側の端面は、前記コンタクトホールから離間していることを特徴とする半導体装置が提供される。
【発明の効果】
【００１１】
開示の半導体装置及びその製造方法によれば、第１のマスク層をマスクとして第２の領域内の第１の絶縁膜をエッチングする際に、第１の領域内の第１の絶縁膜の一部をも半導体基板の表面に対して平行な方向にエッチングする。このため、第１の領域と第２の領域との境界部におけるゲート配線に達するコンタクトホールを形成する際に、第１の絶縁膜によりエッチングが阻害されることがない。即ち、コンタクトホールをエッチングにより形成する際に、第１の絶縁膜によりエッチングが阻害されることなく、第２の絶縁膜、第２の応力膜及び第１の応力膜がエッチングされる。従って、良好なコンタクトホールを形成することができ、導体プラグとゲート配線とを確実に接続することができる。従って、信頼性の高い半導体装置を高い製造歩留まりで提供することができる。
【図面の簡単な説明】
【００１２】
【図１】一実施形態による半導体装置を示す断面図である。
【図２】一実施形態による半導体装置を示す平面図である。
【図３】一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図７】一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図８】一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図９】一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１０】一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１１】ＣＭＯＳ回路のゲート配線にコンタクトホールを形成する場合を示す工程断面図（その１）である。
【図１２】ＣＭＯＳ回路のゲート配線にコンタクトホールを形成する場合を示す工程断面図（その２）である。
【発明を実施するための形態】
【００１３】
図１１及び図１２は、ＣＭＯＳ回路のゲート配線にコンタクトホールを形成する場合を示す工程断面図である。なお、図１１及び図１２においては、ゲート配線１２０より下の部分については省略されている。
【００１４】
ＰＭＯＳトランジスタ形成領域１０２内及びＮＭＯＳトランジスタ形成領域１０４内には、ＰＭＯＳトランジスタのゲート電極１２０ａとＮＭＯＳトランジスタのゲート電極１２０ｂとを含むゲート配線１２０が形成される（図１１（ａ）参照）。ゲート配線１２０の上部には、シリサイド層１３２が形成される。ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが形成された半導体基板（図示せず）上には、全面に、圧縮応力膜１３８が形成される。圧縮応力膜１３８上には、エッチングストッパ膜１４０が形成される。エッチングストッパ膜１４０上には、ＰＭＯＳトランジスタ形成領域１０２を覆い、ＮＭＯＳトランジスタ形成領域４を露出するフォトレジスト膜１６０が形成される。
【００１５】
次に、図１１（ｂ）に示すように、フォトレジスト膜１６０をマスクとして、エッチングストッパ膜１４０及び圧縮応力膜１３８をエッチングする。
【００１６】
次に、図１１（ｃ）に示すように、全面に、引っ張り応力膜１４２を形成する。
【００１７】
次に、引っ張り応力膜１４２上に、フォトレジスト膜１６２を形成する。フォトレジスト膜１６２は、ＮＭＯＳトランジスタ形成領域１０４のみならず、ＰＭＯＳトランジスタ形成領域１０２のうちのＮＭＯＳトランジスタ形成領域１０４に近接している部分をも覆うように形成される。
【００１８】
次に、図１１（ｄ）に示すように、フォトレジスト膜１６２をマスクとし、エッチングストッパ膜１４０をエッチングストッパとして、引っ張り応力膜１４２をエッチングする。ＰＭＯＳトランジスタ形成領域１０２の一部をも覆うようにフォトレジスト膜１６２が形成されているため、引っ張り応力膜１４２のうちのＰＭＯＳトランジスタ形成領域１０２側の端面は、エッチングストッパ膜１４０上に位置する。引っ張り応力膜１４２のエッチングはエッチングストッパ膜１４０で停止するため、ＰＭＯＳトランジスタ形成領域１０２とＮＭＯＳトランジスタ形成領域１０４との境界部分において、圧縮応力膜１３８やシリサイド層１３２がエッチングされてしまうことはない。
【００１９】
次に、図１１（ｅ）に示すように、全面に、層間絶縁膜１４４を形成する。
【００２０】
次に、図１２に示すように、開口部１６６が形成されたフォトレジスト膜１６４を形成する。
【００２１】
次に、フォトレジスト膜１６４をマスクとして、層間絶縁膜１４４等をエッチングし、ゲート配線１２０に達するコンタクトホール１４６を形成する。
【００２２】
このようにしてゲート配線１２０に達するコンタクトホール１４６を形成する場合には、コンタクトホール１４６を形成すべき箇所の一部にエッチングストッパ膜１４０の一部が存在し、エッチングストッパ膜１４０によりエッチングが阻害される。このため、図１２に示すように、コンタクトホール１４６の下部においてコンタクトホール１４６の断面積が比較的小さくなってしまったり、開口不良が生じてしまったりする虞がある。
【００２３】
［一実施形態］
一実施形態による半導体装置及びその製造方法を図１乃至図１０を用いて説明する。
【００２４】
（半導体装置）
まず、本実施形態による半導体装置を図１乃至図２を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２は、本実施形態による半導体装置を示す平面図である。図１の紙面左側の図は、ＰＭＯＳトランジスタ形成領域（第１トランジスタ形成領域）２を示しており、図２におけるＡ−Ａ′線断面に対応している。図１における中央部の図は、ＮＭＯＳトランジスタ形成領域（第２トランジスタ形成領域）４を示しており、図２におけるＢ−Ｂ′線断面に対応している。図１における紙面右側の図は、ゲート配線に沿った断面図であり、図２におけるＣ−Ｃ′線断面に対応している。
【００２５】
図１に示すように、半導体基板１０には、素子領域１２ａ、１２ｂを確定する素子分離領域１４が形成されている。半導体基板１０としては、例えばＰ型のシリコン基板が用いられている。ＰＭＯＳトランジスタ形成領域２内、及び、ＮＭＯＳトランジスタ形成領域４内には、それぞれ素子分離領域１４により確定された素子領域１２ａ、１２ｂが形成されている。
【００２６】
ＰＭＯＳトランジスタ形成領域２における半導体基板１０内には、Ｎ型ウェル１６Ｎが形成されている。ＮＭＯＳトランジスタ形成領域４における半導体基板１０内には、Ｐ型ウェル１６Ｐが形成されている。
【００２７】
ＰＭＯＳトランジスタ形成領域２には、ゲート絶縁膜１８を介してゲート電極２０ａが形成されている。ＮＭＯＳトランジスタ形成領域４には、ゲート絶縁膜１８を介してゲート電極２０ｂが形成されている。
【００２８】
ゲート電極２０ａ及びゲート電極２０ｂは、ＰＭＯＳトランジスタ形成領域２及びＮＭＯＳトランジスタ形成領域４内に連続的に形成されたゲート配線２０の一部である。ゲート配線２０としては、例えばポリシリコン膜等が用いられている。ゲート配線２０は、かかるポリシリコン膜等の上に形成されたシリサイド層３２等を含んでいてもよい。
【００２９】
ゲート配線２０は、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界の近傍領域、即ち、境界部において、幅広に形成されている（図２参照）。即ち、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０には、幅広部（接続部）２１が形成されている。このため、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０の幅は、素子領域１２ａ、１２ｂ内におけるゲート配線２０の幅より広く設定されている。ゲート配線２０にこのような幅広部２１を形成しているのは、導体プラグ５０ａを埋め込むためのコンタクトホール４６ａが、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部に達するように形成されるためである。
【００３０】
ＰＭＯＳトランジスタ形成領域２におけるゲート配線２０には、Ｐ型のドーパント不純物が導入されており、これにより、ＰＭＯＳトランジスタ３４のゲート電極２０ａが形成されている。ＮＭＯＳトランジスタ形成領域４におけるゲート配線２０には、Ｎ型のドーパント不純物が導入されており、これにより、ＮＭＯＳトランジスタ３６のゲート電極２０ｂが形成されている。このように、ゲート配線２０のうちのＰＭＯＳトランジスタ形成領域２内の部分はＰＭＯＳトランジスタ３４のゲート電極２０ａとなっており、ゲート配線２０のうちのＮＭＯＳトランジスタ形成領域４内の部分はＮＭＯＳトランジスタ３６のゲート電極２０ｂとなっている。
【００３１】
ＰＭＯＳトランジスタ３４のゲート電極２０ａとＮＭＯＳトランジスタ３６のゲート電極２０ｂとの境界は、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界と一致している。
【００３２】
ゲート配線２０の側壁部分、即ち、ＰＭＯＳトランジスタ３４のゲート電極２０ａの側壁部分、及び、ＮＭＯＳトランジスタ３６のゲート電極２０ｂの側壁部分には、サイドウォール絶縁膜２２が形成されている。
【００３３】
サイドウォール絶縁膜２２が形成されたゲート電極２０ａの両側の半導体基板１０内には、低濃度不純物拡散層（エクステンション領域）２４ａと高濃度不純物拡散層２４ｂとを有するソース／ドレイン拡散層２６が形成されている。
【００３４】
サイドウォール絶縁膜２２が形成されたゲート電極２０ｂの両側の半導体基板１０内には、低濃度不純物拡散層（エクステンション領域）２８ａと高濃度不純物拡散層２８ｂとを有するソース／ドレイン拡散層３０が形成されている。
【００３５】
ゲート配線２０の上部、及び、ソース／ドレイン拡散層２６、３０上には、それぞれシリサイド層３２が形成されている。シリサイド層３２としては、例えばニッケルシリサイド層やコバルトシリサイド層等が用いられている。ソース／ドレイン拡散層２６、３０上のシリサイド層３２は、ソース／ドレイン電極として機能する。ゲート配線２０の上部のシリサイド層３２は、ゲート配線２０の低抵抗化を図るためのものである。
【００３６】
こうして、ＰＭＯＳトランジスタ形成領域２には、ゲート電極２０ａとソース／ドレイン拡散層２６等とを有するＰＭＯＳトランジスタ３４が形成されている。また、ＮＭＯＳトランジスタ形成領域４には、ゲート電極２０ｂとソース／ドレイン拡散層３０等とを有するＮＭＯＳトランジスタ３６が形成されている。
【００３７】
ＰＭＯＳトランジスタ形成領域２における半導体基板１０上には、ＰＭＯＳトランジスタ３４を覆うように応力膜（第１の応力膜）３８が形成されている。応力膜３８は、ＰＭＯＳトランジスタ３４のチャネル領域に圧縮応力を印加し、キャリア移動度の向上を図るものである。応力膜３８としては、例えばシリコン窒化膜が用いられている。応力膜３８の膜厚としては、例えば３０〜１００ｎｍの範囲内に設定することが好ましい。ここでは、応力膜３８の膜厚を、例えば８０ｎｍ程度とする。応力膜３８のうちのＮＭＯＳトランジスタ形成領域４側の端面は、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界と一致している。
【００３８】
応力膜３８上には、応力膜３８とエッチング特性が異なるエッチングストッパ膜（絶縁膜）４０が形成されている。エッチングストッパ膜４０は、後述する応力膜（第２の応力膜）４２をエッチングする際に、エッチングストッパとして機能するものである。エッチングストッパ膜４０としては、例えばシリコン酸化膜が用いられている。エッチングストッパ膜４０の膜厚は、例えば１０〜５０ｎｍの範囲内に設定することが好ましい。ここでは、エッチングストッパ膜４０の膜厚を、例えば３０ｎｍ程度とする。エッチングストッパ膜４０は、ＰＭＯＳトランジスタ形成領域２のうちのＮＭＯＳトランジスタ形成領域４に近接する部分を除く部分に形成されている。即ち、エッチングストッパ膜４０のＮＭＯＳトランジスタ形成領域４側の端面は、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界から離間している。エッチングストッパ膜４０のＮＭＯＳトランジスタ形成領域４側の端面と、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界との間の距離Ｘは、例えば６０ｎｍ程度とする。
【００３９】
ＮＭＯＳトランジスタ形成領域４における半導体基板１０上には、ＮＭＯＳトランジスタ３６を覆うように応力膜（第２の応力膜）４２が形成されている。応力膜４２は、ＮＭＯＳトランジスタ３６のチャネル領域に引っ張り応力を印加し、キャリア移動度の向上を図るものである。応力膜４２のエッチング特性は、エッチングストッパ膜４０のエッチング特性と異なっている。応力膜４２としては、例えばシリコン窒化膜が用いられている。応力膜４２の膜厚としては、例えば３０〜１００ｎｍの範囲内に設定することが好ましい。ここでは、応力膜４２の膜厚を、例えば８０ｎｍ程度とする。応力膜４２のうちのＰＭＯＳトランジスタ形成領域２側の縁部は、応力膜３８の一部及びエッチングストッパ膜４０の一部と重なり合っている。応力膜４２のＰＭＯＳトランジスタ形成領域２側の端面と、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界との間の距離Ｙは、例えば８０ｎｍ程度とする。
【００４０】
応力膜３８、エッチングストッパ膜４０及び応力膜４２が形成された半導体基板１０上には、層間絶縁膜４４が形成されている。層間絶縁膜４４の表面は、平坦化されている。層間絶縁膜４４の膜厚は、例えば２００〜５００ｎｍの範囲内に設定することが好ましい。ここでは、層間絶縁膜４４の膜厚を、例えば４００ｎｍ程度とする。層間絶縁膜４４としては、例えばシリコン酸化膜やＰＳＧ（Phospho Silicate Glass）膜等が用いられている。
【００４１】
層間絶縁膜４４、応力膜４２及び応力膜３８には、ゲート配線２０に達するコンタクトホール４６ａが形成されている。かかるコンタクトホール４６ａは、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するように形成されている。コンタクトホール４６ａは、素子領域１２ａとソース領域１２ｂの間に位置している素子分離領域１４の上方に位置している。コンタクトホール４６ａは、層間絶縁膜４４、応力膜４２及び応力膜３８を貫通している。エッチングストッパ４０のうちのＮＭＯＳトランジスタ形成領域４側の端面は、コンタクトホール４６ａから離間している。
【００４２】
本実施形態において、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するようにコンタクトホール４６ａを形成するのは、以下のような理由によるものである。即ち、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界からずれた箇所にコンタクトホール４６ａを形成する場合には、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４のいずれかのサイズが大きくなってしまう。ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４のサイズを最小限にするためには、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するコンタクトホール４６ａを配することが好ましい。このような理由により、本実施形態では、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するようにコンタクトホール４６ａが形成されている。
【００４３】
ＰＭＯＳトランジスタ形成領域２における層間絶縁膜４４、エッチングストッパ膜４０及び応力膜３８には、ＰＭＯＳトランジスタ３４のソース／ドレイン電極３２に達するコンタクトホール４６ｂが形成されている。
【００４４】
ＮＭＯＳトランジスタ形成領域４における層間絶縁膜４４及び応力膜４２には、ＮＭＯＳトランジスタ３６のソース／ドレイン電極３２に達するコンタクトホール４６ｃが形成されている。
【００４５】
コンタクトホール４６ａ〜４６ｃの上部の直径Ｄは、例えば８０ｎｍ程度とする。
【００４６】
コンタクトホール４６ａ〜４６ｃの底面及び側面には、バリアメタル膜４８が形成されている。バリアメタル膜４８は、例えばＴｉ膜（図示せず）とＴｉＮ膜（図示せず）とを順次積層することにより形成されている。
【００４７】
バリアメタル膜４８が形成されたコンタクトホール４６ａ〜４６ｃ内には、それぞれ導体プラグ５０ａ〜５０ｃが埋め込まれている。導体プラグ５０ａ〜５０ｃの材料としては、例えばタングステン（Ｗ）が用いられている。導体プラグ５０ａは、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に接続されている。導体プラグ５０ｂは、ＰＭＯＳトランジスタ３４のソース／ドレイン電極３２に接続されている。導体プラグ５０ｃは、ＮＭＯＳトランジスタ３６のソース／ドレイン電極３２に接続されている。
【００４８】
導体プラグ５０ａ〜５０ｃが埋め込まれた層間絶縁膜４４上には、層間絶縁膜５２が形成されている。層間絶縁膜５２としては、例えばシリコン酸化膜が用いられている。
【００４９】
層間絶縁膜５２には、配線５８を埋め込むための溝５４が形成されている。溝５４の底面には、導体プラグ５０ａ〜５０ｃの上面が露出している。
【００５０】
溝５４内には、バリアメタル膜５６が形成されている。バリアメタル膜５６としては、例えばＴａ（タンタル）膜が用いられている。
【００５１】
バリアメタル膜５６が形成された溝５４内には、配線５８が埋め込まれている。配線５８の材料としては、例えばＣｕ（銅）等が用いられている。
【００５２】
こうして、ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３６とを有するＣＭＯＳ回路を含む半導体装置が形成されている。
【００５３】
このように、本実施形態によれば、エッチングストッパ膜４０のうちのＮＭＯＳトランジスタ形成領域４側の端面が、コンタクトホール４６ａから離間している。このため、本実施形態によれば、エッチングストッパ膜４０によりエッチングが阻害されることなく、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するようにコンタクトホール４６ａが形成されている。本実施形態によれば、層間絶縁膜４４、応力膜４２及び応力膜３８を貫通する良好なコンタクトホール４６ａを形成することができる。そして、かかるコンタクトホール４６ａ内に導体プラグ５０ａが埋め込まれるため、導体プラグ５０ａとゲート配線２０とを確実に接続することができる。従って、本実施形態によれば、信頼性の高い半導体装置を高い製造歩留まりで提供することができる。
【００５４】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図３乃至図１０を用いて説明する。図３乃至図１０は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００５５】
まず、例えばＳＴＩ（Shallow Trench Isolation）法により、半導体基板１０に、素子領域１２ａ、１２ｂを確定する素子分離領域１４を形成する（図３（ａ）参照）。半導体基板１０としては、例えばＰ型のシリコン基板を用いる。こうして、ＰＭＯＳトランジスタ形成領域２内に、素子分離領域１４により確定された素子領域１２ａが形成される。また、ＮＭＯＳトランジスタ形成領域４内に、素子分離領域１４により確定された素子領域１２ｂが形成される。
【００５６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００５７】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００５８】
次に、フォトレジスト膜をマスクとし、例えばイオン注入法により、半導体基板１０内にＮ型のドーパント不純物を導入する。これにより、ＰＭＯＳトランジスタ形成領域２における半導体基板１０内に、Ｎ型ウェル１６Ｎが形成される。
【００５９】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００６０】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域４を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００６１】
次に、フォトレジスト膜をマスクとし、例えばイオン注入法により、半導体基板１０内にＰ型のドーパント不純物を導入する。これにより、ＮＭＯＳトランジスタ形成領域４における半導体基板１０内に、Ｐ型ウェル１６Ｐが形成される。
【００６２】
次に、例えば熱酸化法により、半導体基板１０の表面にゲート絶縁膜１８を形成する。ゲート絶縁膜１８としては、例えばシリコン酸化膜を形成する。ゲート絶縁膜１８の膜厚は、例えば１．５ｎｍとする。
【００６３】
次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、ポリシリコン膜を形成する。ポリシリコン膜は、ゲート配線２０となるものである。ポリシリコン膜の膜厚は、例えば１００ｎｍとする。
【００６４】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００６５】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜をゲート配線２０の平面形状にパターニングする。
【００６６】
次に、フォトレジスト膜をマスクとしてポリシリコン膜をエッチングする。こうして、ＰＭＯＳトランジスタ形成領域２内及びＮＭＯＳトランジスタ形成領域４内に、ポリシリコン膜により形成されたゲート配線２０が連続的に形成される。
【００６７】
ゲート配線２０は、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界の近傍領域、即ち、境界部において、幅広に形成される（図２参照）。即ち、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０の幅は、素子領域１２ａ、１２ｂ内におけるゲート配線２０の幅より広く設定される。ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０の幅をこのように比較的広く設定するのは、かかる幅広の部分に達するようにコンタクトホール４６ａが形成されるためである。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００６８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００６９】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００７０】
次に、フォトレジスト膜とゲート配線２０とをマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＰＭＯＳトランジスタ形成領域２内におけるゲート配線２０の両側の半導体基板１０内に、Ｐ型の低濃度不純物領域（エクステンション領域）２４ａが形成される。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００７１】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００７２】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域４を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００７３】
次に、フォトレジスト膜とゲート配線２０とをマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＮＭＯＳトランジスタ形成領域４内におけるゲート配線２０の両側の半導体基板１０内に、Ｎ型の低濃度不純物領域（エクステンション領域）２８ａが形成される。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００７４】
次に、全面に、例えばＣＶＤ法により、絶縁膜を形成する。かかる絶縁膜は、サイドウォール絶縁膜となるものである。かかる絶縁膜としては、例えばシリコン酸化膜を形成する。絶縁膜の膜厚は、例えば３０ｎｍとする。
【００７５】
次に、例えば異方性エッチングにより、絶縁膜をエッチングする。これにより、ゲート配線２０の側壁部分に、サイドウォール絶縁膜２２が形成される。
【００７６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００７７】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００７８】
次に、フォトレジスト膜、ゲート配線２０及びサイドウォール絶縁膜２２をマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＰＭＯＳトランジスタ形成領域２におけるゲート配線２０の両側の半導体基板１０内に、Ｐ型の高濃度不純物領域２４ｂが形成される。こうして、低濃度不純物領域（エクステンション領域）２４ａと高濃度不純物領域２４ｂとにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層２６が形成される。
【００７９】
ソース／ドレイン拡散層２６を形成するためのＰ型のドーパント不純物の注入の際には、ＰＭＯＳトランジスタ形成領域２内のゲート配線２０にもＰ型のドーパント不純物が導入される。こうして、ゲート配線２０のうちのＰＭＯＳトランジスタ形成領域２内の部分は、Ｐ型のドーパント不純物が導入されたゲート電極２０ａとなる。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００８０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００８１】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域４を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００８２】
次に、フォトレジスト膜、ゲート配線２０及びサイドウォール絶縁膜２２をマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＮＭＯＳトランジスタ形成領域４におけるゲート配線２０の両側の半導体基板１０内に、Ｎ型の高濃度不純物領域２８ｂが形成される。こうして、低濃度不純物領域（エクステンション領域）２８ａと高濃度不純物領域２８ｂとにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層３０が形成される。
【００８３】
ソース／ドレイン拡散層３０を形成するためのＮ型のドーパント不純物の注入の際には、ＮＭＯＳトランジスタ形成領域４内のゲート配線２０にもＮ型のドーパント不純物が導入される。こうして、ゲート配線２０のうちのＮＭＯＳトランジスタ形成領域４内の部分は、Ｎ型のドーパント不純物が導入されたゲート電極２０ｂとなる。ＰＭＯＳトランジスタ３４のゲート電極２０ａとＮＭＯＳトランジスタ３６のゲート電極２０ｂとの境界は、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界と一致する。この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００８４】
次に、全面に、高融点金属膜を形成する。かかる高融点金属膜としては、例えばニッケル膜やコバルト膜等を形成する。高融点金属膜の膜厚は、例えば１０ｎｍ程度とする。
【００８５】
次に、熱処理を行うことにより、半導体基板１０中のシリコン原子と高融点金属膜中の金属原子とを反応させる。また、ゲート配線２０中のシリコン原子と高融点金属膜中の金属原子とを反応させる。熱処理温度は、例えば２００〜３００℃程度とする。
【００８６】
次に、高融点金属膜のうちの未反応の部分をエッチング除去する。
【００８７】
こうして、ソース／ドレイン拡散層２６、３０上に、それぞれシリサイド層３２が形成される。ソース／ドレイン拡散層２６、３０上に形成されたシリサイド層３２は、ソース／ドレイン電極として機能する。また、ゲート配線２０の上部にも、シリサイド層３２が形成される。
【００８８】
こうして、ＰＭＯＳトランジスタ形成領域２内に、ゲート電極２０ａとソース／ドレイン拡散層２６等とを有するＰＭＯＳトランジスタ３４が形成される。また、ＮＭＯＳトランジスタ形成領域４内に、ゲート電極２０ｂとソース／ドレイン拡散層３０等とを有するＮＭＯＳトランジスタ３６が形成される。
【００８９】
次に、全面に、例えばプラズマＣＶＤ法により、応力膜（第１の応力膜）３８を形成する（図３（ｂ）参照）。応力膜３８は、ＰＭＯＳトランジスタ３４のチャネル領域に圧縮応力を印加し、キャリア移動度の向上を図るものである。
【００９０】
応力膜（圧縮応力膜）３８は、例えば以下のようにして形成することができる。即ち、応力膜３８は、例えば、平行平板型のプラズマＣＶＤ装置を用い、真空チャンバ内において形成される。応力膜３８を形成する際の基板温度は、例えば４００℃程度とする。真空チャンバ内には、例えば、Ｎ２ガス、Ｈ２ガス、ＮＨ３ガス、ＳｉＨ４ガス、及び、（ＣＨ３）３ＳｉＨガス（トリメチルシランガス）が同時に供給される。Ｎ２ガスの流量は、例えば５００〜３０００ｓｃｃｍとする。Ｈ２ガスの流量は、例えば５００〜３０００ｓｃｃｍとする。ＮＨ３ガスの流量は、例えば１００〜１０００ｓｃｃｍとする。ＳｉＨ４ガスの流量は、例えば２００〜５００ｓｃｃｍとする。（ＣＨ３）３ＳｉＨガスの流量は、例えば５０〜１５０ｓｃｃｍとする。チャンバ内の圧力は、例えば１〜１０Ｔｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜５００Ｗ程度とする。応力膜３８の成膜時間、即ち、プラズマの励起時間は、例えば１０〜１００秒程度とする。こうして、シリコン窒化膜により形成された圧縮応力膜３８が形成される。圧縮応力膜３８の膜厚としては、例えば３０〜１００ｎｍの範囲内に設定することが好ましい。ここでは、圧縮応力膜３８の膜厚を、例えば８０ｎｍ程度とする。
【００９１】
次に、全面に、例えばプラズマＣＶＤ法により、エッチングストッパ（絶縁膜）４０を形成する（図４（ａ）参照）。エッチングストッパ膜４０は、後工程において形成される応力膜（第２の応力膜）４２をエッチングする際に、エッチングストッパとして機能するものである。従って、エッチングストッパ膜４０のエッチング特性は、後工程において形成される応力膜４２のエッチング特性と異なっている。また、エッチングストッパ膜４０のエッチング特性は、エッチングストッパ膜４０の下に位置する応力膜３８のエッチング特性とも異なっている。エッチングストッパ膜４０としては、例えばシリコン酸化膜を形成する。エッチングストッパ膜４０は、例えばＴＥＯＳ（Tetraethoxysilane、テトラエトキシシラン）等を用いて形成される。エッチングストッパ膜４０の膜厚は、例えば１０〜５０ｎｍの範囲内に設定することが好ましい。ここでは、エッチングストッパ膜４０の膜厚を、例えば３０ｎｍ程度とする。
【００９２】
次に、全面に、例えばスピンコート法により、フォトレジスト膜６０を形成する。
【００９３】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜６０をパターニングする（図４（ｂ）参照）。これにより、ＰＭＯＳトランジスタ形成領域２を覆い、ＮＭＯＳトランジスタ形成領域４を露出するフォトレジスト膜６０が形成される。フォトレジスト膜６０のうちのＮＭＯＳトランジスタ形成領域４側の端面は、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界と一致する。
【００９４】
次に、フォトレジスト膜６０をマスクとして、エッチングストッパ膜４０を等方性エッチングする（図５（ａ）参照）。等方性エッチングを行うため、エッチングストッパ膜４０のうちのフォトレジスト膜６０から露出している部分のみならず、エッチングストッパ膜４０のうちのフォトレジスト膜６０により覆われている部分の一部もエッチングされる。即ち、ＰＭＯＳトランジスタ形成領域２内のエッチングストッパ膜４０のうちのＮＭＯＳトランジスタ形成領域４に近接する部分が、半導体基板１０の表面に対して平行な方向にエッチングされる（サイドエッチング）。換言すれば、フォトレジスト膜６０の下に位置するエッチングストッパ膜４０が、フォトレジスト膜６０の端部から所定の幅Ｘだけ半導体基板１０の表面に対して平行な方向にエッチングされる。
【００９５】
エッチングストッパ膜４０を等方性エッチングする際には、例えばウェットエッチングを用いることができる。エッチング液としては、例えば、フッ化水素酸とフッ化アンモニウムとを含むエッチング液が用いられる。エッチング液におけるフッ化水素酸の濃度は、例えば０．５ｗｔ％程度とする。また、エッチング液におけるフッ化アンモニウムの濃度は、例えば３０ｗｔ％程度とする。
【００９６】
なお、エッチング液は、フッ化水素酸とフッ化アンモニウムとを含むエッチング液に限定されるものではない。但し、エッチングストッパ膜４０に対するエッチングレートが、応力膜３８に対するエッチングレートより十分に速くなるようなエッチング液を用いることが好ましい。エッチングストッパ膜４０をエッチングする際に応力膜３８が過度にエッチングされ、応力膜３８が過度に薄くなってしまった場合には、ＰＭＯＳトランジスタ３４のチャネル領域に十分な応力を印加することができなくなってしまうためである。
【００９７】
また、例えば、ケミカルドライエッチング法により、エッチングストッパ膜４０を等方性エッチングしてもよい。即ち、例えばリモートプラズマ型のドライエッチング装置を用い、エッチングガスを励起してラジカルを発生させ、かかるラジカルを半導体基板上に照射することにより、エッチングストッパ膜４０を等方性エッチングしてもよい。この場合にも、エッチングストッパ膜４０に対するエッチングレートが、応力膜３８に対するエッチングレートより十分に速くなるように、エッチングガス等を設定することが好ましい。
【００９８】
サイドエッチング量Ｘ、即ち、エッチングストッパ膜４０のＮＭＯＳトランジスタ形成領域４側の端面と、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界との間の距離Ｘは、以下のような点を考慮して設定される。
【００９９】
即ち、距離Ｘがあまりに小さい場合には、後工程においてエッチングによりコンタクトホール４６ａを形成する際に、エッチングストッパ膜３８によりエッチングが阻害されてしまうこととなる。エッチングストッパ膜３８によりエッチングが阻害されるのを防止するためには、エッチングストッパ膜３８のＰＭＯＳトランジスタ形成領域２側の端面の位置を、コンタクトホール４６ａから離間させることが好ましい。具体的には、距離Ｘをコンタクトホール４６ａの半径（Ｄ／２）より大きく設定することが好ましい。
【０１００】
フォトレジスト膜６０をパターニングする際や、後工程においてコンタクトホール４６ａを形成するためのフォトレジスト膜６４をパターニングする際等には、フォトリソグラフィにおける位置合わせ誤差が生じる場合がある。コンタクトホール４６ａを形成する際にエッチングストッパ膜３８によりエッチングが阻害されるのを確実に防止するためには、フォトリソグラフィにおける位置合わせ誤差をも考慮することがより好ましい。このため、フォトリソグラフィにおける位置合わせ誤差の最大値をＰとし、コンタクトホール４６ａの半径を（Ｄ／２）とすると、以下のような式（１）を満たすようにサイドエッチング量Ｘを設定することがより好ましい。
【０１０１】
（Ｄ／２）＋Ｐ ＜ Ｘ ・・・ （１）
上記の式（１）を満たすようにコンタクトホール４６ａの半径及びサイドエッチング量Ｘを設定すれば、コンタクトホール４６ａを形成する際にエッチングストッパ膜３８によりエッチングが阻害されるのをより確実に防止することが可能となる。
【０１０２】
こうして、ＰＭＯＳトランジスタ形成領域２のうちのＮＭＯＳトランジスタ形成領域４に近接する部分を除く部分にエッチングストッパ膜４０が残存する。即ち、エッチングストッパ膜４０のＮＭＯＳトランジスタ形成領域４側の端面は、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界から離間した状態となる。エッチングストッパ膜４０のＮＭＯＳトランジスタ形成領域４側の端面と、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界との間の距離Ｘは、例えば６０ｎｍ程度とする。
【０１０３】
次に、フォトレジスト膜６０をマスクとして、応力膜３８を異方性エッチングする（図５（ｂ）参照）。異方性エッチングは、例えば、平行平板型のドライエッチング装置を用い、真空チャンバ内において行われる。エッチングする際の基板温度は、例えば２５℃程度とする。真空チャンバ内に導入するエッチングガスは、例えば、Ｃ４Ｆ８ガス、Ｃ４Ｆ６ガス、ＣＦ４ガス、ＣＨＦ３ガス、ＣＨ２Ｆ２ガス、ＣＨ３Ｆガス、Ｏ２ガス、ＣＯガス、Ａｒガスを任意の組み合わせで混合して用いることができる。例えば、エッチングガスとして、Ｃ４Ｆ８ガスとＯ２ガスとＡｒガスとの混合ガスを用いることができる。この場合、Ｃ４Ｆ８ガスとＯ２ガスとＡｒガスとの流量比は、例えば、（１〜２０）：（１〜２０）：（３００〜１０００）とする。Ｃ４Ｆ８ガスとＯ２ガスとＡｒガスとの混合ガスの総流量は、例えば３００〜１０００ｓｃｃｍの範囲内とする。チャンバ内の圧力は、例えば１０〜３００ｍＴｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜１０００Ｗ程度とする。なお、エッチングの途中で、エッチングガスを他の組み合わせの混合ガスに切り換えるようにしてもよい。例えば、ＣＨ３ＦガスとＯ２ガスとＡｒガスとの混合ガスに切り換えるようにしてもよい。この場合、ＣＨ３ＦガスとＯ２ガスとＡｒガスとの流量比は、例えば、（５〜１００）：（１〜３００）：（０〜１０００）とする。ＣＨ３ＦガスとＯ２ガスとＡｒガスとの混合ガスの総流量は、例えば３００〜１０００ｓｃｃｍの範囲内とする。
【０１０４】
次に、例えばアッシングにより、フォトレジスト膜６０を除去する（図６（ａ）参照）。
【０１０５】
次に、全面に、例えばプラズマＣＶＤ法により、応力膜（第２の応力膜）４２を形成する（図６（ｂ）参照）。応力膜４２は、ＮＭＯＳトランジスタ３６のチャネル領域に引っ張り応力を印加し、キャリア移動度の向上を図るものである。
【０１０６】
応力膜（引っ張り応力膜）４２は、例えば以下のようにして形成することができる。即ち、応力膜４２は、例えば、平行平板型のプラズマＣＶＤ装置を用い、真空チャンバ内において形成される。応力膜４２を形成する際の基板温度は、例えば４００℃程度とする。真空チャンバ内には、例えば、Ｎ２ガス、ＮＨ３ガス及びＳｉＨ４ガスが同時に供給される。Ｎ２ガスの流量は、例えば５００〜３０００ｓｃｃｍとする。ＮＨ３ガスの流量は、例えば１００〜１０００ｓｃｃｍとする。ＳｉＨ４ガスの流量は、例えば２００〜５００ｓｃｃｍとする。チャンバ内の圧力は、例えば１〜１０Ｔｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜５００Ｗ程度とする。応力膜４２の成膜時間、即ち、プラズマの励起時間は、例えば１０〜１００秒程度とする。こうして、全面に、シリコン窒化膜が形成される。次に、紫外線照射装置を用い、シリコン窒化膜に紫外線を照射する。紫外線の光源としては、広帯域の紫外線光源を用いる。紫外線を照射する際の雰囲気は、例えばＨｅ雰囲気とする。紫外線の照射時間は、例えば１８０〜６００秒程度とする。
【０１０７】
こうして、シリコン窒化膜により形成された引っ張り応力膜４２が形成される。応力膜４２の膜厚は、例えば３０〜１００ｎｍの範囲内に設定することが好ましい。ここでは、応力膜４２の膜厚を、例えば８０ｎｍ程度とする。応力膜４２のエッチング特性は、エッチングストッパ膜４０のエッチング特性と異なっている。
【０１０８】
次に、全面に、全面に、例えばスピンコート法により、フォトレジスト膜６２を形成する。
【０１０９】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜６２をパターニングする（図７（ａ）参照）。フォトレジスト膜６２は、ＮＭＯＳトランジスタ形成領域４のみならず、ＰＭＯＳトランジスタ形成領域２の一部をも覆うように形成される。具体的には、フォトレジスト膜６２は、ＮＭＯＳトランジスタ形成領域４を覆い、ＰＭＯＳトランジスタ形成領域２側の端面がエッチングストッパ膜４０上に位置するように形成される。
【０１１０】
フォトレジスト膜６２のＰＭＯＳトランジスタ形成領域２側の端面と、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界との間の距離Ｙは、以下のような点を考慮して設定される。
【０１１１】
即ち、距離Ｙがあまりに小さい場合には、後工程においてエッチングストッパ膜４０をエッチングストッパとして応力膜４２をエッチングする際に、エッチングストッパ膜４０が存在していない領域において、応力膜３８やシリサイド層３２までもがエッチングされてしまう虞がある。応力膜４２をエッチングする際に、応力膜３８やシリサイド層３２までもがエッチングされてしまうのを防止するためには、フォトレジスト膜６２のＭＯＳトランジスタ形成領域２側の縁部が、エッチングストッパ膜４０上に位置することが好ましい。具体的には、距離Ｙを距離Ｘより大きく設定することが好ましい。
【０１１２】
フォトレジスト膜６２をパターニングする際には、フォトリソグラフィにおける位置合わせ誤差が生じる場合がある。応力膜４２をエッチングする際に応力膜３８までもがエッチングされるのを確実に防止するためには、フォトリソグラフィにおける位置合わせ誤差をも考慮することがより好ましい。このため、フォトリソグラフィにおける位置合わせ誤差の最大値をＱとすると、以下のような式（２）を満たすように距離Ｙを設定することがより好ましい。
【０１１３】
Ｙ−Ｑ ＞ Ｘ ・・・ （２）
上記の式（２）を満たすように距離Ｘ及び距離Ｙを設定すれば、応力膜４２をエッチングする際に応力膜３８やシリサイド層３２までもがエッチングされるのをより確実に防止することが可能となる。
【０１１４】
次に、フォトレジスト膜６２をマスクとし、エッチングストッパ膜４０をエッチングストッパとして、応力膜４２を異方性エッチングする（図７（ｂ）参照）。異方性エッチングは、例えば、平行平板型のドライエッチング装置を用い、真空チャンバ内において行われる。エッチングする際の基板温度は、例えば２５℃程度とする。真空チャンバ内に導入するエッチングガスは、例えば、Ｃ４Ｆ８ガス、Ｃ４Ｆ６ガス、ＣＦ４ガス、ＣＨＦ３ガス、ＣＨ２Ｆ２ガス、ＣＨ３Ｆガス、Ｏ２ガス、ＣＯガス、Ａｒガスを任意の組み合わせで混合して用いることができる。例えば、エッチングガスとして、Ｃ４Ｆ８ガスとＯ２ガスとＡｒガスとの混合ガスを用いることができる。この場合、Ｃ４Ｆ８ガスとＯ２ガスとＡｒガスとの流量比は、例えば、（１〜２０）：（１〜２０）：（３００〜１０００）とする。Ｃ４Ｆ８ガスとＯ２ガスとＡｒガスとの混合ガスの総流量は、例えば３００〜１０００ｓｃｃｍの範囲内とする。チャンバ内の圧力は、例えば１０〜３００ｍＴｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜１０００Ｗ程度とする。なお、エッチングの途中で、エッチングガスを他の組み合わせの混合ガスに切り換えるようにしてもよい。例えば、ＣＨ３ＦガスとＯ２ガスとＡｒガスとの混合ガスに切り換えるようにしてもよい。この場合、ＣＨ３ＦガスとＯ２ガスとＡｒガスとの流量比は、例えば、（５〜１００）：（１〜３００）：（０〜１０００）とする。ＣＨ３ＦガスとＯ２ガスとＡｒガスとの混合ガスの総流量は、例えば３００〜１０００ｓｃｃｍの範囲内とする。
【０１１５】
次に、例えばアッシングにより、フォトレジスト膜６２を除去する（図８（ａ）参照）。
こうして、ＰＭＯＳトランジスタ形成領域２側の端面がエッチングストッパ膜４０上に位置するように、応力膜４２が形成される。即ち、応力膜４２の一部が応力膜３８の一部及びエッチングストッパ膜４０の一部と重なり合うように、応力膜４２が形成される。応力膜４２のＰＭＯＳトランジスタ形成領域２側の端面と、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界との間の距離Ｙは、距離Ｘより大きく設定される。応力膜４２のＰＭＯＳトランジスタ形成領域２側の端面と、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界との間の距離Ｙは、例えば８０ｎｍ程度とする。
【０１１６】
次に、全面に、例えばＣＶＤ法により、層間絶縁膜４４を形成する（図８（ｂ）参照）。層間絶縁膜４４の膜厚は、例えば２００〜５００ｎｍの範囲内に設定することが好ましい。ここでは、層間絶縁膜４４の膜厚を、例えば４００ｎｍ程度とする。層間絶縁膜４４としては、例えばシリコン酸化膜やＰＳＧ（Phospho Silicate Glass）膜等を形成する。
【０１１７】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、層間絶縁膜４４の表面を平坦化する。
【０１１８】
次に、例えばスピンコート法により、フォトレジスト膜６４を形成する（図９（ａ）参照）。
【０１１９】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜６４に開口部６６ａ〜６６ｃを形成する。開口部６６ａは、コンタクトホール４６ａを形成するためのものである。コンタクトホール４６ａを形成するための開口部６６の半径（Ｄ／２）は、距離Ｘより小さく設定される。より好ましくは、コンタクトホール４６ａを形成するための開口部６６の半径（Ｄ／２）は、上記の式（１）を満たすように設定される。ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０の上方に開口部６６ａの中心が位置するように、開口部６６ａを形成する。開口部６６ｂ、６６ｃは、それぞれコンタクトホール４６ｂ、４６ｃを形成するためのものである。開口部６６ｂ、６６ｃは、それぞれシリサイド層３２の上方に位置するように形成される。ここでは、開口部６６ａの直径Ｄを、例えば８０ｎｍ程度とする。
【０１２０】
次に、フォトレジスト膜６４をマスクとして、層間絶縁膜４４、応力膜４２及び応力膜３８をエッチングする。エッチングは、例えば、平行平板型のドライエッチング装置を用い、真空チャンバ内において行われる。エッチングする際の基板温度は、例えば２５℃程度とする。真空チャンバ内に導入するエッチングガスは、例えば、Ｃ４Ｆ８ガス、Ｃ４Ｆ６ガス、ＣＦ４ガス、ＣＨＦ３ガス、ＣＨ２Ｆ２ガス、ＣＨ３Ｆガス、Ｏ２ガス、ＣＯガス、Ａｒガスを任意の組み合わせで混合して用いることができる。
【０１２１】
具体的には、層間絶縁膜４４をエッチングする際には、エッチングガスとして、例えばＣ４Ｆ６ガスとＯ２ガスとＡｒガスとの混合ガスを用いることができる。この場合、Ｃ４Ｆ６ガスとＯ２ガスとＡｒガスとの流量比は、例えば、（１〜５０）：（１〜５０）：（３００〜１０００）とする。Ｃ４Ｆ６ガスとＯ２ガスとＡｒガスとの混合ガスの総流量は、例えば３００〜１０００ｓｃｃｍの範囲内とする。チャンバ内の圧力は、例えば１０〜３００ｍＴｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜１０００Ｗ程度とする。
【０１２２】
また、応力膜４２及び応力膜３８をエッチングする際には、エッチングガスとして、例えばＣＨ３ＦガスとＯ２ガスとＡｒガスとの混合ガスを用いることができる。この場合、ＣＨ３ＦガスとＯ２ガスとＡｒガスとの流量比は、例えば、（５〜１００）：（１〜３００）：（０〜１０００）とする。ＣＨ３ＦガスとＯ２ガスとＡｒガスとの混合ガスの総流量は、例えば３００〜１０００ｓｃｃｍの範囲内とする。チャンバ内の圧力は、例えば１０〜３００ｍＴｏｒｒとする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００〜１０００Ｗ程度とする。
【０１２３】
こうして、層間絶縁膜４４、応力膜４２及び応力膜３８には、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するようにコンタクトホール４６ａが形成される。コンタクトホール４６ａは、層間絶縁膜４４、応力膜４２及び応力膜３８を貫通する。コンタクトホール４６ａの上部の直径Ｄは、例えば８０ｎｍ程度となる。
【０１２４】
ＰＭＯＳトランジスタ形成領域２における層間絶縁膜４４、エッチングストッパ膜４０及び応力膜３８には、ＰＭＯＳトランジスタ３４のソース／ドレイン電極３２に達するコンタクトホール４６ｂが形成される。また、ＮＭＯＳトランジスタ形成領域４における層間絶縁膜４４及び応力膜４２には、ＮＭＯＳトランジスタ３６のソース／ドレイン電極３２に達するコンタクトホール４６ｃが形成されている。
【０１２５】
エッチングストッパ膜４０のうちのＮＭＯＳトランジスタ形成領域４側の端面は、コンタクトホール４６ａが形成される箇所から離間しているため、コンタクトホール４６ａを形成する際にエッチングストッパ４０によりエッチングが阻害されることがない。従って、本実施形態によれば、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するコンタクトホール４６ａを、確実に形成することができる。
【０１２６】
なお、応力膜３８と応力膜４２とはエッチング特性が若干異なる。しかしながら、応力膜３８と応力膜４２とのエッチングレートの差は、エッチングストッパ膜４０と応力膜４２とのエッチングレートの差と比較して無視できるほど小さい。また、応力膜３８と応力膜４２とのエッチングレートの差は、エッチングストッパ膜４０と応力膜３８とのエッチングレートの差と比較しても無視できるほど小さい。応力膜３８と応力膜４２とのエッチングレートが若干異なっていても、コンタクトホール４６ａの形成が阻害されることはなく、特段の問題はない。
【０１２７】
この後、例えばアッシングにより、フォトレジスト膜６４を除去する。
【０１２８】
次に、全面に、例えばスパッタリング法により、バリアメタル膜４８を形成する。バリアメタル膜４８は、例えばＴｉ膜（図示せず）とＴｉＮ膜（図示せず）とを順次積層することにより形成されている。Ｔｉ膜の膜厚は、例えば３〜１０ｎｍ程度とする。ＴｉＮ膜の膜厚は、例えば３〜１０ｎｍ程度とする。
【０１２９】
次に、全面に、例えばＣＶＤ法により、導電膜を形成する。導電膜は、導体プラグ５０ａ〜５０ｃとなるものである。導電膜としては、例えばタングステン膜を形成する。導電膜の膜厚は、例えば５０〜４００ｎｍ程度とする。
【０１３０】
次に、例えばＣＭＰ法により、層間絶縁膜４４の表面が露出するまで導電膜及びバリアメタル膜４８を研磨する。これにより、バリアメタル膜４８が形成されたコンタクトホール４６ａ〜４６ｃ内に、それぞれ導体プラグ５０ａ〜５０ｃが埋め込まれる（図９（ｂ）参照）。導体プラグ５０ａは、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に接続される。導体プラグ５０ｂは、ＰＭＯＳトランジスタ３４のソース／ドレイン電極３２に接続される。導体プラグ５０ｃは、ＮＭＯＳトランジスタ３６のソース／ドレイン電極３２に接続される。
【０１３１】
次に、全面に、例えばＣＶＤ法により、層間絶縁膜５２を形成する（図１０参照）。層間絶縁膜５２としては、例えばシリコン酸化膜を形成する。層間絶縁膜５２の膜厚は、例えば１００〜２００ｎｍとする。
【０１３２】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜５２に配線５８を埋め込むための溝５４を形成する。溝５４の底面には、導体プラグ５０ａ〜５０ｃの上面が露出する。
【０１３３】
次に、全面に、例えばスパッタリング法により、バリアメタル膜５６を形成する。バリアメタル膜５６としては、例えばＴａ膜が形成される。
【０１３４】
次に、全面に、例えばスパッタリング法により、シード層（図示せず）を形成する。かかるシード層は、後工程において導電膜を電気めっき法により形成する際に用いられるものである。シード層としては、例えばＣｕ膜を形成する。シード層の膜厚は、例えば１〜１０ｎｍ程度とする。
【０１３５】
次に、全面に、例えば電気めっき法により、導電膜を形成する。導電膜としては、例えばＣｕ膜を形成する。導電膜の膜厚は、例えば５０〜４００ｎｍとする。
【０１３６】
次に、例えばＣＭＰ法により、層間絶縁膜５２の表面が露出するまで、導電膜、シード層及びバリアメタル膜５６を研磨する。これにより、バリアメタル膜５６が形成された溝５４内に、導電膜により形成された配線５８が埋め込まれる。
【０１３７】
こうして、本実施形態による半導体装置が製造される。
【０１３８】
このように、本実施形態によれば、ＮＭＯＳトランジスタ形成領域４内のエッチングストッパ膜４０をエッチングする際に、ＰＭＯＳトランジスタ形成領域２内のエッチングストッパ膜４０の一部をもサイドエッチングする。このため、本実施形態によれば、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するコンタクトホール４６ａを形成する際に、エッチングストッパ膜４０によりエッチングが阻害されることがない。即ち、コンタクトホール４６ａをエッチングにより形成する際に、エッチングストッパ膜４０によりエッチングが阻害されることなく、層間絶縁膜４４、応力膜４２及び応力膜３８がエッチングされる。従って、本実施形態によれば、良好なコンタクトホール４６ａを形成することができ、導体プラグ５０ａとゲート配線２０とを確実に接続することができる。従って、本実施形態によれば、信頼性の高い半導体装置を高い製造歩留まりで製造することができる。
【０１３９】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１４０】
例えば、上記実施形態では、領域２内にＰＭＯＳトランジスタ３４を形成し、領域４内にＮＭＯＳトランジスタ３６を形成したが、領域２内にＮＭＯＳトランジスタ３６を形成し、領域４内にＰＭＯＳトランジスタ３４を形成してもよい。この場合、応力膜３８として引っ張り応力膜を形成し、応力膜４２として圧縮応力膜を形成することが好ましい。
【０１４１】
また、上記実施形態では、応力膜３８としてシリコン窒化膜を形成したが、応力膜３８はシリコン窒化膜に限定されるものではない。領域２内に形成されるトランジスタのチャネル領域に応力を印加し得る膜を適宜形成すればよい。
【０１４２】
また、上記実施形態では、応力膜４２としてシリコン窒化膜を形成したが、応力膜４２はシリコン窒化膜に限定されるものではない。領域４内に形成されるトランジスタのチャネル領域に応力を印加し得る膜を適宜形成すればよい。
【０１４３】
また、上記実施形態では、エッチングストッパ膜４０としてシリコン酸化膜を形成したが、エッチングストッパ膜４０はシリコン酸化膜に限定されるものではない。応力膜４２とエッチング特性が異なり、応力膜３８とエッチング特性が異なる膜を、適宜エッチングストッパ膜４０として用いることができる。
【０１４４】
また、上記実施形態では、ポリシリコン膜により形成されたゲート配線２０にドーパント不純物を適宜導入することによりゲート電極２０ａ、２０ｂを形成したが、ゲート配線２０の材料はこれに限定されるものではない。例えば、ゲート配線２０を金属膜により形成してもよい。
【０１４５】
上記実施形態に関し、更に以下の付記を開示する。
【０１４６】
（付記１）
半導体基板の第１の領域内及び第２の領域内にゲート配線を連続的に形成し、前記ゲート配線の一部である第１のゲート電極を有する第１のトランジスタを前記第１の領域内に形成するとともに、前記ゲート配線の他の一部である第２のゲート電極を有する第２のトランジスタを前記第２の領域内に形成する工程と、
前記半導体基板上に、前記第１のトランジスタ及び前記第２のトランジスタを覆うように第１の応力膜を形成する工程と、
前記第１の応力膜上に、前記第１の応力膜とエッチング特性が異なる第１の絶縁膜を形成する工程と、
前記第１の領域を覆い、前記第２の領域を露出する第１のマスク層を形成する工程と、
前記第１のマスク層をマスクとして、前記第２の領域内の前記第１の絶縁膜をエッチング除去し、更に前記第１のマスク層の下に位置する前記第１の絶縁膜を、前記第１のマスク層の端部から第１の幅だけ前記半導体基板の表面に対して平行な方向にエッチングする工程と、
前記第１のマスク層をマスクとして、前記第２の領域内の前記第１の応力膜をエッチング除去する工程と、
前記半導体基板上に、前記第１の絶縁膜とエッチング特性が異なる第２の応力膜を、前記第２のトランジスタ、前記第１の応力膜及び前記第１の絶縁膜を覆うように形成する工程と、
前記第２の領域を覆い、前記第１の領域側の端面が前記第１の絶縁膜上に位置する第２のマスク層を、前記第２の応力膜上に形成する工程と、
前記第２のマスク層をマスクとして、前記第２の応力膜の一部が前記第１の応力膜の一部及び前記第１の絶縁膜の一部と重なり合うように、前記第２の応力膜をエッチングする工程と、
前記半導体基板上に、前記第１の絶縁膜、前記第２の応力膜及び前記第１の絶縁膜を覆うように第２の絶縁膜を形成する工程と、
前記第２の絶縁膜、前記第２の応力膜及び前記第１の応力膜を貫通するコンタクトホールを、前記第１の領域と前記第２の領域との境界部における前記ゲート配線に達するように形成する工程と、
前記コンタクトホール内に導体プラグを埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【０１４７】
（付記２）
付記１記載の半導体装置の製造方法において、
前記第１の幅は、前記コンタクトホールの半径より大きい
ことを特徴とする半導体装置の製造方法。
【０１４８】
（付記３）
付記１又は２記載の半導体装置の製造方法において、
前記第１のトランジスタは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちの一方であり、
前記第２のトランジスタは、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのうちの他方である
ことを特徴とする半導体装置の製造方法。
【０１４９】
（付記４）
付記１乃至３のいずれかに記載の半導体装置の製造方法において、
前記第１の応力膜は、圧縮応力膜及び引っ張り応力膜のうちの一方であり、
前記第２の応力膜は、前記圧縮応力膜及び前記引っ張り応力膜のうちの他方である
ことを特徴とする半導体装置の製造方法。
【０１５０】
（付記５）
付記１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第１の応力膜は、シリコン窒化膜であり、
前記第２の応力膜は、他のシリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【０１５１】
（付記６）
付記１乃至５のいずれかに記載の半導体装置の製造方法において、
前記第１の絶縁膜は、シリコン酸化膜である
ことを特徴とする半導体装置の製造方法。
【０１５２】
（付記７）
付記１乃至６のいずれかに記載の半導体装置の製造方法において、
前記第１のマスク層をマスクとして前記第１の絶縁膜をエッチングする工程では、ウェットエッチングにより前記第１の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
【０１５３】
（付記８）
付記１乃至７のいずれかに記載の半導体装置の製造方法において、
前記第１のマスク層をマスクとして前記第１の応力膜をエッチングする工程では、ドライエッチングにより前記第２の応力膜をエッチングする
ことを特徴とする半導体装置の製造方法。
【０１５４】
（付記９）
半導体基板の第１の領域内及び第２の領域内に連続的に形成されたゲート配線と、
前記第１の領域内に形成され、前記ゲート配線の一部である第１のゲート電極と、前記第１のゲート電極の両側の前記半導体基板内に形成された第１のソース／ドレイン拡散層とを有する第１のトランジスタと、
前記第２の領域内に形成され、前記ゲート配線の他の一部である第２のゲート電極と、前記第２のゲート電極の両側の前記半導体基板内に形成された第２のソース／ドレイン拡散層とを有する第２のトランジスタと、
前記第１の領域内における前記半導体基板上に、前記第１のトランジスタを覆うように形成された第１の応力膜と、
前記第１の応力膜とエッチング特性が異なり、前記第１の領域上のうちの前記第２の領域に近接する部分を除く部分に形成された第１の絶縁膜と、
前記第２の領域内における前記半導体基板上に前記第２のトランジスタを覆うように形成され、前記第１の領域側の縁部が前記第１の応力膜の一部及び前記第１の絶縁膜の一部と重なり合っている第２の応力膜と、
前記半導体基板上に、前記第１の応力膜、前記第２の応力膜及び前記第１の絶縁膜を覆うように形成された第２の絶縁膜と、
前記第２の絶縁膜、前記第２の応力膜及び前記第１の応力膜を貫通し、前記第１の領域と前記第２の領域との境界部における前記ゲート配線に達するコンタクトホール内に埋め込まれた導体プラグとを有し、
前記第１の絶縁膜のうちの前記第２の領域側の端面は、前記コンタクトホールから離間している
ことを特徴とする半導体装置。
【０１５５】
（付記１０）
付記９記載の半導体装置において、
前記第１のトランジスタは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちの一方であり、
前記第２のトランジスタは、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのうちの他方である
ことを特徴とする半導体装置。
【０１５６】
（付記１１）
付記９又は１０記載の半導体装置において、
前記第１の応力膜は、圧縮応力膜及び引っ張り応力膜のうちの一方であり、
前記第２の応力膜は、前記圧縮応力膜及び前記引っ張り応力膜のうちの他方である
ことを特徴とする半導体装置。
【０１５７】
（付記１２）
付記９乃至１１のいずれかに記載の半導体装置において、
前記第１の応力膜は、シリコン窒化膜であり、
前記第２の応力膜は、他のシリコン窒化膜である
ことを特徴とする半導体装置。
【０１５８】
（付記１３）
付記９乃至１２のいずれかに記載の半導体装置において、
前記第１の絶縁膜は、シリコン酸化膜である
ことを特徴とする半導体装置。
【符号の説明】
【０１５９】
２…ＰＭＯＳトランジスタ形成領域
４…ＮＭＯＳトランジスタ形成領域
１０…半導体基板
１２ａ、１２ｂ…素子領域
１４…素子分離領域
１６Ｎ…Ｎ型ウェル
１６Ｐ…Ｐ型ウェル
１８…ゲート絶縁膜
２０…ゲート配線
２０ａ、２０ｂ…ゲート電極
２１…幅広部
２２…サイドウォール絶縁膜
２４ａ…低濃度不純物領域、エクステンション領域
２４ｂ…高濃度不純物領域
２６…ソース／ドレイン拡散層
２８ａ…低濃度不純物領域、エクステンション領域
２８ｂ…高濃度不純物領域
３０…ソース／ドレイン拡散層
３２…シリサイド層
３４…ＰＭＯＳトランジスタ
３６…ＮＭＯＳトランジスタ
３８…応力膜
４０…エッチングストッパ膜
４２…応力膜
４４…層間絶縁膜
４６ａ〜４６ｃ…コンタクトホール
４８…バリアメタル膜
５０ａ〜５０ｃ…導体プラグ
５２…層間絶縁膜
５４…溝
５６…バリアメタル膜
５８…配線
６０…フォトレジスト膜
６２…フォトレジスト膜
６４…フォトレジスト膜
６６ａ〜６６ｃ…開口部
１０２…ＰＭＯＳトランジスタ形成領域
１０４…ＮＭＯＳトランジスタ形成領域
１２０…ゲート配線
１２０ａ、１２０ｂ…ゲート電極
１３２…シリサイド層
１３８…応力膜
１４０…エッチングストッパ膜
１４２…応力膜
１４４…層間絶縁膜
１４６…コンタクトホール
１６４…フォトレジスト膜
１６６…開口部
【特許請求の範囲】
【請求項１】
半導体基板の第１の領域内及び第２の領域内にゲート配線を連続的に形成し、前記ゲート配線の一部である第１のゲート電極を有する第１のトランジスタを前記第１の領域内に形成するとともに、前記ゲート配線の他の一部である第２のゲート電極を有する第２のトランジスタを前記第２の領域内に形成する工程と、
前記半導体基板上に、前記第１のトランジスタ及び前記第２のトランジスタを覆うように第１の応力膜を形成する工程と、
前記第１の応力膜上に、前記第１の応力膜とエッチング特性が異なる第１の絶縁膜を形成する工程と、
前記第１の領域を覆い、前記第２の領域を露出する第１のマスク層を形成する工程と、
前記第１のマスク層をマスクとして、前記第２の領域内の前記第１の絶縁膜をエッチング除去し、更に前記第１のマスク層の下に位置する前記第１の絶縁膜を、前記第１のマスク層の端部から第１の幅だけ前記半導体基板の表面に対して平行な方向にエッチングする工程と、
前記第１のマスク層をマスクとして、前記第２の領域内の前記第１の応力膜をエッチング除去する工程と、
前記半導体基板上に、前記第１の絶縁膜とエッチング特性が異なる第２の応力膜を、前記第２のトランジスタ、前記第１の応力膜及び前記第１の絶縁膜を覆うように形成する工程と、
前記第２の領域を覆い、前記第１の領域側の端面が前記第１の絶縁膜上に位置する第２のマスク層を、前記第２の応力膜上に形成する工程と、
前記第２のマスク層をマスクとして、前記第２の応力膜の一部が前記第１の応力膜の一部及び前記第１の絶縁膜の一部と重なり合うように、前記第２の応力膜をエッチングする工程と、
前記半導体基板上に、前記第１の絶縁膜、前記第２の応力膜及び前記第１の絶縁膜を覆うように第２の絶縁膜を形成する工程と、
前記第２の絶縁膜、前記第２の応力膜及び前記第１の応力膜を貫通するコンタクトホールを、前記第１の領域と前記第２の領域との境界部における前記ゲート配線に達するように形成する工程と、
前記コンタクトホール内に導体プラグを埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１の幅は、前記コンタクトホールの半径より大きい
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記第１のトランジスタは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちの一方であり、
前記第２のトランジスタは、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのうちの他方である
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記第１の応力膜は、圧縮応力膜及び引っ張り応力膜のうちの一方であり、
前記第２の応力膜は、前記圧縮応力膜及び前記引っ張り応力膜のうちの他方である
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第１の応力膜は、シリコン窒化膜であり、
前記第２の応力膜は、他のシリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記第１のマスク層をマスクとして前記第１の絶縁膜をエッチングする工程では、ウェットエッチングにより前記第１の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記第１のマスク層をマスクとして前記第１の応力膜をエッチングする工程では、ドライエッチングにより前記第２の応力膜をエッチングする
ことを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板の第１の領域内及び第２の領域内に連続的に形成されたゲート配線と、
前記第１の領域内に形成され、前記ゲート配線の一部である第１のゲート電極と、前記第１のゲート電極の両側の前記半導体基板内に形成された第１のソース／ドレイン拡散層とを有する第１のトランジスタと、
前記第２の領域内に形成され、前記ゲート配線の他の一部である第２のゲート電極と、前記第２のゲート電極の両側の前記半導体基板内に形成された第２のソース／ドレイン拡散層とを有する第２のトランジスタと、
前記第１の領域内における前記半導体基板上に、前記第１のトランジスタを覆うように形成された第１の応力膜と、
前記第１の応力膜とエッチング特性が異なり、前記第１の領域上のうちの前記第２の領域に近接する部分を除く部分に形成された第１の絶縁膜と、
前記第２の領域内における前記半導体基板上に前記第２のトランジスタを覆うように形成され、前記第１の領域側の縁部が前記第１の応力膜の一部及び前記第１の絶縁膜の一部と重なり合っている第２の応力膜と、
前記半導体基板上に、前記第１の応力膜、前記第２の応力膜及び前記第１の絶縁膜を覆うように形成された第２の絶縁膜と、
前記第２の絶縁膜、前記第２の応力膜及び前記第１の応力膜を貫通し、前記第１の領域と前記第２の領域との境界部における前記ゲート配線に達するコンタクトホール内に埋め込まれた導体プラグとを有し、
前記第１の絶縁膜のうちの前記第２の領域側の端面は、前記コンタクトホールから離間している
ことを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第１のトランジスタは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちの一方であり、
前記第２のトランジスタは、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのうちの他方である
ことを特徴とする半導体装置。
【請求項１０】
請求項８又は９記載の半導体装置において、
前記第１の応力膜は、圧縮応力膜及び引っ張り応力膜のうちの一方であり、
前記第２の応力膜は、前記圧縮応力膜及び前記引っ張り応力膜のうちの他方である
ことを特徴とする半導体装置。
【請求項１】
半導体基板の第１の領域内及び第２の領域内にゲート配線を連続的に形成し、前記ゲート配線の一部である第１のゲート電極を有する第１のトランジスタを前記第１の領域内に形成するとともに、前記ゲート配線の他の一部である第２のゲート電極を有する第２のトランジスタを前記第２の領域内に形成する工程と、
前記半導体基板上に、前記第１のトランジスタ及び前記第２のトランジスタを覆うように第１の応力膜を形成する工程と、
前記第１の応力膜上に、前記第１の応力膜とエッチング特性が異なる第１の絶縁膜を形成する工程と、
前記第１の領域を覆い、前記第２の領域を露出する第１のマスク層を形成する工程と、
前記第１のマスク層をマスクとして、前記第２の領域内の前記第１の絶縁膜をエッチング除去し、更に前記第１のマスク層の下に位置する前記第１の絶縁膜を、前記第１のマスク層の端部から第１の幅だけ前記半導体基板の表面に対して平行な方向にエッチングする工程と、
前記第１のマスク層をマスクとして、前記第２の領域内の前記第１の応力膜をエッチング除去する工程と、
前記半導体基板上に、前記第１の絶縁膜とエッチング特性が異なる第２の応力膜を、前記第２のトランジスタ、前記第１の応力膜及び前記第１の絶縁膜を覆うように形成する工程と、
前記第２の領域を覆い、前記第１の領域側の端面が前記第１の絶縁膜上に位置する第２のマスク層を、前記第２の応力膜上に形成する工程と、
前記第２のマスク層をマスクとして、前記第２の応力膜の一部が前記第１の応力膜の一部及び前記第１の絶縁膜の一部と重なり合うように、前記第２の応力膜をエッチングする工程と、
前記半導体基板上に、前記第１の絶縁膜、前記第２の応力膜及び前記第１の絶縁膜を覆うように第２の絶縁膜を形成する工程と、
前記第２の絶縁膜、前記第２の応力膜及び前記第１の応力膜を貫通するコンタクトホールを、前記第１の領域と前記第２の領域との境界部における前記ゲート配線に達するように形成する工程と、
前記コンタクトホール内に導体プラグを埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１の幅は、前記コンタクトホールの半径より大きい
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記第１のトランジスタは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちの一方であり、
前記第２のトランジスタは、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのうちの他方である
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記第１の応力膜は、圧縮応力膜及び引っ張り応力膜のうちの一方であり、
前記第２の応力膜は、前記圧縮応力膜及び前記引っ張り応力膜のうちの他方である
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第１の応力膜は、シリコン窒化膜であり、
前記第２の応力膜は、他のシリコン窒化膜である
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記第１のマスク層をマスクとして前記第１の絶縁膜をエッチングする工程では、ウェットエッチングにより前記第１の絶縁膜をエッチングする
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至６のいずれか１項に記載の半導体装置の製造方法において、
前記第１のマスク層をマスクとして前記第１の応力膜をエッチングする工程では、ドライエッチングにより前記第２の応力膜をエッチングする
ことを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板の第１の領域内及び第２の領域内に連続的に形成されたゲート配線と、
前記第１の領域内に形成され、前記ゲート配線の一部である第１のゲート電極と、前記第１のゲート電極の両側の前記半導体基板内に形成された第１のソース／ドレイン拡散層とを有する第１のトランジスタと、
前記第２の領域内に形成され、前記ゲート配線の他の一部である第２のゲート電極と、前記第２のゲート電極の両側の前記半導体基板内に形成された第２のソース／ドレイン拡散層とを有する第２のトランジスタと、
前記第１の領域内における前記半導体基板上に、前記第１のトランジスタを覆うように形成された第１の応力膜と、
前記第１の応力膜とエッチング特性が異なり、前記第１の領域上のうちの前記第２の領域に近接する部分を除く部分に形成された第１の絶縁膜と、
前記第２の領域内における前記半導体基板上に前記第２のトランジスタを覆うように形成され、前記第１の領域側の縁部が前記第１の応力膜の一部及び前記第１の絶縁膜の一部と重なり合っている第２の応力膜と、
前記半導体基板上に、前記第１の応力膜、前記第２の応力膜及び前記第１の絶縁膜を覆うように形成された第２の絶縁膜と、
前記第２の絶縁膜、前記第２の応力膜及び前記第１の応力膜を貫通し、前記第１の領域と前記第２の領域との境界部における前記ゲート配線に達するコンタクトホール内に埋め込まれた導体プラグとを有し、
前記第１の絶縁膜のうちの前記第２の領域側の端面は、前記コンタクトホールから離間している
ことを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第１のトランジスタは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちの一方であり、
前記第２のトランジスタは、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのうちの他方である
ことを特徴とする半導体装置。
【請求項１０】
請求項８又は９記載の半導体装置において、
前記第１の応力膜は、圧縮応力膜及び引っ張り応力膜のうちの一方であり、
前記第２の応力膜は、前記圧縮応力膜及び前記引っ張り応力膜のうちの他方である
ことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１０−２５８２２１（Ｐ２０１０−２５８２２１Ａ）
【公開日】平成２２年１１月１１日（２０１０．１１．１１）
【国際特許分類】
【出願番号】特願２００９−１０６５８１（Ｐ２００９−１０６５８１）
【出願日】平成２１年４月２４日（２００９．４．２４）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２２年１１月１１日（２０１０．１１．１１）
【国際特許分類】
【出願日】平成２１年４月２４日（２００９．４．２４）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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