半導体装置の製造方法及び半導体装置
【課題】用途に応じてゲート幅を設計変更することが可能なフィン型ＦＥＴを含む半導体装置及びその製造方法を実現する。
【解決手段】半導体基板１１上面に、第１高さを有するフィン１２ａと、第１高さよりも低い第２高さを有するフィン１２ｂとを形成する工程と、フィン１２ａ及び１２ｂそれぞれの上面及び側面にシリコン酸化膜を形成する工程と、シリコン酸化膜上に導電性を有するポリシリコン膜を形成する工程と、シリコン酸化膜及びポリシリコン膜をパターニングすることで、フィン１２ａ及び１２ｂそれぞれの上面から側面にかけてゲート絶縁膜１５及びゲート電極１６を形成する工程と、フィン１２ａ及び１２ｂそれぞれにおけるゲート電極１６下を挟む２つの領域に一対の拡散領域１４を形成する工程とを備えた。
【解決手段】半導体基板１１上面に、第１高さを有するフィン１２ａと、第１高さよりも低い第２高さを有するフィン１２ｂとを形成する工程と、フィン１２ａ及び１２ｂそれぞれの上面及び側面にシリコン酸化膜を形成する工程と、シリコン酸化膜上に導電性を有するポリシリコン膜を形成する工程と、シリコン酸化膜及びポリシリコン膜をパターニングすることで、フィン１２ａ及び１２ｂそれぞれの上面から側面にかけてゲート絶縁膜１５及びゲート電極１６を形成する工程と、フィン１２ａ及び１２ｂそれぞれにおけるゲート電極１６下を挟む２つの領域に一対の拡散領域１４を形成する工程とを備えた。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関し、特にフィン型ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、ＦＥＴと言う）を備えた半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
近年、ＦＥＴなどのようなトランジスタの集積密度を上げるための技術として、以下の特許文献１から７に示されるようなフィン型ＦＥＴが提案された。このフィン型ＦＥＴは、半導体基板から突出したフィン状の半導体層と、これの一方の側面から対向する他方の側面にかけて跨ぐように形成されたゲート電極とを有する。このような構造を有するフィン型ＦＥＴでは、フィン状に突出した半導体層の上面だけでなく側面も駆動領域とすることが可能である。このため、フィン型ＦＥＴは、平面型のＦＥＴに比べ、所望の駆動能力を小さい面積で得ることが可能である。
【０００３】
また、フィン型ＦＥＴでは、フィン状に突出した半導体層を薄くすることで、フィン型ＦＥＴの動作時に、ゲート電極に囲まれた半導体層が完全に空乏化するように構成することが可能となる。
【０００４】
以上のことから、フィン型ＦＥＴは駆動能力が大きく且つ高集積されたトランジスタを形成する際に有効な技術であると言える。
【特許文献１】特開２００５−２１７４１８号公報
【特許文献２】特開２００３−１６３３５６号公報
【特許文献３】特開２００４−８８１０１号公報
【特許文献４】特開２００４−２１４４１３号公報
【特許文献５】米国特許第６４１３８０２号公報
【特許文献６】特開２００５−２６８７８２号公報
【特許文献７】特開２００６−９３２１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来技術によるフィン型ＦＥＴでは、ゲート長を用途に応じて設計変更できるものの、ゲート幅を用途に応じて設計変更することは出来なかった。これはフィン状に突出した半導体層の高さが一義的に決定されているためである。
【０００６】
このような構造的な要因による素子設計の制限は、既存の設計回路にフィン型ＦＥＴを適用する場合や素子寸法バリエーションが多様な回路を設計する場合に大きな弊害となってしまうと言う問題が存在する。
【課題を解決するための手段】
【０００７】
かかる目的を達成するために、本発明による半導体装置の製造方法は、半導体基板上面に、第１高さを有する第１突起部と、第１高さよりも低い第２高さを有する第２突起部とを形成する工程と、第１及び第２突起部それぞれの上面及び側面に第１絶縁膜を形成する工程と、第１絶縁膜上に導電体膜を形成する工程と、第１絶縁膜及び導電体膜をパターニングすることで、第１及び第２突起部それぞれの上面から側面にかけてゲート絶縁膜及びゲート電極を形成する工程と、第１及び第２突起部それぞれにおけるゲート電極下を挟む２つの領域に一対の拡散領域を形成する工程とを有して構成される。
【０００８】
また、本発明による半導体装置は、半導体基板と、半導体基板に形成され、第１高さを有する第１突起部と、第１突起部の上面から側面にかけて形成された第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成された第２ゲート電極と、第１突起部における第１ゲート電極下を挟む２つの領域に形成された一対の第１拡散領域と、半導体基板に形成され、第１高さよりも低い第２高さを有する第２突起部と、第２突起部の上面から側面にかけて形成された第２ゲート絶縁膜と、第２ゲート絶縁膜上に形成された第２ゲート電極と、第２突起部における第２ゲート電極下を挟む２つの領域に形成された一対の第２拡散領域とを有して構成される。
【発明の効果】
【０００９】
本発明によれば、用途に応じてゲート幅を設計変更することが可能なフィン型ＦＥＴを含む半導体装置の製造方法及び半導体装置を実現することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。なお、以下の説明において、各図は本発明の内容を理解でき得る程度に形状、大きさ、および位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、および位置関係のみに限定されるものではない。また、各図では、構成の明瞭化のため、断面におけるハッチングの一部が省略されている。さらに、後述において例示する数値は、本発明の好適な例に過ぎず、従って、本発明は例示された数値に限定されるものではない。
【実施例１】
【００１１】
まず、本発明による実施例１について図面を用いて詳細に説明する。図１（ａ）は、本実施例による半導体装置１の概略構成を示す上視図である。図１（ｂ）は、図１（ａ）におけるＡ−Ａ断面図である。図１（ｃ）は、図１（ａ）におけるＢ−Ｂ断面図である。なお、本実施例では、フィン型ＦＥＴが形成された半導体装置１を例に挙げて説明する。
【００１２】
・概略構成
図１（ａ）から図１（ｃ）に示すように、本実施例による半導体装置１は、半導体基板１１と、半導体基板１１に形成され、第１高さを有するフィン１２ａ（第１突起部）と、フィン１２ａ（第１突起部）の上面から側面にかけて形成されたゲート絶縁膜１５（第１ゲート絶縁膜）と、ゲート絶縁膜１５（第１ゲート絶縁膜）上に形成されたゲート電極１６（第２ゲート電極）と、フィン１２ａ（第１突起部）におけるゲート電極１６（第１ゲート電極）下を挟む２つの領域に形成された一対の拡散領域１４（第１拡散領域）と、半導体基板１１に形成され、第１高さよりも低い第２高さを有するフィン１２ｂ（第２突起部）と、フィン１２ｂ（第２突起部）の上面から側面にかけて形成されたゲート絶縁膜１５（第２ゲート絶縁膜）と、ゲート絶縁膜１５（第２ゲート絶縁膜）上に形成されたゲート電極１６（第２ゲート電極）と、フィン１２ｂ（第２突起部）におけるゲート電極１６（第２ゲート電極）下を挟む２つの領域に形成された一対の拡散領域１４（第２拡散領域）とを有して構成される。各フィン１２ａ及び１２ｂに形成された一対の拡散領域１４は、ソース・ドレインである。
【００１３】
また、図１（ａ）に示すように、各拡散領域１４は、ビアコンタクト１８に電気的に接続されており、このビアコンタクト１８を介して図示しない配線等に電気的に接続されている。なお、図面の明瞭化のため、図１（ｂ）及び図１（ｃ）ではビアコンタクト１８を省略している。
【００１４】
・製造方法
次に、以上のような構成を有する半導体装置１の製造方法を、以下に図面を用いて詳細に説明する。図２（ａ）から図２（ｃ）並びに図３（ａ）及び図３（ｂ）は、本実施例による半導体装置１の製造方法を示すプロセス図である。
【００１５】
本製造方法では、まず、例えばシリコン製のバルク基板である半導体基板１１を準備する。次に、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法やＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法などを用いることで、半導体基板１１における一方の面（以下、この面を上面とする）に素子分離絶縁膜（図示せず）を形成する。これにより、半導体基板１１の上面が、素子分離絶縁膜により複数の素子形成領域に区画される。なお、素子分離絶縁膜が形成された領域を、素子分離領域とも言う。
【００１６】
次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いることで、半導体基板１１上に酸化シリコン（ＳｉＯ２）を堆積する。この際、形成されるシリコン酸化膜の膜厚は、例えば５０００〜１００００Å程度とすることができる。続いて、例えば既存のフォトリソグラフィ技術及びエッチング技術を用いることで、半導体基板１１上のシリコン酸化膜をパターニングする。この結果、半導体基板１１の上面上であって、後述する工程においてフィン１２ａ及び１２Ｂが形成される領域上にシリコン酸化膜１０１が形成される。
【００１７】
次に、シリコン酸化膜１０１をマスクとして用いつつ、半導体基板１１を所定の深さまでエッチングすることで、図２（ａ）に示すように、半導体基板１１の上層部分をフィン１２ａ及び１２Ｂに加工する。フィン１２ａ及び１２Ｂの高さは、例えば１５００Å程度とすることができる。なお、半導体基板１１の彫り込みには、例えばＲＩＥ（反応性イオンエッチング）等のような基板表面に対して略垂直に彫り込むことが可能であって、且つ、シリコン酸化膜１０１に対して十分な選択比を得ることが可能なエッチング技術を用いることが好ましい。
【００１８】
次に、マスクとして用いたシリコン酸化膜１０１を例えば既存のエッチング技術を用いて除去する。続いて、例えば既存のイオン注入技術を用いることで、フィン１２ａ及び１２Ｂに所定の不純物イオン（例えばボロンイオンなど）を注入する。この工程により、図２（ｂ）に示すように、フィン１２ａ及び１２Ｂそれぞれに、しきい値電圧が調整されたボディ領域１３が形成される。ボディ領域１３の不純物濃度は、例えば１〜３×１０１８／ｃｍ３程度とすることができる。なお、この工程では、不純物イオンがフィン１２ａ及び１２Ｂ以外の半導体基板１１上層に注入されても良い。ただし、フィン１２ａ及び１２Ｂ以外の半導体基板１１への不純物イオンの注入が好ましくない場合は、この部分にホトレジストやシリコン酸化膜などのマスクを形成しておくことが好ましい。また、この工程では、半導体基板１１が載置されるターンテーブルを不純物イオンの照射方向に対して傾斜させた状態で、回転させながら所定の不純物イオンを注入する技術（いわゆる斜めインプラ）を用いても良い。これにより、フィン１２ａ及び１２Ｂに略均一に不純物イオンを注入することが可能となる。なお、ボディ領域１３の膜厚は１００Å以下程度である。
【００１９】
次に、例えばＣＶＤ法を用いることで、半導体基板１１上面全体にフィン１２ａ及び１２Ｂを埋没させる程度のシリコン酸化膜１０２を形成する。続いて、例えば既存のフォトリソグラフィ技術及びエッチング技術を用いることで、フィン１２Ｂ上面を露出させる開口１０２ａをシリコン酸化膜１０２に形成する。続いて、開口１０２ａから露出しているフィン１２Ｂをエッチングすることで、フィン１２Ｂを所定の高さまでエッチングする。
これにより、図２（ｃ）に示すように、フィン１２ａよりも高さの低いフィン１２ｂが形成される。エッチング後のフィン１２Ｂの高さは、例えば５００Å程度とすることができる。なお、このエッチングは、例えばドライエッチングであってもウェットエッチングであっても良い。
【００２０】
このように、本実施例によるフィンは、バルク基板である半導体基板１１の上層を削り込むことで形成されている。また、フィン毎の高さの差は、低くしたいフィン（本実施例ではフィン１２Ｂ）をエッチングにより削ることで形成されている。
【００２１】
次に、マスクとして用いたシリコン酸化膜１０２を例えば既存のエッチング技術を用いて除去する。続いて、フィン１２ａ及び１２ｂが形成された半導体基板１１上面を熱酸化することで、膜厚が例えば１００Å程度のシリコン酸化膜を形成する。続いて、例えば既存のＣＶＤ法を用いることで、形成したシリコン酸化膜上に導電性を有するポリシリコン膜を形成する。続いて、例えば既存のフォトリソグラフィ技術及びエッチング技術を用いることで、このポリシリコン膜及びシリコン酸化膜を順次パターニングする。これにより、図３（ａ）に示すように、半導体基板１１上にフィン１２ａ及び１２ｂを横断するゲート電極１６及びゲート絶縁膜１５が形成される。なお、ゲート電極１６の上視形状は図１（ａ）に示す通りである。
【００２２】
次に、例えば既存のフォトリソグラフィ技術を用いることで、半導体基板１１上面においてフィン１２ａ及び１２ｂが形成されていない領域を覆う領域にホトレジストＲ１を形成する。続いて、ホトレジストＲ１及びゲート電極１６をマスクとして用いつつ、例えば既存のイオン注入技術を用いて所定の不純物イオン（例えばリンイオン）をフィン１２ａ及び１２ｂに注入することで、図３（ｂ）に示すように、ゲート電極１６下のボディ領域１３を挟む一対の拡散領域１４が、フィン１２ａ及び１２ｂそれぞれに形成される。拡散領域１４の不純物濃度は、例えば１×１０２１／ｃｍ３程度とすることができる。なお、この工程では、斜めインプラを用いて所定の不純物イオンを各フィン１２ａ及び１２ｂの所定の領域に注入しても良い。
【００２３】
その後、ホトレジストＲ１を除去した後、図示しない層間絶縁膜や配線層（ビアコンタクト１８を含む）を形成することで、図１（ａ）から図１（ｃ）に示すような構造を有する半導体装置１が形成される。
【００２４】
以上で説明したように、本実施例による半導体装置１の製造方法は、半導体基板１１上面に、第１高さを有するフィン１２ａ（第１突起部）と、第１高さよりも低い第２高さを有するフィン１２ｂ（第２突起部）とを形成する工程と、フィン１２ａ及び１２ｂ（第１及び第２突起部）それぞれの上面及び側面にシリコン酸化膜（第１絶縁膜）を形成する工程と、シリコン酸化膜（第１絶縁膜）上に導電性を有するポリシリコン膜（導電体膜）を形成する工程と、シリコン酸化膜（第１絶縁膜）及びポリシリコン膜（導電体膜）をパターニングすることで、フィン１２ａ及び１２ｂ（第１及び第２突起部）それぞれの上面から側面にかけてゲート絶縁膜１５及びゲート電極１６を形成する工程と、フィン１２ａ及び１２ｂ（第１及び第２突起部）それぞれにおけるゲート電極１６下を挟む２つの領域に一対の拡散領域１４を形成する工程とを有して構成される。なお、ゲート絶縁膜１５及びゲート電極１６の膜厚は、いずれも１００Å以下程度である。
【００２５】
また、以上の工程において、フィン１２ａ及び１２ｂ（第１及び第２突起部）を形成する工程は、半導体基板１１上面をエッチングにより彫り込むことで第１高さを有するフィン１２ａ（第１突起部）及びフィン１２Ｂ（第３突起部）を形成する工程と、フィン１２Ｂ（第３突起部）を上面からエッチングすることで、フィン１２Ｂ（第３突起部）を第２高さを有するフィン１２ｂ（第２突起部）に加工する工程とを含む。
【００２６】
以上の構成を有することにより、本実施例では、高さの異なる２種類以上のフィンを形成することが可能となる。これにより、電流電圧特性など、トランジスタ特性の異なる複数種類のフィン型ＦＥＴを同一基板上に形成することが可能となる。例えばフィンの高さを他よりも高くした場合（本実施例におけるフィン１２ａに相当）、これを用いたフィン型ＦＥＴの実効ゲート幅が大きくなる。この結果、このフィン型ＦＥＴに比較的大きな電流値のトランジスタ特性を持たせることが可能となる。一方、例えばフィンの高さを他よりも低くした場合（本実施例におけるフィン１２ｂに相当）、これを用いたフィン型ＦＥＴの実効ゲート幅が小さくなる。この結果、このフィン型ＦＥＴに比較的小さな電流値のトランジスタ特性を持たせることが可能となる。
【００２７】
また、本実施例では、各フィン型ＦＥＴのゲート幅をフィンの高さのバリエーションによって制御することが可能である。このため、トランジスタ特性の異なる複数種類のフィン型ＦＥＴを同一基板上に形成する場合でも、各フィン型ＦＥＴ間で素子形成領域の２次元的なパターンレイアウトを共通化することが可能となる。すなわち、トランジスタ特性の異なるフィン型ＦＥＴで同様の素子形成領域の２次元的なパターンレイアウトを使用することが可能となる。この結果、回路を設計する際の作図負荷を大幅に低減することが可能となる。
【００２８】
このように、本実施例によれば、フィンの高さによって制限されるゲート幅を用途に応じて設計変更することが可能となり、結果、既存の設計回路にフィン型ＦＥＴを適用することや、フィン型ＦＥＴを用いて素子寸法バリエーションが多様な回路を設計することが可能となる。
【００２９】
なお、本実施例では、半導体基板１としてバルク基板を用いたが、本発明はこれに限定されず、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板やＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）基板など、種々の基板を用いることができる。
【００３０】
また、本実施例では、個々のフィン型ＦＥＴに含まれるソース／ドレイン（拡散領域１４）が同一層において電気的に分離されているが、本発明はこれに限定されず、例えば複数のフィン型ＦＥＴにおけるソース／ドレインが同一層で共通化されていてもよい。
【００３１】
また、本実施例では、拡散領域１４上にビアコンタクト１８を直接接続した構造となっているが、本発明はこれに限定されず、拡散領域１４からパッドを引き出し、これにビアコンタクト１８を接続するように構成しても良い。
【００３２】
さらに、本実施例では、フィンが２種類の異なる高さを有する場合を例に挙げたが、本発明はこれに限定されず、３種類以上の異なる高さを有していてもよい。
【実施例２】
【００３３】
次に、本発明の実施例２について図面を用いて詳細に説明する。尚、以下の説明において、実施例１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。
また、特記しない構成に関しては実施例１と同様である。図４（ａ）は、本実施例による半導体装置２の概略構成を示す上視図である。図４（ｂ）は、図４（ａ）におけるＣ−Ｃ断面図である。図４（ｃ）は、図４（ａ）におけるＤ−Ｄ断面図である。なお、本実施例では、実施例１と同様に、フィン型ＦＥＴが形成された半導体装置２を例に挙げて説明する。
【００３４】
・概略構成
図４（ａ）から図４（ｃ）に示すように、本実施例による半導体装置２は、支持基板２１ａと埋込み酸化膜２１ｂとシリコン薄膜２１ｃ（第２半導体膜）とを有するＳＯＩ基板２１（半導体基板）と、ＳＯＩ基板２１（半導体基板）におけるシリコン薄膜２１ｃ（第２半導体膜）に形成され、第１高さを有するフィン２２ａ（第１突起部）と、フィン２２ａ（第１突起部）の上面から側面にかけて形成されたゲート絶縁膜１５（第１ゲート絶縁膜）と、ゲート絶縁膜１５（第１ゲート絶縁膜）上に形成されたゲート電極１６（第２ゲート電極）と、フィン２２ａ（第１突起部）におけるゲート電極１６（第１ゲート電極）下を挟む２つの領域に形成された一対の拡散領域１４（第１拡散領域）と、ＳＯＩ基板２１（半導体基板）におけるシリコン薄膜２１ｃ（第２半導体膜）に形成され、第１高さよりも低い第２高さを有するフィン２２ｂ（第２突起部）と、フィン２２ｂ（第２突起部）の上面から側面にかけて形成されたゲート絶縁膜１５（第２ゲート絶縁膜）と、ゲート絶縁膜１５（第２ゲート絶縁膜）上に形成されたゲート電極１６（第２ゲート電極）と、フィン２２ｂ（第２突起部）におけるゲート電極１６（第２ゲート電極）下を挟む２つの領域に形成された一対の拡散領域１４（第２拡散領域）とを有して構成される。各フィン２２ａ及び２２ｂに形成された一対の拡散領域１４は、ソース・ドレインである。
【００３５】
すなわち、本実施例による半導体装置２は、実施例１による半導体装置１と同様の構成において、半導体基板１１がＳＯＩ基板２１へ、フィン１２ａ及び１２ｂがフィン２２ａ及び２２ｂへ、それぞれ置き換えられている。
【００３６】
また、図４（ａ）に示すように、各拡散領域１４は、実施例１と同様に、ビアコンタクト１８に電気的に接続されており、このビアコンタクト１８を介して図示しない配線等に電気的に接続されている。なお、図面の明瞭化のため、図４（ｂ）及び図４（ｃ）ではビアコンタクト１８を省略している。
【００３７】
・製造方法
次に、以上のような構成を有する半導体装置２の製造方法を、以下に図面を用いて詳細に説明する。図５（ａ）及び図５（ｂ）並びに図６（ａ）及び図６（ｂ）は、本実施例による半導体装置２の製造方法を示すプロセス図である。なお、ゲート絶縁膜１５、ゲート電極１６、拡散領域１４、及び、図示しない層間絶縁膜や配線層（ビアコンタクト１８を含む）を形成する工程は、実施例１において図３（ａ）及び図３（ｂ）を用いて説明した工程と同様であるため、ここでは詳細な説明を省略する。
【００３８】
本製造方法では、まず、ＳＯＩ基板２１を準備する。ＳＯＩ基板２１におけるシリコン薄膜２１ｃの膜厚は、例えば５００Å程度とすることができる。次に、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法やＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法などを用いることで、シリコン薄膜２１ｃ上面に素子分離絶縁膜（図示せず）を形成する。これにより、シリコン薄膜２１ｃが、素子分離絶縁膜により複数の素子形成領域に区画される。なお、素子分離絶縁膜が形成された領域を、素子分離領域とも言う。
【００３９】
次に、例えば既存のフォトリソグラフィ技術を用いることで、シリコン薄膜２１ｃ上にホトレジストＲ１１を形成するする。ホトレジストＲ１１は、ＳＯＩ基板２１の上面上であって、後述する工程においてフィン２２Ａ及び２２ｂが形成される領域上に形成される。
【００４０】
次に、ホトレジストＲ１１をマスクとして用いつつ、シリコン薄膜２１ｃを埋込み酸化膜２１ｂが露出するまでエッチングすることで、図５（ａ）に示すように、埋込み酸化膜２１ｂ上にフィン２２Ａ（第３突起部）及びフィン２２ｂを形成する。フィン２２Ａ及び２２ｂの高さは、例えば５００Å程度とすることができる。なお、シリコン薄膜２１ｃの彫り込みには、例えばＲＩＥ等のような基板表面に対して略垂直に彫り込むことが可能であって、且つ、シリコン酸化膜である埋込み酸化膜２１ｂに対して十分な選択比を得ることが可能なエッチング技術を用いることが好ましい。
【００４１】
次に、マスクとして用いたホトレジストＲ１１を除去する。続いて、例えば既存のイオン注入技術を用いることで、フィン２２Ａ及び２２ｂに所定の不純物イオン（例えばボロンイオンなど）を注入する。この工程により、図５（ｂ）に示すように、フィン２２Ａ及び２２ｂそれぞれに、しきい値電圧が調整されたボディ領域１３が形成される。ボディ領域１３の不純物濃度は、例えば１〜３×１０１８／ｃｍ３程度とすることができる。
【００４２】
次に、例えばＣＶＤ法を用いることで、ＳＯＩ基板２１上面全体にフィン２２Ａ及び２２ｂを埋没させ且つフィン２２Ａ及び２２ｂ上面から所望する膜厚を有するシリコン酸化膜２０１を形成する。なお、所望する膜厚とは、フィン２２Ａ上に形成するシリコン膜（後述するフィン２２Ｃに相当）と同程度の膜厚である。続いて、例えば既存のフォトリソグラフィ技術及びエッチング技術を用いることで、図６（ａ）に示すように、フィン２２Ａ上面を露出させる開口２０１ａをシリコン酸化膜２０１に形成する。なお、シリコン酸化膜２０１の彫り込みには、例えばＲＩＥ等のような基板表面に対して略垂直に彫り込むことが可能であって、且つ、シリコン膜であるフィン２２Ａに対して十分な選択比を得ることが可能なエッチング技術を用いることが好ましい。
【００４３】
次に、開口２０１ａから露出しているフィン２２Ａをシード層として用いることで、フィン２２Ａ上にシリコンをエピタキシャル成長させる。これにより、フィン２２Ａ上にフィン２２Ｃ（第１半導体膜）が形成され、この結果、フィン２２ｂよりも高いフィン２２ａが形成される。フィン２２Ｃの膜厚は、例えば１０００Å程度とすることができる。
【００４４】
なお、フィン２２Ｃの形成には、フィン２２Ａを種としたエピタキシャル成長技術を用いたが、本発明はこれに限定されず、例えばＣＶＤ法を用いて開口２０１ａ内にシリコンを堆積させることでも形成することができる。なお、この場合、シリコン酸化膜２０１上に形成されたシリコン膜は、例えばエッチバック又はＣＭＰ（Ｃｈｅｍｉｃａｌ ａｎｄ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）にて除去される。また、フィン２２Ａ上に形成されたフィン２２Ｃは、シリコン酸化膜２０１を除去した後、例えばレーザアニールにより改質されることで、フィン２２Ａと単結晶化される。
【００４５】
このように、本実施例によるフィン毎の高さの差は、ＳＯＩ基板２１におけるシリコン薄膜２１ｃを削り込むことで形成されたフィン（本実施例ではフィン２２Ａに相当）に、複数の層（本実施例では１層）のシリコン膜（本実施例ではフィン２２Ｃに相当）を積層することで形成されている。
【００４６】
次に、シリコン酸化膜２０１を残したまま、例えば既存のイオン注入技術を用いることで、新たに形成したフィン２２Ｃに所定の不純物イオン（例えばボロンイオンなど）を注入する。この工程により、図６（ｂ）に示すように、フィン２２Ｃに、しきい値電圧が調整されたボディ領域１３が形成され、この結果、フィン２２Ａとフィン２２Ｃとが電気的に接続される。ボディ領域１３の不純物濃度は、例えば１〜３×１０１８／ｃｍ３程度とすることができる。
【００４７】
以降、実施例１と同様に、マスクとして用いたシリコン酸化膜２０１を除去し、次いで、ゲート絶縁膜１５、ゲート電極１６、拡散領域１４、及び、図示しない層間絶縁膜や配線層（ビアコンタクト１８を含む）を形成することで、図４（ａ）から図４（ｃ）に示すような構造を有する半導体装置２が形成される。
【００４８】
以上で説明したように、本実施例による半導体装置２の製造方法は、ＳＯＩ基板２１（半導体基板）におけるシリコン薄膜２１ｃ上面に、第１高さを有するフィン２２ａ（第１突起部）と、第１高さよりも低い第２高さを有するフィン２２ｂ（第２突起部）とを形成する工程と、フィン２２ａ及び２２ｂ（第１及び第２突起部）それぞれの上面及び側面にシリコン酸化膜（第１絶縁膜）を形成する工程と、シリコン酸化膜（第１絶縁膜）上に導電性を有するポリシリコン膜（導電体膜）を形成する工程と、シリコン酸化膜（第１絶縁膜）及びポリシリコン膜（導電体膜）をパターニングすることで、フィン２２ａ及び２２ｂ（第１及び第２突起部）それぞれの上面から側面にかけてゲート絶縁膜１５及びゲート電極１６を形成する工程と、フィン２２ａ及び２２ｂ（第１及び第２突起部）それぞれにおけるゲート電極１６下を挟む２つの領域に一対の拡散領域１４を形成する工程とを有して構成される。
【００４９】
また、以上の工程において、フィン２２ａ及び２２ｂ（第１及び第２突起部）を形成する工程は、ＳＯＩ基板２１（半導体基板）におけるシリコン薄膜２１ｃ上面をエッチングにより彫り込むことで第２高さを有するフィン２２ｂ（第２突起部）及びフィン２２Ａ（第３突起部）を形成する工程と、フィン２２Ａ（第３突起部）上面からの膜厚が第１高さと前記第２高さとの差よりも大きいシリコン酸化膜２０１（第２絶縁膜）をＳＯＩ基板２１（半導体基板）上面に形成する工程と、シリコン酸化膜２０１（第２絶縁膜）にフィン２２Ａ（第３突起部）上面を露出させる開口２０１ａを形成する工程と、第１高さと第２高さとの差に等しい膜厚を有するフィン２２Ｃ（第１半導体膜）を開口２０１ａ内に形成することでフィン２２ａ（第１突起部）を形成する工程と、シリコン酸化膜２０１（第２絶縁膜）を除去する工程とを含む。
【００５０】
以上の構成を有することにより、本実施例では、高さの異なる２種類以上のフィンを形成することが可能となる。これにより、電流電圧特性など、トランジスタ特性の異なる複数種類のフィン型ＦＥＴを同一基板上に形成することが可能となる。例えばフィンの高さを他よりも高くした場合（本実施例におけるフィン２２ａに相当）、これを用いたフィン型ＦＥＴの実効ゲート幅が大きくなる。この結果、このフィン型ＦＥＴに比較的大きな電流値のトランジスタ特性を持たせることが可能となる。一方、例えばフィンの高さを他よりも低くした場合（本実施例におけるフィン２２ｂに相当）、これを用いたフィン型ＦＥＴの実効ゲート幅が小さくなる。この結果、このフィン型ＦＥＴに比較的小さな電流値のトランジスタ特性を持たせることが可能となる。
【００５１】
また、本実施例では、各フィン型ＦＥＴのゲート幅をフィンの高さのバリエーションによって制御することが可能である。このため、トランジスタ特性の異なる複数種類のフィン型ＦＥＴを同一基板上に形成する場合でも、各フィン型ＦＥＴ間で素子形成領域の２次元的なパターンレイアウトを共通化することが可能となる。すなわち、トランジスタ特性の異なるフィン型ＦＥＴで同様の素子形成領域の２次元的なパターンレイアウトを使用することが可能となる。この結果、回路を設計する際の作図負荷を大幅に低減することが可能となる。
【００５２】
このように、本実施例によれば、フィンの高さによって制限されるゲート幅を用途に応じて設計変更することが可能となり、結果、既存の設計回路にフィン型ＦＥＴを適用することや、フィン型ＦＥＴを用いて素子寸法バリエーションが多様な回路を設計することが可能となる。
【００５３】
なお、本実施例では、半導体基板２としてＳＯＩ基板を用いたが、本発明はこれに限定されず、半導体製のバルク基板やＳＯＳ基板など、種々の基板を用いることができる。
【００５４】
また、本実施例では、個々のフィン型ＦＥＴに含まれるソース／ドレイン（拡散領域１４）が同一層において電気的に分離されているが、本発明はこれに限定されず、例えば複数のフィン型ＦＥＴにおけるソース／ドレインが同一層で共通化されていてもよい。
【００５５】
また、本実施例では、拡散領域１４上にビアコンタクト１８を直接接続した構造となっているが、本発明はこれに限定されず、拡散領域１４からパッドを引き出し、これにビアコンタクト１８を接続するように構成しても良い。
【００５６】
さらに、本実施例では、フィンが２種類の異なる高さを有する場合を例に挙げたが、本発明はこれに限定されず、３種類以上の異なる高さを有していてもよい。さらにまた、本実施例では、ＳＯＩ基板２１におけるシリコン薄膜２１ｃを彫り込むことで形成されたフィン２２Ａ上に一層の半導体膜（フィン２２Ｃ）を形成した場合を例に挙げたが、本発明はこれに限定されず、複数層の半導体膜を形成しても良い。
【００５７】
また、上記実施例１及び２は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。
【図面の簡単な説明】
【００５８】
【図１】（ａ）は本発明の実施例１による半導体装置１の概略構成を示す上視図であり、（ｂ）は（ａ）におけるＡ−Ａ断面図であり、（ｃ）は（ａ）におけるＢ−Ｂ断面図である。
【図２】本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（１）。
【図３】本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（２）。
【図４】（ａ）は本発明の実施例２による半導体装置２の概略構成を示す上視図であり、（ｂ）は（ａ）におけるＣ−Ｃ断面図であり、（ｃ）は（ａ）におけるＤ−Ｄ断面図である。
【図５】本発明の実施例２による半導体装置２の製造方法を示すプロセス図である（１）。
【図６】本発明の実施例２による半導体装置２の製造方法を示すプロセス図である（２）。
【符号の説明】
【００５９】
１、２ 半導体装置
１１ 半導体基板
１２Ｂ、１２ａ、１２ｂ、２２Ａ、２２Ｃ、２２ａ、２２ｂ フィン
１３ ボディ領域
１４ 拡散領域
１５ ゲート絶縁膜
１６ ゲート電極
１８ ビアコンタクト
２１ ＳＯＩ基板
２１ａ 支持基板
２１ｂ 埋込み酸化膜
２１ｃ シリコン薄膜
１０１、１０２、２０１ シリコン酸化膜
１０２ａ、２０１ａ 開口
Ｒ１、Ｒ１１ ホトレジスト
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関し、特にフィン型ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、ＦＥＴと言う）を備えた半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
近年、ＦＥＴなどのようなトランジスタの集積密度を上げるための技術として、以下の特許文献１から７に示されるようなフィン型ＦＥＴが提案された。このフィン型ＦＥＴは、半導体基板から突出したフィン状の半導体層と、これの一方の側面から対向する他方の側面にかけて跨ぐように形成されたゲート電極とを有する。このような構造を有するフィン型ＦＥＴでは、フィン状に突出した半導体層の上面だけでなく側面も駆動領域とすることが可能である。このため、フィン型ＦＥＴは、平面型のＦＥＴに比べ、所望の駆動能力を小さい面積で得ることが可能である。
【０００３】
また、フィン型ＦＥＴでは、フィン状に突出した半導体層を薄くすることで、フィン型ＦＥＴの動作時に、ゲート電極に囲まれた半導体層が完全に空乏化するように構成することが可能となる。
【０００４】
以上のことから、フィン型ＦＥＴは駆動能力が大きく且つ高集積されたトランジスタを形成する際に有効な技術であると言える。
【特許文献１】特開２００５−２１７４１８号公報
【特許文献２】特開２００３−１６３３５６号公報
【特許文献３】特開２００４−８８１０１号公報
【特許文献４】特開２００４−２１４４１３号公報
【特許文献５】米国特許第６４１３８０２号公報
【特許文献６】特開２００５−２６８７８２号公報
【特許文献７】特開２００６−９３２１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来技術によるフィン型ＦＥＴでは、ゲート長を用途に応じて設計変更できるものの、ゲート幅を用途に応じて設計変更することは出来なかった。これはフィン状に突出した半導体層の高さが一義的に決定されているためである。
【０００６】
このような構造的な要因による素子設計の制限は、既存の設計回路にフィン型ＦＥＴを適用する場合や素子寸法バリエーションが多様な回路を設計する場合に大きな弊害となってしまうと言う問題が存在する。
【課題を解決するための手段】
【０００７】
かかる目的を達成するために、本発明による半導体装置の製造方法は、半導体基板上面に、第１高さを有する第１突起部と、第１高さよりも低い第２高さを有する第２突起部とを形成する工程と、第１及び第２突起部それぞれの上面及び側面に第１絶縁膜を形成する工程と、第１絶縁膜上に導電体膜を形成する工程と、第１絶縁膜及び導電体膜をパターニングすることで、第１及び第２突起部それぞれの上面から側面にかけてゲート絶縁膜及びゲート電極を形成する工程と、第１及び第２突起部それぞれにおけるゲート電極下を挟む２つの領域に一対の拡散領域を形成する工程とを有して構成される。
【０００８】
また、本発明による半導体装置は、半導体基板と、半導体基板に形成され、第１高さを有する第１突起部と、第１突起部の上面から側面にかけて形成された第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成された第２ゲート電極と、第１突起部における第１ゲート電極下を挟む２つの領域に形成された一対の第１拡散領域と、半導体基板に形成され、第１高さよりも低い第２高さを有する第２突起部と、第２突起部の上面から側面にかけて形成された第２ゲート絶縁膜と、第２ゲート絶縁膜上に形成された第２ゲート電極と、第２突起部における第２ゲート電極下を挟む２つの領域に形成された一対の第２拡散領域とを有して構成される。
【発明の効果】
【０００９】
本発明によれば、用途に応じてゲート幅を設計変更することが可能なフィン型ＦＥＴを含む半導体装置の製造方法及び半導体装置を実現することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。なお、以下の説明において、各図は本発明の内容を理解でき得る程度に形状、大きさ、および位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、および位置関係のみに限定されるものではない。また、各図では、構成の明瞭化のため、断面におけるハッチングの一部が省略されている。さらに、後述において例示する数値は、本発明の好適な例に過ぎず、従って、本発明は例示された数値に限定されるものではない。
【実施例１】
【００１１】
まず、本発明による実施例１について図面を用いて詳細に説明する。図１（ａ）は、本実施例による半導体装置１の概略構成を示す上視図である。図１（ｂ）は、図１（ａ）におけるＡ−Ａ断面図である。図１（ｃ）は、図１（ａ）におけるＢ−Ｂ断面図である。なお、本実施例では、フィン型ＦＥＴが形成された半導体装置１を例に挙げて説明する。
【００１２】
・概略構成
図１（ａ）から図１（ｃ）に示すように、本実施例による半導体装置１は、半導体基板１１と、半導体基板１１に形成され、第１高さを有するフィン１２ａ（第１突起部）と、フィン１２ａ（第１突起部）の上面から側面にかけて形成されたゲート絶縁膜１５（第１ゲート絶縁膜）と、ゲート絶縁膜１５（第１ゲート絶縁膜）上に形成されたゲート電極１６（第２ゲート電極）と、フィン１２ａ（第１突起部）におけるゲート電極１６（第１ゲート電極）下を挟む２つの領域に形成された一対の拡散領域１４（第１拡散領域）と、半導体基板１１に形成され、第１高さよりも低い第２高さを有するフィン１２ｂ（第２突起部）と、フィン１２ｂ（第２突起部）の上面から側面にかけて形成されたゲート絶縁膜１５（第２ゲート絶縁膜）と、ゲート絶縁膜１５（第２ゲート絶縁膜）上に形成されたゲート電極１６（第２ゲート電極）と、フィン１２ｂ（第２突起部）におけるゲート電極１６（第２ゲート電極）下を挟む２つの領域に形成された一対の拡散領域１４（第２拡散領域）とを有して構成される。各フィン１２ａ及び１２ｂに形成された一対の拡散領域１４は、ソース・ドレインである。
【００１３】
また、図１（ａ）に示すように、各拡散領域１４は、ビアコンタクト１８に電気的に接続されており、このビアコンタクト１８を介して図示しない配線等に電気的に接続されている。なお、図面の明瞭化のため、図１（ｂ）及び図１（ｃ）ではビアコンタクト１８を省略している。
【００１４】
・製造方法
次に、以上のような構成を有する半導体装置１の製造方法を、以下に図面を用いて詳細に説明する。図２（ａ）から図２（ｃ）並びに図３（ａ）及び図３（ｂ）は、本実施例による半導体装置１の製造方法を示すプロセス図である。
【００１５】
本製造方法では、まず、例えばシリコン製のバルク基板である半導体基板１１を準備する。次に、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法やＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法などを用いることで、半導体基板１１における一方の面（以下、この面を上面とする）に素子分離絶縁膜（図示せず）を形成する。これにより、半導体基板１１の上面が、素子分離絶縁膜により複数の素子形成領域に区画される。なお、素子分離絶縁膜が形成された領域を、素子分離領域とも言う。
【００１６】
次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いることで、半導体基板１１上に酸化シリコン（ＳｉＯ２）を堆積する。この際、形成されるシリコン酸化膜の膜厚は、例えば５０００〜１００００Å程度とすることができる。続いて、例えば既存のフォトリソグラフィ技術及びエッチング技術を用いることで、半導体基板１１上のシリコン酸化膜をパターニングする。この結果、半導体基板１１の上面上であって、後述する工程においてフィン１２ａ及び１２Ｂが形成される領域上にシリコン酸化膜１０１が形成される。
【００１７】
次に、シリコン酸化膜１０１をマスクとして用いつつ、半導体基板１１を所定の深さまでエッチングすることで、図２（ａ）に示すように、半導体基板１１の上層部分をフィン１２ａ及び１２Ｂに加工する。フィン１２ａ及び１２Ｂの高さは、例えば１５００Å程度とすることができる。なお、半導体基板１１の彫り込みには、例えばＲＩＥ（反応性イオンエッチング）等のような基板表面に対して略垂直に彫り込むことが可能であって、且つ、シリコン酸化膜１０１に対して十分な選択比を得ることが可能なエッチング技術を用いることが好ましい。
【００１８】
次に、マスクとして用いたシリコン酸化膜１０１を例えば既存のエッチング技術を用いて除去する。続いて、例えば既存のイオン注入技術を用いることで、フィン１２ａ及び１２Ｂに所定の不純物イオン（例えばボロンイオンなど）を注入する。この工程により、図２（ｂ）に示すように、フィン１２ａ及び１２Ｂそれぞれに、しきい値電圧が調整されたボディ領域１３が形成される。ボディ領域１３の不純物濃度は、例えば１〜３×１０１８／ｃｍ３程度とすることができる。なお、この工程では、不純物イオンがフィン１２ａ及び１２Ｂ以外の半導体基板１１上層に注入されても良い。ただし、フィン１２ａ及び１２Ｂ以外の半導体基板１１への不純物イオンの注入が好ましくない場合は、この部分にホトレジストやシリコン酸化膜などのマスクを形成しておくことが好ましい。また、この工程では、半導体基板１１が載置されるターンテーブルを不純物イオンの照射方向に対して傾斜させた状態で、回転させながら所定の不純物イオンを注入する技術（いわゆる斜めインプラ）を用いても良い。これにより、フィン１２ａ及び１２Ｂに略均一に不純物イオンを注入することが可能となる。なお、ボディ領域１３の膜厚は１００Å以下程度である。
【００１９】
次に、例えばＣＶＤ法を用いることで、半導体基板１１上面全体にフィン１２ａ及び１２Ｂを埋没させる程度のシリコン酸化膜１０２を形成する。続いて、例えば既存のフォトリソグラフィ技術及びエッチング技術を用いることで、フィン１２Ｂ上面を露出させる開口１０２ａをシリコン酸化膜１０２に形成する。続いて、開口１０２ａから露出しているフィン１２Ｂをエッチングすることで、フィン１２Ｂを所定の高さまでエッチングする。
これにより、図２（ｃ）に示すように、フィン１２ａよりも高さの低いフィン１２ｂが形成される。エッチング後のフィン１２Ｂの高さは、例えば５００Å程度とすることができる。なお、このエッチングは、例えばドライエッチングであってもウェットエッチングであっても良い。
【００２０】
このように、本実施例によるフィンは、バルク基板である半導体基板１１の上層を削り込むことで形成されている。また、フィン毎の高さの差は、低くしたいフィン（本実施例ではフィン１２Ｂ）をエッチングにより削ることで形成されている。
【００２１】
次に、マスクとして用いたシリコン酸化膜１０２を例えば既存のエッチング技術を用いて除去する。続いて、フィン１２ａ及び１２ｂが形成された半導体基板１１上面を熱酸化することで、膜厚が例えば１００Å程度のシリコン酸化膜を形成する。続いて、例えば既存のＣＶＤ法を用いることで、形成したシリコン酸化膜上に導電性を有するポリシリコン膜を形成する。続いて、例えば既存のフォトリソグラフィ技術及びエッチング技術を用いることで、このポリシリコン膜及びシリコン酸化膜を順次パターニングする。これにより、図３（ａ）に示すように、半導体基板１１上にフィン１２ａ及び１２ｂを横断するゲート電極１６及びゲート絶縁膜１５が形成される。なお、ゲート電極１６の上視形状は図１（ａ）に示す通りである。
【００２２】
次に、例えば既存のフォトリソグラフィ技術を用いることで、半導体基板１１上面においてフィン１２ａ及び１２ｂが形成されていない領域を覆う領域にホトレジストＲ１を形成する。続いて、ホトレジストＲ１及びゲート電極１６をマスクとして用いつつ、例えば既存のイオン注入技術を用いて所定の不純物イオン（例えばリンイオン）をフィン１２ａ及び１２ｂに注入することで、図３（ｂ）に示すように、ゲート電極１６下のボディ領域１３を挟む一対の拡散領域１４が、フィン１２ａ及び１２ｂそれぞれに形成される。拡散領域１４の不純物濃度は、例えば１×１０２１／ｃｍ３程度とすることができる。なお、この工程では、斜めインプラを用いて所定の不純物イオンを各フィン１２ａ及び１２ｂの所定の領域に注入しても良い。
【００２３】
その後、ホトレジストＲ１を除去した後、図示しない層間絶縁膜や配線層（ビアコンタクト１８を含む）を形成することで、図１（ａ）から図１（ｃ）に示すような構造を有する半導体装置１が形成される。
【００２４】
以上で説明したように、本実施例による半導体装置１の製造方法は、半導体基板１１上面に、第１高さを有するフィン１２ａ（第１突起部）と、第１高さよりも低い第２高さを有するフィン１２ｂ（第２突起部）とを形成する工程と、フィン１２ａ及び１２ｂ（第１及び第２突起部）それぞれの上面及び側面にシリコン酸化膜（第１絶縁膜）を形成する工程と、シリコン酸化膜（第１絶縁膜）上に導電性を有するポリシリコン膜（導電体膜）を形成する工程と、シリコン酸化膜（第１絶縁膜）及びポリシリコン膜（導電体膜）をパターニングすることで、フィン１２ａ及び１２ｂ（第１及び第２突起部）それぞれの上面から側面にかけてゲート絶縁膜１５及びゲート電極１６を形成する工程と、フィン１２ａ及び１２ｂ（第１及び第２突起部）それぞれにおけるゲート電極１６下を挟む２つの領域に一対の拡散領域１４を形成する工程とを有して構成される。なお、ゲート絶縁膜１５及びゲート電極１６の膜厚は、いずれも１００Å以下程度である。
【００２５】
また、以上の工程において、フィン１２ａ及び１２ｂ（第１及び第２突起部）を形成する工程は、半導体基板１１上面をエッチングにより彫り込むことで第１高さを有するフィン１２ａ（第１突起部）及びフィン１２Ｂ（第３突起部）を形成する工程と、フィン１２Ｂ（第３突起部）を上面からエッチングすることで、フィン１２Ｂ（第３突起部）を第２高さを有するフィン１２ｂ（第２突起部）に加工する工程とを含む。
【００２６】
以上の構成を有することにより、本実施例では、高さの異なる２種類以上のフィンを形成することが可能となる。これにより、電流電圧特性など、トランジスタ特性の異なる複数種類のフィン型ＦＥＴを同一基板上に形成することが可能となる。例えばフィンの高さを他よりも高くした場合（本実施例におけるフィン１２ａに相当）、これを用いたフィン型ＦＥＴの実効ゲート幅が大きくなる。この結果、このフィン型ＦＥＴに比較的大きな電流値のトランジスタ特性を持たせることが可能となる。一方、例えばフィンの高さを他よりも低くした場合（本実施例におけるフィン１２ｂに相当）、これを用いたフィン型ＦＥＴの実効ゲート幅が小さくなる。この結果、このフィン型ＦＥＴに比較的小さな電流値のトランジスタ特性を持たせることが可能となる。
【００２７】
また、本実施例では、各フィン型ＦＥＴのゲート幅をフィンの高さのバリエーションによって制御することが可能である。このため、トランジスタ特性の異なる複数種類のフィン型ＦＥＴを同一基板上に形成する場合でも、各フィン型ＦＥＴ間で素子形成領域の２次元的なパターンレイアウトを共通化することが可能となる。すなわち、トランジスタ特性の異なるフィン型ＦＥＴで同様の素子形成領域の２次元的なパターンレイアウトを使用することが可能となる。この結果、回路を設計する際の作図負荷を大幅に低減することが可能となる。
【００２８】
このように、本実施例によれば、フィンの高さによって制限されるゲート幅を用途に応じて設計変更することが可能となり、結果、既存の設計回路にフィン型ＦＥＴを適用することや、フィン型ＦＥＴを用いて素子寸法バリエーションが多様な回路を設計することが可能となる。
【００２９】
なお、本実施例では、半導体基板１としてバルク基板を用いたが、本発明はこれに限定されず、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板やＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）基板など、種々の基板を用いることができる。
【００３０】
また、本実施例では、個々のフィン型ＦＥＴに含まれるソース／ドレイン（拡散領域１４）が同一層において電気的に分離されているが、本発明はこれに限定されず、例えば複数のフィン型ＦＥＴにおけるソース／ドレインが同一層で共通化されていてもよい。
【００３１】
また、本実施例では、拡散領域１４上にビアコンタクト１８を直接接続した構造となっているが、本発明はこれに限定されず、拡散領域１４からパッドを引き出し、これにビアコンタクト１８を接続するように構成しても良い。
【００３２】
さらに、本実施例では、フィンが２種類の異なる高さを有する場合を例に挙げたが、本発明はこれに限定されず、３種類以上の異なる高さを有していてもよい。
【実施例２】
【００３３】
次に、本発明の実施例２について図面を用いて詳細に説明する。尚、以下の説明において、実施例１と同様の構成については、同一の符号を付し、その詳細な説明を省略する。
また、特記しない構成に関しては実施例１と同様である。図４（ａ）は、本実施例による半導体装置２の概略構成を示す上視図である。図４（ｂ）は、図４（ａ）におけるＣ−Ｃ断面図である。図４（ｃ）は、図４（ａ）におけるＤ−Ｄ断面図である。なお、本実施例では、実施例１と同様に、フィン型ＦＥＴが形成された半導体装置２を例に挙げて説明する。
【００３４】
・概略構成
図４（ａ）から図４（ｃ）に示すように、本実施例による半導体装置２は、支持基板２１ａと埋込み酸化膜２１ｂとシリコン薄膜２１ｃ（第２半導体膜）とを有するＳＯＩ基板２１（半導体基板）と、ＳＯＩ基板２１（半導体基板）におけるシリコン薄膜２１ｃ（第２半導体膜）に形成され、第１高さを有するフィン２２ａ（第１突起部）と、フィン２２ａ（第１突起部）の上面から側面にかけて形成されたゲート絶縁膜１５（第１ゲート絶縁膜）と、ゲート絶縁膜１５（第１ゲート絶縁膜）上に形成されたゲート電極１６（第２ゲート電極）と、フィン２２ａ（第１突起部）におけるゲート電極１６（第１ゲート電極）下を挟む２つの領域に形成された一対の拡散領域１４（第１拡散領域）と、ＳＯＩ基板２１（半導体基板）におけるシリコン薄膜２１ｃ（第２半導体膜）に形成され、第１高さよりも低い第２高さを有するフィン２２ｂ（第２突起部）と、フィン２２ｂ（第２突起部）の上面から側面にかけて形成されたゲート絶縁膜１５（第２ゲート絶縁膜）と、ゲート絶縁膜１５（第２ゲート絶縁膜）上に形成されたゲート電極１６（第２ゲート電極）と、フィン２２ｂ（第２突起部）におけるゲート電極１６（第２ゲート電極）下を挟む２つの領域に形成された一対の拡散領域１４（第２拡散領域）とを有して構成される。各フィン２２ａ及び２２ｂに形成された一対の拡散領域１４は、ソース・ドレインである。
【００３５】
すなわち、本実施例による半導体装置２は、実施例１による半導体装置１と同様の構成において、半導体基板１１がＳＯＩ基板２１へ、フィン１２ａ及び１２ｂがフィン２２ａ及び２２ｂへ、それぞれ置き換えられている。
【００３６】
また、図４（ａ）に示すように、各拡散領域１４は、実施例１と同様に、ビアコンタクト１８に電気的に接続されており、このビアコンタクト１８を介して図示しない配線等に電気的に接続されている。なお、図面の明瞭化のため、図４（ｂ）及び図４（ｃ）ではビアコンタクト１８を省略している。
【００３７】
・製造方法
次に、以上のような構成を有する半導体装置２の製造方法を、以下に図面を用いて詳細に説明する。図５（ａ）及び図５（ｂ）並びに図６（ａ）及び図６（ｂ）は、本実施例による半導体装置２の製造方法を示すプロセス図である。なお、ゲート絶縁膜１５、ゲート電極１６、拡散領域１４、及び、図示しない層間絶縁膜や配線層（ビアコンタクト１８を含む）を形成する工程は、実施例１において図３（ａ）及び図３（ｂ）を用いて説明した工程と同様であるため、ここでは詳細な説明を省略する。
【００３８】
本製造方法では、まず、ＳＯＩ基板２１を準備する。ＳＯＩ基板２１におけるシリコン薄膜２１ｃの膜厚は、例えば５００Å程度とすることができる。次に、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法やＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法などを用いることで、シリコン薄膜２１ｃ上面に素子分離絶縁膜（図示せず）を形成する。これにより、シリコン薄膜２１ｃが、素子分離絶縁膜により複数の素子形成領域に区画される。なお、素子分離絶縁膜が形成された領域を、素子分離領域とも言う。
【００３９】
次に、例えば既存のフォトリソグラフィ技術を用いることで、シリコン薄膜２１ｃ上にホトレジストＲ１１を形成するする。ホトレジストＲ１１は、ＳＯＩ基板２１の上面上であって、後述する工程においてフィン２２Ａ及び２２ｂが形成される領域上に形成される。
【００４０】
次に、ホトレジストＲ１１をマスクとして用いつつ、シリコン薄膜２１ｃを埋込み酸化膜２１ｂが露出するまでエッチングすることで、図５（ａ）に示すように、埋込み酸化膜２１ｂ上にフィン２２Ａ（第３突起部）及びフィン２２ｂを形成する。フィン２２Ａ及び２２ｂの高さは、例えば５００Å程度とすることができる。なお、シリコン薄膜２１ｃの彫り込みには、例えばＲＩＥ等のような基板表面に対して略垂直に彫り込むことが可能であって、且つ、シリコン酸化膜である埋込み酸化膜２１ｂに対して十分な選択比を得ることが可能なエッチング技術を用いることが好ましい。
【００４１】
次に、マスクとして用いたホトレジストＲ１１を除去する。続いて、例えば既存のイオン注入技術を用いることで、フィン２２Ａ及び２２ｂに所定の不純物イオン（例えばボロンイオンなど）を注入する。この工程により、図５（ｂ）に示すように、フィン２２Ａ及び２２ｂそれぞれに、しきい値電圧が調整されたボディ領域１３が形成される。ボディ領域１３の不純物濃度は、例えば１〜３×１０１８／ｃｍ３程度とすることができる。
【００４２】
次に、例えばＣＶＤ法を用いることで、ＳＯＩ基板２１上面全体にフィン２２Ａ及び２２ｂを埋没させ且つフィン２２Ａ及び２２ｂ上面から所望する膜厚を有するシリコン酸化膜２０１を形成する。なお、所望する膜厚とは、フィン２２Ａ上に形成するシリコン膜（後述するフィン２２Ｃに相当）と同程度の膜厚である。続いて、例えば既存のフォトリソグラフィ技術及びエッチング技術を用いることで、図６（ａ）に示すように、フィン２２Ａ上面を露出させる開口２０１ａをシリコン酸化膜２０１に形成する。なお、シリコン酸化膜２０１の彫り込みには、例えばＲＩＥ等のような基板表面に対して略垂直に彫り込むことが可能であって、且つ、シリコン膜であるフィン２２Ａに対して十分な選択比を得ることが可能なエッチング技術を用いることが好ましい。
【００４３】
次に、開口２０１ａから露出しているフィン２２Ａをシード層として用いることで、フィン２２Ａ上にシリコンをエピタキシャル成長させる。これにより、フィン２２Ａ上にフィン２２Ｃ（第１半導体膜）が形成され、この結果、フィン２２ｂよりも高いフィン２２ａが形成される。フィン２２Ｃの膜厚は、例えば１０００Å程度とすることができる。
【００４４】
なお、フィン２２Ｃの形成には、フィン２２Ａを種としたエピタキシャル成長技術を用いたが、本発明はこれに限定されず、例えばＣＶＤ法を用いて開口２０１ａ内にシリコンを堆積させることでも形成することができる。なお、この場合、シリコン酸化膜２０１上に形成されたシリコン膜は、例えばエッチバック又はＣＭＰ（Ｃｈｅｍｉｃａｌ ａｎｄ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）にて除去される。また、フィン２２Ａ上に形成されたフィン２２Ｃは、シリコン酸化膜２０１を除去した後、例えばレーザアニールにより改質されることで、フィン２２Ａと単結晶化される。
【００４５】
このように、本実施例によるフィン毎の高さの差は、ＳＯＩ基板２１におけるシリコン薄膜２１ｃを削り込むことで形成されたフィン（本実施例ではフィン２２Ａに相当）に、複数の層（本実施例では１層）のシリコン膜（本実施例ではフィン２２Ｃに相当）を積層することで形成されている。
【００４６】
次に、シリコン酸化膜２０１を残したまま、例えば既存のイオン注入技術を用いることで、新たに形成したフィン２２Ｃに所定の不純物イオン（例えばボロンイオンなど）を注入する。この工程により、図６（ｂ）に示すように、フィン２２Ｃに、しきい値電圧が調整されたボディ領域１３が形成され、この結果、フィン２２Ａとフィン２２Ｃとが電気的に接続される。ボディ領域１３の不純物濃度は、例えば１〜３×１０１８／ｃｍ３程度とすることができる。
【００４７】
以降、実施例１と同様に、マスクとして用いたシリコン酸化膜２０１を除去し、次いで、ゲート絶縁膜１５、ゲート電極１６、拡散領域１４、及び、図示しない層間絶縁膜や配線層（ビアコンタクト１８を含む）を形成することで、図４（ａ）から図４（ｃ）に示すような構造を有する半導体装置２が形成される。
【００４８】
以上で説明したように、本実施例による半導体装置２の製造方法は、ＳＯＩ基板２１（半導体基板）におけるシリコン薄膜２１ｃ上面に、第１高さを有するフィン２２ａ（第１突起部）と、第１高さよりも低い第２高さを有するフィン２２ｂ（第２突起部）とを形成する工程と、フィン２２ａ及び２２ｂ（第１及び第２突起部）それぞれの上面及び側面にシリコン酸化膜（第１絶縁膜）を形成する工程と、シリコン酸化膜（第１絶縁膜）上に導電性を有するポリシリコン膜（導電体膜）を形成する工程と、シリコン酸化膜（第１絶縁膜）及びポリシリコン膜（導電体膜）をパターニングすることで、フィン２２ａ及び２２ｂ（第１及び第２突起部）それぞれの上面から側面にかけてゲート絶縁膜１５及びゲート電極１６を形成する工程と、フィン２２ａ及び２２ｂ（第１及び第２突起部）それぞれにおけるゲート電極１６下を挟む２つの領域に一対の拡散領域１４を形成する工程とを有して構成される。
【００４９】
また、以上の工程において、フィン２２ａ及び２２ｂ（第１及び第２突起部）を形成する工程は、ＳＯＩ基板２１（半導体基板）におけるシリコン薄膜２１ｃ上面をエッチングにより彫り込むことで第２高さを有するフィン２２ｂ（第２突起部）及びフィン２２Ａ（第３突起部）を形成する工程と、フィン２２Ａ（第３突起部）上面からの膜厚が第１高さと前記第２高さとの差よりも大きいシリコン酸化膜２０１（第２絶縁膜）をＳＯＩ基板２１（半導体基板）上面に形成する工程と、シリコン酸化膜２０１（第２絶縁膜）にフィン２２Ａ（第３突起部）上面を露出させる開口２０１ａを形成する工程と、第１高さと第２高さとの差に等しい膜厚を有するフィン２２Ｃ（第１半導体膜）を開口２０１ａ内に形成することでフィン２２ａ（第１突起部）を形成する工程と、シリコン酸化膜２０１（第２絶縁膜）を除去する工程とを含む。
【００５０】
以上の構成を有することにより、本実施例では、高さの異なる２種類以上のフィンを形成することが可能となる。これにより、電流電圧特性など、トランジスタ特性の異なる複数種類のフィン型ＦＥＴを同一基板上に形成することが可能となる。例えばフィンの高さを他よりも高くした場合（本実施例におけるフィン２２ａに相当）、これを用いたフィン型ＦＥＴの実効ゲート幅が大きくなる。この結果、このフィン型ＦＥＴに比較的大きな電流値のトランジスタ特性を持たせることが可能となる。一方、例えばフィンの高さを他よりも低くした場合（本実施例におけるフィン２２ｂに相当）、これを用いたフィン型ＦＥＴの実効ゲート幅が小さくなる。この結果、このフィン型ＦＥＴに比較的小さな電流値のトランジスタ特性を持たせることが可能となる。
【００５１】
また、本実施例では、各フィン型ＦＥＴのゲート幅をフィンの高さのバリエーションによって制御することが可能である。このため、トランジスタ特性の異なる複数種類のフィン型ＦＥＴを同一基板上に形成する場合でも、各フィン型ＦＥＴ間で素子形成領域の２次元的なパターンレイアウトを共通化することが可能となる。すなわち、トランジスタ特性の異なるフィン型ＦＥＴで同様の素子形成領域の２次元的なパターンレイアウトを使用することが可能となる。この結果、回路を設計する際の作図負荷を大幅に低減することが可能となる。
【００５２】
このように、本実施例によれば、フィンの高さによって制限されるゲート幅を用途に応じて設計変更することが可能となり、結果、既存の設計回路にフィン型ＦＥＴを適用することや、フィン型ＦＥＴを用いて素子寸法バリエーションが多様な回路を設計することが可能となる。
【００５３】
なお、本実施例では、半導体基板２としてＳＯＩ基板を用いたが、本発明はこれに限定されず、半導体製のバルク基板やＳＯＳ基板など、種々の基板を用いることができる。
【００５４】
また、本実施例では、個々のフィン型ＦＥＴに含まれるソース／ドレイン（拡散領域１４）が同一層において電気的に分離されているが、本発明はこれに限定されず、例えば複数のフィン型ＦＥＴにおけるソース／ドレインが同一層で共通化されていてもよい。
【００５５】
また、本実施例では、拡散領域１４上にビアコンタクト１８を直接接続した構造となっているが、本発明はこれに限定されず、拡散領域１４からパッドを引き出し、これにビアコンタクト１８を接続するように構成しても良い。
【００５６】
さらに、本実施例では、フィンが２種類の異なる高さを有する場合を例に挙げたが、本発明はこれに限定されず、３種類以上の異なる高さを有していてもよい。さらにまた、本実施例では、ＳＯＩ基板２１におけるシリコン薄膜２１ｃを彫り込むことで形成されたフィン２２Ａ上に一層の半導体膜（フィン２２Ｃ）を形成した場合を例に挙げたが、本発明はこれに限定されず、複数層の半導体膜を形成しても良い。
【００５７】
また、上記実施例１及び２は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。
【図面の簡単な説明】
【００５８】
【図１】（ａ）は本発明の実施例１による半導体装置１の概略構成を示す上視図であり、（ｂ）は（ａ）におけるＡ−Ａ断面図であり、（ｃ）は（ａ）におけるＢ−Ｂ断面図である。
【図２】本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（１）。
【図３】本発明の実施例１による半導体装置１の製造方法を示すプロセス図である（２）。
【図４】（ａ）は本発明の実施例２による半導体装置２の概略構成を示す上視図であり、（ｂ）は（ａ）におけるＣ−Ｃ断面図であり、（ｃ）は（ａ）におけるＤ−Ｄ断面図である。
【図５】本発明の実施例２による半導体装置２の製造方法を示すプロセス図である（１）。
【図６】本発明の実施例２による半導体装置２の製造方法を示すプロセス図である（２）。
【符号の説明】
【００５９】
１、２ 半導体装置
１１ 半導体基板
１２Ｂ、１２ａ、１２ｂ、２２Ａ、２２Ｃ、２２ａ、２２ｂ フィン
１３ ボディ領域
１４ 拡散領域
１５ ゲート絶縁膜
１６ ゲート電極
１８ ビアコンタクト
２１ ＳＯＩ基板
２１ａ 支持基板
２１ｂ 埋込み酸化膜
２１ｃ シリコン薄膜
１０１、１０２、２０１ シリコン酸化膜
１０２ａ、２０１ａ 開口
Ｒ１、Ｒ１１ ホトレジスト
【特許請求の範囲】
【請求項１】
半導体基板上面に、第１高さを有する第１突起部と、前記第１高さよりも低い第２高さを有する第２突起部とを形成する工程と、
前記第１及び第２突起部それぞれの上面及び側面に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に導電体膜を形成する工程と、
前記第１絶縁膜及び前記導電体膜をパターニングすることで、前記第１及び第２突起部それぞれの上面から側面にかけてゲート絶縁膜及びゲート電極を形成する工程と、
前記第１及び第２突起部それぞれにおける前記ゲート電極下を挟む２つの領域に一対の拡散領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１及び第２突起部を形成する工程は、前記半導体基板上面をエッチングにより彫り込むことで前記第１高さを有する前記第１突起部及び第３突起部を形成する工程と、前記第３突起部を上面からエッチングすることで、当該第３突起部を前記第２高さを有する前記第２突起部に加工する工程とを含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１及び第２突起部を形成する工程は、前記半導体基板上面をエッチングにより彫り込むことで前記第２高さを有する前記第２突起部及び第３突起部を形成する工程と、前記第３突起部上面からの膜厚が前記第１高さと前記第２高さとの差よりも大きい第２絶縁膜を前記半導体基板上面に形成する工程と、前記第２絶縁膜に前記第３突起部上面を露出させる開口を形成する工程と、前記第１高さと前記第２高さとの差に等しい膜厚を有する第１半導体膜を前記開口内に形成することで前記第１突起部を形成する工程と、前記第２絶縁膜を除去する工程とを含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記開口内に前記第１半導体膜を形成する工程は、前記開口底部に露出した前記第３突起部を種として前記第１半導体膜をエピタキシャル成長させることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記開口内に前記第１半導体膜を形成する工程は、前記第２絶縁膜上及び前記開口内に半導体物を堆積する工程と、前記第２絶縁膜上に形成された第１半導体膜を除去する工程とを含むことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項６】
前記半導体基板はバルク基板であることを特徴とする請求項１から５の何れか１項に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板は、支持基板と、当該支持基板上の酸化膜と、当該酸化膜上の第２半導体膜とを含むＳＯＩ基板であり、
前記第１及び第２突起部の少なくとも一部は、前記第２半導体膜を彫り込むことで形成されることを特徴とする請求項１から５の何れか１項に記載の半導体装置の製造方法。
【請求項８】
半導体基板と、
前記半導体基板に形成され、第１高さを有する第１突起部と、
前記第１突起部の上面から側面にかけて形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第２ゲート電極と、
前記第１突起部における前記第１ゲート電極下を挟む２つの領域に形成された一対の第１拡散領域と、
前記半導体基板に形成され、前記第１高さよりも低い第２高さを有する第２突起部と、
前記第２突起部の上面から側面にかけて形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記第２突起部における前記第２ゲート電極下を挟む２つの領域に形成された一対の第２拡散領域と
を有することを特徴とする半導体装置。
【請求項９】
前記第１突起部は、前記半導体基板に形成され、前記第１高さを有する第３突起部と、当該該３突起部上に形成された一層以上の半導体膜とを含むことを特徴とする請求項８記載の半導体装置。
【請求項１】
半導体基板上面に、第１高さを有する第１突起部と、前記第１高さよりも低い第２高さを有する第２突起部とを形成する工程と、
前記第１及び第２突起部それぞれの上面及び側面に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に導電体膜を形成する工程と、
前記第１絶縁膜及び前記導電体膜をパターニングすることで、前記第１及び第２突起部それぞれの上面から側面にかけてゲート絶縁膜及びゲート電極を形成する工程と、
前記第１及び第２突起部それぞれにおける前記ゲート電極下を挟む２つの領域に一対の拡散領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１及び第２突起部を形成する工程は、前記半導体基板上面をエッチングにより彫り込むことで前記第１高さを有する前記第１突起部及び第３突起部を形成する工程と、前記第３突起部を上面からエッチングすることで、当該第３突起部を前記第２高さを有する前記第２突起部に加工する工程とを含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１及び第２突起部を形成する工程は、前記半導体基板上面をエッチングにより彫り込むことで前記第２高さを有する前記第２突起部及び第３突起部を形成する工程と、前記第３突起部上面からの膜厚が前記第１高さと前記第２高さとの差よりも大きい第２絶縁膜を前記半導体基板上面に形成する工程と、前記第２絶縁膜に前記第３突起部上面を露出させる開口を形成する工程と、前記第１高さと前記第２高さとの差に等しい膜厚を有する第１半導体膜を前記開口内に形成することで前記第１突起部を形成する工程と、前記第２絶縁膜を除去する工程とを含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記開口内に前記第１半導体膜を形成する工程は、前記開口底部に露出した前記第３突起部を種として前記第１半導体膜をエピタキシャル成長させることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記開口内に前記第１半導体膜を形成する工程は、前記第２絶縁膜上及び前記開口内に半導体物を堆積する工程と、前記第２絶縁膜上に形成された第１半導体膜を除去する工程とを含むことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項６】
前記半導体基板はバルク基板であることを特徴とする請求項１から５の何れか１項に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板は、支持基板と、当該支持基板上の酸化膜と、当該酸化膜上の第２半導体膜とを含むＳＯＩ基板であり、
前記第１及び第２突起部の少なくとも一部は、前記第２半導体膜を彫り込むことで形成されることを特徴とする請求項１から５の何れか１項に記載の半導体装置の製造方法。
【請求項８】
半導体基板と、
前記半導体基板に形成され、第１高さを有する第１突起部と、
前記第１突起部の上面から側面にかけて形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第２ゲート電極と、
前記第１突起部における前記第１ゲート電極下を挟む２つの領域に形成された一対の第１拡散領域と、
前記半導体基板に形成され、前記第１高さよりも低い第２高さを有する第２突起部と、
前記第２突起部の上面から側面にかけて形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記第２突起部における前記第２ゲート電極下を挟む２つの領域に形成された一対の第２拡散領域と
を有することを特徴とする半導体装置。
【請求項９】
前記第１突起部は、前記半導体基板に形成され、前記第１高さを有する第３突起部と、当該該３突起部上に形成された一層以上の半導体膜とを含むことを特徴とする請求項８記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００８−１２４４２３（Ｐ２００８−１２４４２３Ａ）
【公開日】平成２０年５月２９日（２００８．５．２９）
【国際特許分類】
【出願番号】特願２００７−１３４７３２（Ｐ２００７−１３４７３２）
【出願日】平成１９年５月２１日（２００７．５．２１）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
【公開日】平成２０年５月２９日（２００８．５．２９）
【国際特許分類】
【出願日】平成１９年５月２１日（２００７．５．２１）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
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