ナノスケール電界効果トランジスタの構体
本発明は、ラップゲート構造を有する縦型ナノワイヤトランジスタに関する。縦型ナノワイヤトランジスタの閾値電圧は、ナノワイヤの直径、ナノワイヤの不純物添加レベル、ナノワイヤへのヘテロ構造のセグメントの導入、ナノワイヤを取り囲むシェル構造における不純物添加、ゲートスタックの仕事関数の適応、歪み調整、誘電体材料の制御又はナノワイヤ材料の選択により制御される。異なる閾値電圧を有するトランジスタが同一の基板上に形成されることにより、直接結合フィールドロジックと同様に、閾値電圧の変化を利用する最先端回路の設計が可能になる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノスケール電界効果トランジスタに関する。特に、本発明は、ナノワイヤラップゲート電界効果トランジスタの構体を含むデバイスに関する。
【背景技術】
【０００２】
トランジスタは、電子回路を設計するための基本構成素子である。使用されるトランジスタの速度、電力消費及び数などの性能を表す数値は、トランジスタを実現するためにどのトランジスタ技術を選択するかということと直接関連する。従って、どの技術を選択するかによって、回路の性能は大きな影響を受ける。
【０００３】
電界効果トランジスタ（ＦＥＴ）を定義する主な要素は、使用されるキャリアの種類（ｎ又はｐ）及び閾値電圧である。キャリアの種類は、ドレイン端子における出力電流に対するゲートへの入力電圧の応答を決定する。ｎ型デバイスの場合、ゲート電圧が増すにつれてオン電流は増加するが、ｐ型デバイスの場合、ゲート電圧が増すにつれてオン電流は減少する。伝導型は、材料の不純物添加により設定される。閾値電圧は、トランジスタがオフ状態からオン状態に移行するときの電圧レベルを決定する。プレーナ技術において、閾値電圧はデバイスの幾何学的構造により規定される。ノーマリオン（すなわちデプリーション型）ＤＦＥＴは、多くの場合、ノーマリオフ（すなわちエンハンスメント型）ＥＦＥＴと比較して有利な高周波数性能を有する。これは、ＤＦＥＴのチャネルがゲートのソース側及びドレイン側で開放状態のままであり、その結果、アクセス抵抗が減少するからである。ＥＦＥＴのチャネルの外側部分は部分的に空乏状態のままであり、これが抵抗を増加するので、ＥＦＥＴのアクセス抵抗は高い場合が多い。従って、当該技術分野において、高性能のエンハンスメント型デバイスを設計し且つ製造するのが困難であることは周知である。
【０００４】
１種類のトランジスタのみを使用して回路が設計されてもよいが、多くの場合、異なる種類のトランジスタを組み合わせるのが好ましい。例えば、相補型金属酸化膜半導体技術（ＣＭＯＳ）において、主に論理素子における電力消費を減少するために、ｎ型金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）とｐ型ＮＯＳＦＥＴとが組み合わされる。特に、ＣＭＯＳは静電力をごくわずかしか消費せず、主に動電力を消費する。電力消費は減少されるが、その代わりに、この実現例の欠点は、比較的低速であるＰＭＯＳトランジスタにより速度が設定されてしまうことである。
【０００５】
一般にIII／V族半導体と呼ばれる半導体を使用することの主な利点は、キャリア搬送特性である。通常、正孔の移動度より電子の移動度が相当に高いことから、ｎ型デバイスが主に考慮される。III／V族の設計においてはＣＭＯＳ技術を使用しないので、ＤＦＥＴのみを使用する設計が考慮されてもよく、例えばアンバッファードＦＥＴ（unbufferedFET）論理回路及びショットキーダイオードＦＥＴ論理回路においてそのことが実証されている。しかし、それらの回路は、負バイアスと正バイアスとの切り替えにレベルシフタを必要とし、回路中に２つの信号レベルを必要とする場合もある。その結果、回路は更に複雑になり且つ電力消費は増加する。ＥＦＥＴはノーマリオフのトランジスタであるのでＤＦＥＴ設計と比較して静電力の消費が少ないため、ＥＦＥＴのみを使用する設計のほうが有利である。しかし、ＥＦＥＴが比較的低速であることが欠点となる。多くの用途において、ＥＦＥＴ及びＤＦＥＴの双方を利用し、直接結合電界効果論理（ＤＣＦＬ）回路で採用されているように、１対のトランジスタの間で伝導率を切り替えるために交流閾値電圧を使用することが望まれる。それらの回路は記録的な低出力と高速動作を実証している。プレーナ技術における限界は、先に述べたようにアクセス抵抗が低いＥＦＥＴの製造が困難であること、成長後処理において閾値電圧の制御が困難であること、プレーナゲート長が減少するにつれて短チャネル効果が出現すること並びに狭禁制帯技術に適する基板及び格子整合へテロ構造材料が存在しないことに関連している。
【発明の概要】
【０００６】
従来技術の方法は、明らかにＥＦＥＴ及びＥＦＥＴとＤＦＥＴとの組み合わせを小さな寸法で製造できない。
【０００７】
本発明の目的は、ナノスケールＥＦＥＴ、及び／又は、ＥＦＥＴとＤＦＥＴとの組み合わせを含むデバイス、並びに、そのようなデバイスを製造する方法を提供することである。この目的は、請求項１に定義されるようなデバイス及び請求項２０に定義されるような方法により達成される。
【０００８】
本発明に係るナノワイヤ技術により、フレキシブルな設計が可能になると共に、同一のチップ上に複数のトランジスタを製造できる。同一の成長ランにおいて、大きさの異なる金属触媒を利用して、直径の異なるナノワイヤが成長されてもよい。これにより、異なる閾値電圧を有するトランジスタを集積できる。更に別の利点は、異なるバンドギャップ及び／又は異なる不純物添加レベルを有するセグメントを使用して、搬送チャネルに沿って禁制帯構造を適応可能であることである。これにより、ソース・ゲート間アクセス抵抗及びゲート・ドレイン間アクセス抵抗の双方を減少できる。それらのセグメントは成長中に直接組み込まれてもよく、そのような直接組み込みはプレーナ技術においては不可能である。特に、これによりＥＦＥＴの臨界高周波数性能を改善できるであろう。
【０００９】
本発明は、ラップゲートナノワイヤトランジスタにおいてナノワイヤの設計によって閾値電圧を制御するための種々の方法を説明する。閾値電圧は、ナノワイヤの直径、ナノワイヤの不純物添加レベル、ナノワイヤへのヘテロ構造セグメントの導入、ナノワイヤを取り囲む不純物添加層の追加、ゲートスタックにおける仕事関数の適応、又はチャネルの歪み調整により制御されてもよい。本発明は、異なる閾値電圧を有するトランジスタの組み合わせ、特にエンハンスメント型トランジスタとデプリーション型トランジスタとの組み合わせを容易にする。
【００１０】
閾値電圧の物理的起点はポアソン方程式の解から得られるので、材料の誘電率を考慮することが不可欠である。特に、この場合、全体を通して誘電率＞１であるデバイスを考える。すなわち、半導体材料で幾何学的に充満されたデバイスを考える。
【００１１】
本発明に係る半導体デバイスにおいて、先に説明したように得られるトランジスタの特性を適正に選択し且つ使用されるナノワイヤの数を選択することによりデバイスのゲート幅及び電流レベルを調整するために、異なる閾値電圧を有する少なくとも２つの縦型ナノワイヤラップ絶縁ゲート電界効果トランジスタ（ＷＩＧＦＥＴ）が使用される。同一の特性を有する縦型ナノワイヤＷＩＧＦＥＴが、通常１×１〜１５×１５の範囲の行列である１つの集合として配列される。次に、半導体デバイスを形成するために、異なる閾値電圧を有する複数の集合が結合される。半導体デバイスのゲート幅及び電流レベルは、デバイスにおいて使用される特定の集合及び各集合で使用されるナノワイヤの数により調整される。
【００１２】
本発明の実施形態は、従属請求項において定義される。本発明の他の目的、利点及び新規な特徴は、添付の図面及び請求の範囲と関連させて以下の本発明の詳細な説明を考慮することにより明らかになるであろう。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明に係る半導体デバイスを概略的に示す図である。
【図２】ＷＩＧＦＥＴのデプリーション型及びエンハンスメント型の特徴を示すために閾値電圧がどのように使用されるかを示すグラフである。
【図３】本発明に係る半導体デバイスにおいて使用されてもよいＥ‐ＷＩＧＦＥＴを概略的に示す図である。
【図４】本発明の一実施形態を概略的に示す図である。
【図５】基板上にナノワイヤが配置されたバックゲートを使用して横型構造で測定が実行された場合に直径が変化にするにつれて閾値電圧がどのように変化するかを表す直径の変化に従ったナノワイヤのコンダクタンスの変化を示すグラフである。
【図６】トランジスタが同一のランにおいて処理され、ゲート長はいずれも８０ｎｍ（公称）であり且つ蒸着技術によって処理された場合の７０ｎｍ（左側）及び５５ｎｍ（右側）の異なる直径を有するＷＩＧＦＥＴに関する実験室温データを示すグラフである。
【図７】図６のトランジスタの伝達特性（左側）及び推定される閾値電圧の値（右側）の比較を示すグラフである。
【図８】プレーナバックゲートＩｎＡｓ／ＩｎＡｓＰＦＥＴにおいてヘテロバリアセグメントの導入により閾値電圧がどのように変化するかを示す実験データのグラフであり、左側の曲線はホモ構造ＩｎＡｓ ＦＥＴであり且つ右側の曲線はヘテロ構造ＩｎＡｓ／ＩｎＡｓＰ ＦＥＴである。
【図９】異なるトランジスタの集合において異なるヘテロ構造を使用する本発明の一実施形態を概略的に示す図である。
【図１０】コア‐シェル構造を使用する本発明の一実施形態を概略的に示す図である。
【図１１】ｎ型不純物添加トランジスタ及びｐ型不純物添加トランジスタを具備する本発明の一実施形態を概略的に示す図である。
【発明を実施するための形態】
【００１４】
本発明に係る半導体デバイスが図１に概略的に示される。デバイスは、少なくとも２つのラップゲート電界効果トランジスタ（ＷＩＧＦＥＴ）１０１、１０２の構体を具備する。各トランジスタは、通常はIII／V族半導体のナノワイヤ１０５をチャネルとして具備する。ナノワイヤ１０５は、中空の円筒であるナノチューブと比較して塊状である。塊状ではあるが、ナノワイヤは異なる材料組成を有する１つ以上のセグメントを含んでもよい。ナノワイヤ１０５は基板１１０上で成長されている。ナノワイヤの一端部にソースコンタクト１４０が形成され、反対側の端部にドレインコンタクト１５０が形成される。ソースコンタクト１４０とドレインコンタクト１５０との間にゲートコンタクト１６０が配置される。ゲートコンタクト１６０はそれぞれ対応するナノワイヤ１０５を取り囲み（すなわち包み込み）、ナノワイヤの一部、すなわちゲート部分１０７を被覆する。基板１１０がソースコンタクト１４０を形成してもよい。あるいは、パターン形成層の形態をとる専用ソースコンタクト１４０が基板の面上に形成される。ゲートコンタクト１６０とナノワイヤ１０５との間に誘電体層１７０がある。誘電体層はゲート部分１０７に限定されてもよく、あるいはナノワイヤ１０５の更に広い部分を被覆してもよい。ゲートコンタクト１６０、ゲートコンタクトにより包囲される誘電体層１７０の部分、及び、ゲートコンタクト１６０とナノワイヤ１０５との間に配置されることが可能である他の層又は包囲部分をゲートスタック１６３と呼ぶ。
【００１５】
ナノワイヤは、５〜２００ｎｍの範囲の直径及びμｍのオーダーまでの長さ又は高さを有する。通常、誘電体層の厚さは１〜２０ｎｍである。
【００１６】
ナノワイヤラップ絶縁ゲート電界効果トランジスタ（ＷＩＧＦＥＴ）を具備する本発明に係る半導体デバイスは、ＦＥＴの実現例の新たな可能性を開く。従来のIII／V族ＦＥＴ技術における閾値電圧制御はウェハ全体を被覆する２次元エピタキシャル層の厚さの正確な制御に依存し、この場合、閾値電圧は別個の処理ランにおいて制御されるが、ナノワイヤ技術は、フレキシブルな設計を可能にすると共に、同一のチップ上にトランジスタを製造できる。
【００１７】
異なる閾値電圧を有するように構成される少なくとも２つのナノワイヤ１０５を具備する本発明に係る半導体設計の製造に際し、上述の融通性が発揮される。通常、半導体デバイスは、ＦＥＴのエンハンスメントモード動作と関連する第１の閾値電圧を有する第１のナノワイヤ利用ＦＥＴの集合と、ＦＥＴのデプリーションモード動作と関連する第２の閾値電圧を有する第２のナノワイヤ利用ＦＥＴの集合とを具備するのが好ましい。以下の説明中、Ｅ‐ＷＩＧＦＥＴという用語はエンハンスメント型ラップゲート電界効果トランジスタを表すために使用され、Ｄ‐ＷＩＧＦＥＴという用語はデプリーション型ラップゲート電界効果トランジスタを表すために使用される。
【００１８】
Ｅ‐ＷＩＧＦＥＴとＤ‐ＷＩＧＦＥＴとを区別するために閾値電圧をどのように使用できるかを図２のグラフに示す。グラフ中、左側の線はＤ‐ＷＩＧＦＥＴに関連し、右側の線はＥ‐ＷＩＧＦＥＴに関連する。図に示されるように、負の閾値電圧VtはＤ‐ＷＩＧＦＥＴと関連し、正の閾値電圧VtはＥ‐ＷＩＧＦＥＴと関連する。図２のようなグラフは、Vtの符号によってＤＦＥＴとＥＦＥＴとを区別する長チャネル伝達特性に適する。短チャネルデバイスの場合、Isdとsqrt(Isd)との関係がグラフに示されることが多い。
【００１９】
例えば、成長処理を開始するために使用される大きさの異なる触媒粒子を利用して、同一の成長ランにおいて異なる直径を有するナノワイヤが成長されてもよい。制御された異なる直径を有するナノワイヤを成長させる方法は、米国特許出願公開第２００３／０１０２４４号明細書に記載される。この方法により、異なる閾値電圧を有するトランジスタを集積することが可能になり、その結果、例えば、直接結合フィールドロジックの場合のように閾値電圧のシフトを利用する最先端回路を設計できる。本発明はナノスケールＷＩＧＦＥＴに限定されない。閾値電圧が重要な要素であるナノワイヤを利用する任意のデバイスの性能が本明細書中に記載される手段により適応されてよい。本発明に係るナノワイヤ技術の他の実現例はＬＥＤ及びセンサを含むが、それらに限定されない。本発明に係るデバイスは、バンドギャップ及び／又は不純物添加レベルが異なるセグメントを使用して搬送チャネルに沿って禁制帯構造を適応させることも可能にする。これにより、ソース・ゲート間アクセス抵抗及びゲート・ドレイン間アクセス抵抗の双方を減少できる。それらのセグメントは、成長中に直接組み込まれてもよく、そのような組み込みはプレーナ技術においては不可能である。特に、この組み込みにより、ＥＦＥＴの臨界高周波数性能を改善できる。
【００２０】
上述のように補関数デバイスを実現することが望まれ、ナノワイヤ技術の利点が与えられる場合、ＷＩＧＦＥＴを使用したこの要望の実現方法を考える。
【００２１】
閾値電圧の物理的原点はポアソン方程式の解から得られるので、材料の誘電率を考慮することが不可欠である。特に、ナノワイヤ全体を通して誘電率＞１であるようなナノワイヤ、すなわち半導体材料によって幾何学的に充満されたナノワイヤを考える。尚、一例としてナノワイヤが使用されるが、誘電率の条件が満たされるのであれば、他のナノ構造も利用できるであろう。以下の説明中、ナノワイヤという用語は、それらの特性を有する他のナノ構造も含むものとして考えられるべきである。
【００２２】
同一の半導体材料から成るナノワイヤ又は異なる半導体材料から成るナノワイヤのいずれであってもよいが、ｎ型ナノワイヤ及びｐ型ナノワイヤを使用してＮ型ＷＩＧＦＥＴ及びｐ型ＷＩＧＦＥＴが製造されてもよい。典型的なIII／V族材料では、正孔と比較して電子の移動度が相当に高いため、通常、Ｎ型デバイスが考慮される。図３には、ＩｎＡｓのナノワイヤ１０５を具備するｎ型Ｅ‐ＷＩＧＦＥＴデバイスが例示される。この場合、不純物添加レベル及び直径は、０ゲートバイアスでチャネルが閉鎖されるように設計される。ナノワイヤは不純物添加レベルが異なる複数のセグメント、すなわち下部ｎ＋セグメント１１１、上部ｎ＋セグメント１１３及び中間ｎ−セグメント１１２を具備する。この限定的でない例において、誘電体層１７０は、ゲート部分のみではなくナノワイヤのより広い部分を被覆する。ＩｎＡｓ以外の、例えばＧａＡｓ、ＩｎＡｓ、Ｇｅ、ＺｎＯ、ＩｎＮ、ＧａＩｎＮ、ＧａＮ、ＡｌＧａＩｎＮ、ＢＮ、ＩｎＰ、ＩｎＡｓＰ、ＧａＩｎＰ、ＩｎＧａＰ：Ｓｉ、ＩｎＧａＰ：Ｚｎ、ＧａＩｎＡｓ、ＡｌＩｎＰ、ＧａＡｌＩｎＰ、ＧａＡｌＩｎＡｓＰ、ＧａＩｎＳｂ、ＩｎＳｂ及びＳｉなどの他の材料にも同一の設計が適用される。０ゲートバイアスでチャネルが開放状態のままであるように不純物添加レベルを増加することにより、Ｄ‐ＷＩＧＦＥＴが得られる。しかし、表１に示されるように、Ｇｅは電子及び正孔に関してこれに匹敵する移動度を有し、従って興味深い材料である。ｎ型ナノワイヤ及びｐ型ナノワイヤは同一のナノワイヤの中にセグメントとして組み込まれてもよいが、同一のナノワイヤ上に個別のトランジスタを形成するために、成長後処理が使用される。あるいは、ナノワイヤは異なる成長ランにおいて成長され、基板上に互いに並列して配置されてもよい。この場合、トランジスタは同一の処理工程中に処理されてもよい。
【００２３】
本発明の半導体デバイスにおいて、以下に説明される構成により得られるトランジスタの特性を適正に選択し且つ使用されるナノワイヤの数を選択することにより、デバイスのゲート幅及び電流レベルを調整するために、異なる閾値電圧を有する少なくとも２つの縦型ナノワイヤラップ絶縁ゲート電界効果トランジスタ（ＷＩＧＦＥＴ）が使用される。同一の特性を有する縦型ナノワイヤＷＩＧＦＥＴは、通常は１×１〜１５×１５の範囲の行列である１つの集合として配列される。少なくとも２つの集合が使用され、それらの集合は個別にアドレス指定可能である。
【００２４】
図３に示されるように、ＥＷＩＧＦＥＴ及びＤＷＩＧＦＥＴを実現するために、以下に示されるような異なる閾値電圧制御方法が採用される。
【００２５】
１．ナノワイヤの直径の変更
閾値電圧は、チャネル全体を空乏化するために除去される必要がある電荷の量により判定される。直径を設計することにより、図２に示されるように、トランジスタがＥＷＩＧＦＥＴとして動作する条件又はＤＷＩＧＦＥＴとして動作する条件が得られる。ナノワイヤ技術において、触媒粒子の直径によりナノワイヤの直径を制御する方法は周知である。直径の異なる粒子の集合体を設計することにより、同一の成長ラン中に、ウェハ上に直径の異なるナノワイヤが成長されてもよい。あるいは、異なる所定の大きさの複数の開口部を有するマスクを基板上に配置することも可能であり、その場合、開口部から成長するナノワイヤの直径は開口部の大きさに応じて異なる。
【００２６】
図４に概略的に示される本発明に係る半導体デバイスの一実施形態によれば、１つのナノワイヤの集合４０５は直径dAを有し、別のナノワイヤの集合４０６は、dAより大きい直径dBを有する。小さいほうの直径dAはエンハンスメントモード、すなわちＥ‐ＷＩＧＦＥＴを形成し、大きいほうの直径dBはデプリーションモード、すなわちＤ‐ＷＩＧＦＥＴを形成する。Ｅ‐ＷＩＧＦＥＴのナノワイヤの直径dAは５ｎｍまで減少されてもよく、Ｄ‐ＷＩＧＦＥＴのナノワイヤの直径dBは１００ｎｍまで増加されてもよい。双方のナノワイヤの集合は、例えば２つの大きさの異なる金属触媒又は成長マスクの大きさの異なる開口部を利用して、１つのチップ上に同時に成長されているのが好ましい。半導体デバイスにおいて、ゲート幅及び電流レベルを制御するために、組み合わされた２つの集合及び各集合に含まれるナノワイヤの数が使用される。
【００２７】
図５〜図７は、異なるナノワイヤ直径を使用することによりＥ‐ＷＩＧＦＥＴ及びＤ‐ＷＩＧＦＥＴを形成できることを示す測定データを示す。図５には、異なる直径に対するナノワイヤのコンダクタンスの変化が示され、上から下に向かって、６５ｎｍ、５０ｎｍ及び３０ｎｍの異なる３つの直径に対する閾値電圧の変化を表す。図６は、７０ｎｍ（左側）及び５５ｎｍ（右側）の異なる直径を有するＷＩＧＦＥＴに関する実験室温データを示す。トランジスタは同一のランにおいて処理される。双方の場合において、ゲート長は８０ｎｍ（公称）であり、処理は蒸着技術によって実行される。図７は、図６のトランジスタに関する伝達特性（左側）及び推定される閾値電圧の値（右側）の比較を示す。トランジスタが短チャネル挙動を示すため、線状プロットが使用される。尚、閾値電圧の変化は、直径が大きくなるに従って減少する。
【００２８】
２．ナノワイヤトランジスタのチャネルにおける不純物添加レベルの調整
閾値電圧は、チャネル全体を空乏化するために除去される必要がある電荷の量により判定される。ナノワイヤトランジスタのチャネルにおける不純物添加レベルを制御することにより、トランジスタがＥＷＩＧＦＥＴとして動作する条件又はＤＷＩＧＦＥＴとして動作する条件が得られる。ソース・ゲート側及びゲート・ドレイン側の寄生アクセス抵抗を減少するために、それらの領域において、ナノワイヤはチャネルより高い不純物添加レベルを有するのが好ましい。成長中に、シランからのＳｉ又はＨ２Ｓからのイオウなどの外部ガス源からのドーパントを導入することにより、不純物添加レベルの変更を実現できるであろう。背景キャリア濃度も不純物添加として作用し、成長温度及び気体相のV／III比により背景キャリア濃度が制御されてもよい。あるいは、Ｉｎ含有材料の場合のＴＭＩとＴＥＩとの置き換え及びＧａ含有材料の場合のＴＭＧとＴＥＧとの置き換えのように、ソース材料が変更されてもよい。有機金属内の原子間の結合強度に差があるため、化学ビームエピタキシ（ＣＢＥ）、有機金属気相エピタキシ（ＭＯＶＰＥ）及び有機金属化学気相成長（ＭＯＣＶＤ）において異なる組み込み構造を生成することは周知である。
【００２９】
一実施形態によれば、半導体デバイスは、特定の不純物添加レベルを有するナノワイヤを含む１つのＷＩＧＦＥＴの集合を具備し、別の集合は異なる不純物添加レベルを有するナノワイヤを具備し、それにより、２つの集合は異なる閾値電圧を有する。異なる閾値電圧を有する２つのトランジスタの組み合わせが提供する効果を実現するために、デバイス中、それらの集合は組み合わせて使用される。通常、不純物添加レベルは１０１６ｃｍ−３〜１０１８ｃｍ−３の範囲であるのが好ましく、Ｅ‐ＷＩＧＦＥＴはＤ‐ＷＩＧＦＥＴより低い不純物添加レベルを有する。
【００３０】
３．ゲートスタックにおける仕事関数の変更
ゲートスタック１６２及び半導体ナノワイヤにおけるフェルミ準位の整合は、ナノワイヤにおける０ゲートバイアスデプリーション領域の広がりを判定する。Ａｕのように大きな仕事関数を有する金属は、Ｄ‐ＷＩＧＦＥＴを形成するＡｌ又はＣｒＳｉ２のような小さい仕事関数を有する金属より長いデプリーション領域を有するので、Ｅ‐ＷＩＧＦＥＴを形成する。あるいは、仕事関数は、大量の不純物を添加されたポリ層における不純物添加レベルにより設定されてもよい。例えば金属の選択又は蒸着層の不純物添加レベルによってゲートスタックの仕事関数を調整することにより、閾値電圧が調整されてもよい。
【００３１】
一実施形態によれば、半導体デバイスは、１つの仕事関数を有するゲートスタック１６３を含むナノワイヤを有する１つのＷＩＧＦＥＴの集合を具備し、別の集合は、別の仕事関数を有するゲートスタック１６３を含むナノワイヤを具備し、それにより、２つの集合は異なる閾値電圧を有する。最大の仕事関数を有する集合はＥ‐ＷＩＧＦＥＴを形成し、それより低い仕事関数はＤ‐ＷＩＧＦＥＴを形成する。異なる閾値電圧を有する２つのトランジスタの組み合わせが提供する効果を実現するために、デバイス中、それらの集合は組み合わせて使用される。
【００３２】
４．トランジスタのチャネルへのヘテロ構造バリアの追加
半導体のバンドギャップは、真性キャリア濃度を判定する。ＩｎＡｓ及びＩｎＳｂなどのバンドギャップが狭い材料の場合、このキャリア濃度は相当に高い。トランジスタのチャネルにヘテロ構造バリアを組み込むことにより、キャリア濃度は減少され、ｎ型デバイスの場合、閾値電圧はより正のバイアスに移行される。この効果は図８に示される。図８は、ヘテロバリアセグメントの形態をとるヘテロ構造の導入がプレーナバックゲートＩｎＡｓ／ＩｎＡｓＰ ＦＥＴにおける閾値電圧をどのように変化させるかを示す実験データを示す。左側の曲線はホモ構造ＩｎＡｓ ＦＥＴであり、右側の曲線はヘテロ構造ＩｎＡｓ／ＩｎＡｓＰ ＦＥＴである。ヘテロバリアを有する場合と有していない場合とでは、トランジスタの閾値電圧は異なり、補関数を実現するために、ヘテロバリアを有するトランジスタとヘテロバリアを有していないトランジスタとの組み合わせが使用されてもよい。ヘテロ構造を有するエピタキシャル成長ナノワイヤを形成する方法に関しては、米国特許出願公開第２００４／００７５４６４号明細書を参照されたい。
【００３３】
一実施形態によれば、半導体デバイスは、第１のヘテロ構造を具備するナノワイヤを有する１つのＷＩＧＦＥＴの集合を具備し、別の集合は、異なる第２のヘテロ構造を有するナノワイヤを具備するか、あるいはヘテロ構造を有していないナノワイヤを具備する。ヘテロ構造は各ナノワイヤのゲート部分に配置される。これにより、２つの集合は異なる閾値電圧を有する。大きなバリアを形成するヘテロ構造はＥ‐ＷＩＧＦＥＴ特性を向上し、小さなバリアはＤ‐ＷＩＧＦＥＴ特性を向上する。従って、デバイスのＥ‐ＷＩＧＦＥＴは、デバイスのＤ‐ＷＩＧＦＥＴより大きなバリアを形成するヘテロ構造を有する。異なる閾値電圧を有する２つのトランジスタの組み合わせが提供する効果を実現するために、デバイス中、それらの集合は組み合わせて使用される。図９は、本発明に係る半導体デバイスを限定的でない一例として示す。図９において、第１のＷＩＧＦＥＴの集合９１０は、ヘテロ構造９０８を具備し且つＥ‐ＷＩＧＦＥＴを形成するナノワイヤ９０７を有する。ヘテロ構造を有していないナノワイヤ９１２によって形成された第２の集合９１５に、Ｄ‐ＷＩＧＦＥＴが形成される。
【００３４】
５．シェル層への不純物添加の追加
図１０に概略的に示されるように、ナノワイヤチャネルのコアを形成するナノワイヤ１０５を取り囲むシェル層１０１０に不純物添加（ｎ型又はｐ型）を追加することにより、閾値電圧が調整されてもよい。誘電体層１０７０はシェル層１０１０の外側にゲートコンタクトに隣接して形成されてもよい。図をわかりやすくするため、ドレインコンタクト及びソースコンタクトなどの本実施形態に無関係の部分は、図から省略されている。この不純物添加の追加は、トランジスタチャネルにおける電荷を追加又は補償してもよく、それにより、トランジスタの閾値電圧に影響を及ぼす。
【００３５】
ナノワイヤチャネルのコアを取り囲むシェル層に不純物（ｎ型又はｐ型）を追加することにより、閾値電圧が調整されてもよい。キャリアの量は、シェル層１０１０の厚さ及び不純物添加レベルにより判定される。通常、シェル層の厚さは２〜２０ｎｍ程度であり、不純物添加レベルは１０１６ｃｍ−３〜１０１８ｃｍ−３程度である。この不純物添加の追加は、トランジスタチャネルにおける電荷を追加又は補償してもよく、それにより、トランジスタの閾値電圧に影響を及ぼす。シェルは、伝導帯の不連続性ΔＥｃによって、ゲートとトランジスタチャネルとの禁制帯の整合にも影響を及ぼすことがある。シェル材料組成の変更は、ゲート側及びチャネル側に異なる影響を与え、この差が閾値電圧に加わる。従って、シェル層の材料の設計は閾値電圧に影響を及ぼしてもよく、異なるシェルを有するラップゲートトランジスタを組み合わせることにより補関数が実現されてもよい。
【００３６】
一実施形態によれば、半導体デバイスは、第１のコア／シェルへテロ構造を含むナノワイヤを具備する１つのＷＩＧＦＥＴの集合と、異なるコア／シェルへテロ構造を具備する別の集合とを具備し、それにより、２つの集合は異なる閾値電圧を有する。異なる閾値電圧を有する２つのトランジスタの組み合わせが提供する効果を実現するために、デバイス中、それらの集合は組み合わせて使用される。
【００３７】
６．チャネルの歪み調整
ナノワイヤ技術により、格子の不整合が激しい材料の成長が可能になり、その場合、歪みに対応するために半径方向歪み解放が使用される。バンドギャップが狭いナノワイヤに引っ張り歪みが加わると、ナノワイヤのバンドギャップが増加し、禁制帯構造は変化する。例えば、ＩｎＡｓにＧａＡｓ又はＩｎＰコア／シェルを追加することにより、半導体における伝導帯の位置が影響を受け、その結果、ゲート電極のフェルミ準位に対する整合が変化する場合があり、トランジスタの閾値電圧が変化する。
【００３８】
デバイスの一実施形態によれば、１つのトランジスタの集合は、例えば歪みコア／シェルへテロ構造の成長によりチャネルに歪みが取り込まれているナノワイヤを具備し、別の集合は、例えば異なる歪みコア／シェル構造の成長によりチャネルに異なる歪みを有するナノワイヤを具備し、それにより、２つの集合は異なる閾値電圧を有する。あるいは、集合のうち一方のみが歪みコア‐シェル構造を具備する。異なる閾値電圧を有する２つのトランジスタの組み合わせが提供する効果を実現するために、デバイス中、それらの集合は組み合わせて使用される。
【００３９】
７．ゲートスタックにおける誘電体層の制御
閾値電圧において、ゲートとチャネルとの間の電位降下は、ゲート誘電体層における降下及び空乏ナノワイヤ半導体材料における降下により二分される。誘電体における電位降下は、誘電体層の厚さ及び材料の誘電率により判定される。異なるワイヤにおいて厚さ及び誘電率を変更することにより、閾値電圧が調整されてもよい。
【００４０】
デバイスの一実施形態によれば、１つのトランジスタの集合は、１つの厚さ及び誘電率を有する誘電体層１７０をゲート領域１０７に具備するナノワイヤを具備し、別の集合は、異なる厚さ及び／又は誘電率を有する誘電体層１７０をゲート領域１０７に具備するナノワイヤを具備し、それにより、２つの集合は異なる閾値電圧を有する。Ｅ‐ＷＩＧＦＥＴはＤ‐ＷＩＧＦＥＴより薄い誘電体層を有するか、又は誘電率が高い誘電体層を有する。異なる閾値電圧を有する２つのトランジスタの組み合わせが提供する効果を実現するために、デバイス中、それらの集合は組み合わせて使用される。
【００４１】
８．ナノワイヤ材料の変更
ナノワイヤ技術により、異なる基板の上にナノワイヤを成長させることが可能になるので、同一の基板上に異なる材料から成るナノワイヤを成長させてもよい。閾値電圧はフェルミ準位Efに関連し、ナノワイヤにおいて、フェルミ準位はナノワイヤの表面電位に関連する。材料が異なれば、表面電位も異なる。すなわち、フェルミ準位は、禁制帯構造内部のそれぞれ異なる位置で固定される。例えば、ＧａＡｓ、ＩｎＰ及びＳｉは中間禁制帯に固定され、ＧａＳｂは価電子帯に近接して固定され、ＩｎＡｓは伝導帯に近接して固定される。異なる材料から成るナノワイヤを使用することにより、閾値電圧の異なるデバイスを形成できる。
【００４２】
一実施形態の半導体デバイスによれば、１つのトランジスタの集合は、１つの材料から成るナノワイヤを具備し、別の集合は別の材料から成るナノワイヤを具備し、それにより、２つの集合は異なる閾値電圧を有する。Ｅ‐ＷＩＧＦＥＴを形成するトランジスタのナノワイヤは、Ｄ‐ＷＩＧＦＥＴのナノワイヤの材料より大きいバンドギャップを有する材料から製造される。異なる閾値電圧を有する２つのトランジスタの組み合わせが提供する効果を実現するために、デバイス中、それらの集合は組み合わせて使用される。
【００４３】
便宜上、異なる閾値電圧、すなわち個別のトランジスタのエンハンスメント特性又はデプリーション特性を実現するために、ナノワイヤの集合の間でただ１つのパラメータ、例えば直径が変更されるものとして上記の実施形態は説明された。当業者には理解されるであろうが、半導体デバイスの設計を更に適応させるために、上記の実施形態を組み合わせることができる。例えば、個別の効果を向上するために、直径の変更と、不純物添加レベルが異なるコアシェルとの組み合わせが使用されてもよい。閾値レベルを変更するために、先に説明された方法（１〜８）のいずれか又はそれらの組み合わせを使用でき、デバイスに集積される集合の数には原則として制限はない。上述の教示を用いれば、当該技術において周知である方法を使用する当業者が、そのような組み合わせを考え且つ実施することは可能である。
【００４４】
デバイスの例示的な実現形態として、一実施形態が図１１に概略的に示される。デバイスは２つのナノワイヤの集合を具備し、一方の集合のナノワイヤＷＩＧＦＥＴはｎ型１１０１であり、他方の集合のナノワイヤＷＩＧＦＥＴはｐ型１１０２である。デバイスの閾値電圧を調整するために、先に説明された方法、例えば直径又は不純物添加レベルが使用される。ナノワイヤ１０５は、図示されるような３つのセグメントによって形成されてもよく、リード１１０５及びチャネル１１７０は、図３の下部ｎ＋セグメント１１１、上部ｎ＋セグメント１１３及び中間ｎ−セグメント１１２に対応する異なる半導体材料により補填される。ｎ型ＦＥＴの場合、リード／チャネルヘテロ接合はI型又はII型であり、チャネル材料はリード材料に対して正の伝導帯オフセットを有する。リードはｎ型不純物を添加されており、チャネルはｐ型不純物を添加されている。チャネルにＩｎＡｓＰを使用し且つリードにＩｎＡｓを使用するなど、チャネルのｐ型不純物添加をリードにおける不純物添加より有効に取り込むことができるようにチャネル材料は選択される。ヘテロ接合と不純物添加との組み合わせにより、不純物添加又はヘテロ接合を単独で採用した場合と比較して低い不純物添加レベル及び小さな伝導帯オフセットを使用して、ある特定の閾値電圧差を実現できる。不純物添加の極性を逆にし且つ負の価電子帯オフセットを有するリード／チャネルヘテロ接合オフセットを使用して、ｐ型ＦＥＴも同様にして構成できる。
【００４５】
異なるナノワイヤの集合を具備するデバイスの更に別の実施形態によれば、全ての集合は、先に説明された方法によって実現される異なる閾値電圧を有する。少なくとも１つの集合は、その集合をデプリーション型トランジスタ（ＤＷＩＧＦＥＴ）にする閾値電圧を有し、少なくとも１つの別の集合は、エンハンスメント型トランジスタ（ＥＷＩＧＦＥＴ）として動作する。閾値電圧の差は、集合のうち１つにヘテロ構造を挿入することにより実現される。双方の型（エンハンスメント型及びデプリーション型）のトランジスタが得られれば、それらのトランジスタを組み合わせて、複雑な回路、例えば直接結合フィールドロジック回路を形成してもよい。
【００４６】
本発明に係るＥＷＩＧＦＥＴ及びＤＷＩＧＦＥＴを具備するのに適する基本デバイスは、１つのＥ‐ＷＩＧＦＥＴ及び１つのＤ‐ＷＩＧＦＥＴを具備する図１２に概略的に示されるインバータである。Ｅ‐ＷＩＧＦＥＴ及びＤ‐ＷＩＧＦＥＴは、基板上に個別に形成されてもよく、あるいは同一のナノワイヤに交互に形成されてもよい。
【００４７】
デバイスの基板に適する材料はＳｉ、ＧａＡｓ、ＧａＰ、ＧａＰ：Ｚｎ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ＧａＮ、Ａｌ２Ｏ３、ＳｉＣ、Ｇｅ、ＧａＳｂ、ＺｎＯ、ＩｎＳｂ、ＳＯＩ（シリコン・オン・インシュレータ）、ＣｄＳ、ＺｎＳｅ、ＣｄＴｅを含むが、それらに限定されない。ナノワイヤに適する材料は、ＧａＡｓ（ｐ）、ＩｎＡｓ、Ｇｅ、ＺｎＯ、ＩｎＮ、ＧａＩｎＮ、ＧａＮ、ＡｌＧａＩｎＮ、ＢＮ、ＩｎＰ、ＩｎＡｓＰ、ＧａＩｎＰ、ＩｎＧａＰ：Ｓｉ、ＩｎＧａＰ：Ｚｎ、ＧａＩｎＡｓ、ＡｌＩｎＰ、ＧａＡｌＩｎＰ、ＧａＡｌＩｎＡｓＰ、ＧａＩｎＳｂ、ＩｎＳｂ及びＳｉなどのIV族半導体、III‐V族半導体、II‐VI族半導体を含むが、それらに限定されない。尚、本発明に係る方法及びデバイスは、バンドギャップが大きいことを特徴とし且つ高電圧及び／又は高出力の用途に適するＧａＮ、ＩｎＮ及びＡｌＮなどの窒化物を利用するデバイスの製造に適する。商用として興味深い他の組み合わせはＧａＡｓ、ＧａＩｎＰ、ＧａＡｌＩｎＰ、ＧａＰ系を含むが、それらに限定されない。使用可能なドナードーパントはＳｉ、Ｓｎ、Ｔｅ、Ｓｅ、Ｓなどであるが、それらには限定されず、アクセプタドーパントはＺｎ、Ｆｅ、Ｍｇ、Ｂｅ、Ｃｄなどである。
【００４８】
本発明の一実施形態に係る直径の異なるナノワイヤを具備する半導体デバイスを製造する方法は、
ａ）基板の少なくとも１つの第１の限定された領域に第１の大きさの触媒粒子を蒸着するか、又は所定の第１の直径の複数の開口部が所定の位置に形成された成長マスクを基板の少なくとも１つの第１の限定された領域に配置することにより、基板の少なくとも１つの第１の限定された領域に第１の大きさの大きさ定義を規定する工程と、
ｂ）基板の少なくとも１つの第２の限定された領域に第２の大きさの触媒粒子を蒸着するか、又は所定の第２の直径の複数の開口部が所定の位置に形成された成長マスクを基板の少なくとも１つの第２の限定された領域に配置することにより、基板の少なくとも１つの第２の限定された領域に第２の大きさの大きさ定義を規定する工程と、
ｃ）第１の大きさの触媒粒子及び第２の大きさの触媒粒子の双方から同時にナノワイヤを成長させるか、又は第１の直径の開口部及び第２の直径の開口部から同時にナノワイヤを成長させることにより、第１の閾値と関連する第１の直径を有する第１のナノワイヤの集合及び第２の閾値と関連する第２の直径を有する第２のナノワイヤの集合を形成する工程と、
ｄ）第１のナノワイヤの集合及び第２のナノワイヤの集合が個別にアドレス指定可能であるように、第１のナノワイヤの集合及び第２のナノワイヤの集合を接触させる工程とを含む。
【００４９】
本発明の一実施形態に係る異なる特性を示すナノワイヤを具備する半導体デバイスを製造する方法は、
ａ）第１の成長ランにおいて、基板の少なくとも１つの第１の限定された領域に第１の特性を有するナノワイヤを成長させ、第１のナノワイヤの集合を形成する工程と、
ｂ）第２の成長ランにおいて、基板の少なくとも１つの第２の限定された領域に第２の特性を有するナノワイヤを成長させ、第２のナノワイヤの集合を形成する工程と、
ｃ）第１のナノワイヤの集合及び第２のナノワイヤの集合が個別にアドレス指定可能であるように、第１のナノワイヤの集合及び第２のナノワイヤの集合を接触させる工程とを含む。
【００５０】
ナノワイヤの成長は、異方性成長を補助するために粒子が使用される選択エピタキシを含んでもよい。成長方法として、化学ビームエピタキシ又は異なる種類の気相エピタキシ法が採用されてもよい。金属粒子を規定するために、リソグラフィ法又は金属粒子蒸着が使用され、金属粒子の大きさはワイヤの直径を決定する。通常、標準偏差５％で、２００ｎｍ以下の直径を製造できる。ワイヤは限定された場所でのみ成長し、この粒子補助成長モードにおいて、平面成長速度は無視できるほどの値である。半導体基板上にナノワイヤを成長させるのに適する方法は、米国特許出願公開第２００３／０１０２４４号明細書に記載される。ヘテロ構造を有するエピタキシャル成長ナノワイヤを形成する方法に関しては、米国特許出願公開第２００４／００７５４６４号明細書を参照。これに代わる方法として、ナノワイヤを成長させるために選択エリアエピタキシ（ＳＡＥ）を使用できる。
【００５１】
以上、主にいくつかの実施形態を参照して本発明を説明した。しかし、当業者には容易に理解されるように、先に開示された実施形態以外の他の実施形態も、添付の請求の範囲により定義される本発明の範囲内で同等に可能である。
【００５２】
【表１】
【００５３】
歪みのない種々の半導体材料の室温移動度
【技術分野】
【０００１】
本発明は、ナノスケール電界効果トランジスタに関する。特に、本発明は、ナノワイヤラップゲート電界効果トランジスタの構体を含むデバイスに関する。
【背景技術】
【０００２】
トランジスタは、電子回路を設計するための基本構成素子である。使用されるトランジスタの速度、電力消費及び数などの性能を表す数値は、トランジスタを実現するためにどのトランジスタ技術を選択するかということと直接関連する。従って、どの技術を選択するかによって、回路の性能は大きな影響を受ける。
【０００３】
電界効果トランジスタ（ＦＥＴ）を定義する主な要素は、使用されるキャリアの種類（ｎ又はｐ）及び閾値電圧である。キャリアの種類は、ドレイン端子における出力電流に対するゲートへの入力電圧の応答を決定する。ｎ型デバイスの場合、ゲート電圧が増すにつれてオン電流は増加するが、ｐ型デバイスの場合、ゲート電圧が増すにつれてオン電流は減少する。伝導型は、材料の不純物添加により設定される。閾値電圧は、トランジスタがオフ状態からオン状態に移行するときの電圧レベルを決定する。プレーナ技術において、閾値電圧はデバイスの幾何学的構造により規定される。ノーマリオン（すなわちデプリーション型）ＤＦＥＴは、多くの場合、ノーマリオフ（すなわちエンハンスメント型）ＥＦＥＴと比較して有利な高周波数性能を有する。これは、ＤＦＥＴのチャネルがゲートのソース側及びドレイン側で開放状態のままであり、その結果、アクセス抵抗が減少するからである。ＥＦＥＴのチャネルの外側部分は部分的に空乏状態のままであり、これが抵抗を増加するので、ＥＦＥＴのアクセス抵抗は高い場合が多い。従って、当該技術分野において、高性能のエンハンスメント型デバイスを設計し且つ製造するのが困難であることは周知である。
【０００４】
１種類のトランジスタのみを使用して回路が設計されてもよいが、多くの場合、異なる種類のトランジスタを組み合わせるのが好ましい。例えば、相補型金属酸化膜半導体技術（ＣＭＯＳ）において、主に論理素子における電力消費を減少するために、ｎ型金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）とｐ型ＮＯＳＦＥＴとが組み合わされる。特に、ＣＭＯＳは静電力をごくわずかしか消費せず、主に動電力を消費する。電力消費は減少されるが、その代わりに、この実現例の欠点は、比較的低速であるＰＭＯＳトランジスタにより速度が設定されてしまうことである。
【０００５】
一般にIII／V族半導体と呼ばれる半導体を使用することの主な利点は、キャリア搬送特性である。通常、正孔の移動度より電子の移動度が相当に高いことから、ｎ型デバイスが主に考慮される。III／V族の設計においてはＣＭＯＳ技術を使用しないので、ＤＦＥＴのみを使用する設計が考慮されてもよく、例えばアンバッファードＦＥＴ（unbufferedFET）論理回路及びショットキーダイオードＦＥＴ論理回路においてそのことが実証されている。しかし、それらの回路は、負バイアスと正バイアスとの切り替えにレベルシフタを必要とし、回路中に２つの信号レベルを必要とする場合もある。その結果、回路は更に複雑になり且つ電力消費は増加する。ＥＦＥＴはノーマリオフのトランジスタであるのでＤＦＥＴ設計と比較して静電力の消費が少ないため、ＥＦＥＴのみを使用する設計のほうが有利である。しかし、ＥＦＥＴが比較的低速であることが欠点となる。多くの用途において、ＥＦＥＴ及びＤＦＥＴの双方を利用し、直接結合電界効果論理（ＤＣＦＬ）回路で採用されているように、１対のトランジスタの間で伝導率を切り替えるために交流閾値電圧を使用することが望まれる。それらの回路は記録的な低出力と高速動作を実証している。プレーナ技術における限界は、先に述べたようにアクセス抵抗が低いＥＦＥＴの製造が困難であること、成長後処理において閾値電圧の制御が困難であること、プレーナゲート長が減少するにつれて短チャネル効果が出現すること並びに狭禁制帯技術に適する基板及び格子整合へテロ構造材料が存在しないことに関連している。
【発明の概要】
【０００６】
従来技術の方法は、明らかにＥＦＥＴ及びＥＦＥＴとＤＦＥＴとの組み合わせを小さな寸法で製造できない。
【０００７】
本発明の目的は、ナノスケールＥＦＥＴ、及び／又は、ＥＦＥＴとＤＦＥＴとの組み合わせを含むデバイス、並びに、そのようなデバイスを製造する方法を提供することである。この目的は、請求項１に定義されるようなデバイス及び請求項２０に定義されるような方法により達成される。
【０００８】
本発明に係るナノワイヤ技術により、フレキシブルな設計が可能になると共に、同一のチップ上に複数のトランジスタを製造できる。同一の成長ランにおいて、大きさの異なる金属触媒を利用して、直径の異なるナノワイヤが成長されてもよい。これにより、異なる閾値電圧を有するトランジスタを集積できる。更に別の利点は、異なるバンドギャップ及び／又は異なる不純物添加レベルを有するセグメントを使用して、搬送チャネルに沿って禁制帯構造を適応可能であることである。これにより、ソース・ゲート間アクセス抵抗及びゲート・ドレイン間アクセス抵抗の双方を減少できる。それらのセグメントは成長中に直接組み込まれてもよく、そのような直接組み込みはプレーナ技術においては不可能である。特に、これによりＥＦＥＴの臨界高周波数性能を改善できるであろう。
【０００９】
本発明は、ラップゲートナノワイヤトランジスタにおいてナノワイヤの設計によって閾値電圧を制御するための種々の方法を説明する。閾値電圧は、ナノワイヤの直径、ナノワイヤの不純物添加レベル、ナノワイヤへのヘテロ構造セグメントの導入、ナノワイヤを取り囲む不純物添加層の追加、ゲートスタックにおける仕事関数の適応、又はチャネルの歪み調整により制御されてもよい。本発明は、異なる閾値電圧を有するトランジスタの組み合わせ、特にエンハンスメント型トランジスタとデプリーション型トランジスタとの組み合わせを容易にする。
【００１０】
閾値電圧の物理的起点はポアソン方程式の解から得られるので、材料の誘電率を考慮することが不可欠である。特に、この場合、全体を通して誘電率＞１であるデバイスを考える。すなわち、半導体材料で幾何学的に充満されたデバイスを考える。
【００１１】
本発明に係る半導体デバイスにおいて、先に説明したように得られるトランジスタの特性を適正に選択し且つ使用されるナノワイヤの数を選択することによりデバイスのゲート幅及び電流レベルを調整するために、異なる閾値電圧を有する少なくとも２つの縦型ナノワイヤラップ絶縁ゲート電界効果トランジスタ（ＷＩＧＦＥＴ）が使用される。同一の特性を有する縦型ナノワイヤＷＩＧＦＥＴが、通常１×１〜１５×１５の範囲の行列である１つの集合として配列される。次に、半導体デバイスを形成するために、異なる閾値電圧を有する複数の集合が結合される。半導体デバイスのゲート幅及び電流レベルは、デバイスにおいて使用される特定の集合及び各集合で使用されるナノワイヤの数により調整される。
【００１２】
本発明の実施形態は、従属請求項において定義される。本発明の他の目的、利点及び新規な特徴は、添付の図面及び請求の範囲と関連させて以下の本発明の詳細な説明を考慮することにより明らかになるであろう。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明に係る半導体デバイスを概略的に示す図である。
【図２】ＷＩＧＦＥＴのデプリーション型及びエンハンスメント型の特徴を示すために閾値電圧がどのように使用されるかを示すグラフである。
【図３】本発明に係る半導体デバイスにおいて使用されてもよいＥ‐ＷＩＧＦＥＴを概略的に示す図である。
【図４】本発明の一実施形態を概略的に示す図である。
【図５】基板上にナノワイヤが配置されたバックゲートを使用して横型構造で測定が実行された場合に直径が変化にするにつれて閾値電圧がどのように変化するかを表す直径の変化に従ったナノワイヤのコンダクタンスの変化を示すグラフである。
【図６】トランジスタが同一のランにおいて処理され、ゲート長はいずれも８０ｎｍ（公称）であり且つ蒸着技術によって処理された場合の７０ｎｍ（左側）及び５５ｎｍ（右側）の異なる直径を有するＷＩＧＦＥＴに関する実験室温データを示すグラフである。
【図７】図６のトランジスタの伝達特性（左側）及び推定される閾値電圧の値（右側）の比較を示すグラフである。
【図８】プレーナバックゲートＩｎＡｓ／ＩｎＡｓＰＦＥＴにおいてヘテロバリアセグメントの導入により閾値電圧がどのように変化するかを示す実験データのグラフであり、左側の曲線はホモ構造ＩｎＡｓ ＦＥＴであり且つ右側の曲線はヘテロ構造ＩｎＡｓ／ＩｎＡｓＰ ＦＥＴである。
【図９】異なるトランジスタの集合において異なるヘテロ構造を使用する本発明の一実施形態を概略的に示す図である。
【図１０】コア‐シェル構造を使用する本発明の一実施形態を概略的に示す図である。
【図１１】ｎ型不純物添加トランジスタ及びｐ型不純物添加トランジスタを具備する本発明の一実施形態を概略的に示す図である。
【発明を実施するための形態】
【００１４】
本発明に係る半導体デバイスが図１に概略的に示される。デバイスは、少なくとも２つのラップゲート電界効果トランジスタ（ＷＩＧＦＥＴ）１０１、１０２の構体を具備する。各トランジスタは、通常はIII／V族半導体のナノワイヤ１０５をチャネルとして具備する。ナノワイヤ１０５は、中空の円筒であるナノチューブと比較して塊状である。塊状ではあるが、ナノワイヤは異なる材料組成を有する１つ以上のセグメントを含んでもよい。ナノワイヤ１０５は基板１１０上で成長されている。ナノワイヤの一端部にソースコンタクト１４０が形成され、反対側の端部にドレインコンタクト１５０が形成される。ソースコンタクト１４０とドレインコンタクト１５０との間にゲートコンタクト１６０が配置される。ゲートコンタクト１６０はそれぞれ対応するナノワイヤ１０５を取り囲み（すなわち包み込み）、ナノワイヤの一部、すなわちゲート部分１０７を被覆する。基板１１０がソースコンタクト１４０を形成してもよい。あるいは、パターン形成層の形態をとる専用ソースコンタクト１４０が基板の面上に形成される。ゲートコンタクト１６０とナノワイヤ１０５との間に誘電体層１７０がある。誘電体層はゲート部分１０７に限定されてもよく、あるいはナノワイヤ１０５の更に広い部分を被覆してもよい。ゲートコンタクト１６０、ゲートコンタクトにより包囲される誘電体層１７０の部分、及び、ゲートコンタクト１６０とナノワイヤ１０５との間に配置されることが可能である他の層又は包囲部分をゲートスタック１６３と呼ぶ。
【００１５】
ナノワイヤは、５〜２００ｎｍの範囲の直径及びμｍのオーダーまでの長さ又は高さを有する。通常、誘電体層の厚さは１〜２０ｎｍである。
【００１６】
ナノワイヤラップ絶縁ゲート電界効果トランジスタ（ＷＩＧＦＥＴ）を具備する本発明に係る半導体デバイスは、ＦＥＴの実現例の新たな可能性を開く。従来のIII／V族ＦＥＴ技術における閾値電圧制御はウェハ全体を被覆する２次元エピタキシャル層の厚さの正確な制御に依存し、この場合、閾値電圧は別個の処理ランにおいて制御されるが、ナノワイヤ技術は、フレキシブルな設計を可能にすると共に、同一のチップ上にトランジスタを製造できる。
【００１７】
異なる閾値電圧を有するように構成される少なくとも２つのナノワイヤ１０５を具備する本発明に係る半導体設計の製造に際し、上述の融通性が発揮される。通常、半導体デバイスは、ＦＥＴのエンハンスメントモード動作と関連する第１の閾値電圧を有する第１のナノワイヤ利用ＦＥＴの集合と、ＦＥＴのデプリーションモード動作と関連する第２の閾値電圧を有する第２のナノワイヤ利用ＦＥＴの集合とを具備するのが好ましい。以下の説明中、Ｅ‐ＷＩＧＦＥＴという用語はエンハンスメント型ラップゲート電界効果トランジスタを表すために使用され、Ｄ‐ＷＩＧＦＥＴという用語はデプリーション型ラップゲート電界効果トランジスタを表すために使用される。
【００１８】
Ｅ‐ＷＩＧＦＥＴとＤ‐ＷＩＧＦＥＴとを区別するために閾値電圧をどのように使用できるかを図２のグラフに示す。グラフ中、左側の線はＤ‐ＷＩＧＦＥＴに関連し、右側の線はＥ‐ＷＩＧＦＥＴに関連する。図に示されるように、負の閾値電圧VtはＤ‐ＷＩＧＦＥＴと関連し、正の閾値電圧VtはＥ‐ＷＩＧＦＥＴと関連する。図２のようなグラフは、Vtの符号によってＤＦＥＴとＥＦＥＴとを区別する長チャネル伝達特性に適する。短チャネルデバイスの場合、Isdとsqrt(Isd)との関係がグラフに示されることが多い。
【００１９】
例えば、成長処理を開始するために使用される大きさの異なる触媒粒子を利用して、同一の成長ランにおいて異なる直径を有するナノワイヤが成長されてもよい。制御された異なる直径を有するナノワイヤを成長させる方法は、米国特許出願公開第２００３／０１０２４４号明細書に記載される。この方法により、異なる閾値電圧を有するトランジスタを集積することが可能になり、その結果、例えば、直接結合フィールドロジックの場合のように閾値電圧のシフトを利用する最先端回路を設計できる。本発明はナノスケールＷＩＧＦＥＴに限定されない。閾値電圧が重要な要素であるナノワイヤを利用する任意のデバイスの性能が本明細書中に記載される手段により適応されてよい。本発明に係るナノワイヤ技術の他の実現例はＬＥＤ及びセンサを含むが、それらに限定されない。本発明に係るデバイスは、バンドギャップ及び／又は不純物添加レベルが異なるセグメントを使用して搬送チャネルに沿って禁制帯構造を適応させることも可能にする。これにより、ソース・ゲート間アクセス抵抗及びゲート・ドレイン間アクセス抵抗の双方を減少できる。それらのセグメントは、成長中に直接組み込まれてもよく、そのような組み込みはプレーナ技術においては不可能である。特に、この組み込みにより、ＥＦＥＴの臨界高周波数性能を改善できる。
【００２０】
上述のように補関数デバイスを実現することが望まれ、ナノワイヤ技術の利点が与えられる場合、ＷＩＧＦＥＴを使用したこの要望の実現方法を考える。
【００２１】
閾値電圧の物理的原点はポアソン方程式の解から得られるので、材料の誘電率を考慮することが不可欠である。特に、ナノワイヤ全体を通して誘電率＞１であるようなナノワイヤ、すなわち半導体材料によって幾何学的に充満されたナノワイヤを考える。尚、一例としてナノワイヤが使用されるが、誘電率の条件が満たされるのであれば、他のナノ構造も利用できるであろう。以下の説明中、ナノワイヤという用語は、それらの特性を有する他のナノ構造も含むものとして考えられるべきである。
【００２２】
同一の半導体材料から成るナノワイヤ又は異なる半導体材料から成るナノワイヤのいずれであってもよいが、ｎ型ナノワイヤ及びｐ型ナノワイヤを使用してＮ型ＷＩＧＦＥＴ及びｐ型ＷＩＧＦＥＴが製造されてもよい。典型的なIII／V族材料では、正孔と比較して電子の移動度が相当に高いため、通常、Ｎ型デバイスが考慮される。図３には、ＩｎＡｓのナノワイヤ１０５を具備するｎ型Ｅ‐ＷＩＧＦＥＴデバイスが例示される。この場合、不純物添加レベル及び直径は、０ゲートバイアスでチャネルが閉鎖されるように設計される。ナノワイヤは不純物添加レベルが異なる複数のセグメント、すなわち下部ｎ＋セグメント１１１、上部ｎ＋セグメント１１３及び中間ｎ−セグメント１１２を具備する。この限定的でない例において、誘電体層１７０は、ゲート部分のみではなくナノワイヤのより広い部分を被覆する。ＩｎＡｓ以外の、例えばＧａＡｓ、ＩｎＡｓ、Ｇｅ、ＺｎＯ、ＩｎＮ、ＧａＩｎＮ、ＧａＮ、ＡｌＧａＩｎＮ、ＢＮ、ＩｎＰ、ＩｎＡｓＰ、ＧａＩｎＰ、ＩｎＧａＰ：Ｓｉ、ＩｎＧａＰ：Ｚｎ、ＧａＩｎＡｓ、ＡｌＩｎＰ、ＧａＡｌＩｎＰ、ＧａＡｌＩｎＡｓＰ、ＧａＩｎＳｂ、ＩｎＳｂ及びＳｉなどの他の材料にも同一の設計が適用される。０ゲートバイアスでチャネルが開放状態のままであるように不純物添加レベルを増加することにより、Ｄ‐ＷＩＧＦＥＴが得られる。しかし、表１に示されるように、Ｇｅは電子及び正孔に関してこれに匹敵する移動度を有し、従って興味深い材料である。ｎ型ナノワイヤ及びｐ型ナノワイヤは同一のナノワイヤの中にセグメントとして組み込まれてもよいが、同一のナノワイヤ上に個別のトランジスタを形成するために、成長後処理が使用される。あるいは、ナノワイヤは異なる成長ランにおいて成長され、基板上に互いに並列して配置されてもよい。この場合、トランジスタは同一の処理工程中に処理されてもよい。
【００２３】
本発明の半導体デバイスにおいて、以下に説明される構成により得られるトランジスタの特性を適正に選択し且つ使用されるナノワイヤの数を選択することにより、デバイスのゲート幅及び電流レベルを調整するために、異なる閾値電圧を有する少なくとも２つの縦型ナノワイヤラップ絶縁ゲート電界効果トランジスタ（ＷＩＧＦＥＴ）が使用される。同一の特性を有する縦型ナノワイヤＷＩＧＦＥＴは、通常は１×１〜１５×１５の範囲の行列である１つの集合として配列される。少なくとも２つの集合が使用され、それらの集合は個別にアドレス指定可能である。
【００２４】
図３に示されるように、ＥＷＩＧＦＥＴ及びＤＷＩＧＦＥＴを実現するために、以下に示されるような異なる閾値電圧制御方法が採用される。
【００２５】
１．ナノワイヤの直径の変更
閾値電圧は、チャネル全体を空乏化するために除去される必要がある電荷の量により判定される。直径を設計することにより、図２に示されるように、トランジスタがＥＷＩＧＦＥＴとして動作する条件又はＤＷＩＧＦＥＴとして動作する条件が得られる。ナノワイヤ技術において、触媒粒子の直径によりナノワイヤの直径を制御する方法は周知である。直径の異なる粒子の集合体を設計することにより、同一の成長ラン中に、ウェハ上に直径の異なるナノワイヤが成長されてもよい。あるいは、異なる所定の大きさの複数の開口部を有するマスクを基板上に配置することも可能であり、その場合、開口部から成長するナノワイヤの直径は開口部の大きさに応じて異なる。
【００２６】
図４に概略的に示される本発明に係る半導体デバイスの一実施形態によれば、１つのナノワイヤの集合４０５は直径dAを有し、別のナノワイヤの集合４０６は、dAより大きい直径dBを有する。小さいほうの直径dAはエンハンスメントモード、すなわちＥ‐ＷＩＧＦＥＴを形成し、大きいほうの直径dBはデプリーションモード、すなわちＤ‐ＷＩＧＦＥＴを形成する。Ｅ‐ＷＩＧＦＥＴのナノワイヤの直径dAは５ｎｍまで減少されてもよく、Ｄ‐ＷＩＧＦＥＴのナノワイヤの直径dBは１００ｎｍまで増加されてもよい。双方のナノワイヤの集合は、例えば２つの大きさの異なる金属触媒又は成長マスクの大きさの異なる開口部を利用して、１つのチップ上に同時に成長されているのが好ましい。半導体デバイスにおいて、ゲート幅及び電流レベルを制御するために、組み合わされた２つの集合及び各集合に含まれるナノワイヤの数が使用される。
【００２７】
図５〜図７は、異なるナノワイヤ直径を使用することによりＥ‐ＷＩＧＦＥＴ及びＤ‐ＷＩＧＦＥＴを形成できることを示す測定データを示す。図５には、異なる直径に対するナノワイヤのコンダクタンスの変化が示され、上から下に向かって、６５ｎｍ、５０ｎｍ及び３０ｎｍの異なる３つの直径に対する閾値電圧の変化を表す。図６は、７０ｎｍ（左側）及び５５ｎｍ（右側）の異なる直径を有するＷＩＧＦＥＴに関する実験室温データを示す。トランジスタは同一のランにおいて処理される。双方の場合において、ゲート長は８０ｎｍ（公称）であり、処理は蒸着技術によって実行される。図７は、図６のトランジスタに関する伝達特性（左側）及び推定される閾値電圧の値（右側）の比較を示す。トランジスタが短チャネル挙動を示すため、線状プロットが使用される。尚、閾値電圧の変化は、直径が大きくなるに従って減少する。
【００２８】
２．ナノワイヤトランジスタのチャネルにおける不純物添加レベルの調整
閾値電圧は、チャネル全体を空乏化するために除去される必要がある電荷の量により判定される。ナノワイヤトランジスタのチャネルにおける不純物添加レベルを制御することにより、トランジスタがＥＷＩＧＦＥＴとして動作する条件又はＤＷＩＧＦＥＴとして動作する条件が得られる。ソース・ゲート側及びゲート・ドレイン側の寄生アクセス抵抗を減少するために、それらの領域において、ナノワイヤはチャネルより高い不純物添加レベルを有するのが好ましい。成長中に、シランからのＳｉ又はＨ２Ｓからのイオウなどの外部ガス源からのドーパントを導入することにより、不純物添加レベルの変更を実現できるであろう。背景キャリア濃度も不純物添加として作用し、成長温度及び気体相のV／III比により背景キャリア濃度が制御されてもよい。あるいは、Ｉｎ含有材料の場合のＴＭＩとＴＥＩとの置き換え及びＧａ含有材料の場合のＴＭＧとＴＥＧとの置き換えのように、ソース材料が変更されてもよい。有機金属内の原子間の結合強度に差があるため、化学ビームエピタキシ（ＣＢＥ）、有機金属気相エピタキシ（ＭＯＶＰＥ）及び有機金属化学気相成長（ＭＯＣＶＤ）において異なる組み込み構造を生成することは周知である。
【００２９】
一実施形態によれば、半導体デバイスは、特定の不純物添加レベルを有するナノワイヤを含む１つのＷＩＧＦＥＴの集合を具備し、別の集合は異なる不純物添加レベルを有するナノワイヤを具備し、それにより、２つの集合は異なる閾値電圧を有する。異なる閾値電圧を有する２つのトランジスタの組み合わせが提供する効果を実現するために、デバイス中、それらの集合は組み合わせて使用される。通常、不純物添加レベルは１０１６ｃｍ−３〜１０１８ｃｍ−３の範囲であるのが好ましく、Ｅ‐ＷＩＧＦＥＴはＤ‐ＷＩＧＦＥＴより低い不純物添加レベルを有する。
【００３０】
３．ゲートスタックにおける仕事関数の変更
ゲートスタック１６２及び半導体ナノワイヤにおけるフェルミ準位の整合は、ナノワイヤにおける０ゲートバイアスデプリーション領域の広がりを判定する。Ａｕのように大きな仕事関数を有する金属は、Ｄ‐ＷＩＧＦＥＴを形成するＡｌ又はＣｒＳｉ２のような小さい仕事関数を有する金属より長いデプリーション領域を有するので、Ｅ‐ＷＩＧＦＥＴを形成する。あるいは、仕事関数は、大量の不純物を添加されたポリ層における不純物添加レベルにより設定されてもよい。例えば金属の選択又は蒸着層の不純物添加レベルによってゲートスタックの仕事関数を調整することにより、閾値電圧が調整されてもよい。
【００３１】
一実施形態によれば、半導体デバイスは、１つの仕事関数を有するゲートスタック１６３を含むナノワイヤを有する１つのＷＩＧＦＥＴの集合を具備し、別の集合は、別の仕事関数を有するゲートスタック１６３を含むナノワイヤを具備し、それにより、２つの集合は異なる閾値電圧を有する。最大の仕事関数を有する集合はＥ‐ＷＩＧＦＥＴを形成し、それより低い仕事関数はＤ‐ＷＩＧＦＥＴを形成する。異なる閾値電圧を有する２つのトランジスタの組み合わせが提供する効果を実現するために、デバイス中、それらの集合は組み合わせて使用される。
【００３２】
４．トランジスタのチャネルへのヘテロ構造バリアの追加
半導体のバンドギャップは、真性キャリア濃度を判定する。ＩｎＡｓ及びＩｎＳｂなどのバンドギャップが狭い材料の場合、このキャリア濃度は相当に高い。トランジスタのチャネルにヘテロ構造バリアを組み込むことにより、キャリア濃度は減少され、ｎ型デバイスの場合、閾値電圧はより正のバイアスに移行される。この効果は図８に示される。図８は、ヘテロバリアセグメントの形態をとるヘテロ構造の導入がプレーナバックゲートＩｎＡｓ／ＩｎＡｓＰ ＦＥＴにおける閾値電圧をどのように変化させるかを示す実験データを示す。左側の曲線はホモ構造ＩｎＡｓ ＦＥＴであり、右側の曲線はヘテロ構造ＩｎＡｓ／ＩｎＡｓＰ ＦＥＴである。ヘテロバリアを有する場合と有していない場合とでは、トランジスタの閾値電圧は異なり、補関数を実現するために、ヘテロバリアを有するトランジスタとヘテロバリアを有していないトランジスタとの組み合わせが使用されてもよい。ヘテロ構造を有するエピタキシャル成長ナノワイヤを形成する方法に関しては、米国特許出願公開第２００４／００７５４６４号明細書を参照されたい。
【００３３】
一実施形態によれば、半導体デバイスは、第１のヘテロ構造を具備するナノワイヤを有する１つのＷＩＧＦＥＴの集合を具備し、別の集合は、異なる第２のヘテロ構造を有するナノワイヤを具備するか、あるいはヘテロ構造を有していないナノワイヤを具備する。ヘテロ構造は各ナノワイヤのゲート部分に配置される。これにより、２つの集合は異なる閾値電圧を有する。大きなバリアを形成するヘテロ構造はＥ‐ＷＩＧＦＥＴ特性を向上し、小さなバリアはＤ‐ＷＩＧＦＥＴ特性を向上する。従って、デバイスのＥ‐ＷＩＧＦＥＴは、デバイスのＤ‐ＷＩＧＦＥＴより大きなバリアを形成するヘテロ構造を有する。異なる閾値電圧を有する２つのトランジスタの組み合わせが提供する効果を実現するために、デバイス中、それらの集合は組み合わせて使用される。図９は、本発明に係る半導体デバイスを限定的でない一例として示す。図９において、第１のＷＩＧＦＥＴの集合９１０は、ヘテロ構造９０８を具備し且つＥ‐ＷＩＧＦＥＴを形成するナノワイヤ９０７を有する。ヘテロ構造を有していないナノワイヤ９１２によって形成された第２の集合９１５に、Ｄ‐ＷＩＧＦＥＴが形成される。
【００３４】
５．シェル層への不純物添加の追加
図１０に概略的に示されるように、ナノワイヤチャネルのコアを形成するナノワイヤ１０５を取り囲むシェル層１０１０に不純物添加（ｎ型又はｐ型）を追加することにより、閾値電圧が調整されてもよい。誘電体層１０７０はシェル層１０１０の外側にゲートコンタクトに隣接して形成されてもよい。図をわかりやすくするため、ドレインコンタクト及びソースコンタクトなどの本実施形態に無関係の部分は、図から省略されている。この不純物添加の追加は、トランジスタチャネルにおける電荷を追加又は補償してもよく、それにより、トランジスタの閾値電圧に影響を及ぼす。
【００３５】
ナノワイヤチャネルのコアを取り囲むシェル層に不純物（ｎ型又はｐ型）を追加することにより、閾値電圧が調整されてもよい。キャリアの量は、シェル層１０１０の厚さ及び不純物添加レベルにより判定される。通常、シェル層の厚さは２〜２０ｎｍ程度であり、不純物添加レベルは１０１６ｃｍ−３〜１０１８ｃｍ−３程度である。この不純物添加の追加は、トランジスタチャネルにおける電荷を追加又は補償してもよく、それにより、トランジスタの閾値電圧に影響を及ぼす。シェルは、伝導帯の不連続性ΔＥｃによって、ゲートとトランジスタチャネルとの禁制帯の整合にも影響を及ぼすことがある。シェル材料組成の変更は、ゲート側及びチャネル側に異なる影響を与え、この差が閾値電圧に加わる。従って、シェル層の材料の設計は閾値電圧に影響を及ぼしてもよく、異なるシェルを有するラップゲートトランジスタを組み合わせることにより補関数が実現されてもよい。
【００３６】
一実施形態によれば、半導体デバイスは、第１のコア／シェルへテロ構造を含むナノワイヤを具備する１つのＷＩＧＦＥＴの集合と、異なるコア／シェルへテロ構造を具備する別の集合とを具備し、それにより、２つの集合は異なる閾値電圧を有する。異なる閾値電圧を有する２つのトランジスタの組み合わせが提供する効果を実現するために、デバイス中、それらの集合は組み合わせて使用される。
【００３７】
６．チャネルの歪み調整
ナノワイヤ技術により、格子の不整合が激しい材料の成長が可能になり、その場合、歪みに対応するために半径方向歪み解放が使用される。バンドギャップが狭いナノワイヤに引っ張り歪みが加わると、ナノワイヤのバンドギャップが増加し、禁制帯構造は変化する。例えば、ＩｎＡｓにＧａＡｓ又はＩｎＰコア／シェルを追加することにより、半導体における伝導帯の位置が影響を受け、その結果、ゲート電極のフェルミ準位に対する整合が変化する場合があり、トランジスタの閾値電圧が変化する。
【００３８】
デバイスの一実施形態によれば、１つのトランジスタの集合は、例えば歪みコア／シェルへテロ構造の成長によりチャネルに歪みが取り込まれているナノワイヤを具備し、別の集合は、例えば異なる歪みコア／シェル構造の成長によりチャネルに異なる歪みを有するナノワイヤを具備し、それにより、２つの集合は異なる閾値電圧を有する。あるいは、集合のうち一方のみが歪みコア‐シェル構造を具備する。異なる閾値電圧を有する２つのトランジスタの組み合わせが提供する効果を実現するために、デバイス中、それらの集合は組み合わせて使用される。
【００３９】
７．ゲートスタックにおける誘電体層の制御
閾値電圧において、ゲートとチャネルとの間の電位降下は、ゲート誘電体層における降下及び空乏ナノワイヤ半導体材料における降下により二分される。誘電体における電位降下は、誘電体層の厚さ及び材料の誘電率により判定される。異なるワイヤにおいて厚さ及び誘電率を変更することにより、閾値電圧が調整されてもよい。
【００４０】
デバイスの一実施形態によれば、１つのトランジスタの集合は、１つの厚さ及び誘電率を有する誘電体層１７０をゲート領域１０７に具備するナノワイヤを具備し、別の集合は、異なる厚さ及び／又は誘電率を有する誘電体層１７０をゲート領域１０７に具備するナノワイヤを具備し、それにより、２つの集合は異なる閾値電圧を有する。Ｅ‐ＷＩＧＦＥＴはＤ‐ＷＩＧＦＥＴより薄い誘電体層を有するか、又は誘電率が高い誘電体層を有する。異なる閾値電圧を有する２つのトランジスタの組み合わせが提供する効果を実現するために、デバイス中、それらの集合は組み合わせて使用される。
【００４１】
８．ナノワイヤ材料の変更
ナノワイヤ技術により、異なる基板の上にナノワイヤを成長させることが可能になるので、同一の基板上に異なる材料から成るナノワイヤを成長させてもよい。閾値電圧はフェルミ準位Efに関連し、ナノワイヤにおいて、フェルミ準位はナノワイヤの表面電位に関連する。材料が異なれば、表面電位も異なる。すなわち、フェルミ準位は、禁制帯構造内部のそれぞれ異なる位置で固定される。例えば、ＧａＡｓ、ＩｎＰ及びＳｉは中間禁制帯に固定され、ＧａＳｂは価電子帯に近接して固定され、ＩｎＡｓは伝導帯に近接して固定される。異なる材料から成るナノワイヤを使用することにより、閾値電圧の異なるデバイスを形成できる。
【００４２】
一実施形態の半導体デバイスによれば、１つのトランジスタの集合は、１つの材料から成るナノワイヤを具備し、別の集合は別の材料から成るナノワイヤを具備し、それにより、２つの集合は異なる閾値電圧を有する。Ｅ‐ＷＩＧＦＥＴを形成するトランジスタのナノワイヤは、Ｄ‐ＷＩＧＦＥＴのナノワイヤの材料より大きいバンドギャップを有する材料から製造される。異なる閾値電圧を有する２つのトランジスタの組み合わせが提供する効果を実現するために、デバイス中、それらの集合は組み合わせて使用される。
【００４３】
便宜上、異なる閾値電圧、すなわち個別のトランジスタのエンハンスメント特性又はデプリーション特性を実現するために、ナノワイヤの集合の間でただ１つのパラメータ、例えば直径が変更されるものとして上記の実施形態は説明された。当業者には理解されるであろうが、半導体デバイスの設計を更に適応させるために、上記の実施形態を組み合わせることができる。例えば、個別の効果を向上するために、直径の変更と、不純物添加レベルが異なるコアシェルとの組み合わせが使用されてもよい。閾値レベルを変更するために、先に説明された方法（１〜８）のいずれか又はそれらの組み合わせを使用でき、デバイスに集積される集合の数には原則として制限はない。上述の教示を用いれば、当該技術において周知である方法を使用する当業者が、そのような組み合わせを考え且つ実施することは可能である。
【００４４】
デバイスの例示的な実現形態として、一実施形態が図１１に概略的に示される。デバイスは２つのナノワイヤの集合を具備し、一方の集合のナノワイヤＷＩＧＦＥＴはｎ型１１０１であり、他方の集合のナノワイヤＷＩＧＦＥＴはｐ型１１０２である。デバイスの閾値電圧を調整するために、先に説明された方法、例えば直径又は不純物添加レベルが使用される。ナノワイヤ１０５は、図示されるような３つのセグメントによって形成されてもよく、リード１１０５及びチャネル１１７０は、図３の下部ｎ＋セグメント１１１、上部ｎ＋セグメント１１３及び中間ｎ−セグメント１１２に対応する異なる半導体材料により補填される。ｎ型ＦＥＴの場合、リード／チャネルヘテロ接合はI型又はII型であり、チャネル材料はリード材料に対して正の伝導帯オフセットを有する。リードはｎ型不純物を添加されており、チャネルはｐ型不純物を添加されている。チャネルにＩｎＡｓＰを使用し且つリードにＩｎＡｓを使用するなど、チャネルのｐ型不純物添加をリードにおける不純物添加より有効に取り込むことができるようにチャネル材料は選択される。ヘテロ接合と不純物添加との組み合わせにより、不純物添加又はヘテロ接合を単独で採用した場合と比較して低い不純物添加レベル及び小さな伝導帯オフセットを使用して、ある特定の閾値電圧差を実現できる。不純物添加の極性を逆にし且つ負の価電子帯オフセットを有するリード／チャネルヘテロ接合オフセットを使用して、ｐ型ＦＥＴも同様にして構成できる。
【００４５】
異なるナノワイヤの集合を具備するデバイスの更に別の実施形態によれば、全ての集合は、先に説明された方法によって実現される異なる閾値電圧を有する。少なくとも１つの集合は、その集合をデプリーション型トランジスタ（ＤＷＩＧＦＥＴ）にする閾値電圧を有し、少なくとも１つの別の集合は、エンハンスメント型トランジスタ（ＥＷＩＧＦＥＴ）として動作する。閾値電圧の差は、集合のうち１つにヘテロ構造を挿入することにより実現される。双方の型（エンハンスメント型及びデプリーション型）のトランジスタが得られれば、それらのトランジスタを組み合わせて、複雑な回路、例えば直接結合フィールドロジック回路を形成してもよい。
【００４６】
本発明に係るＥＷＩＧＦＥＴ及びＤＷＩＧＦＥＴを具備するのに適する基本デバイスは、１つのＥ‐ＷＩＧＦＥＴ及び１つのＤ‐ＷＩＧＦＥＴを具備する図１２に概略的に示されるインバータである。Ｅ‐ＷＩＧＦＥＴ及びＤ‐ＷＩＧＦＥＴは、基板上に個別に形成されてもよく、あるいは同一のナノワイヤに交互に形成されてもよい。
【００４７】
デバイスの基板に適する材料はＳｉ、ＧａＡｓ、ＧａＰ、ＧａＰ：Ｚｎ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ＧａＮ、Ａｌ２Ｏ３、ＳｉＣ、Ｇｅ、ＧａＳｂ、ＺｎＯ、ＩｎＳｂ、ＳＯＩ（シリコン・オン・インシュレータ）、ＣｄＳ、ＺｎＳｅ、ＣｄＴｅを含むが、それらに限定されない。ナノワイヤに適する材料は、ＧａＡｓ（ｐ）、ＩｎＡｓ、Ｇｅ、ＺｎＯ、ＩｎＮ、ＧａＩｎＮ、ＧａＮ、ＡｌＧａＩｎＮ、ＢＮ、ＩｎＰ、ＩｎＡｓＰ、ＧａＩｎＰ、ＩｎＧａＰ：Ｓｉ、ＩｎＧａＰ：Ｚｎ、ＧａＩｎＡｓ、ＡｌＩｎＰ、ＧａＡｌＩｎＰ、ＧａＡｌＩｎＡｓＰ、ＧａＩｎＳｂ、ＩｎＳｂ及びＳｉなどのIV族半導体、III‐V族半導体、II‐VI族半導体を含むが、それらに限定されない。尚、本発明に係る方法及びデバイスは、バンドギャップが大きいことを特徴とし且つ高電圧及び／又は高出力の用途に適するＧａＮ、ＩｎＮ及びＡｌＮなどの窒化物を利用するデバイスの製造に適する。商用として興味深い他の組み合わせはＧａＡｓ、ＧａＩｎＰ、ＧａＡｌＩｎＰ、ＧａＰ系を含むが、それらに限定されない。使用可能なドナードーパントはＳｉ、Ｓｎ、Ｔｅ、Ｓｅ、Ｓなどであるが、それらには限定されず、アクセプタドーパントはＺｎ、Ｆｅ、Ｍｇ、Ｂｅ、Ｃｄなどである。
【００４８】
本発明の一実施形態に係る直径の異なるナノワイヤを具備する半導体デバイスを製造する方法は、
ａ）基板の少なくとも１つの第１の限定された領域に第１の大きさの触媒粒子を蒸着するか、又は所定の第１の直径の複数の開口部が所定の位置に形成された成長マスクを基板の少なくとも１つの第１の限定された領域に配置することにより、基板の少なくとも１つの第１の限定された領域に第１の大きさの大きさ定義を規定する工程と、
ｂ）基板の少なくとも１つの第２の限定された領域に第２の大きさの触媒粒子を蒸着するか、又は所定の第２の直径の複数の開口部が所定の位置に形成された成長マスクを基板の少なくとも１つの第２の限定された領域に配置することにより、基板の少なくとも１つの第２の限定された領域に第２の大きさの大きさ定義を規定する工程と、
ｃ）第１の大きさの触媒粒子及び第２の大きさの触媒粒子の双方から同時にナノワイヤを成長させるか、又は第１の直径の開口部及び第２の直径の開口部から同時にナノワイヤを成長させることにより、第１の閾値と関連する第１の直径を有する第１のナノワイヤの集合及び第２の閾値と関連する第２の直径を有する第２のナノワイヤの集合を形成する工程と、
ｄ）第１のナノワイヤの集合及び第２のナノワイヤの集合が個別にアドレス指定可能であるように、第１のナノワイヤの集合及び第２のナノワイヤの集合を接触させる工程とを含む。
【００４９】
本発明の一実施形態に係る異なる特性を示すナノワイヤを具備する半導体デバイスを製造する方法は、
ａ）第１の成長ランにおいて、基板の少なくとも１つの第１の限定された領域に第１の特性を有するナノワイヤを成長させ、第１のナノワイヤの集合を形成する工程と、
ｂ）第２の成長ランにおいて、基板の少なくとも１つの第２の限定された領域に第２の特性を有するナノワイヤを成長させ、第２のナノワイヤの集合を形成する工程と、
ｃ）第１のナノワイヤの集合及び第２のナノワイヤの集合が個別にアドレス指定可能であるように、第１のナノワイヤの集合及び第２のナノワイヤの集合を接触させる工程とを含む。
【００５０】
ナノワイヤの成長は、異方性成長を補助するために粒子が使用される選択エピタキシを含んでもよい。成長方法として、化学ビームエピタキシ又は異なる種類の気相エピタキシ法が採用されてもよい。金属粒子を規定するために、リソグラフィ法又は金属粒子蒸着が使用され、金属粒子の大きさはワイヤの直径を決定する。通常、標準偏差５％で、２００ｎｍ以下の直径を製造できる。ワイヤは限定された場所でのみ成長し、この粒子補助成長モードにおいて、平面成長速度は無視できるほどの値である。半導体基板上にナノワイヤを成長させるのに適する方法は、米国特許出願公開第２００３／０１０２４４号明細書に記載される。ヘテロ構造を有するエピタキシャル成長ナノワイヤを形成する方法に関しては、米国特許出願公開第２００４／００７５４６４号明細書を参照。これに代わる方法として、ナノワイヤを成長させるために選択エリアエピタキシ（ＳＡＥ）を使用できる。
【００５１】
以上、主にいくつかの実施形態を参照して本発明を説明した。しかし、当業者には容易に理解されるように、先に開示された実施形態以外の他の実施形態も、添付の請求の範囲により定義される本発明の範囲内で同等に可能である。
【００５２】
【表１】
【００５３】
歪みのない種々の半導体材料の室温移動度
【特許請求の範囲】
【請求項１】
少なくとも２つの縦型ナノワイヤラップ絶縁ゲート電界効果トランジスタ（１０１、１０２）を含む半導体デバイスであって、
各トランジスタは、前記トランジスタのチャネルを含む塊状ナノワイヤ（１０５）含み、前記トランジスタのうちの１つのトランジスタの閾値電圧は、前記トランジスタのうちの他のトランジスタの閾値電圧と異なる、
こととを特徴とする半導体デバイス。
【請求項２】
前記トランジスタは、それぞれ個別にアドレス指定可能な少なくとも２つの集合に分類され、前記少なくとも２つの集合のそれぞれは、同一の閾値電圧を有する複数のナノワイヤからなることを特徴とする請求項１記載の半導体デバイス。
【請求項３】
第１のトランジスタの集合（４０５）は、第１の閾値電圧を規定する第１の直径を各々が有する複数のナノワイヤを含み、第２のトランジスタの集合（４０６）は、第２の閾値電圧を規定する第２の直径を各々が有する複数のナノワイヤを含むことを特徴とする請求項２記載の半導体デバイス。
【請求項４】
前記第１のトランジスタの集合はエンハンスメント型であり、前記第２のトランジスタの集合はデプリーション型であり、前記第１の集合（４０５）の前記ナノワイヤの直径は、前記第２の集合（４０６）の前記ナノワイヤの直径より小さいことを特徴とする請求項３記載の半導体デバイス。
【請求項５】
前記第１の集合の前記ナノワイヤの直径は２０ｎｍ未満である請求項４記載の半導体デバイス。
【請求項６】
第１のトランジスタの集合は、第１の閾値電圧を規定する第１の不純物添加レベルを各々が有する複数のナノワイヤを含み、第２のトランジスタの集合は、第２の閾値電圧を規定する第２の不純物添加レベルを各々が有する複数のナノワイヤを含むことを特徴とする請求項２記載の半導体デバイス。
【請求項７】
前記第１のトランジスタの集合はエンハンスメント型であり、前記第２のトランジスタの集合はデプリーション型であり、前記第１の集合の前記ナノワイヤの不純物添加レベルは、前記第２の集合の前記ナノワイヤの不純物添加レベルより低いことを特徴とする請求項６記載の半導体デバイス。
【請求項８】
前記不純物添加レベルは１０１６ｃｍ−３から１０１８ｃｍ−３の範囲内であることを特徴とする請求項７記載の半導体デバイス。
【請求項９】
前記トランジスタの各々は、前記ナノワイヤ（１０５）の一部を取り囲むゲートコンタクト（１６０）と、前記ゲートコンタクト（１６０）と前記ナノワイヤ（１０５）との間の誘電体層（１７０）とを含むゲートスタックを含み、
第１のトランジスタの集合は、第１の閾値電圧を規定する第１の仕事関数を示す第１のゲートスタックを各々が有する複数のナノワイヤを含み、第２のトランジスタの集合は、第２の閾値電圧を規定する第２の仕事関数を示す第２のゲートスタックを各々が有する複数のナノワイヤを含むことを特徴とする請求項２記載の半導体デバイス。
【請求項１０】
前記第１のトランジスタの集合はエンハンスメント型であり、前記第２のトランジスタの集合はデプリーション型であり、前記第１のゲートスタックは、前記第２のゲートスタックより大きい仕事関数を有することを特徴とする請求項９記載の半導体デバイス。
【請求項１１】
前記第１のゲートスタックは第１の金属又は金属の組み合わせのゲートコンタクトを含み、前記第２のゲートスタックは第２の金属又は金属の組み合わせのゲートコンタクトを含み、前記第１の金属又は金属の組み合わせは、前記第２の金属又は金属の組み合わせより大きい仕事関数を有することを特徴とする請求項１０記載の半導体デバイス。
【請求項１２】
前記第１のゲートスタックは、第１の仕事関数を規定する第１の不純物添加レベルを有する不純物添加層を含み、前記第２のゲートスタックは、第２の仕事関数を規定し且つ前記第１の不純物添加層とは異なる第２の不純物添加層を有する不純物添加層を含むことを特徴とする請求項１０記載の半導体デバイス。
【請求項１３】
前記トランジスタは、前記ナノワイヤ（１０５）の一部を取り囲むゲートコンタクト（１６０）を含み、前記取り囲まれた部分は、ゲート領域（１０７）を規定し、
第１のトランジスタの集合は、第１の閾値電圧を規定する第１のヘテロ構造を前記ゲート領域（１０７）内に各々が有する複数のナノワイヤ（１０５）を含み、第２のトランジスタの集合は、第２の閾値電圧を規定するヘテロ構造を前記ゲート領域（１０７）内に各々が有するか又はヘテロ構造を有さない複数のナノワイヤを含むことを特徴とする請求項２記載の半導体デバイス。
【請求項１４】
前記第１のトランジスタの集合はエンハンスメント型であり、前記第２のトランジスタの集合はデプリーション型であり、前記第１のトランジスタの集合の前記ナノワイヤにおける前記へテロ構造は、前記第２のトランジスタの集合の前記ナノワイヤにおける前記へテロ構造より大きいバリアを形成することを特徴とする請求項１３記載の半導体デバイス。
【請求項１５】
前記ナノワイヤ（１０５）は少なくとも部分的に不純物添加シェル層（１０１０）により取り囲まれ、第１のトランジスタの集合の各トランジスタは、第１の閾値電圧を規定するように前記取り囲まれたナノワイヤに対して第１のキャリア濃度を規定する第１のシェル層（１０７）を含み、第２のトランジスタの集合の各トランジスタは、第２の閾値電圧を規定するように前記取り囲まれたナノワイヤに対して前記第１のキャリア濃度とは異なる第２のキャリア濃度を規定する第２のシェル層（１０７）を含むことを特徴とする請求項２記載の半導体デバイス。
【請求項１６】
前記第１の不純物添加シェル層及び前記第２の不純物添加シェル層は厚さが異なることを特徴とする請求項１５記載の半導体デバイス。
【請求項１７】
前記第１の不純物添加シェル層及び前記第２の不純物添加シェル層は不純物添加レベルが異なることを特徴とする請求項１５記載の半導体デバイス。
【請求項１８】
第１のトランジスタの集合の各トランジスタは、第１の閾値電圧を規定するように前記ナノワイヤに第１の歪みを発生する構造に従って配列され、第２のトランジスタの集合の各トランジスタは、第２の閾値電圧を規定するように前記ナノワイヤに第２の歪みを発生する構造に従って配列されることを特徴とする請求項２記載の半導体デバイス。
【請求項１９】
前記第１の集合の前記トランジスタは第１のコア／シェル構造を有し、前記第２の集合の前記トランジスタは異なるコア／シェル構造を有することを特徴とする請求項１８記載の半導体デバイス。
【請求項２０】
各トランジスタは、前記ナノワイヤ（１０５）の一部を取り囲むゲートコンタクト（１６０）と、前記ゲートコンタクト（１６０）と前記ナノワイヤ（１０５）との間の誘電体層（１７０）とを含むゲートスタックを含み、
第１のトランジスタの集合は、第１の誘電体層を有する第１のゲートスタックを含み、第２のトランジスタの集合は、第２の誘電体層を有する第２のゲートスタックを含み、前記第１の誘電体層及び前記第２の誘電体層は厚さ又は誘電率が異なることを特徴とする請求項２記載の半導体デバイス。
【請求項２１】
前記第１のトランジスタの集合はエンハンスメント型であり、前記第２のトランジスタの集合はデプリーション型であり、前記第１の誘電体層は、前記第２の誘電体層より薄いか又は前記第２の誘電体層の誘電率より高い誘電率を有することを特徴とする請求項２０記載の半導体デバイス。
【請求項２２】
第１のトランジスタの集合は、第１の材料のナノワイヤを含み、第２のトランジスタの集合は、第２の材料のナノワイヤを含み、前記材料のバンドギャップはそれぞれ異なることを特徴とする請求項２記載の半導体デバイス。
【請求項２３】
前記第１のトランジスタの集合はエンハンスメント型であり、前記第２のトランジスタの集合はデプリーション型であり、前記第１の材料は前記第２の材料より大きいバンドギャップを有する請求項２２記載の半導体デバイス。
【請求項２４】
異なる閾値電圧を有する前記トランジスタは同一のナノワイヤに形成される請求項１乃至２３のいずれか１項に記載の半導体デバイス。
【請求項２５】
異なる閾値電圧を有する前記トランジスタは１回の成長ランの間に形成されることを特徴とする請求項１乃至２３のいずれか１項に記載の半導体デバイス。
【請求項２６】
前記トランジスタはｎ型及びｐ型の双方である請求項１乃至２５のいずれか１項に記載の半導体デバイス。
【請求項２７】
前記トランジスタはｎ型及びｐ型の双方である請求項１乃至２５のいずれか１項に記載の半導体デバイス。
【請求項２８】
複数のナノワイヤを具備する半導体デバイスを製造する方法であって、
第１の成長ランにおいて、基板の少なくとも１つの第１の限定された領域に第１の特性を有する複数のナノワイヤを成長させ、第１のトランジスタの集合を形成する工程と、
第２の成長ランにおいて、基板の少なくとも１つの第２の限定された領域に第２の特性を有する複数のナノワイヤを成長させ、第２のトランジスタの集合を形成する工程と、
前記第１のトランジスタの集合及び前記第２のトランジスタの集合が個別にアドレス指定可能であるように、前記第１のトランジスタの集合及び前記第２のトランジスタの集合を接触させる工程とを含むことを特徴とする方法。
【請求項２９】
前記ナノワイヤの集合は第１の閾値及び第２の閾値を特徴とする請求項２８記載の方法。
【請求項３０】
基板の少なくとも１つの第１の限定された領域に第１の大きさの触媒粒子を蒸着する工程と、
前記基板の少なくとも１つの第２の限定された領域に第２の大きさの触媒粒子を蒸着する工程と、
前記第１の触媒粒子及び前記第２の触媒粒子の双方から同時にナノワイヤを成長させ、それにより、第１の閾値に関連する第１の直径を有する第１のナノワイヤの集合及び第２の閾値に関連する第２の直径を有する第２のナノワイヤの集合を形成する工程と、
前記第１のナノワイヤの集合及び前記第２のナノワイヤの集合が個別にアドレス指定可能であるように、前記第１のナノワイヤの集合及び前記第２のナノワイヤの集合を接触させる工程とを含むことを特徴とする請求項２９記載の方法。
【請求項３１】
基板の少なくとも１つの第１の限定された領域に第１の直径の複数の開口部を有する成長マスクを配置する工程と、
前記基板の少なくとも１つの第２の限定された領域に第２の直径の複数の開口部を有する成長マスクを配置する工程と、
前記第１の直径の開口部及び前記第２の直径の開口部の双方から同時にナノワイヤを成長させ、それにより、第１の閾値に関連する第１の直径を有する第１のナノワイヤの集合及び第２の閾値に関連する第２の直径を有する第２のナノワイヤの集合を形成する工程と、
前記第１のナノワイヤの集合及び前記第２のナノワイヤの集合が個別にアドレス指定可能であるように、前記第１のナノワイヤの集合及び前記第２のナノワイヤの集合を接触させる工程とを含むことを特徴とする請求項２９記載の方法。
【請求項１】
少なくとも２つの縦型ナノワイヤラップ絶縁ゲート電界効果トランジスタ（１０１、１０２）を含む半導体デバイスであって、
各トランジスタは、前記トランジスタのチャネルを含む塊状ナノワイヤ（１０５）含み、前記トランジスタのうちの１つのトランジスタの閾値電圧は、前記トランジスタのうちの他のトランジスタの閾値電圧と異なる、
こととを特徴とする半導体デバイス。
【請求項２】
前記トランジスタは、それぞれ個別にアドレス指定可能な少なくとも２つの集合に分類され、前記少なくとも２つの集合のそれぞれは、同一の閾値電圧を有する複数のナノワイヤからなることを特徴とする請求項１記載の半導体デバイス。
【請求項３】
第１のトランジスタの集合（４０５）は、第１の閾値電圧を規定する第１の直径を各々が有する複数のナノワイヤを含み、第２のトランジスタの集合（４０６）は、第２の閾値電圧を規定する第２の直径を各々が有する複数のナノワイヤを含むことを特徴とする請求項２記載の半導体デバイス。
【請求項４】
前記第１のトランジスタの集合はエンハンスメント型であり、前記第２のトランジスタの集合はデプリーション型であり、前記第１の集合（４０５）の前記ナノワイヤの直径は、前記第２の集合（４０６）の前記ナノワイヤの直径より小さいことを特徴とする請求項３記載の半導体デバイス。
【請求項５】
前記第１の集合の前記ナノワイヤの直径は２０ｎｍ未満である請求項４記載の半導体デバイス。
【請求項６】
第１のトランジスタの集合は、第１の閾値電圧を規定する第１の不純物添加レベルを各々が有する複数のナノワイヤを含み、第２のトランジスタの集合は、第２の閾値電圧を規定する第２の不純物添加レベルを各々が有する複数のナノワイヤを含むことを特徴とする請求項２記載の半導体デバイス。
【請求項７】
前記第１のトランジスタの集合はエンハンスメント型であり、前記第２のトランジスタの集合はデプリーション型であり、前記第１の集合の前記ナノワイヤの不純物添加レベルは、前記第２の集合の前記ナノワイヤの不純物添加レベルより低いことを特徴とする請求項６記載の半導体デバイス。
【請求項８】
前記不純物添加レベルは１０１６ｃｍ−３から１０１８ｃｍ−３の範囲内であることを特徴とする請求項７記載の半導体デバイス。
【請求項９】
前記トランジスタの各々は、前記ナノワイヤ（１０５）の一部を取り囲むゲートコンタクト（１６０）と、前記ゲートコンタクト（１６０）と前記ナノワイヤ（１０５）との間の誘電体層（１７０）とを含むゲートスタックを含み、
第１のトランジスタの集合は、第１の閾値電圧を規定する第１の仕事関数を示す第１のゲートスタックを各々が有する複数のナノワイヤを含み、第２のトランジスタの集合は、第２の閾値電圧を規定する第２の仕事関数を示す第２のゲートスタックを各々が有する複数のナノワイヤを含むことを特徴とする請求項２記載の半導体デバイス。
【請求項１０】
前記第１のトランジスタの集合はエンハンスメント型であり、前記第２のトランジスタの集合はデプリーション型であり、前記第１のゲートスタックは、前記第２のゲートスタックより大きい仕事関数を有することを特徴とする請求項９記載の半導体デバイス。
【請求項１１】
前記第１のゲートスタックは第１の金属又は金属の組み合わせのゲートコンタクトを含み、前記第２のゲートスタックは第２の金属又は金属の組み合わせのゲートコンタクトを含み、前記第１の金属又は金属の組み合わせは、前記第２の金属又は金属の組み合わせより大きい仕事関数を有することを特徴とする請求項１０記載の半導体デバイス。
【請求項１２】
前記第１のゲートスタックは、第１の仕事関数を規定する第１の不純物添加レベルを有する不純物添加層を含み、前記第２のゲートスタックは、第２の仕事関数を規定し且つ前記第１の不純物添加層とは異なる第２の不純物添加層を有する不純物添加層を含むことを特徴とする請求項１０記載の半導体デバイス。
【請求項１３】
前記トランジスタは、前記ナノワイヤ（１０５）の一部を取り囲むゲートコンタクト（１６０）を含み、前記取り囲まれた部分は、ゲート領域（１０７）を規定し、
第１のトランジスタの集合は、第１の閾値電圧を規定する第１のヘテロ構造を前記ゲート領域（１０７）内に各々が有する複数のナノワイヤ（１０５）を含み、第２のトランジスタの集合は、第２の閾値電圧を規定するヘテロ構造を前記ゲート領域（１０７）内に各々が有するか又はヘテロ構造を有さない複数のナノワイヤを含むことを特徴とする請求項２記載の半導体デバイス。
【請求項１４】
前記第１のトランジスタの集合はエンハンスメント型であり、前記第２のトランジスタの集合はデプリーション型であり、前記第１のトランジスタの集合の前記ナノワイヤにおける前記へテロ構造は、前記第２のトランジスタの集合の前記ナノワイヤにおける前記へテロ構造より大きいバリアを形成することを特徴とする請求項１３記載の半導体デバイス。
【請求項１５】
前記ナノワイヤ（１０５）は少なくとも部分的に不純物添加シェル層（１０１０）により取り囲まれ、第１のトランジスタの集合の各トランジスタは、第１の閾値電圧を規定するように前記取り囲まれたナノワイヤに対して第１のキャリア濃度を規定する第１のシェル層（１０７）を含み、第２のトランジスタの集合の各トランジスタは、第２の閾値電圧を規定するように前記取り囲まれたナノワイヤに対して前記第１のキャリア濃度とは異なる第２のキャリア濃度を規定する第２のシェル層（１０７）を含むことを特徴とする請求項２記載の半導体デバイス。
【請求項１６】
前記第１の不純物添加シェル層及び前記第２の不純物添加シェル層は厚さが異なることを特徴とする請求項１５記載の半導体デバイス。
【請求項１７】
前記第１の不純物添加シェル層及び前記第２の不純物添加シェル層は不純物添加レベルが異なることを特徴とする請求項１５記載の半導体デバイス。
【請求項１８】
第１のトランジスタの集合の各トランジスタは、第１の閾値電圧を規定するように前記ナノワイヤに第１の歪みを発生する構造に従って配列され、第２のトランジスタの集合の各トランジスタは、第２の閾値電圧を規定するように前記ナノワイヤに第２の歪みを発生する構造に従って配列されることを特徴とする請求項２記載の半導体デバイス。
【請求項１９】
前記第１の集合の前記トランジスタは第１のコア／シェル構造を有し、前記第２の集合の前記トランジスタは異なるコア／シェル構造を有することを特徴とする請求項１８記載の半導体デバイス。
【請求項２０】
各トランジスタは、前記ナノワイヤ（１０５）の一部を取り囲むゲートコンタクト（１６０）と、前記ゲートコンタクト（１６０）と前記ナノワイヤ（１０５）との間の誘電体層（１７０）とを含むゲートスタックを含み、
第１のトランジスタの集合は、第１の誘電体層を有する第１のゲートスタックを含み、第２のトランジスタの集合は、第２の誘電体層を有する第２のゲートスタックを含み、前記第１の誘電体層及び前記第２の誘電体層は厚さ又は誘電率が異なることを特徴とする請求項２記載の半導体デバイス。
【請求項２１】
前記第１のトランジスタの集合はエンハンスメント型であり、前記第２のトランジスタの集合はデプリーション型であり、前記第１の誘電体層は、前記第２の誘電体層より薄いか又は前記第２の誘電体層の誘電率より高い誘電率を有することを特徴とする請求項２０記載の半導体デバイス。
【請求項２２】
第１のトランジスタの集合は、第１の材料のナノワイヤを含み、第２のトランジスタの集合は、第２の材料のナノワイヤを含み、前記材料のバンドギャップはそれぞれ異なることを特徴とする請求項２記載の半導体デバイス。
【請求項２３】
前記第１のトランジスタの集合はエンハンスメント型であり、前記第２のトランジスタの集合はデプリーション型であり、前記第１の材料は前記第２の材料より大きいバンドギャップを有する請求項２２記載の半導体デバイス。
【請求項２４】
異なる閾値電圧を有する前記トランジスタは同一のナノワイヤに形成される請求項１乃至２３のいずれか１項に記載の半導体デバイス。
【請求項２５】
異なる閾値電圧を有する前記トランジスタは１回の成長ランの間に形成されることを特徴とする請求項１乃至２３のいずれか１項に記載の半導体デバイス。
【請求項２６】
前記トランジスタはｎ型及びｐ型の双方である請求項１乃至２５のいずれか１項に記載の半導体デバイス。
【請求項２７】
前記トランジスタはｎ型及びｐ型の双方である請求項１乃至２５のいずれか１項に記載の半導体デバイス。
【請求項２８】
複数のナノワイヤを具備する半導体デバイスを製造する方法であって、
第１の成長ランにおいて、基板の少なくとも１つの第１の限定された領域に第１の特性を有する複数のナノワイヤを成長させ、第１のトランジスタの集合を形成する工程と、
第２の成長ランにおいて、基板の少なくとも１つの第２の限定された領域に第２の特性を有する複数のナノワイヤを成長させ、第２のトランジスタの集合を形成する工程と、
前記第１のトランジスタの集合及び前記第２のトランジスタの集合が個別にアドレス指定可能であるように、前記第１のトランジスタの集合及び前記第２のトランジスタの集合を接触させる工程とを含むことを特徴とする方法。
【請求項２９】
前記ナノワイヤの集合は第１の閾値及び第２の閾値を特徴とする請求項２８記載の方法。
【請求項３０】
基板の少なくとも１つの第１の限定された領域に第１の大きさの触媒粒子を蒸着する工程と、
前記基板の少なくとも１つの第２の限定された領域に第２の大きさの触媒粒子を蒸着する工程と、
前記第１の触媒粒子及び前記第２の触媒粒子の双方から同時にナノワイヤを成長させ、それにより、第１の閾値に関連する第１の直径を有する第１のナノワイヤの集合及び第２の閾値に関連する第２の直径を有する第２のナノワイヤの集合を形成する工程と、
前記第１のナノワイヤの集合及び前記第２のナノワイヤの集合が個別にアドレス指定可能であるように、前記第１のナノワイヤの集合及び前記第２のナノワイヤの集合を接触させる工程とを含むことを特徴とする請求項２９記載の方法。
【請求項３１】
基板の少なくとも１つの第１の限定された領域に第１の直径の複数の開口部を有する成長マスクを配置する工程と、
前記基板の少なくとも１つの第２の限定された領域に第２の直径の複数の開口部を有する成長マスクを配置する工程と、
前記第１の直径の開口部及び前記第２の直径の開口部の双方から同時にナノワイヤを成長させ、それにより、第１の閾値に関連する第１の直径を有する第１のナノワイヤの集合及び第２の閾値に関連する第２の直径を有する第２のナノワイヤの集合を形成する工程と、
前記第１のナノワイヤの集合及び前記第２のナノワイヤの集合が個別にアドレス指定可能であるように、前記第１のナノワイヤの集合及び前記第２のナノワイヤの集合を接触させる工程とを含むことを特徴とする請求項２９記載の方法。
【図２】
【図３】
【図４】
【図８】
【図１】
【図５】
【図６】
【図７】
【図９】
【図１０】
【図１１】
【図３】
【図４】
【図８】
【図１】
【図５】
【図６】
【図７】
【図９】
【図１０】
【図１１】
【公表番号】特表２０１０−５０３９８１（Ｐ２０１０−５０３９８１Ａ）
【公表日】平成２２年２月４日（２０１０．２．４）
【国際特許分類】
【出願番号】特願２００９−５２７８４７（Ｐ２００９−５２７８４７）
【出願日】平成１９年９月１９日（２００７．９．１９）
【国際出願番号】ＰＣＴ／ＥＰ２００７／０５９９１４
【国際公開番号】ＷＯ２００８／０３４８５０
【国際公開日】平成２０年３月２７日（２００８．３．２７）
【出願人】（５０６１７７５９０）クナノ アーベー (15)
【氏名又は名称原語表記】ＱｕＮａｎｏ ＡＢ
【住所又は居所原語表記】Ｉｄｅｏｎ Ｐａｒｋ，ＳＥ−２２３ ７０ Ｌｕｎｄ，Ｓｗｅｄｅｎ
【Ｆターム（参考）】
【公表日】平成２２年２月４日（２０１０．２．４）
【国際特許分類】
【出願日】平成１９年９月１９日（２００７．９．１９）
【国際出願番号】ＰＣＴ／ＥＰ２００７／０５９９１４
【国際公開番号】ＷＯ２００８／０３４８５０
【国際公開日】平成２０年３月２７日（２００８．３．２７）
【出願人】（５０６１７７５９０）クナノ アーベー (15)
【氏名又は名称原語表記】ＱｕＮａｎｏ ＡＢ
【住所又は居所原語表記】Ｉｄｅｏｎ Ｐａｒｋ，ＳＥ−２２３ ７０ Ｌｕｎｄ，Ｓｗｅｄｅｎ
【Ｆターム（参考）】
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