【課題】 ゲート電極が可動な電界効果型トランジスタを提供する。
【解決手段】 半導体層と、前記半導体層内に少なくとも２つの活性領域と、前記活性領域に接するソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間の半導体層の上に絶縁層とゲート電極とを有する電界効果型トランジスタであって、
前記電界効果型トランジスタは前記ゲート電極および前記絶縁層の間に配置される、分子を吸着するための吸着部位を有し、
前記ゲート電極を駆動するための駆動手段を有することを特徴とする電界効果型トランジスタ。 （もっと読む）

【課題】高電子移動度トランジスタの耐圧を高くする。
【解決手段】第１の高電子移動度トランジスタ４と、負の閾値電圧を有する第２の高電子移動度トランジスタ６とを有し、第２の高電子移動度トランジスタ６のソースＳ２は、第１の高電子移動度トランジスタ４のゲートＧ１に接続され、第２の高電子移動度トランジスタ６のゲートＧ２は、第１の高電子移動度トランジスタ４のソースＳ１に接続されている。 （もっと読む）

【課題】ターンオン防止付き複合半導体デバイスを提供する。
【解決手段】本明細書は、ターンオン防止制御を有する複合III-窒化物半導体デバイスの種々の実現を開示する。１つの好適な実現では、ノーマリオフ複合半導体デバイスが、ノーマリオンIII-窒化物パワートランジスタ、及びこのノーマリオンIII-窒化物パワートランジスタとカスコード接続された低電圧（ＬＶ）デバイスを具えて、ノーマリオフ複合半導体デバイスを形成する。このＬＶデバイスは、ノイズを伴う環境内で、ノイズ電流が、ノーマリオンIII-窒化物パワートランジスタのチャネルを通って流れることを防止することによって、ノーマリオフ複合半導体デバイスに、ターンオン防止制御を与えるように構成されている。 （もっと読む）

【課題】所望の温度特性を有することによって回路規模を小さくできるＭＯＳトランジスタを提供する。
【解決手段】ゲート絶縁膜３０は、ソース領域５１とドレイン領域５２との間の領域の上に設けられる。ゲート電極４０は、ゲート絶縁膜３０の上に設けられる。空乏層４２は、Ｐ型半導体層４１とＰ型半導体層４１の下層（ゲート絶縁膜３０）との接合面に生じる。温度が変化すると、ゲート電極４０内部の空乏層４２の領域が変化し、チャネル形成に対するゲート電圧の影響が変化するので、閾値電圧は通常のＭＯＳトランジスタの場合よりも変化する。このことを利用し、ＭＯＳトランジスタが所望の温度特性を有するよう制御されるので、温度補正回路が不要になる。よって、回路規模が小さくなる。 （もっと読む）

【課題】製造工程数を増加させることなく、ＥＳＤ保護素子としてのＬＤＭＯＳトランジスタのスナップバック電圧をＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタのスナップバック電圧より低くし、且つＥＳＤ保護素子としてのＬＤＭＯＳトランジスタの熱破壊電流値をスナップバック電圧の改善前より大きくする。
【解決手段】 ＥＳＤ保護素子としてのＬＤＭＯＳトランジスタ３２は、Ｎ型エピタキシャル層３と、Ｎ＋型埋め込み層２と、Ｎ型エピタキシャル層３の表面に形成されたドリフト層１１と、エピタキシャル層３の表面に形成されたＰ型のボディ層１０と、Ｐボディ層１０の表面に形成されたＮ＋型ソース層１４と、エピタキシャル層３の表面上に形成されたゲート絶縁膜５、６と、ゲート絶縁膜５、６上に形成されたゲート電極８と、を具備し、Ｎ＋型ソース層１４の下方のボディ層１０の底部にＰ型ボディ層窪み部１０ａが形成されている。 （もっと読む）

【課題】 ＩＣまたはＬＳＩの標準電源電圧用のトランジスタ構成部分ないしはプロセス技術を活用して高電圧動作電界効果トランジスタを該ＩＣ中に作りこむ。
【解決手段】 電界効果トランジスタの動作電圧を大きくするために、ゲートにドレイン電位に応じて変化する電位分布を設ける手段をとる。 （もっと読む）

【課題】エンハンスメント型ＦＥＴとディプレッション型ＦＥＴとを半導体基板上に集積する場合に製造コストを低減できる半導体装置の製造方法を提供する。
【解決手段】この製造方法は、ディプレッション型電界効果トランジスタの形成予定領域１２Ｄａでゲート電極１２に開口部３２，３３を形成する工程と、ゲート電極１２をマスクとして、アクティブ領域２１に不純物を斜めイオン注入することにより、開口部３２，３３の下方にゲート電極１２の両側の一方から他方にかけて連続的に分布する不純物拡散領域を形成すると同時に、ゲート電極１２の両側にそれぞれ不純物拡散領域を形成する工程とを含む。 （もっと読む）

【課題】エンハンスメント型ＦＥＴとディプレッション型ＦＥＴとを集積する場合に製造工程数の削減を実現できる半導体装置の製造方法を提供する。
【解決手段】この製造方法は、アクティブ領域１１を横断しゲート電極１０Ａよりも長さが短いゲート電極１０Ｂを形成する工程と、ゲート電極１０Ａ，１０Ｂをマスクとして、アクティブ領域１１に不純物を斜めイオン注入することにより、ゲート電極１０Ａのゲート長方向両側の領域に互いに連続しない不純物拡散領域２０ａ，２０ｂを形成するとともに、ゲート電極１０Ｂのゲート長方向両側の一方の領域から他方の領域に亘って連続する不純物拡散領域２０ｇ，２０ｈを形成する斜めイオン注入工程とを含む。 （もっと読む）

【課題】トランジスタの耐圧を向上し、動作信頼性を向上出来る不揮発性半導体記憶装置及びディプレッション型ＭＯＳトランジスタを提供すること。
【解決手段】ゲート電極２６と、第１不純物濃度を有するチャネル領域２２と、第１不純物濃度よりも大きな第２不純物濃度を有するソース・ドレイン拡散領域２１と、チャネル領域２２とソース・ドレイン拡散領域２１とが重複する領域に形成され、第２不純物濃度よりも大きな第３不純物濃度を有する重複領域２４と、第２不純物濃度よりも大きな第４不純物濃度を有するコンタクト領域２３と、ソース・ドレイン拡散領域２１の一部領域内に形成され、第２不純物濃度よりも大きく且つ第４不純物濃度よりも小さい第５不純物濃度を有する不純物拡散領域２７とを備え、不純物拡散領域２７は、コンタクト領域２３に接し且つ重複領域２４に離隔するようにして形成される。 （もっと読む）

【課題】デプレッション型ＭＯＳトランジスタとエンハンス型ＭＯＳトランジスタによって形成される基準電圧発生回路装置の面積を大きくすることなく基準電圧の温度特性を向上させる。
【解決手段】デプレッション型ＭＯＳトランジスタの濃度プロファイルを、第一導電型チャネル領域の基板表面側の不純物濃度が薄く、かつ前記第一導電型チャネル領域と第二導電型の基板領域もしくはウェル領域にて形成されるＰＮ接合付近の前記第一導電型チャネル領域の不純物濃度が濃くなるように制御することで基準電圧の温度特性を向上させる。 （もっと読む）

【課題】オン抵抗が低く、耐圧性及びチャネル移動度が高い電界効果トランジスタ及び電界効果トランジスタの製造方法を提供すること。
【解決手段】ＭＯＳ構造を有し、窒化化合物半導体からなる電界効果トランジスタであって、基板上に形成されたｉ型または所定の導電型を有する半導体層と、エピタキシャル成長によって半導体層とソース電極およびドレイン電極のそれぞれとの間に形成された、所定の導電型とは反対の導電型を有するコンタクト層と、エピタキシャル成長によってドレイン電極側のコンタクト層と半導体層との間にゲート電極と重畳するように形成された、所定の導電型とは反対の導電型を有するとともに該コンタクト層よりもキャリア濃度が低い電界緩和層と、エピタキシャル成長によって半導体層上の電界緩和層に隣接する領域に形成された、ｉ型または所定の導電型を有する媒介層と、媒介層上に形成したゲート絶縁膜と、を備える。 （もっと読む）

【課題】 チャネル抵抗の上昇を最小限に抑えつつ、トランジスタのコンダクタンス特性に優れた半導体装置を提供する。
【解決手段】 半導体基板上にＭＯＳ型トランジスタが形成してある半導体装置において、ＭＯＳ型トランジスタは、ウェルと逆導電の不純物をチャネルドープすることにより形成されるデプレッション型トランジスタであって、かつ、ＭＯＳ型トランジスタのチャネル領域が、多結晶シリコン層もしくはアモルファスシリコン層からなる第１のチャネル領域と、単結晶シリコン層からなる第２のチャネル領域と、が順次設けられた積層構造を有しており、更に、第１のチャネル領域が、チャネルドープされた領域とウェルとの境界に形成されるＰＮ接合よりも表面側に位置している。 （もっと読む）

本発明は、ラップゲート構造を有する縦型ナノワイヤトランジスタに関する。縦型ナノワイヤトランジスタの閾値電圧は、ナノワイヤの直径、ナノワイヤの不純物添加レベル、ナノワイヤへのヘテロ構造のセグメントの導入、ナノワイヤを取り囲むシェル構造における不純物添加、ゲートスタックの仕事関数の適応、歪み調整、誘電体材料の制御又はナノワイヤ材料の選択により制御される。異なる閾値電圧を有するトランジスタが同一の基板上に形成されることにより、直接結合フィールドロジックと同様に、閾値電圧の変化を利用する最先端回路の設計が可能になる。
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【課題】ＤＭＯＳトランジスタを含む半導体装置において、チップ面積を小さくすること、及びオン抵抗が低く、電流駆動能力の高いＤＭＯＳトランジスタを提供することを目的とする。
【解決手段】Ｎ型のエピタキシャル層２の表面に逆導電型（Ｐ型）のＰ＋Ｗ層４を形成し、当該Ｐ＋Ｗ層４内にＤＭＯＳトランジスタ７０を形成する。エピタキシャル層２とドレイン領域とは、Ｐ＋Ｗ層４によって絶縁される。そのため、絶縁分離層１５で囲まれた一つの領域内に、ＤＭＯＳトランジスタと他のデバイス素子を混載できる。また、ゲート電極６の下方におけるＰ＋Ｗ層４の表面領域にＮ型のＦＮ層２０を形成する。ゲート電極６のドレイン層１２側の端部に隣接したＮ＋Ｄ層２３を形成する。また、ドレイン層１２のコンタクト領域の下方に、ドレイン層１２よりも深いＰ型不純物層（Ｐ＋Ｄ層２２，ＦＰ層２４）を形成する。 （もっと読む）

【課題】 ディプリーション型ＭＯＳトランジスタのパターン面積を増大させずに、その抵抗を大きくする。
【解決手段】 半導体基板１上にイオン注入することでチャネル領域となる低濃度不純物領域３を形成する。次に、ゲート絶縁膜４及びゲート電極５を形成する。次に、半導体基板１の全面に層間絶縁膜６を形成し、その後当該層間絶縁膜６を選択的にエッチングし、ソース形成領域及びドレイン形成領域をそれぞれ一部露出させるコンタクトホール７を形成する。次に、コンタクトホール７を介してイオン注入・熱処理（アニーリング）し、ソース領域８及びドレイン領域９を形成する。ソース領域８及びドレイン領域９はゲート電極５とオーバーラップせず、ゲート電極５の端部から数μｍ以上（例えば、３μｍ）離間して形成されている。 （もっと読む）

【課題】応力を調整し、性能向上を図った半導体装置、およびその製造法を提供すること。
【解決手段】ゲート電極１０４は、半導体基板（バルクシリコン基板、ＳＯＩ層など）１０２から電気的に絶縁されている。第１側壁スペーサ１１０がゲート電極１０４の側壁に沿って形成される。上記犠牲側壁スペーサが第１側壁スペーサ１１０と隣接するように形成される。上記犠牲側壁スペーサおよび第１側壁スペーサ１１０は半導体基板１０２を覆っている。平坦化層は、該平坦化層の一部が上記犠牲側壁スペーサと隣接するように、半導体基板１０２を覆って形成されている。上記犠牲側壁スペーサが取り除かれ、エッチングによって半導体基板１０２内にくぼみが形成される。実質的に、上記くぼみは第１側壁スペーサ１１０と上記平坦化層の一部との間に配置されている。半導体材料（ＳｉＧｅ、ＳｉＣなど）１１６は上記くぼみに堆積される。 （もっと読む）

本発明は、ドレイン延長部（８）を備えるラテラルＤＭＯＳＴに特に関する。既知のトランジスタにおいて、更なる金属ストリップ（２０）は、ゲート電極コンタクトストリップと、ソース領域コンタクト（１５）に電気的に接続されているドレインコンタクト（１６）との間に位置される。本特許出願において提案される装置において、更なる金属ストリップ（２０）とソースコンタクト（１５，１２）との間の接続部は、コンデンサ（３０）を有し、更なる金属ストリップ（２０）は更なる金属ストリップ（２０）に電圧を供給するための更なるコンタクト領域（３５）を備えている。このようにして、改善された線形性が実現可能であり、当該装置の実用性が、特に、高電力及び高周波数において改善される。好ましくは、コンデンサ（３０）は、単一の半導体基体（１）内にトランジスタと一体化されている。本発明は、更に、本発明による装置（１０）を動作させる方法を有する。
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【課題】 ドレイン電流を低下させることなくドレイン耐圧を向上させることができる半導体装置を提供する。
【解決手段】 半導体装置１００は、半導体層（２）上に設けられたゲート電極（３）と、ゲート電極（３）を挟むように半導体層（２）上に設けられたソース電極（５）およびドレイン電極（９）と、半導体層（２）上のゲート電極（３）とドレイン電極（９）との間に設けられた電極（１０）とを備え、電極（１０）の半導体層（２）側の先端部におけるゲート・ドレイン電極間方向の幅は、１０ｎｍ以上３００ｎｍ以下であることを特徴とする。 （もっと読む）

【課題】微細化されたＭＩＳＦＥＴのしきい値電圧のばらつきを低減する。
【解決手段】ＭＩＳＦＥＴ（Ｑ_１）のゲート電極９ａは、素子分離溝２によって周囲を規定されたアクティブ領域Ｌの基板１上に形成され、アクティブ領域Ｌを横切ってその一端から他端に延在している。このゲート電極９ａは、アクティブ領域Ｌと素子分離溝２との境界領域におけるゲート長がアクティブ領域Ｌの中央部におけるゲート長よりも大きく、全体としてＨ形の平面パターンで構成されている。また、このゲート電極９ａは、アクティブ領域Ｌと素子分離溝２との境界領域のゲート長方向に沿った一辺の全体とゲート幅方向に沿った二辺の一部とを覆っている。 （もっと読む）

【課題】相補型（ＣＭＯＳ）集積回路におけるプルアップデバイスとしてＰＭＯＳＦＥＴの代替品となる新たな種類のｎチャネルＭＯＳＦＥＴを提供する。
【解決手段】切換可能な負性微分抵抗（ＳＮＤＲ）特性を有するｎチャネルＦＥＴを開示している。このＳＮＤＲＦＥＴをデプリーションモードデバイスとして構成し、実質的にｐチャネルデバイスとして動作するようにバイアスをかける。このデバイスはｎチャネルデバイスであるから、動作速度は高く、一方、大規模回路として設計製造する際のプロセス技術の複雑性は緩和される。このデバイスはＣＭＯＳに匹敵する性能を達成するので論理ゲート（インバータに含まれるものなど）におけるｐチャネルプルアップデバイスの代替品として好適である。 （もっと読む）