半導体装置及びその製造方法
【課題】 チャネル抵抗の上昇を最小限に抑えつつ、トランジスタのコンダクタンス特性に優れた半導体装置を提供する。
【解決手段】 半導体基板上にＭＯＳ型トランジスタが形成してある半導体装置において、ＭＯＳ型トランジスタは、ウェルと逆導電の不純物をチャネルドープすることにより形成されるデプレッション型トランジスタであって、かつ、ＭＯＳ型トランジスタのチャネル領域が、多結晶シリコン層もしくはアモルファスシリコン層からなる第１のチャネル領域と、単結晶シリコン層からなる第２のチャネル領域と、が順次設けられた積層構造を有しており、更に、第１のチャネル領域が、チャネルドープされた領域とウェルとの境界に形成されるＰＮ接合よりも表面側に位置している。
【解決手段】 半導体基板上にＭＯＳ型トランジスタが形成してある半導体装置において、ＭＯＳ型トランジスタは、ウェルと逆導電の不純物をチャネルドープすることにより形成されるデプレッション型トランジスタであって、かつ、ＭＯＳ型トランジスタのチャネル領域が、多結晶シリコン層もしくはアモルファスシリコン層からなる第１のチャネル領域と、単結晶シリコン層からなる第２のチャネル領域と、が順次設けられた積層構造を有しており、更に、第１のチャネル領域が、チャネルドープされた領域とウェルとの境界に形成されるＰＮ接合よりも表面側に位置している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型トランジスタを含む半導体装置に関する。特に、デプレッション型トランジスタにおけるコンダクタンス特性に優れた半導体装置に関する。
【背景技術】
【０００２】
現在、半導体集積回路に用いられるＭＯＳ型トランジスタは、駆動能力の向上、チップ面積の効率化などを目的として微細化が進められている。その中でも微細化技術における問題点の一つとしてゲート酸化膜の薄膜化が挙げられる。通常、ゲート酸化膜を薄膜化した場合はキャパシタンスが増大するため、それ以外の条件を固定したままでは閾値電圧は低下する。したがって、閾値電圧を不変にしたまま、ゲート酸化膜を薄膜化させたいような場合には、閾値電圧を構成するパラメータのいずれかを変化させて、閾値電圧が等しくなるように調整するのが一般的である。
【０００３】
すなわち、下記式（１）において、閾値電圧Ｖthを一定に保つように、右辺を構成する変数のいずれかを変えることで、閾値電圧は一定のままトランジスタサイズを小さくすることができる。
【０００４】
【数１】
【０００５】
（但し、Ｖfbはフラットバンド電圧、φfはフェルミポテンシャル、Ｎaは不純物濃度、Ｖbsはバックゲートバイアス、Ｃoxはゲート酸化膜容量を表わす。）
その具体的方法として、最も簡便な方法はチャネルドープによる調整である。つまり、式（１）において、√Ｎa/Ｃoxを一定とするようにチャネルドープ量を調整すれば、理論的には、ゲート酸化膜厚が変化した場合でも、等しい閾値電圧Ｖthが得られることになる。
【０００６】
また、他の方法としては、ゲート酸化膜の誘電率εoxの変更が挙げられる。つまり、ゲート材料を酸化膜以外の高誘電体材料にすることで、実質的にゲート絶縁膜のキャパシタンスＣoxを一定にでき、閾値電圧を不変とすることができる（例えば特許文献１参照）。
【特許文献１】特許第３７７３４４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に開示される方法では、その絶縁性は向上するものの、ゲート絶縁膜材の変更に伴うプロセス煩雑化は避けられない。また、この技術はゲート絶縁膜が１０Å以下程度の極薄膜領域における対策であって、より厚膜領域（例えば１００〜２００Å程度）ではその利用価値は低い。
【０００８】
したがって、このような場合に採用すべき方法は、上述したようにチャネルドープ量による調整とすることが好ましいが、この方法を採用した場合であっても幾つかの問題が生じる。
【０００９】
例えば、同一拡散条件下においては、深さ方向の濃度プロファイルに違いが生じる。つまり、同じ閾値電圧であったとしても、チャネルドープ量が異なることにより、深さ方向のポテンシャル分布に違いが生じる。
【００１０】
この違いによる影響は、特にウェルと逆導電のドーパントを注入して形成されるデプレッション型トランジスタにおいて顕在化する。デプレッション型トランジスタは、ウェルを打ち返して形成するため、図５（ａ）に示すように、チャネルの深い領域にＰＮ接合によるポテンシャル障壁が存在する。
【００１１】
このような状態から、ゲートに電圧（ＮＭＯＳであれば負電圧）を印加してチャネルオフする場合、図５（ｂ）に示すように、表面極近傍のポテンシャルだけがゲート側のポテンシャル上昇に追従し、深い領域にポテンシャルの底が僅かに残る場合がある。（このような現象は特にチャネルドープ量が多くなるほど顕著になる。）
したがってこのようなポテンシャル分布では、トランジスタのオンオフ過程において、図５（ｃ）に示すように、コンダクタンスが連続的に変化（曲線Ａ）せず、段階的に変化（曲線Ｂ）してしまう。その結果、コンダクタンス特性が低下し、更には温度特性にも悪影響を及ぼす可能性も生じる。
【課題を解決するための手段】
【００１２】
そこで、本発明においては、ゲート電圧の変化に比較的敏感な第２のチャネル領域と、比較的鈍感な第１のチャネル領域において、それぞれ部分的に移動度を異ならせることにより、上述した課題を解決することができる。また、第１及び第２のチャネル領域を、デプレッション型トランジスタ内に必然的に形成される、ウェルとチャネルドープ領域との境界にあるＰＮ接合よりも表面側に配置することにより、移動度低下に伴うチャネル抵抗の上昇を必要最小限に留めておくことができる。
【００１３】
すなわち、本発明の目的は、チャネル抵抗の上昇を最小限に抑えつつ、トランジスタのコンダクタンス特性を向上させた半導体装置を提供することにある。
【００１４】
より具体的には、本発明は、半導体基板上にＭＯＳ型トランジスタが形成してある半導体装置において、ＭＯＳ型トランジスタは、ウェルと逆導電の不純物をチャネルドープすることにより形成されるデプレッション型トランジスタであって、かつ、ＭＯＳ型トランジスタのチャネル領域が、多結晶シリコン層もしくはアモルファスシリコン層からなる第１のチャネル領域と、単結晶シリコン層からなる第２のチャネル領域と、が順次設けられた積層構造を有しており、更に、第１のチャネル領域が、チャネルドープされた領域とウェルとの境界に形成されるＰＮ接合よりも表面側に位置している半導体装置とした。
【００１５】
すなわち、チャネル内の深い領域と浅い領域とで移動度を異ならせることにより、チャネルオンオフの過程におけるコンダクタンス特性が、変曲点を持たない連続的変化を示し、特にアナログ特性に優れた半導体装置を提供することができる。
【００１６】
また、上述した第１及び第２のチャネル領域を、デプレッション型トランジスタのチャネル領域内に形成されるＰＮ接合よりも浅いところのみに配置することで、移動度の低下に伴うチャネル抵抗の上昇を最小限に留めることができる。その結果、デプレッション型トランジスタにおけるオン抵抗の上昇を抑制しつつ、優れたコンダクタンス特性を発揮することができる。
【００１７】
また、本発明を構成するにあたり、第１のチャネル領域の結晶粒径をＬ、第１のチャネル領域における電荷移動度をμ1、第２のチャネル領域における電荷移動度をμ2としたとき、μ1がμ2よりも小さくなるように、結晶粒径Ｌが規定してあることが好ましい。
【００１８】
このように構成することにより、移動度の変化を与える手段として、結晶粒界でのキャリアトラップを利用することができる。したがって、再結晶化条件を制御することで、電荷移動度を直接的にコントロールすることができ、所望のコンダクタンス特性を発揮することができる。
【００１９】
なお、ここでの電荷移動度とは反転層を形成するキャリアの移動度を意味しており、ＮＭＯＳであれば電子、ＰＭＯＳであれば正孔を意味する。
【００２０】
また、本発明を構成するにあたり、第１のチャネル領域の結晶粒径Ｌ、第１のチャネル領域における電荷移動度μ1、第２のチャネル領域における電荷移動度μ2が、下記関係式（２）を満足することが好ましい。
【００２１】
【数２】
【００２２】
式（２）中、Ａは（２πｍeffｋbＴ）-1/2で表わされる定数項、Ｖbは粒界にトラップされたキャリアが作り出すポテンシャルをそれぞれ表す。
【００２３】
このように構成することにより、移動度μ1、μ2、及び結晶粒径Ｌの関係を一義的に確定することができ、正確な移動度の制御が可能となる。
【００２４】
また、本発明を構成するにあたり、第１のチャネル領域の厚さをｄ1とし、ＰＮ接合部の半導体基板表面からの距離をＬとしたとき、ｄ1≦Ｌ／２とすることが好ましい。
【００２５】
このように構成することにより、チャネル領域において移動度を変化させる範囲を、チャネル領域内の半分以下に限定することができ、第１のチャネル領域を設けることによって不可避的に生じるコンダクタンスの低下を、必要最小限に留めておくことができる。
【００２６】
また、本発明の別の態様は、半導体基板上にＭＯＳ型トランジスタが形成してある半導体装置の製造方法であって、半導体基板に対して不活性元素をイオン注入する工程と、半導体基板を熱処理して部分的に結晶回復させることにより、多結晶シリコン層もしくはアモルファスシリコン層からなる第１のチャネル領域と、単結晶シリコン層からなる第２のチャネル領域と、をそれぞれ形成する工程と、ＭＯＳ型トランジスタに、不純物イオンをチャネルドープすることにより、チャネル領域を形成する工程と、チャネル領域の両端に、高濃度不純物領域であるソース・ドレイン領域を形成する工程と、を含む半導体装置の製造方法である。
【発明を実施するための最良の形態】
【００２７】
【実施例】
【００２８】
以下、本発明の半導体装置に関する実施例を、Ｎ型のＭＯＳトランジスタの場合を例に採って説明する。
１．基本構造
図１は、本発明の半導体装置に用いられるＮ型ＭＯＳトランジスタの断面概略図である。このＭＯＳトランジスタ１０は、半導体基板１と、半導体基板１上に熱酸化処理により形成されたゲート酸化膜２と、ゲート酸化膜２上のポリシリコンをパターニングして形成したゲート電極３と、から構成される。更に、このゲート電極３の両端には、高濃度不純物領域であるソース・ドレイン領域４が設けられている。
【００２９】
また、このソース・ドレイン領域４の間であって、ゲート電極３の直下には、チャネル領域５が形成されている。更に、このチャネル領域５は、多結晶シリコンもしくはアモルファスシリコンからなる第１のチャネル領域５ａと、この第１のチャネル領域５ａの上層側であって、単結晶シリコンから形成される第２のチャネル領域５ｂと、から構成される。
【００３０】
また、この第１のチャネル領域５ａは、デプレッション型トランジスタにおいて必然的に形成されるＰＮ接合６よりも表面側に位置するように構成されている。なお、ここでのＰＮ接合６の位置は冶金学的な接合位置を意味しており、ＰＮ接合そのものは所定の空乏層幅を持って広がっている。
２．チャネル領域
図１におけるチャネル領域は、上述したように、第１のチャネル領域５ａと、第２のチャネル領域５ｂと、から構成されている。このとき、第１のチャネル領域５ａ及び第２のチャネル領域５ｂにおける電子移動度をそれぞれ、μ1及びμ2としたとき、μ1がμ2よりも小さくなるように、第１のチャネル領域における結晶粒径Ｌを規定してあることが好ましい。
【００３１】
この理由は、このように深い側に形成される第１のチャネル領域５ａの移動度を、粒界トラップにより僅かに低下させることができ、その結果、移動度を結晶粒径という制御可能なパラメータで直接的に支配することができるためである。
【００３２】
ここで、結晶粒径Ｌと電荷移動度μとの一般的関係について説明する。
【００３３】
一般に、多結晶もしくはアモルファスシリコン中の電荷移動度は、単結晶シリコン中のそれに比べて低下する。この主な原因は、結晶内に形成される結晶粒界（グレイン）が、自由キャリアのトラップサイトとして働いたり、トラップされたキャリアがポテンシャルバリアを形成したりして、自由キャリアの移動を阻害するためと考えられている。
【００３４】
そこでモデルとして、図２（ａ）に示すように、粒界界面に界面密度Ｑtでトラップサイトを有する結晶粒界が間隔Ｌで存在している一次元の多結晶シリコンを仮定する。
【００３５】
まず、図２（ａ）に示すように、トラップサイトに電子が捕獲されているとき、当該トラップサイトの周囲には捕獲された電子が作り出すポテンシャルＶ（ｘ）が存在していると考えられる。
【００３６】
そこで、電荷ｅ、濃度Ｎのキャリアがトラップされていると仮定して、式（３）に示すポアソン方程式を境界条件（ｘ＝０のときｄＶ／ｄｘ＝０、Ｖ＝Ｖ0）の下で解くことにより、トラップされた電子の作り出すポテンシャルＶ（ｘ）を得ることができる。このときのポテンシャル分布を式（４）及び図２（ｂ）に示す。
【００３７】
【数３】
【００３８】
【数４】
【００３９】
従って、トラップされた電子の作り出すポテンシャル障壁Ｖbは、ｘ＝０におけるポテンシャル高さＶ（０）と、ｘ＝±L／２におけるポテンシャル高さＶ（±Ｌ／２）と、の差として下記式（５）のように求めることができる。
【００４０】
【数５】
【００４１】
ここで得られるポテンシャル障壁Ｖbは、上式（３）で空間電荷密度をｅＮとおいていることから、キャリアが全てトラップサイトに捕獲されている状態、つまり（トラップサイト数）＞（キャリア数）の場合を表わしていると言える。
【００４２】
この状態から結晶粒径Ｌを大きくした場合を考える。結晶粒径Ｌを大きくすることは、トラップサイトの絶対数を減少させることと等価であるから、結晶粒径Ｌの増加に伴って、途中過程として（トラップサイト数）＝（キャリア数）という臨界状態となり、最終的には（トラップサイト数）＜（キャリア数）となる。
【００４３】
しかしながら、（トラップサイト数）＝（キャリア数）という臨界状態を超えて結晶粒径Ｌを大きくしても、全てのトラップサイトがキャリアで充填されているため、ポテンシャル障壁Ｖbの高さは、結晶粒径Ｌに依存しなくなる。その結果、ポテンシャル障壁Ｖbと結晶粒径Ｌの関係は図３（ａ）に示されるような関係となる。
【００４４】
ここでポテンシャル障壁が一定となる臨界点（Ａ）は、上式（５）において、（キャリア濃度Ｎ）＝（トラップ体積密度（Ｑt／Ｌ））となるＬ、すなわちＬ＝Ｑt／Ｎとすることによって、下記式（６）で与えられる。
【００４５】
【数６】
【００４６】
次に、このトラップされたキャリアの作り出すポテンシャルＶ（ｘ）内を、自由キャリアが移動する場合を考える。このとき、自由キャリアがポテンシャル障壁Ｖbを通過する方法は、トンネル現象によるポテンシャル障壁の通り抜けか、もしくは熱励起によるポテンシャル障壁の乗り越えか、のいずれかに大別される。ここではポテンシャル幅が広い場合を想定して、熱励起によって生じる熱電子放出が支配的であると仮定する。この熱電子放出によって生じる電流Ｊは、ボルツマン分布に従って下記式（７）のように近似できることが知られている。
【００４７】
【数７】
【００４８】
ここでｐ（ｘ）はポテンシャルＶ（ｘ）に存在する有効キャリア濃度、Ａは（２πｍeffｋbＴ）-1/2で表わされる定数項、Ｖaは移動方向に掛かる電圧を表わしている。
【００４９】
したがって、結晶粒界Ｌの多結晶シリコンにおける電気伝導度σ及び移動度μは下記の式（８）及び（９）でそれぞれ表わすことができる。
【００５０】
【数８】
【００５１】
【数９】
【００５２】
最後に、上記（９）式の右辺にあるポテンシャル障壁Ｖbに、式（５）あるいは（６）を代入することにより、結晶粒径Ｌと移動度μとの関係が求まる。得られた結果を図３（ｂ）に示す。ただし、キャリア数はトラップサイト数よりも数桁高いことが一般的であるため、結晶粒径Ｌと移動度μは図３（ｂ）中の領域（Ｂ）に相当するような比例関係になる。
【００５３】
したがって、本発明では上式（９）を第１のチャネル領域における移動度μ1と考えることにより、下記式（１０）を満たすような結晶粒径Ｌを確定することができる。
【００５４】
【数１０】
【００５５】
３．コンダクタンス特性
次いで、上述したように、結晶粒径Ｌで電荷移動度μを制御した場合のコンダクタンス特性の変化について説明する。一般に、ＭＯＳトランジスタにおける相互コンダクタンスｇｍは、以下の式（１１）で表わされる。
【００５６】
【数１１】
【００５７】
ここで、一般的なＭＯＳトランジスタにおけるコンダクタンス特性を図４に示す。この図４は、横軸にゲート電圧Ｖｇを採り、縦軸に相互コンダクタンスｇｍを採って示したグラフである。この図から理解できるように、ｇｍはゲート電圧Ｖｇに対して極大値を示すように変化し、Ｖg＝Ｖthの時に、極大値ｇｍmaxを採るように変化している。
【００５８】
ＭＯＳトランジスタがこのようなコンダクタンス特性を示すのは、一般に、散乱機構の変化と考えられている。例えばＶg≦Ｖthのような弱反転状態の場合、反転層内でのキャリア密度は低く、運動エネルギーも小さいため、主なキャリア散乱としてはクーロン反発によって生じる不純物散乱となる。ここでゲート電圧を上昇させていくと、反転層領域に少数キャリアが局在することでバルク内の固定電荷がスクリーニングされる結果、Ｖgの増大に比例してキャリア移動度は増加していくこととなる。
【００５９】
一方、Ｖg≧Ｖthのような強反転状態の場合、不純物散乱に代わって格子振動によって生じるフォノン散乱、酸化膜界面に局在する表面準位へのトラップが支配的となる。その結果、Ｖgが増大するほど移動度は減少することとなる。
【００６０】
このように変化するｇｍ特性において、本発明で問題とするのは特に、Ｖg≧Ｖthの強反転状態におけるコンダクタンス特性である。この強反転状態におけるコンダクタンス特性は、デプレッション型トランジスタにおいては、図１に示すように、チャネル領域の浅いところに位置する第１のチャネルと、深いところに位置する第２のチャネルとが、段階的にオンオフする。
【００６１】
その結果、従来のように第１のチャネル領域と第２のチャネル領域で移動度が等しかったとすると、図４に示すような段階的変化が生じてしまう。これは、チャネルオフ→オンとなる順序で考えたとき、図４内に示す変曲点（Ｐ）でまず第２のチャネル（浅い側のチャネル）がオフされ、次いで、変曲点（Ｑ）で第１のチャネル（深い側のチャネル）がオフされるといった順序を経ることになる。
【００６２】
そこで、本発明のように、第１のチャネルの移動度を、第２のチャネルの移動度よりも小さくしておくことにより、図４に示す変曲点（Ｑ）を消滅させ、図４中点線で示したようなｇｍ特性を得ることができる。
４．チャネル深さ
次に、図１におけるチャネル領域５のチャネル深さについて説明する。このチャネル深さ（厚さ）ｄは、第１のチャネル領域の厚さｄ１と、第２のチャネル領域の厚さｄ２と、の合計厚さとして定義される。このとき、第１のチャネル領域における電荷移動度を小さくするように制御した場合、本発明の効果が得られる一方で、実質的にチャネルコンダクタンスが低下して、特にデプレッション型トランジスタにおけるオン抵抗の増大へと繋がる。これは、回路の消費電流を増加させることから、極力抑えておくことが好ましい。
【００６３】
そこで、本発明においては、第１のチャネル領域をｄ１とし、ＰＮ接合６の半導体基板表面からの距離をＬとしたとき、ｄ１≦Ｌ／２とすることが好ましい。
【００６４】
この理由は、ｄ１≦Ｌ／２としておくことにより、オン抵抗低下の原因となる多結晶シリコン層の領域をチャネルドープされた領域の半分以下とすることができ、移動度低下をもたらす領域を必要最小限に抑えて、コンダクタンス特性に優れたＭＯＳトランジスタを提供することができるためである。
【００６５】
次いで、本発明の製造方法をＮＭＯＳのデプレッション型トランジスタを例に採って説明する。
１．ウェル形成工程
まず、半導体基板上のトランジスタ形成領域にウェル領域を形成する。このウェル領域はＮ型ドーパントを注入して形成されるＮウェル領域、Ｐ型ドーパントを注入して形成されるＰウェル領域の少なくとも一方から構成される。なお、このウェルとウェルの間に、厚膜酸化膜からなるＬＯＣＯＳ領域を形成することで、隣接素子間の絶縁性を高めることができる。
２．チャネル領域形成工程
次いで、本発明における第１のチャネル領域と、第２のチャネル領域と、をそれぞれ形成する。まず、ＭＯＳトランジスタのチャネルに相当する領域を開口したレジストマスク上から不活性元素を注入する。ここで不活性元素とは、ドナー、アクセプターいずれにもなり得ない窒素、アルゴン等の希ガス元素が好ましい。また、その飛程距離Ｒｐは後に行われるチャネルドープの飛程距離Ｒｐよりも小さくしておく必要がある。
【００６６】
この不活性元素の注入により、飛程距離Ｒｐ±３σ程度の領域において単結晶シリコンの結晶性が破壊され、多結晶状態もしくはアモルファス状態と変異する。
【００６７】
次いで、このチャネル領域に熱処理を加えることにより、表面近傍のみを再結晶化させる。具体的には、ランプアニール、レーザーアニールといった局所的かつ短時間の熱処理が可能となる手法が好ましい。その結果、表面側だけが結晶回復し、表面化から僅かにバルクに入ったところでは多結晶状態が維持され、第１のチャネル領域及び第２のチャネル領域をそれぞれ同時に形成することができる。
３．チャネルドープ工程
次いで、ウェル領域内であって、ＭＯＳトランジスタのチャネルに相当する領域に、閾値電圧制御のための不純物注入（チャネルドープ）を行う。ここで、本発明を構成するデプレッション型トランジスタを形成する場合には、ウェルと逆導電の不純物をチャネルドープする。また、エンハンス型トランジスタを形成する場合には、狙い閾値電圧によって、ウェルと同導電の不純物を注入する場合と、逆導電の不純物を注入する場合と、がある。
【００６８】
なお、このチャネルドープの前後いずれかで熱酸化処理を行うことによりＭＯＳトランジスタにおけるゲート酸化膜を形成する。
４．ポリ電極形成工程
次いで、ＭＯＳトランジスタのゲートに相当する領域にポリシリコンで形成されたポリ電極を形成する。ポリ電極は、表面にＣＶＤでポリシリコンを堆積させた後、熱拡散もしくはイオン注入により低抵抗化させる。このとき、表面にタングステン等の低抵抗材料を更に堆積させることにより、ポリシリコンシリサイドが形成され、更なる低抵抗化が可能となる。なお、ポリシリコンの極性は、ＮＭＯＳであればＮ型、ＰＭＯＳであればＰ型としておくことで、仕事関数差が小さくなり表面チャネル型トランジスタが形成される。またこれらを逆にした場合には、仕事関数差が大きくなって半導体表面近傍でバンドが湾曲する結果、表面チャネルがカットされて、埋め込みチャネル型トランジスタとなる。
５．ソース・ドレイン形成工程
次いで、ポリ電極が形成された表面に対して高濃度不純物を注入することにより、ソース・ドレイン領域を形成する。また、ソース・ドレイン領域とチャネル領域との間に低濃度不純物領域を形成したオフセット構造を採用することで、表面ブレークダウン耐圧を高めて高耐圧化させることもできる。
６．絶縁膜形成工程
ＭＯＳトランジスタの基本構造を構成した後には、表面に絶縁膜を形成する。この保護膜は、ＴＥＯＳ等の絶縁材料が好ましい。更に、この保護膜には電極を取り出すためのコンタクト領域を形成する。
【００６９】
次いで、コンタクト領域に、ＡｌもしくはＡｉＳｉ等の金属もしくはシリサイド材料を埋め込むことにより、素子間を電気接続して回路形成することができる。なお、このような金属材料を堆積する前に、コンタクト領域からの不純物侵入を防ぐためのバリアメタル層を形成しておくこともできる。
【００７０】
最後に、この電極材料をパターニングして回路形成した後、ポリイミド等のパッシベーション膜を堆積し、ダイシング、パッケージングすることでＭＯＳトランジスタを含む半導体装置とすることができる。
【図面の簡単な説明】
【００７１】
【図１】本発明におけるＭＯＳトランジスタの概略断面図である。
【図２】（ａ）〜（ｂ）は、結晶粒径と移動度との関係を示す図である。（その１）
【図３】（ａ）〜（ｂ）は、結晶粒径と移動度との関係を示す図である。（その２）
【図４】本発明に係るＭＯＳトランジスタにおけるｇｍ特性を示すグラフである。
【図５】（ａ）〜（ｃ）は、従来のＭＯＳトランジスタを説明するためのエネルギーバンド図及びｇｍ特性である。
【符号の説明】
【００７２】
１ 半導体基板
２ ゲート酸化膜
３ ゲート電極
４ ソース・ドレイン領域
５ チャネル領域
５ａ 第１のチャネル領域
５ｂ 第２のチャネル領域
６ ＰＮ接合
１０ ＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、ＭＯＳ型トランジスタを含む半導体装置に関する。特に、デプレッション型トランジスタにおけるコンダクタンス特性に優れた半導体装置に関する。
【背景技術】
【０００２】
現在、半導体集積回路に用いられるＭＯＳ型トランジスタは、駆動能力の向上、チップ面積の効率化などを目的として微細化が進められている。その中でも微細化技術における問題点の一つとしてゲート酸化膜の薄膜化が挙げられる。通常、ゲート酸化膜を薄膜化した場合はキャパシタンスが増大するため、それ以外の条件を固定したままでは閾値電圧は低下する。したがって、閾値電圧を不変にしたまま、ゲート酸化膜を薄膜化させたいような場合には、閾値電圧を構成するパラメータのいずれかを変化させて、閾値電圧が等しくなるように調整するのが一般的である。
【０００３】
すなわち、下記式（１）において、閾値電圧Ｖthを一定に保つように、右辺を構成する変数のいずれかを変えることで、閾値電圧は一定のままトランジスタサイズを小さくすることができる。
【０００４】
【数１】
【０００５】
（但し、Ｖfbはフラットバンド電圧、φfはフェルミポテンシャル、Ｎaは不純物濃度、Ｖbsはバックゲートバイアス、Ｃoxはゲート酸化膜容量を表わす。）
その具体的方法として、最も簡便な方法はチャネルドープによる調整である。つまり、式（１）において、√Ｎa/Ｃoxを一定とするようにチャネルドープ量を調整すれば、理論的には、ゲート酸化膜厚が変化した場合でも、等しい閾値電圧Ｖthが得られることになる。
【０００６】
また、他の方法としては、ゲート酸化膜の誘電率εoxの変更が挙げられる。つまり、ゲート材料を酸化膜以外の高誘電体材料にすることで、実質的にゲート絶縁膜のキャパシタンスＣoxを一定にでき、閾値電圧を不変とすることができる（例えば特許文献１参照）。
【特許文献１】特許第３７７３４４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に開示される方法では、その絶縁性は向上するものの、ゲート絶縁膜材の変更に伴うプロセス煩雑化は避けられない。また、この技術はゲート絶縁膜が１０Å以下程度の極薄膜領域における対策であって、より厚膜領域（例えば１００〜２００Å程度）ではその利用価値は低い。
【０００８】
したがって、このような場合に採用すべき方法は、上述したようにチャネルドープ量による調整とすることが好ましいが、この方法を採用した場合であっても幾つかの問題が生じる。
【０００９】
例えば、同一拡散条件下においては、深さ方向の濃度プロファイルに違いが生じる。つまり、同じ閾値電圧であったとしても、チャネルドープ量が異なることにより、深さ方向のポテンシャル分布に違いが生じる。
【００１０】
この違いによる影響は、特にウェルと逆導電のドーパントを注入して形成されるデプレッション型トランジスタにおいて顕在化する。デプレッション型トランジスタは、ウェルを打ち返して形成するため、図５（ａ）に示すように、チャネルの深い領域にＰＮ接合によるポテンシャル障壁が存在する。
【００１１】
このような状態から、ゲートに電圧（ＮＭＯＳであれば負電圧）を印加してチャネルオフする場合、図５（ｂ）に示すように、表面極近傍のポテンシャルだけがゲート側のポテンシャル上昇に追従し、深い領域にポテンシャルの底が僅かに残る場合がある。（このような現象は特にチャネルドープ量が多くなるほど顕著になる。）
したがってこのようなポテンシャル分布では、トランジスタのオンオフ過程において、図５（ｃ）に示すように、コンダクタンスが連続的に変化（曲線Ａ）せず、段階的に変化（曲線Ｂ）してしまう。その結果、コンダクタンス特性が低下し、更には温度特性にも悪影響を及ぼす可能性も生じる。
【課題を解決するための手段】
【００１２】
そこで、本発明においては、ゲート電圧の変化に比較的敏感な第２のチャネル領域と、比較的鈍感な第１のチャネル領域において、それぞれ部分的に移動度を異ならせることにより、上述した課題を解決することができる。また、第１及び第２のチャネル領域を、デプレッション型トランジスタ内に必然的に形成される、ウェルとチャネルドープ領域との境界にあるＰＮ接合よりも表面側に配置することにより、移動度低下に伴うチャネル抵抗の上昇を必要最小限に留めておくことができる。
【００１３】
すなわち、本発明の目的は、チャネル抵抗の上昇を最小限に抑えつつ、トランジスタのコンダクタンス特性を向上させた半導体装置を提供することにある。
【００１４】
より具体的には、本発明は、半導体基板上にＭＯＳ型トランジスタが形成してある半導体装置において、ＭＯＳ型トランジスタは、ウェルと逆導電の不純物をチャネルドープすることにより形成されるデプレッション型トランジスタであって、かつ、ＭＯＳ型トランジスタのチャネル領域が、多結晶シリコン層もしくはアモルファスシリコン層からなる第１のチャネル領域と、単結晶シリコン層からなる第２のチャネル領域と、が順次設けられた積層構造を有しており、更に、第１のチャネル領域が、チャネルドープされた領域とウェルとの境界に形成されるＰＮ接合よりも表面側に位置している半導体装置とした。
【００１５】
すなわち、チャネル内の深い領域と浅い領域とで移動度を異ならせることにより、チャネルオンオフの過程におけるコンダクタンス特性が、変曲点を持たない連続的変化を示し、特にアナログ特性に優れた半導体装置を提供することができる。
【００１６】
また、上述した第１及び第２のチャネル領域を、デプレッション型トランジスタのチャネル領域内に形成されるＰＮ接合よりも浅いところのみに配置することで、移動度の低下に伴うチャネル抵抗の上昇を最小限に留めることができる。その結果、デプレッション型トランジスタにおけるオン抵抗の上昇を抑制しつつ、優れたコンダクタンス特性を発揮することができる。
【００１７】
また、本発明を構成するにあたり、第１のチャネル領域の結晶粒径をＬ、第１のチャネル領域における電荷移動度をμ1、第２のチャネル領域における電荷移動度をμ2としたとき、μ1がμ2よりも小さくなるように、結晶粒径Ｌが規定してあることが好ましい。
【００１８】
このように構成することにより、移動度の変化を与える手段として、結晶粒界でのキャリアトラップを利用することができる。したがって、再結晶化条件を制御することで、電荷移動度を直接的にコントロールすることができ、所望のコンダクタンス特性を発揮することができる。
【００１９】
なお、ここでの電荷移動度とは反転層を形成するキャリアの移動度を意味しており、ＮＭＯＳであれば電子、ＰＭＯＳであれば正孔を意味する。
【００２０】
また、本発明を構成するにあたり、第１のチャネル領域の結晶粒径Ｌ、第１のチャネル領域における電荷移動度μ1、第２のチャネル領域における電荷移動度μ2が、下記関係式（２）を満足することが好ましい。
【００２１】
【数２】
【００２２】
式（２）中、Ａは（２πｍeffｋbＴ）-1/2で表わされる定数項、Ｖbは粒界にトラップされたキャリアが作り出すポテンシャルをそれぞれ表す。
【００２３】
このように構成することにより、移動度μ1、μ2、及び結晶粒径Ｌの関係を一義的に確定することができ、正確な移動度の制御が可能となる。
【００２４】
また、本発明を構成するにあたり、第１のチャネル領域の厚さをｄ1とし、ＰＮ接合部の半導体基板表面からの距離をＬとしたとき、ｄ1≦Ｌ／２とすることが好ましい。
【００２５】
このように構成することにより、チャネル領域において移動度を変化させる範囲を、チャネル領域内の半分以下に限定することができ、第１のチャネル領域を設けることによって不可避的に生じるコンダクタンスの低下を、必要最小限に留めておくことができる。
【００２６】
また、本発明の別の態様は、半導体基板上にＭＯＳ型トランジスタが形成してある半導体装置の製造方法であって、半導体基板に対して不活性元素をイオン注入する工程と、半導体基板を熱処理して部分的に結晶回復させることにより、多結晶シリコン層もしくはアモルファスシリコン層からなる第１のチャネル領域と、単結晶シリコン層からなる第２のチャネル領域と、をそれぞれ形成する工程と、ＭＯＳ型トランジスタに、不純物イオンをチャネルドープすることにより、チャネル領域を形成する工程と、チャネル領域の両端に、高濃度不純物領域であるソース・ドレイン領域を形成する工程と、を含む半導体装置の製造方法である。
【発明を実施するための最良の形態】
【００２７】
【実施例】
【００２８】
以下、本発明の半導体装置に関する実施例を、Ｎ型のＭＯＳトランジスタの場合を例に採って説明する。
１．基本構造
図１は、本発明の半導体装置に用いられるＮ型ＭＯＳトランジスタの断面概略図である。このＭＯＳトランジスタ１０は、半導体基板１と、半導体基板１上に熱酸化処理により形成されたゲート酸化膜２と、ゲート酸化膜２上のポリシリコンをパターニングして形成したゲート電極３と、から構成される。更に、このゲート電極３の両端には、高濃度不純物領域であるソース・ドレイン領域４が設けられている。
【００２９】
また、このソース・ドレイン領域４の間であって、ゲート電極３の直下には、チャネル領域５が形成されている。更に、このチャネル領域５は、多結晶シリコンもしくはアモルファスシリコンからなる第１のチャネル領域５ａと、この第１のチャネル領域５ａの上層側であって、単結晶シリコンから形成される第２のチャネル領域５ｂと、から構成される。
【００３０】
また、この第１のチャネル領域５ａは、デプレッション型トランジスタにおいて必然的に形成されるＰＮ接合６よりも表面側に位置するように構成されている。なお、ここでのＰＮ接合６の位置は冶金学的な接合位置を意味しており、ＰＮ接合そのものは所定の空乏層幅を持って広がっている。
２．チャネル領域
図１におけるチャネル領域は、上述したように、第１のチャネル領域５ａと、第２のチャネル領域５ｂと、から構成されている。このとき、第１のチャネル領域５ａ及び第２のチャネル領域５ｂにおける電子移動度をそれぞれ、μ1及びμ2としたとき、μ1がμ2よりも小さくなるように、第１のチャネル領域における結晶粒径Ｌを規定してあることが好ましい。
【００３１】
この理由は、このように深い側に形成される第１のチャネル領域５ａの移動度を、粒界トラップにより僅かに低下させることができ、その結果、移動度を結晶粒径という制御可能なパラメータで直接的に支配することができるためである。
【００３２】
ここで、結晶粒径Ｌと電荷移動度μとの一般的関係について説明する。
【００３３】
一般に、多結晶もしくはアモルファスシリコン中の電荷移動度は、単結晶シリコン中のそれに比べて低下する。この主な原因は、結晶内に形成される結晶粒界（グレイン）が、自由キャリアのトラップサイトとして働いたり、トラップされたキャリアがポテンシャルバリアを形成したりして、自由キャリアの移動を阻害するためと考えられている。
【００３４】
そこでモデルとして、図２（ａ）に示すように、粒界界面に界面密度Ｑtでトラップサイトを有する結晶粒界が間隔Ｌで存在している一次元の多結晶シリコンを仮定する。
【００３５】
まず、図２（ａ）に示すように、トラップサイトに電子が捕獲されているとき、当該トラップサイトの周囲には捕獲された電子が作り出すポテンシャルＶ（ｘ）が存在していると考えられる。
【００３６】
そこで、電荷ｅ、濃度Ｎのキャリアがトラップされていると仮定して、式（３）に示すポアソン方程式を境界条件（ｘ＝０のときｄＶ／ｄｘ＝０、Ｖ＝Ｖ0）の下で解くことにより、トラップされた電子の作り出すポテンシャルＶ（ｘ）を得ることができる。このときのポテンシャル分布を式（４）及び図２（ｂ）に示す。
【００３７】
【数３】
【００３８】
【数４】
【００３９】
従って、トラップされた電子の作り出すポテンシャル障壁Ｖbは、ｘ＝０におけるポテンシャル高さＶ（０）と、ｘ＝±L／２におけるポテンシャル高さＶ（±Ｌ／２）と、の差として下記式（５）のように求めることができる。
【００４０】
【数５】
【００４１】
ここで得られるポテンシャル障壁Ｖbは、上式（３）で空間電荷密度をｅＮとおいていることから、キャリアが全てトラップサイトに捕獲されている状態、つまり（トラップサイト数）＞（キャリア数）の場合を表わしていると言える。
【００４２】
この状態から結晶粒径Ｌを大きくした場合を考える。結晶粒径Ｌを大きくすることは、トラップサイトの絶対数を減少させることと等価であるから、結晶粒径Ｌの増加に伴って、途中過程として（トラップサイト数）＝（キャリア数）という臨界状態となり、最終的には（トラップサイト数）＜（キャリア数）となる。
【００４３】
しかしながら、（トラップサイト数）＝（キャリア数）という臨界状態を超えて結晶粒径Ｌを大きくしても、全てのトラップサイトがキャリアで充填されているため、ポテンシャル障壁Ｖbの高さは、結晶粒径Ｌに依存しなくなる。その結果、ポテンシャル障壁Ｖbと結晶粒径Ｌの関係は図３（ａ）に示されるような関係となる。
【００４４】
ここでポテンシャル障壁が一定となる臨界点（Ａ）は、上式（５）において、（キャリア濃度Ｎ）＝（トラップ体積密度（Ｑt／Ｌ））となるＬ、すなわちＬ＝Ｑt／Ｎとすることによって、下記式（６）で与えられる。
【００４５】
【数６】
【００４６】
次に、このトラップされたキャリアの作り出すポテンシャルＶ（ｘ）内を、自由キャリアが移動する場合を考える。このとき、自由キャリアがポテンシャル障壁Ｖbを通過する方法は、トンネル現象によるポテンシャル障壁の通り抜けか、もしくは熱励起によるポテンシャル障壁の乗り越えか、のいずれかに大別される。ここではポテンシャル幅が広い場合を想定して、熱励起によって生じる熱電子放出が支配的であると仮定する。この熱電子放出によって生じる電流Ｊは、ボルツマン分布に従って下記式（７）のように近似できることが知られている。
【００４７】
【数７】
【００４８】
ここでｐ（ｘ）はポテンシャルＶ（ｘ）に存在する有効キャリア濃度、Ａは（２πｍeffｋbＴ）-1/2で表わされる定数項、Ｖaは移動方向に掛かる電圧を表わしている。
【００４９】
したがって、結晶粒界Ｌの多結晶シリコンにおける電気伝導度σ及び移動度μは下記の式（８）及び（９）でそれぞれ表わすことができる。
【００５０】
【数８】
【００５１】
【数９】
【００５２】
最後に、上記（９）式の右辺にあるポテンシャル障壁Ｖbに、式（５）あるいは（６）を代入することにより、結晶粒径Ｌと移動度μとの関係が求まる。得られた結果を図３（ｂ）に示す。ただし、キャリア数はトラップサイト数よりも数桁高いことが一般的であるため、結晶粒径Ｌと移動度μは図３（ｂ）中の領域（Ｂ）に相当するような比例関係になる。
【００５３】
したがって、本発明では上式（９）を第１のチャネル領域における移動度μ1と考えることにより、下記式（１０）を満たすような結晶粒径Ｌを確定することができる。
【００５４】
【数１０】
【００５５】
３．コンダクタンス特性
次いで、上述したように、結晶粒径Ｌで電荷移動度μを制御した場合のコンダクタンス特性の変化について説明する。一般に、ＭＯＳトランジスタにおける相互コンダクタンスｇｍは、以下の式（１１）で表わされる。
【００５６】
【数１１】
【００５７】
ここで、一般的なＭＯＳトランジスタにおけるコンダクタンス特性を図４に示す。この図４は、横軸にゲート電圧Ｖｇを採り、縦軸に相互コンダクタンスｇｍを採って示したグラフである。この図から理解できるように、ｇｍはゲート電圧Ｖｇに対して極大値を示すように変化し、Ｖg＝Ｖthの時に、極大値ｇｍmaxを採るように変化している。
【００５８】
ＭＯＳトランジスタがこのようなコンダクタンス特性を示すのは、一般に、散乱機構の変化と考えられている。例えばＶg≦Ｖthのような弱反転状態の場合、反転層内でのキャリア密度は低く、運動エネルギーも小さいため、主なキャリア散乱としてはクーロン反発によって生じる不純物散乱となる。ここでゲート電圧を上昇させていくと、反転層領域に少数キャリアが局在することでバルク内の固定電荷がスクリーニングされる結果、Ｖgの増大に比例してキャリア移動度は増加していくこととなる。
【００５９】
一方、Ｖg≧Ｖthのような強反転状態の場合、不純物散乱に代わって格子振動によって生じるフォノン散乱、酸化膜界面に局在する表面準位へのトラップが支配的となる。その結果、Ｖgが増大するほど移動度は減少することとなる。
【００６０】
このように変化するｇｍ特性において、本発明で問題とするのは特に、Ｖg≧Ｖthの強反転状態におけるコンダクタンス特性である。この強反転状態におけるコンダクタンス特性は、デプレッション型トランジスタにおいては、図１に示すように、チャネル領域の浅いところに位置する第１のチャネルと、深いところに位置する第２のチャネルとが、段階的にオンオフする。
【００６１】
その結果、従来のように第１のチャネル領域と第２のチャネル領域で移動度が等しかったとすると、図４に示すような段階的変化が生じてしまう。これは、チャネルオフ→オンとなる順序で考えたとき、図４内に示す変曲点（Ｐ）でまず第２のチャネル（浅い側のチャネル）がオフされ、次いで、変曲点（Ｑ）で第１のチャネル（深い側のチャネル）がオフされるといった順序を経ることになる。
【００６２】
そこで、本発明のように、第１のチャネルの移動度を、第２のチャネルの移動度よりも小さくしておくことにより、図４に示す変曲点（Ｑ）を消滅させ、図４中点線で示したようなｇｍ特性を得ることができる。
４．チャネル深さ
次に、図１におけるチャネル領域５のチャネル深さについて説明する。このチャネル深さ（厚さ）ｄは、第１のチャネル領域の厚さｄ１と、第２のチャネル領域の厚さｄ２と、の合計厚さとして定義される。このとき、第１のチャネル領域における電荷移動度を小さくするように制御した場合、本発明の効果が得られる一方で、実質的にチャネルコンダクタンスが低下して、特にデプレッション型トランジスタにおけるオン抵抗の増大へと繋がる。これは、回路の消費電流を増加させることから、極力抑えておくことが好ましい。
【００６３】
そこで、本発明においては、第１のチャネル領域をｄ１とし、ＰＮ接合６の半導体基板表面からの距離をＬとしたとき、ｄ１≦Ｌ／２とすることが好ましい。
【００６４】
この理由は、ｄ１≦Ｌ／２としておくことにより、オン抵抗低下の原因となる多結晶シリコン層の領域をチャネルドープされた領域の半分以下とすることができ、移動度低下をもたらす領域を必要最小限に抑えて、コンダクタンス特性に優れたＭＯＳトランジスタを提供することができるためである。
【００６５】
次いで、本発明の製造方法をＮＭＯＳのデプレッション型トランジスタを例に採って説明する。
１．ウェル形成工程
まず、半導体基板上のトランジスタ形成領域にウェル領域を形成する。このウェル領域はＮ型ドーパントを注入して形成されるＮウェル領域、Ｐ型ドーパントを注入して形成されるＰウェル領域の少なくとも一方から構成される。なお、このウェルとウェルの間に、厚膜酸化膜からなるＬＯＣＯＳ領域を形成することで、隣接素子間の絶縁性を高めることができる。
２．チャネル領域形成工程
次いで、本発明における第１のチャネル領域と、第２のチャネル領域と、をそれぞれ形成する。まず、ＭＯＳトランジスタのチャネルに相当する領域を開口したレジストマスク上から不活性元素を注入する。ここで不活性元素とは、ドナー、アクセプターいずれにもなり得ない窒素、アルゴン等の希ガス元素が好ましい。また、その飛程距離Ｒｐは後に行われるチャネルドープの飛程距離Ｒｐよりも小さくしておく必要がある。
【００６６】
この不活性元素の注入により、飛程距離Ｒｐ±３σ程度の領域において単結晶シリコンの結晶性が破壊され、多結晶状態もしくはアモルファス状態と変異する。
【００６７】
次いで、このチャネル領域に熱処理を加えることにより、表面近傍のみを再結晶化させる。具体的には、ランプアニール、レーザーアニールといった局所的かつ短時間の熱処理が可能となる手法が好ましい。その結果、表面側だけが結晶回復し、表面化から僅かにバルクに入ったところでは多結晶状態が維持され、第１のチャネル領域及び第２のチャネル領域をそれぞれ同時に形成することができる。
３．チャネルドープ工程
次いで、ウェル領域内であって、ＭＯＳトランジスタのチャネルに相当する領域に、閾値電圧制御のための不純物注入（チャネルドープ）を行う。ここで、本発明を構成するデプレッション型トランジスタを形成する場合には、ウェルと逆導電の不純物をチャネルドープする。また、エンハンス型トランジスタを形成する場合には、狙い閾値電圧によって、ウェルと同導電の不純物を注入する場合と、逆導電の不純物を注入する場合と、がある。
【００６８】
なお、このチャネルドープの前後いずれかで熱酸化処理を行うことによりＭＯＳトランジスタにおけるゲート酸化膜を形成する。
４．ポリ電極形成工程
次いで、ＭＯＳトランジスタのゲートに相当する領域にポリシリコンで形成されたポリ電極を形成する。ポリ電極は、表面にＣＶＤでポリシリコンを堆積させた後、熱拡散もしくはイオン注入により低抵抗化させる。このとき、表面にタングステン等の低抵抗材料を更に堆積させることにより、ポリシリコンシリサイドが形成され、更なる低抵抗化が可能となる。なお、ポリシリコンの極性は、ＮＭＯＳであればＮ型、ＰＭＯＳであればＰ型としておくことで、仕事関数差が小さくなり表面チャネル型トランジスタが形成される。またこれらを逆にした場合には、仕事関数差が大きくなって半導体表面近傍でバンドが湾曲する結果、表面チャネルがカットされて、埋め込みチャネル型トランジスタとなる。
５．ソース・ドレイン形成工程
次いで、ポリ電極が形成された表面に対して高濃度不純物を注入することにより、ソース・ドレイン領域を形成する。また、ソース・ドレイン領域とチャネル領域との間に低濃度不純物領域を形成したオフセット構造を採用することで、表面ブレークダウン耐圧を高めて高耐圧化させることもできる。
６．絶縁膜形成工程
ＭＯＳトランジスタの基本構造を構成した後には、表面に絶縁膜を形成する。この保護膜は、ＴＥＯＳ等の絶縁材料が好ましい。更に、この保護膜には電極を取り出すためのコンタクト領域を形成する。
【００６９】
次いで、コンタクト領域に、ＡｌもしくはＡｉＳｉ等の金属もしくはシリサイド材料を埋め込むことにより、素子間を電気接続して回路形成することができる。なお、このような金属材料を堆積する前に、コンタクト領域からの不純物侵入を防ぐためのバリアメタル層を形成しておくこともできる。
【００７０】
最後に、この電極材料をパターニングして回路形成した後、ポリイミド等のパッシベーション膜を堆積し、ダイシング、パッケージングすることでＭＯＳトランジスタを含む半導体装置とすることができる。
【図面の簡単な説明】
【００７１】
【図１】本発明におけるＭＯＳトランジスタの概略断面図である。
【図２】（ａ）〜（ｂ）は、結晶粒径と移動度との関係を示す図である。（その１）
【図３】（ａ）〜（ｂ）は、結晶粒径と移動度との関係を示す図である。（その２）
【図４】本発明に係るＭＯＳトランジスタにおけるｇｍ特性を示すグラフである。
【図５】（ａ）〜（ｃ）は、従来のＭＯＳトランジスタを説明するためのエネルギーバンド図及びｇｍ特性である。
【符号の説明】
【００７２】
１ 半導体基板
２ ゲート酸化膜
３ ゲート電極
４ ソース・ドレイン領域
５ チャネル領域
５ａ 第１のチャネル領域
５ｂ 第２のチャネル領域
６ ＰＮ接合
１０ ＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
半導体基板上にウェルと逆導電の不純物をチャネルドープすることにより形成されるデプレッション型トランジスタを有する半導体装置であって、
前記デプレッション型トランジスタは、チャネル領域が、多結晶シリコン層もしくはアモルファスシリコン層からなる第１のチャネル領域と、前記第１のチャネル領域の上層側であって単結晶シリコン層からなる第２のチャネル領域とからなる積層構造のチャネル領域を有しており、前記第１のチャネル領域が、前記チャネルドープがなされた領域と前記ウェルとの境界に形成されるＰＮ接合よりも基板表面側に位置していることを特徴とする半導体装置。
【請求項２】
前記第１のチャネル領域の結晶粒径をＬ、前記第１のチャネル領域における電荷移動度をμ1、前記第２のチャネル領域における電荷移動度をμ2としたとき、μ1がμ2よりも小さくなるように、前記結晶粒径Ｌが規定してあることを特徴とする請求項１に記載の半導体装置。
【請求項３】
Ａは（２πｍeffｋbＴ）-1/2で表わされる定数項、Ｖbは粒界にトラップされたキャリアが作り出すポテンシャルとし、前記第１のチャネル領域の結晶粒径をＬ、第１のチャネル領域における電荷移動度をμ1、第２のチャネル領域における電荷移動度をμ2とすると、
μ2＞μ1=e・L・A・exp(-eVb/kBT)
を満足することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のチャネル領域の厚さをｄ1とし、前記ＰＮ接合部の前記半導体基板表面からの距離をＬとしたとき、ｄ1≦Ｌ／２とすることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板上にウェルと逆導電の不純物をチャネルドープすることにより形成されるデプレッション型トランジスタを有する半導体装置の製造方法であって、
前記半導体基板に対して不活性元素をチャネル領域にイオン注入する第１の工程と、
前記半導体基板を熱処理して部分的に結晶回復させることにより、多結晶シリコン層もしくはアモルファスシリコン層からなる第１のチャネル領域と、単結晶シリコン層からなる第２のチャネル領域とをそれぞれ形成する第２の工程と、
前記ＭＯＳ型トランジスタに、不純物イオンをチャネルドープすることにより、チャネル領域を形成する第３の工程と、
前記チャネル領域の両端に、高濃度不純物領域であるソース・ドレイン領域を形成する第４の工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記第２の工程は、前記熱処理にランプアニール、レーザーアニールを用いることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１】
半導体基板上にウェルと逆導電の不純物をチャネルドープすることにより形成されるデプレッション型トランジスタを有する半導体装置であって、
前記デプレッション型トランジスタは、チャネル領域が、多結晶シリコン層もしくはアモルファスシリコン層からなる第１のチャネル領域と、前記第１のチャネル領域の上層側であって単結晶シリコン層からなる第２のチャネル領域とからなる積層構造のチャネル領域を有しており、前記第１のチャネル領域が、前記チャネルドープがなされた領域と前記ウェルとの境界に形成されるＰＮ接合よりも基板表面側に位置していることを特徴とする半導体装置。
【請求項２】
前記第１のチャネル領域の結晶粒径をＬ、前記第１のチャネル領域における電荷移動度をμ1、前記第２のチャネル領域における電荷移動度をμ2としたとき、μ1がμ2よりも小さくなるように、前記結晶粒径Ｌが規定してあることを特徴とする請求項１に記載の半導体装置。
【請求項３】
Ａは（２πｍeffｋbＴ）-1/2で表わされる定数項、Ｖbは粒界にトラップされたキャリアが作り出すポテンシャルとし、前記第１のチャネル領域の結晶粒径をＬ、第１のチャネル領域における電荷移動度をμ1、第２のチャネル領域における電荷移動度をμ2とすると、
μ2＞μ1=e・L・A・exp(-eVb/kBT)
を満足することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のチャネル領域の厚さをｄ1とし、前記ＰＮ接合部の前記半導体基板表面からの距離をＬとしたとき、ｄ1≦Ｌ／２とすることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板上にウェルと逆導電の不純物をチャネルドープすることにより形成されるデプレッション型トランジスタを有する半導体装置の製造方法であって、
前記半導体基板に対して不活性元素をチャネル領域にイオン注入する第１の工程と、
前記半導体基板を熱処理して部分的に結晶回復させることにより、多結晶シリコン層もしくはアモルファスシリコン層からなる第１のチャネル領域と、単結晶シリコン層からなる第２のチャネル領域とをそれぞれ形成する第２の工程と、
前記ＭＯＳ型トランジスタに、不純物イオンをチャネルドープすることにより、チャネル領域を形成する第３の工程と、
前記チャネル領域の両端に、高濃度不純物領域であるソース・ドレイン領域を形成する第４の工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記第２の工程は、前記熱処理にランプアニール、レーザーアニールを用いることを特徴とする請求項５に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００９−４９３３２（Ｐ２００９−４９３３２Ａ）
【公開日】平成２１年３月５日（２００９．３．５）
【国際特許分類】
【出願番号】特願２００７−２１６５８４（Ｐ２００７−２１６５８４）
【出願日】平成１９年８月２３日（２００７．８．２３）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
【公開日】平成２１年３月５日（２００９．３．５）
【国際特許分類】
【出願日】平成１９年８月２３日（２００７．８．２３）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
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