半導体装置及びその製造方法
【課題】ゲート絶縁膜上にｐＭＯＳ電極材料として金属電極を形成する際に金属膜中からゲート絶縁膜へ拡散する炭素成分を抑制し、固定電荷要因を下げることができる半導体装置及びその製造方法を提供することである。
【解決手段】半導体装置の製造方法は、半導体基板１００上にゲート絶縁膜１０１を形成する工程と、ゲート絶縁膜上に薄いシリコン層１０２を形成する工程と、この薄いシリコン層上にゲート絶縁膜界面での仕事関数が所定範囲内の値となる金属膜１０３を形成する工程と、を備えたものである。
【解決手段】半導体装置の製造方法は、半導体基板１００上にゲート絶縁膜１０１を形成する工程と、ゲート絶縁膜上に薄いシリコン層１０２を形成する工程と、この薄いシリコン層上にゲート絶縁膜界面での仕事関数が所定範囲内の値となる金属膜１０３を形成する工程と、を備えたものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、導電体膜をゲート電極に用いたＭＩＳ型キャパシタ或いはトランジスタなどの半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来より、ＭＩＳ型キャパシタ或いはＭＩＳ型トランジスタとして例えばＭＯＳキャパシタ或いはＭＯＳＦＥＴの高性能化及び高集積化を実現するためにデバイスの微細化が追求されいる。しかしながら、線幅が０．１μｍのデザインルール世代（以下、０．１μｍ世代）以降の半導体装置（以下、デバイス）ではゲート絶縁膜としてのゲート酸化膜のスケーリングに限界があると言われている。これはゲート酸化膜厚が薄膜化するにつれトンネル電流によるゲートリーク電流の増加が顕在化することに起因している。さらに、ゲート電極として多結晶シリコンを用いた場合には、ゲート絶縁膜との界面に空乏層が形成され、０．１μｍ世代ではこの空乏化が無視できなくなり、実効酸化膜厚の薄膜化を所望通りに実現できない状況にある。
【０００３】
これら問題を回避する方策として、ゲート絶縁膜の高誘電率化やメタルゲート電極の活用が検討されている。前者はゲート絶縁膜を高誘電体膜に置き換えることで、物理膜厚を稼いでトンネル電流を抑えるためであり、後者はゲート電極をメタル化することで、ゲート電極の空乏化を防ぐためである。近年では特に高誘電体ゲート絶縁膜の材料開発が盛んに行われ、ＺｒＯ２やＨｆＯ２と言った新材料が学会で取り上げられ、実効酸化膜厚の薄膜化競争となっている。しかし、従来のシリコン酸化膜のような信頼性を含めた議論ができるまでには時間を必要とする。
【０００４】
一方、高誘電体膜の開発に比べメタルゲート電極の検討は盛り上がりに欠ける感がある。しかしながら、ＩＴＲＳ２００３年度版ロードマップに示されるように、ゲート絶縁膜の物理膜厚が１．０ｎｍ未満の領域では従来の多結晶シリコン電極でトランジスタを実現することが困難とされている。これは、現在のゲート絶縁膜の実効酸化膜厚（１．５ｎｍ程度）に対して、ゲート電極に形成される空乏層が０．３〜０．５ｎｍ程度と大きな割合を占める結果、絶縁膜による容量に対して空乏化に伴う容量が直列に接続されて低容量化を招くためである。従って、０．１μｍ世代までシリコン系酸化膜を延命化するためにもメタルゲート電極の開発は必須である。
【０００５】
しかしながら、従来の多結晶シリコン膜を介する構造（ポリサイド構造、サリサイド構造、ポリメタル構造を含む）とは異なった、新たな問題が発生する。従来の多結晶シリコン膜を介したゲート電極構造の場合、トランジスタの閾値は、チャネル領域の不純物濃度と、多結晶シリコン膜中の不純物濃度で決定される。しかし、メタルゲート電極構造の場合、チャネル領域の不純物濃度と、ゲート電極の仕事関数で決定する。
【０００６】
従来の多結晶シリコンを用いたゲート電極では、ｐＭＯＳ，ｎＭＯＳ電極材料のそれぞれの仕事関数を、多結晶シリコンの価電子帯の電子エネルギーの最大値に対応した５．０ｅＶ、伝導帯の電子エネルギーの最小値に対応した４．１ｅＶに設定することが可能となっている。
【０００７】
そこで、メタルゲート電極を採用する場合にも、ｐＭＯＳ電極材料としては５．０ｅＶの仕事関数を有する金属若しくはその化合物を用いることが好ましい。
【０００８】
金属の中で仕事関数５．０ｅＶを有するタングステン電極（Ｗ電極という）はｐＭＯＳ電極材料として有望である。このＷ電極を形成する手法として、ソースガスにＷ（ＣＯ）６ガスを用いた化学的気相成長（ＣＶＤ）法によるＷ膜プロセスがその一候補として挙げられるが、Ｗ膜中に多くの炭素（Ｃ）を含み、それら残留Ｃが後熱工程によりゲート絶縁膜界面近傍に析出し、固定電荷の要因となることが判っている。
【０００９】
ところで、従来の技術としては、例えば特許文献１にあるように半導体基板上に成膜工程でゲート絶縁膜を形成した後、仕事関数の異なる導電材料を有するゲート電極を形成する半導体装置の製造方法が開示されている。
【特許文献１】特開２００５−０９３８５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、本発明は上記の問題に鑑み、ゲート絶縁膜上にｐＭＯＳ電極材料として金属電極を形成する際に金属膜中からゲート絶縁膜へ拡散する炭素成分を抑制し、固定電荷要因を下げることができる半導体装置及びその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１１】
本願発明の一態様によれば、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にシリコン層を形成する工程と、前記シリコン層上に前記ゲート絶縁膜界面での仕事関数が所定範囲内の値となる金属膜を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【００１２】
本願発明の他の態様によれば、半導体基板と、前記半導体基板上に設けたゲート絶縁膜と、前記ゲート絶縁膜上にゲート絶縁膜界面での仕事関数が所定範囲内の値となるよう設けた金属膜と、前記ゲート絶縁膜と前記金属膜との間に設けられ、前記金属膜に含まれる炭素成分と結合して前記金属膜から前記ゲート絶縁膜へ析出する炭素成分を抑制する所定の膜厚を有した金属シリコン炭素化合物と、を備えた半導体装置が提供される。
【発明の効果】
【００１３】
本発明によれば、ゲート絶縁膜上にｐＭＯＳ電極材料として金属電極を形成する際に金属膜中からゲート絶縁膜へ拡散する炭素成分を抑制し、固定電荷要因を下げることができる半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
発明の実施の形態について図面を参照して説明する。
［第１の実施形態］
図１は本発明の第１の実施形態の半導体装置の製造方法の主要な製造工程部分の断面図を示している。図２は従来例の半導体装置の製造方法の主要な製造工程部分の断面図を示している。ここでは、半導体装置であるＭＩＳ型キャパシタとしてＭＯＳキャパシタを形成する製造工程について説明する。
【００１５】
まず、図２を参照して従来例のＭＯＳキャパシタの製造工程を説明する。
図２(a)に示すように、半導体基板としての単結晶シリコン基板１００上にゲート絶縁膜としてシリコン酸化膜（ＳｉＯ２）１０１を形成し、その上に、例えば、有機ソースを用いてＣＶＤ法によりタングステン膜（以下、Ｗ膜）１０３（膜厚５０ｎｍ）を堆積し、所望のパターンにＷ膜１０３を異方性エッチングし、ゲート電極を形成する。図２(b)に示すように、その後、１０％希釈の水素雰囲気中で４５０℃の加熱処理を行った。
【００１６】
図３は、このようにして製造された従来例のＭＯＳキャパシタの低電流ストレス印加時のゲートバイアス変動特性（ΔＶｇ−ｔ特性）を示している。このゲートバイアス変動特性とは、シリコン基板上のゲート電極とそのゲート電極とは反対側のシリコン基板の基準電位点（アース面）との間に電流源を接続し、ゲート電極からシリコン基板の基準電位点に対して一定のストレス電流（０．１ｍＡ／ｃｍ２）を流したときのゲート電極と基準電位点間のゲートバイアス電圧Ｖｇの変化を測定したものである。このとき、低電流ストレス印加時のゲートバイアス電圧Ｖｇが時間軸に対して−２Ｖ〜−４Ｖの範囲で大きく変動していることが判る。この範囲が変動量（ΔＶｇ）である。これは、Ｗ膜１０３中に含まれるＣ元素が後段の熱処理工程（以下、後熱工程）でゲート絶縁膜中へ拡散し、それが絶縁膜中のトラップ準位を形成するためである。二次イオン質量分析法（ＳＩＭＳ：Secondary Ion Mass Spectrometer）により構成元素の深さ方向分布を調査した結果、Ｗ電極からゲート絶縁膜へ向けてＣ元素が拡散していることが判った。Ｗ膜は有機ソースを使ってＣＶＤ法により成膜しているために、膜中に数％オーダーでＣが残留してしまう。つまり、この残留Ｃ元素が熱処理により酸化膜中へ拡散し、それがトラップ準位として働き、上述したようなゲートバイアス変動要因となると考えられる。
【００１７】
そこで、図１を参照して本発明の第１の実施形態に係るＭＯＳキャパシタの製造工程を説明する。
図１(a)に示すように、半導体基板としての単結晶シリコン基板１００上にゲート絶縁膜としてシリコン酸化膜（ＳｉＯ２）１０１を形成し、Ｗ成膜に先立ち、例えば、ＳｉＨ４ガス：３００ｓｃｃｍ、圧力：５Ｔｏｒｒ、時間：１０ｓｅｃの条件で、膜厚にして１ｎｍの薄いシリコン層（以下、Ｓｉ層）１０２を形成する。この後、従来例と同じように、有機ソースを用いてＣＶＤ法によりＷ膜１０３（膜厚５０ｎｍ）を堆積し、所望のパターンにタングステン膜（以下、Ｗ膜）１０３を異方性エッチングし、ゲート電極を形成する。その後、図１(b)に示すように、１０％希釈の水素雰囲気中で４５０℃の加熱処理を行った。このような加熱処理によって、薄いＳｉ層１０２はＷ膜１０３中のＣと結合し、さらにＷと結合することにより、金属シリコン炭素化合物であるＷＳｉＣ膜１０２Ａが形成される。
【００１８】
その結果、図３の低電流ストレス印加時のゲートバイアス変動特性に示すように、従来例と比べ、本発明によればＭＯＳキャパシタのゲートバイアス変動量（ΔＶｇ）が全く観測されない。これは、Ｓｉ層（換言すればＷＳｉＣ層）が上記炭素（Ｃ）のゲート酸化膜中への拡散を防ぐためである。ＣとＳｉの結合力は非常に強く、一旦Ｓｉ−Ｃ結合が形成されると、熱分解するようなことは容易に起きない。それゆえ、Ｗ成膜時だけでなく、Ｗ成膜後の後熱工程においても、Ｗ電極とゲート絶縁膜界面のＳｉ−Ｃ結合層は安定しており、ゲート絶縁膜中へのＣ拡散は抑制される。
【００１９】
そこで、次にＳｉ層の厚みに対してＭＯＳキャパシタのゲートバイアス変動量（ΔＶｇ）がどのように依存するか調査した。図４は、Ｓｉ層の厚さに対するゲートバイアス変動量（ΔＶｇ）を測定した結果を示している。同時に、Ｓｉ層の厚さに対する仕事関数（φｍ）の変化を示している。その結果、ゲート電極とゲート絶縁膜との界面層の厚みを厚くしていくと、ΔＶｇが小さくなることが判る。図４の結果は、Ｃ拡散を抑制するには０．３ｎｍ以上の厚みがあれば十分であることを示している。
【００２０】
しかし、Ｓｉ層の厚みをさらに厚くすれば良いかと言えばそうではない。メタルゲート電極では材料そのものが有する仕事関数が重要となる。ここでは、Ｗ電極をｐＭＯＳ向け電極材料として適用することを考えており、ｐＭＯＳ電極としてはポリシリコンの価電子帯の電子エネルギーの最大値５．０ｅＶ近傍の少なくとも４．８ｅＶ以上の仕事関数が求められる。ところが、Ｓｉ層の厚みを厚くすることは、Ｓｉの仕事関数に近づくことを意味し、具体的には４．６ｅＶ近くになる。そこで、界面層の厚みに対する仕事関数を求めた結果、Ｓｉ層の厚みが厚くなるにつれ、仕事関数が小さくなる傾向にあり、その厚みが２ｎｍを越えると、４．８ｅＶよりも小さい値となってしまうことが判った。
【００２１】
したがって、ゲートバイアス変動量を抑え、かつ所望の仕事関数を得るためには、Ｓｉ界面層の厚みは０．３ｎｍ〜２ｎｍの範囲であることが望ましい。
第１の実施形態によれば、ゲート絶縁膜上にｐＭＯＳ電極材料として金属電極を形成する際に金属膜中からゲート絶縁膜へ拡散する炭素成分を抑制し、固定電荷要因を下げることができる。
【００２２】
［第２の実施形態］
図５及び図６は本発明の第２の実施形態の半導体装置の製造方法の製造工程部分の断面図を示している。図６は図５の工程の続きとなっている。ここでは、半導体装置であるＭＩＳ型トランジスタとしてＭＯＳＦＥＴを形成する製造工程について説明する。なお、本発明に係るＭＯＳＦＥＴの製造工程としてシリコン基板上にｐ型ＭＯＳＦＥＴ（以下、ｐＭＯＳ）を形成する工程を説明するが、ｐＭＯＳと対をなすｎ型ＭＯＳＦＥＴ（以下、ｎＭＯＳ）も同時に形成するＣＭＯＳ（Complementary MOS）集積回路の製造工程として説明する。
【００２３】
図５(a)に示すように、素子分離２０１を有した半導体基板としての単結晶シリコン基板２００上に、例えば、有機ソースを用いた化学的気相成長（ＣＶＤ）法により、ハフニウムを含むゲート絶縁膜２０２を形成する。
その後、Ｗ成膜に先立ち、例えば、ＳｉＨ４ガス：３００ｓｃｃｍ、圧力：５Ｔｏｒｒ、時間：１０ｓｅｃの条件で、膜厚にして０．５ｎｍの薄いＳｉ層２０３を形成する。
【００２４】
その上に、例えば有機ソースを用いたＣＶＤ法により仕事関数４．９ｅＶを有するW膜２０４を１０ｎｍの膜厚で成膜する。このことにより、Ｗ成膜段階のＣ拡散を抑制し、ゲートバイアス変動量を抑制することが可能となる。なお、後段の熱処理工程で、Ｓｉ層１０３はＷ膜２０４中のＣと結合し、さらにＷと結合することにより、金属シリコン炭素化合物であるＷＳｉＣ膜２０３Ａが形成される。
【００２５】
次いで、図５(b)に示すように、例えば、ｎＭＯＳ領域のＷ膜２０４及びＳｉ層２０３を剥離する。
さらに、図５(c)に示すように、例えば、ＣＶＤ法によって仕事関数４．２ｅＶを有するＷＳｉＮ膜２０５を１０ｎｍの膜厚で成膜する。
【００２６】
図５(d)に示すように、多結晶シリコン膜２０６を堆積した後、多結晶シリコン膜中へｎＭＯＳ領域にはＡｓ＋イオンをイオン注入し、ｐＭＯＳ領域にはＢ＋イオンをイオン注入する。これらのイオン注入は、多結晶シリコン膜２０６を出来るだけ電気抵抗の低い導電体に近づけるために行われている。さらにその上に、シリコン窒化膜２０７を堆積した。
この時点で、ｎＭＯＳ領域ではゲート絶縁膜２０２と仕事関数４．２ｅＶを有するＷＳｉＮ膜２０５が接し、ｐＭＯＳ領域ではゲート絶縁膜２０２と仕事関数４．９ｅＶを有するＷ膜２０４が接する。これにより、この後、トランジスタを形成した際にはこれらゲート絶縁膜と接する金属材料の仕事関数がトランジスタの閾値を支配する。このとき、Ｓｉ層２０３の厚みが０．５ｎｍと薄いため、Ｗ膜の仕事関数に与える影響は小さい。
【００２７】
図５(e)に示すように、例えば３０ｎｍのゲート幅パターンにシリコン窒化膜２０７、多結晶シリコン膜２０６、ＷＳｉＮ膜２０５、Ｗ膜２０４を異方性エッチングし、ゲート電極２２０ｎ，２２０ｐを形成する。
図６(f)に示すように、シリコン酸化膜２０８及びシリコン窒化膜２０９を堆積した後、シリコン酸化膜２０８、シリコン窒化膜２０９のエッチバックを行い、電極パターンの側壁部分をシリコン酸化膜２０８とシリコン窒化膜２０９で囲む構造にする。シリコン酸化膜２０８及びシリコン窒化膜２０９による側壁は、次のイオン注入後に形成される深い拡散層２１０をゲート領域の両側のシリコン基板２００に適宜の距離だけ離間させて形成するために設けている。さらに、例えば、ｎＭＯＳ領域にはＰ＋イオンをイオン注入し、ｐＭＯＳ領域にはＢ＋イオンをイオン注入し、１０３０℃５秒の加熱処理を施すことによって、深い拡散層２１０を形成する。この深い拡散層２１０は、後述の浅い拡散層２１２と共にＭＯＳトランジスタのドレイン領域及びソース領域を形成するものである。
【００２８】
この後、図６(g)に示すように、電極パターンの側壁部分であるシリコン酸化膜２０８及びシリコン窒化膜２０９を剥離する。このとき、側壁部分と同時にシリコン窒化膜２０７も剥離されてしまう。次いで、シリコン窒化膜２１１を堆積した後、シリコン窒化膜２１１のエッチバックを行い、電極パターンの側壁部分をシリコン窒化膜２１１で囲む構造にする。
【００２９】
さらに、例えば、ｎＭＯＳ領域にはＡｓ＋イオンをイオン注入し、ｐＭＯＳ領域にはＢ＋イオンをイオン注入し、８００℃５秒の加熱処理を施すことによって、浅い拡散層２１２を形成する。
なお、深い拡散層と浅い拡散層をそれぞれ形成する際には不純物であるイオンの注入後に不純物活性化のために必ず熱工程（加熱処理）が入る。予め深い拡散層を浅い拡散層よりも先に形成することにより、深い拡散層は先に形成されるために熱工程による活性化を二度受けることになるが、浅い拡散層の形成は後で行うために熱工程による活性化は一度のみとなる。深い拡散層の方は、側壁部分の形成によってゲート領域の両側に一定の距離離間させているために二度の熱工程であっても拡散による影響は殆どない。浅い拡散層の方については、一度のみの熱工程であるために拡散によって基板面方向へ伸びる拡散範囲の増加は少ない。つまり、予め深い拡散層を浅い拡散層よりも先に形成することにより、結果として浅い拡散層の基板面方向の伸びを抑えてゲート長（チャネル長）が短くなり過ぎる（短チャネル効果と呼ばれる）を防ぐことが可能となる。
【００３０】
次いで、図６(h)に示すように、再度、シリコン酸化膜２１３、シリコン窒化膜２１４からなる側壁を形成する。シリコン酸化膜２１３及びシリコン窒化膜２１４による側壁は、次の加熱処理後に形成されるシリサイド層２１５をゲート領域の両側に適宜の距離だけ離間させて形成するために設けている。そして、例えば、Ｎｉ膜（１０ｎｍ）を全面に堆積し、３５０℃３０ｓｅｃ程度の加熱処理を行い、Ｎｉとシリコン基板を反応させた後、未反応Ｎｉ膜を例えば硫酸と過酸化水素水の混合液により除去する。そして、５００℃３０ｓｅｃ程度の加熱処理を行う。このとき、ゲート電極上と拡散層上にシリサイド層２１５が形成される。シリサイド層２１５は、電気的抵抗が低く、後述するコンタクト２１７とメタル接触する。なお、本実施形態では、多結晶シリコン膜２０６を残すようにゲート電極上にシリサイド層２１５を形成したが、ゲート電極の多結晶シリコン膜がすべてシリサイド層になっても良い。
【００３１】
図６(i)に示すように、第１の層間膜２１６上に所望のコンタクトパターンを形成し、コンタクトパターンの内部に例えばＴｉ／ＴｉＮ／Ｗ膜を埋め込み、ＣＭＰ法により平坦化することにより、コンタクト２１７を形成する。次いで、第２の層間膜２１８を堆積し、所望の溝パターンを形成した後、ＴａＮ／Ｃｕ膜を埋め込んでＣＭＰ法によって平坦化することにより、コンタクト２１７を電気的につなぐＣｕ配線２１９を形成する。
以上の製造工程によって、仕事関数４．２ｅＶのｎＭＯＳ電極と仕事関数４．９ｅＶのｐＭＯＳ電極を有するデュアルメタルトランジスタ（ｎＭＯＳトランジスタとｐＭＯＳトランジスタで異なる金属材料をゲート電極に使うもの）を形成することが可能となる。
【００３２】
本実施形態では、ｎＭＯＳ電極のゲート電極材料としてＷＳｉＮ膜、ｐＭＯＳ電極材料としてＷ膜を用いたが、それぞれＷＳｉ膜、ＷＮ膜でも良い。同様に、ＷＳｉＣ膜、ＷＣ膜など炭化物や、ＷＳｉＢ膜やＷＢ膜などの硼化物でも良い。なお、ｐＭＯＳ電極材料としてＷ膜を用いた場合には、Ｗ膜と多結晶シリコン膜とは反応するので、Ｗ膜と多結晶シリコン膜との間にバリア層として窒化層（例えばＷＮ）が形成されていれば良い。
【００３３】
また、本実施形態ではＷ元素を主成分とする電極材料の組み合わせを用いたが、周期律表で同じVIａ族のモリブデン（Ｍｏ）もしくはそれら合金を主成分とする電極材料の組み合わせでも良い。
さらに、本実施形態ではVIａ族のＷ元素を主成分とする電極材料の組み合わせを用いたが、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）のIVａ族、またはバナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）のVａ族を主成分とする電極材料の組み合わせでも良い。
【００３４】
また、本実施形態ではゲート絶縁膜の材料としてハフニウム系酸化膜を用いたが、ハフニウム系酸化膜以外に、例えば、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ストロンチウム（Ｓｒ）、イットリウム（Ｙ）、ランタン（Ｌａ）等の酸化物、もしくはＺｒＳｉｘＯｙなどそれら元素とシリコンの酸化物でも良い。さらには、それら酸化物の積層膜でも良い。
【００３５】
第２の実施形態によれば、ゲート絶縁膜上にｐＭＯＳ電極材料としてタングステン電極を形成する際に、タングステン膜中からゲート絶縁膜へ拡散する炭素成分を抑制し、固定電荷要因を下げることができる。
【００３６】
［第３の実施形態］
図７及び図８は本発明の第３の実施形態の半導体装置の製造方法の製造工程部分の断面図を示している。図８は図７の工程の続きとなっている。ここでは、ＭＩＳ型トランジスタとしてＭＯＳＦＥＴを形成する製造工程について説明する。
図７(a)に示すように、素子分離３０１を有した半導体基板としての単結晶シリコン基板３００上に、例えば、有機ソースを用いた化学的気相成長（ＣＶＤ）法により、ハフニウムを含むゲート絶縁膜３０２を形成する。
【００３７】
次いで、例えば、ＳｉＨ４ガス：３００ｓｃｃｍ、圧力：５Ｔｏｒｒ、時間：１０ｓｅｃの条件で、膜厚にして０．５ｎｍの薄いＳｉ層３０３を形成する。その上に、例えば有機ソースを用いたＣＶＤ法により仕事関数５．０ｅＶを有するＭｏＮ膜３０４を１０ｎｍの膜厚で成膜する。なお、後段の熱処理工程で、Ｓｉ層３０３はＭｏＮ膜３０４中のＣと結合し、さらにＷと結合することにより、金属シリコン炭素化合物であるＭｏＳｉＣ膜３０３Ａが形成される。
【００３８】
次いで、図７(b)に示すように、例えば、ｎＭＯＳ領域のＭｏＮ膜３０４及びＳｉ層３０３を剥離する。
さらに、図７(c)に示すように、例えば、ＣＶＤ法によって仕事関数４．２ｅＶを有するＭｏＳｉＮ膜３０５を１０ｎｍの膜厚で成膜する。
【００３９】
図７(d)に示すように、その上に低抵抗層としてＷ膜３０６を堆積した。さらにその上に、シリコン窒化膜３０７を堆積した。
図７(e)に示すように、例えば３０ｎｍのゲート幅パターンにシリコン窒化膜３０７、Ｗ膜３０６、ＭｏＳｉＮ膜３０５、ＭｏＮ膜３０４を異方性エッチングし、ゲート電極３２０ｎ，３２０ｐを形成する。
【００４０】
この後、図８(f)に示すように、シリコン窒化膜３０８を堆積した後、シリコン窒化膜３０８のエッチバックを行い、電極パターンの側壁部分をシリコン窒化膜３０８で囲む構造にする。さらに、例えば、ｎＭＯＳ領域にはＡｓ＋イオンをイオン注入し、ｐＭＯＳ領域にはＢ＋イオンをイオン注入し、８００℃５秒の加熱処理を施すことによって、浅い拡散層３０９を形成する。
【００４１】
図８(g)に示すように、シリコン酸化膜３１０及びシリコン窒化膜３１１を堆積した後、シリコン酸化膜３１０、シリコン窒化膜３１１のエッチバックを行い、電極パターンの側壁部分をシリコン酸化膜３１０及びシリコン窒化膜３１１で囲む構造にする。さらに、例えば、ｎＭＯＳ領域にはＰ＋イオンをイオン注入し、ｐＭＯＳ領域にはＢ＋イオンをイオン注入し、１０３０℃５秒の加熱処理を施すことによって、深い拡散層３１２を形成する。なお、この第３の実施形態では、浅い拡散層３０９の方を先に形成し深い拡散層３１２を後に形成するので、第２の実施形態の図６(f)及び(h)のように側壁部分を２回形成することがなく、後の深い拡散層３１２を形成する際に必要なシリコン酸化膜３１０及びシリコン窒化膜３１１による側壁形成のみとなっている。
【００４２】
そして、例えば、Ｎｉ膜（１０ｎｍ）を全面に堆積し、３５０℃３０ｓｅｃ程度の加熱処理を行い、Ｎｉとシリコン基板を反応させた後、未反応Ｎｉ膜を例えば硫酸と過酸化水素水の混合液により除去する。そして、５００℃３０ｓｅｃ程度の加熱処理を行う。このとき、拡散層上にシリサイド層３１３が形成される。
【００４３】
図８(h)に示すように、第１の層間膜３１４上に所望のコンタクトパターンを形成し、コンタクトパターンの内部に例えばＴｉ／ＴｉＮ／Ｗ膜を埋め込み、ＣＭＰ法により平坦化することにより、コンタクト３１５を形成する。次いで、第２の層間膜３１６を堆積し、所望の溝パターンを形成した後、ＴａＮ／Ｃｕ膜を埋め込んでＣＭＰ法によって平坦化することにより、コンタクト３１５を電気的につなぐＣｕ配線３１７を形成する。
【００４４】
以上の製造工程によって、仕事関数４．２ｅＶのＭｏＳｉＮからなるｎＭＯＳ電極と仕事関数５．０ｅＶのＭｏＮとＭｏＳｉＮ積層からなるｐＭＯＳ電極を有するデュアルメタルトランジスタを形成することが可能となる。
【００４５】
なお、本実施形態においても、第２の実施形態と同様に、ゲート絶縁膜の材料としては、ハフニウム系酸化膜以外に、例えば、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ストロンチウム（Ｓｒ）、イットリウム（Ｙ）、ランタン（Ｌａ）等の酸化物、もしくはＺｒＳｉｘＯｙなどそれら元素とシリコンの酸化物でも良い。さらには、それら酸化物の積層膜でも良い。
【００４６】
第３の実施形態によれば、ゲート絶縁膜上にｐＭＯＳ電極材料として窒化モリブデン電極を形成する際に、窒化モリブデン膜中からゲート絶縁膜へ拡散する炭素成分を抑制し、固定電荷要因を下げることができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施形態の半導体装置の製造方法の主要な製造工程部分を示す断面図。
【図２】従来例の半導体装置の製造方法の主要な製造工程部分を示す断面図。
【図３】低電流ストレス印加時のゲートバイアス変動特性に示す特性図。
【図４】Ｓｉ層の厚さに対するゲートバイアス変動量ΔＶｇ及び仕事関数φｍの変化を示す特性図。
【図５】本発明の第２の実施形態の半導体装置の製造方法の製造工程部分を示す断面図。
【図６】図５の工程の続きの製造工程部分を示す断面図。
【図７】本発明の第３の実施形態の半導体装置の製造方法の製造工程部分を示す断面図。
【図８】図７の工程の続きの製造工程部分を示す断面図。
【符号の説明】
【００４８】
１００…シリコン基板（半導体基板）
１０１…シリコン酸化膜（ゲート絶縁膜）
１０２…Ｓｉ層（薄いシリコン層）
１０２Ａ…ＷＳｉＣ（金属シリコン炭素化合物）
１０３…タングステン膜（金属膜）
【技術分野】
【０００１】
本発明は、導電体膜をゲート電極に用いたＭＩＳ型キャパシタ或いはトランジスタなどの半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来より、ＭＩＳ型キャパシタ或いはＭＩＳ型トランジスタとして例えばＭＯＳキャパシタ或いはＭＯＳＦＥＴの高性能化及び高集積化を実現するためにデバイスの微細化が追求されいる。しかしながら、線幅が０．１μｍのデザインルール世代（以下、０．１μｍ世代）以降の半導体装置（以下、デバイス）ではゲート絶縁膜としてのゲート酸化膜のスケーリングに限界があると言われている。これはゲート酸化膜厚が薄膜化するにつれトンネル電流によるゲートリーク電流の増加が顕在化することに起因している。さらに、ゲート電極として多結晶シリコンを用いた場合には、ゲート絶縁膜との界面に空乏層が形成され、０．１μｍ世代ではこの空乏化が無視できなくなり、実効酸化膜厚の薄膜化を所望通りに実現できない状況にある。
【０００３】
これら問題を回避する方策として、ゲート絶縁膜の高誘電率化やメタルゲート電極の活用が検討されている。前者はゲート絶縁膜を高誘電体膜に置き換えることで、物理膜厚を稼いでトンネル電流を抑えるためであり、後者はゲート電極をメタル化することで、ゲート電極の空乏化を防ぐためである。近年では特に高誘電体ゲート絶縁膜の材料開発が盛んに行われ、ＺｒＯ２やＨｆＯ２と言った新材料が学会で取り上げられ、実効酸化膜厚の薄膜化競争となっている。しかし、従来のシリコン酸化膜のような信頼性を含めた議論ができるまでには時間を必要とする。
【０００４】
一方、高誘電体膜の開発に比べメタルゲート電極の検討は盛り上がりに欠ける感がある。しかしながら、ＩＴＲＳ２００３年度版ロードマップに示されるように、ゲート絶縁膜の物理膜厚が１．０ｎｍ未満の領域では従来の多結晶シリコン電極でトランジスタを実現することが困難とされている。これは、現在のゲート絶縁膜の実効酸化膜厚（１．５ｎｍ程度）に対して、ゲート電極に形成される空乏層が０．３〜０．５ｎｍ程度と大きな割合を占める結果、絶縁膜による容量に対して空乏化に伴う容量が直列に接続されて低容量化を招くためである。従って、０．１μｍ世代までシリコン系酸化膜を延命化するためにもメタルゲート電極の開発は必須である。
【０００５】
しかしながら、従来の多結晶シリコン膜を介する構造（ポリサイド構造、サリサイド構造、ポリメタル構造を含む）とは異なった、新たな問題が発生する。従来の多結晶シリコン膜を介したゲート電極構造の場合、トランジスタの閾値は、チャネル領域の不純物濃度と、多結晶シリコン膜中の不純物濃度で決定される。しかし、メタルゲート電極構造の場合、チャネル領域の不純物濃度と、ゲート電極の仕事関数で決定する。
【０００６】
従来の多結晶シリコンを用いたゲート電極では、ｐＭＯＳ，ｎＭＯＳ電極材料のそれぞれの仕事関数を、多結晶シリコンの価電子帯の電子エネルギーの最大値に対応した５．０ｅＶ、伝導帯の電子エネルギーの最小値に対応した４．１ｅＶに設定することが可能となっている。
【０００７】
そこで、メタルゲート電極を採用する場合にも、ｐＭＯＳ電極材料としては５．０ｅＶの仕事関数を有する金属若しくはその化合物を用いることが好ましい。
【０００８】
金属の中で仕事関数５．０ｅＶを有するタングステン電極（Ｗ電極という）はｐＭＯＳ電極材料として有望である。このＷ電極を形成する手法として、ソースガスにＷ（ＣＯ）６ガスを用いた化学的気相成長（ＣＶＤ）法によるＷ膜プロセスがその一候補として挙げられるが、Ｗ膜中に多くの炭素（Ｃ）を含み、それら残留Ｃが後熱工程によりゲート絶縁膜界面近傍に析出し、固定電荷の要因となることが判っている。
【０００９】
ところで、従来の技術としては、例えば特許文献１にあるように半導体基板上に成膜工程でゲート絶縁膜を形成した後、仕事関数の異なる導電材料を有するゲート電極を形成する半導体装置の製造方法が開示されている。
【特許文献１】特開２００５−０９３８５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、本発明は上記の問題に鑑み、ゲート絶縁膜上にｐＭＯＳ電極材料として金属電極を形成する際に金属膜中からゲート絶縁膜へ拡散する炭素成分を抑制し、固定電荷要因を下げることができる半導体装置及びその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１１】
本願発明の一態様によれば、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にシリコン層を形成する工程と、前記シリコン層上に前記ゲート絶縁膜界面での仕事関数が所定範囲内の値となる金属膜を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【００１２】
本願発明の他の態様によれば、半導体基板と、前記半導体基板上に設けたゲート絶縁膜と、前記ゲート絶縁膜上にゲート絶縁膜界面での仕事関数が所定範囲内の値となるよう設けた金属膜と、前記ゲート絶縁膜と前記金属膜との間に設けられ、前記金属膜に含まれる炭素成分と結合して前記金属膜から前記ゲート絶縁膜へ析出する炭素成分を抑制する所定の膜厚を有した金属シリコン炭素化合物と、を備えた半導体装置が提供される。
【発明の効果】
【００１３】
本発明によれば、ゲート絶縁膜上にｐＭＯＳ電極材料として金属電極を形成する際に金属膜中からゲート絶縁膜へ拡散する炭素成分を抑制し、固定電荷要因を下げることができる半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
発明の実施の形態について図面を参照して説明する。
［第１の実施形態］
図１は本発明の第１の実施形態の半導体装置の製造方法の主要な製造工程部分の断面図を示している。図２は従来例の半導体装置の製造方法の主要な製造工程部分の断面図を示している。ここでは、半導体装置であるＭＩＳ型キャパシタとしてＭＯＳキャパシタを形成する製造工程について説明する。
【００１５】
まず、図２を参照して従来例のＭＯＳキャパシタの製造工程を説明する。
図２(a)に示すように、半導体基板としての単結晶シリコン基板１００上にゲート絶縁膜としてシリコン酸化膜（ＳｉＯ２）１０１を形成し、その上に、例えば、有機ソースを用いてＣＶＤ法によりタングステン膜（以下、Ｗ膜）１０３（膜厚５０ｎｍ）を堆積し、所望のパターンにＷ膜１０３を異方性エッチングし、ゲート電極を形成する。図２(b)に示すように、その後、１０％希釈の水素雰囲気中で４５０℃の加熱処理を行った。
【００１６】
図３は、このようにして製造された従来例のＭＯＳキャパシタの低電流ストレス印加時のゲートバイアス変動特性（ΔＶｇ−ｔ特性）を示している。このゲートバイアス変動特性とは、シリコン基板上のゲート電極とそのゲート電極とは反対側のシリコン基板の基準電位点（アース面）との間に電流源を接続し、ゲート電極からシリコン基板の基準電位点に対して一定のストレス電流（０．１ｍＡ／ｃｍ２）を流したときのゲート電極と基準電位点間のゲートバイアス電圧Ｖｇの変化を測定したものである。このとき、低電流ストレス印加時のゲートバイアス電圧Ｖｇが時間軸に対して−２Ｖ〜−４Ｖの範囲で大きく変動していることが判る。この範囲が変動量（ΔＶｇ）である。これは、Ｗ膜１０３中に含まれるＣ元素が後段の熱処理工程（以下、後熱工程）でゲート絶縁膜中へ拡散し、それが絶縁膜中のトラップ準位を形成するためである。二次イオン質量分析法（ＳＩＭＳ：Secondary Ion Mass Spectrometer）により構成元素の深さ方向分布を調査した結果、Ｗ電極からゲート絶縁膜へ向けてＣ元素が拡散していることが判った。Ｗ膜は有機ソースを使ってＣＶＤ法により成膜しているために、膜中に数％オーダーでＣが残留してしまう。つまり、この残留Ｃ元素が熱処理により酸化膜中へ拡散し、それがトラップ準位として働き、上述したようなゲートバイアス変動要因となると考えられる。
【００１７】
そこで、図１を参照して本発明の第１の実施形態に係るＭＯＳキャパシタの製造工程を説明する。
図１(a)に示すように、半導体基板としての単結晶シリコン基板１００上にゲート絶縁膜としてシリコン酸化膜（ＳｉＯ２）１０１を形成し、Ｗ成膜に先立ち、例えば、ＳｉＨ４ガス：３００ｓｃｃｍ、圧力：５Ｔｏｒｒ、時間：１０ｓｅｃの条件で、膜厚にして１ｎｍの薄いシリコン層（以下、Ｓｉ層）１０２を形成する。この後、従来例と同じように、有機ソースを用いてＣＶＤ法によりＷ膜１０３（膜厚５０ｎｍ）を堆積し、所望のパターンにタングステン膜（以下、Ｗ膜）１０３を異方性エッチングし、ゲート電極を形成する。その後、図１(b)に示すように、１０％希釈の水素雰囲気中で４５０℃の加熱処理を行った。このような加熱処理によって、薄いＳｉ層１０２はＷ膜１０３中のＣと結合し、さらにＷと結合することにより、金属シリコン炭素化合物であるＷＳｉＣ膜１０２Ａが形成される。
【００１８】
その結果、図３の低電流ストレス印加時のゲートバイアス変動特性に示すように、従来例と比べ、本発明によればＭＯＳキャパシタのゲートバイアス変動量（ΔＶｇ）が全く観測されない。これは、Ｓｉ層（換言すればＷＳｉＣ層）が上記炭素（Ｃ）のゲート酸化膜中への拡散を防ぐためである。ＣとＳｉの結合力は非常に強く、一旦Ｓｉ−Ｃ結合が形成されると、熱分解するようなことは容易に起きない。それゆえ、Ｗ成膜時だけでなく、Ｗ成膜後の後熱工程においても、Ｗ電極とゲート絶縁膜界面のＳｉ−Ｃ結合層は安定しており、ゲート絶縁膜中へのＣ拡散は抑制される。
【００１９】
そこで、次にＳｉ層の厚みに対してＭＯＳキャパシタのゲートバイアス変動量（ΔＶｇ）がどのように依存するか調査した。図４は、Ｓｉ層の厚さに対するゲートバイアス変動量（ΔＶｇ）を測定した結果を示している。同時に、Ｓｉ層の厚さに対する仕事関数（φｍ）の変化を示している。その結果、ゲート電極とゲート絶縁膜との界面層の厚みを厚くしていくと、ΔＶｇが小さくなることが判る。図４の結果は、Ｃ拡散を抑制するには０．３ｎｍ以上の厚みがあれば十分であることを示している。
【００２０】
しかし、Ｓｉ層の厚みをさらに厚くすれば良いかと言えばそうではない。メタルゲート電極では材料そのものが有する仕事関数が重要となる。ここでは、Ｗ電極をｐＭＯＳ向け電極材料として適用することを考えており、ｐＭＯＳ電極としてはポリシリコンの価電子帯の電子エネルギーの最大値５．０ｅＶ近傍の少なくとも４．８ｅＶ以上の仕事関数が求められる。ところが、Ｓｉ層の厚みを厚くすることは、Ｓｉの仕事関数に近づくことを意味し、具体的には４．６ｅＶ近くになる。そこで、界面層の厚みに対する仕事関数を求めた結果、Ｓｉ層の厚みが厚くなるにつれ、仕事関数が小さくなる傾向にあり、その厚みが２ｎｍを越えると、４．８ｅＶよりも小さい値となってしまうことが判った。
【００２１】
したがって、ゲートバイアス変動量を抑え、かつ所望の仕事関数を得るためには、Ｓｉ界面層の厚みは０．３ｎｍ〜２ｎｍの範囲であることが望ましい。
第１の実施形態によれば、ゲート絶縁膜上にｐＭＯＳ電極材料として金属電極を形成する際に金属膜中からゲート絶縁膜へ拡散する炭素成分を抑制し、固定電荷要因を下げることができる。
【００２２】
［第２の実施形態］
図５及び図６は本発明の第２の実施形態の半導体装置の製造方法の製造工程部分の断面図を示している。図６は図５の工程の続きとなっている。ここでは、半導体装置であるＭＩＳ型トランジスタとしてＭＯＳＦＥＴを形成する製造工程について説明する。なお、本発明に係るＭＯＳＦＥＴの製造工程としてシリコン基板上にｐ型ＭＯＳＦＥＴ（以下、ｐＭＯＳ）を形成する工程を説明するが、ｐＭＯＳと対をなすｎ型ＭＯＳＦＥＴ（以下、ｎＭＯＳ）も同時に形成するＣＭＯＳ（Complementary MOS）集積回路の製造工程として説明する。
【００２３】
図５(a)に示すように、素子分離２０１を有した半導体基板としての単結晶シリコン基板２００上に、例えば、有機ソースを用いた化学的気相成長（ＣＶＤ）法により、ハフニウムを含むゲート絶縁膜２０２を形成する。
その後、Ｗ成膜に先立ち、例えば、ＳｉＨ４ガス：３００ｓｃｃｍ、圧力：５Ｔｏｒｒ、時間：１０ｓｅｃの条件で、膜厚にして０．５ｎｍの薄いＳｉ層２０３を形成する。
【００２４】
その上に、例えば有機ソースを用いたＣＶＤ法により仕事関数４．９ｅＶを有するW膜２０４を１０ｎｍの膜厚で成膜する。このことにより、Ｗ成膜段階のＣ拡散を抑制し、ゲートバイアス変動量を抑制することが可能となる。なお、後段の熱処理工程で、Ｓｉ層１０３はＷ膜２０４中のＣと結合し、さらにＷと結合することにより、金属シリコン炭素化合物であるＷＳｉＣ膜２０３Ａが形成される。
【００２５】
次いで、図５(b)に示すように、例えば、ｎＭＯＳ領域のＷ膜２０４及びＳｉ層２０３を剥離する。
さらに、図５(c)に示すように、例えば、ＣＶＤ法によって仕事関数４．２ｅＶを有するＷＳｉＮ膜２０５を１０ｎｍの膜厚で成膜する。
【００２６】
図５(d)に示すように、多結晶シリコン膜２０６を堆積した後、多結晶シリコン膜中へｎＭＯＳ領域にはＡｓ＋イオンをイオン注入し、ｐＭＯＳ領域にはＢ＋イオンをイオン注入する。これらのイオン注入は、多結晶シリコン膜２０６を出来るだけ電気抵抗の低い導電体に近づけるために行われている。さらにその上に、シリコン窒化膜２０７を堆積した。
この時点で、ｎＭＯＳ領域ではゲート絶縁膜２０２と仕事関数４．２ｅＶを有するＷＳｉＮ膜２０５が接し、ｐＭＯＳ領域ではゲート絶縁膜２０２と仕事関数４．９ｅＶを有するＷ膜２０４が接する。これにより、この後、トランジスタを形成した際にはこれらゲート絶縁膜と接する金属材料の仕事関数がトランジスタの閾値を支配する。このとき、Ｓｉ層２０３の厚みが０．５ｎｍと薄いため、Ｗ膜の仕事関数に与える影響は小さい。
【００２７】
図５(e)に示すように、例えば３０ｎｍのゲート幅パターンにシリコン窒化膜２０７、多結晶シリコン膜２０６、ＷＳｉＮ膜２０５、Ｗ膜２０４を異方性エッチングし、ゲート電極２２０ｎ，２２０ｐを形成する。
図６(f)に示すように、シリコン酸化膜２０８及びシリコン窒化膜２０９を堆積した後、シリコン酸化膜２０８、シリコン窒化膜２０９のエッチバックを行い、電極パターンの側壁部分をシリコン酸化膜２０８とシリコン窒化膜２０９で囲む構造にする。シリコン酸化膜２０８及びシリコン窒化膜２０９による側壁は、次のイオン注入後に形成される深い拡散層２１０をゲート領域の両側のシリコン基板２００に適宜の距離だけ離間させて形成するために設けている。さらに、例えば、ｎＭＯＳ領域にはＰ＋イオンをイオン注入し、ｐＭＯＳ領域にはＢ＋イオンをイオン注入し、１０３０℃５秒の加熱処理を施すことによって、深い拡散層２１０を形成する。この深い拡散層２１０は、後述の浅い拡散層２１２と共にＭＯＳトランジスタのドレイン領域及びソース領域を形成するものである。
【００２８】
この後、図６(g)に示すように、電極パターンの側壁部分であるシリコン酸化膜２０８及びシリコン窒化膜２０９を剥離する。このとき、側壁部分と同時にシリコン窒化膜２０７も剥離されてしまう。次いで、シリコン窒化膜２１１を堆積した後、シリコン窒化膜２１１のエッチバックを行い、電極パターンの側壁部分をシリコン窒化膜２１１で囲む構造にする。
【００２９】
さらに、例えば、ｎＭＯＳ領域にはＡｓ＋イオンをイオン注入し、ｐＭＯＳ領域にはＢ＋イオンをイオン注入し、８００℃５秒の加熱処理を施すことによって、浅い拡散層２１２を形成する。
なお、深い拡散層と浅い拡散層をそれぞれ形成する際には不純物であるイオンの注入後に不純物活性化のために必ず熱工程（加熱処理）が入る。予め深い拡散層を浅い拡散層よりも先に形成することにより、深い拡散層は先に形成されるために熱工程による活性化を二度受けることになるが、浅い拡散層の形成は後で行うために熱工程による活性化は一度のみとなる。深い拡散層の方は、側壁部分の形成によってゲート領域の両側に一定の距離離間させているために二度の熱工程であっても拡散による影響は殆どない。浅い拡散層の方については、一度のみの熱工程であるために拡散によって基板面方向へ伸びる拡散範囲の増加は少ない。つまり、予め深い拡散層を浅い拡散層よりも先に形成することにより、結果として浅い拡散層の基板面方向の伸びを抑えてゲート長（チャネル長）が短くなり過ぎる（短チャネル効果と呼ばれる）を防ぐことが可能となる。
【００３０】
次いで、図６(h)に示すように、再度、シリコン酸化膜２１３、シリコン窒化膜２１４からなる側壁を形成する。シリコン酸化膜２１３及びシリコン窒化膜２１４による側壁は、次の加熱処理後に形成されるシリサイド層２１５をゲート領域の両側に適宜の距離だけ離間させて形成するために設けている。そして、例えば、Ｎｉ膜（１０ｎｍ）を全面に堆積し、３５０℃３０ｓｅｃ程度の加熱処理を行い、Ｎｉとシリコン基板を反応させた後、未反応Ｎｉ膜を例えば硫酸と過酸化水素水の混合液により除去する。そして、５００℃３０ｓｅｃ程度の加熱処理を行う。このとき、ゲート電極上と拡散層上にシリサイド層２１５が形成される。シリサイド層２１５は、電気的抵抗が低く、後述するコンタクト２１７とメタル接触する。なお、本実施形態では、多結晶シリコン膜２０６を残すようにゲート電極上にシリサイド層２１５を形成したが、ゲート電極の多結晶シリコン膜がすべてシリサイド層になっても良い。
【００３１】
図６(i)に示すように、第１の層間膜２１６上に所望のコンタクトパターンを形成し、コンタクトパターンの内部に例えばＴｉ／ＴｉＮ／Ｗ膜を埋め込み、ＣＭＰ法により平坦化することにより、コンタクト２１７を形成する。次いで、第２の層間膜２１８を堆積し、所望の溝パターンを形成した後、ＴａＮ／Ｃｕ膜を埋め込んでＣＭＰ法によって平坦化することにより、コンタクト２１７を電気的につなぐＣｕ配線２１９を形成する。
以上の製造工程によって、仕事関数４．２ｅＶのｎＭＯＳ電極と仕事関数４．９ｅＶのｐＭＯＳ電極を有するデュアルメタルトランジスタ（ｎＭＯＳトランジスタとｐＭＯＳトランジスタで異なる金属材料をゲート電極に使うもの）を形成することが可能となる。
【００３２】
本実施形態では、ｎＭＯＳ電極のゲート電極材料としてＷＳｉＮ膜、ｐＭＯＳ電極材料としてＷ膜を用いたが、それぞれＷＳｉ膜、ＷＮ膜でも良い。同様に、ＷＳｉＣ膜、ＷＣ膜など炭化物や、ＷＳｉＢ膜やＷＢ膜などの硼化物でも良い。なお、ｐＭＯＳ電極材料としてＷ膜を用いた場合には、Ｗ膜と多結晶シリコン膜とは反応するので、Ｗ膜と多結晶シリコン膜との間にバリア層として窒化層（例えばＷＮ）が形成されていれば良い。
【００３３】
また、本実施形態ではＷ元素を主成分とする電極材料の組み合わせを用いたが、周期律表で同じVIａ族のモリブデン（Ｍｏ）もしくはそれら合金を主成分とする電極材料の組み合わせでも良い。
さらに、本実施形態ではVIａ族のＷ元素を主成分とする電極材料の組み合わせを用いたが、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）のIVａ族、またはバナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）のVａ族を主成分とする電極材料の組み合わせでも良い。
【００３４】
また、本実施形態ではゲート絶縁膜の材料としてハフニウム系酸化膜を用いたが、ハフニウム系酸化膜以外に、例えば、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ストロンチウム（Ｓｒ）、イットリウム（Ｙ）、ランタン（Ｌａ）等の酸化物、もしくはＺｒＳｉｘＯｙなどそれら元素とシリコンの酸化物でも良い。さらには、それら酸化物の積層膜でも良い。
【００３５】
第２の実施形態によれば、ゲート絶縁膜上にｐＭＯＳ電極材料としてタングステン電極を形成する際に、タングステン膜中からゲート絶縁膜へ拡散する炭素成分を抑制し、固定電荷要因を下げることができる。
【００３６】
［第３の実施形態］
図７及び図８は本発明の第３の実施形態の半導体装置の製造方法の製造工程部分の断面図を示している。図８は図７の工程の続きとなっている。ここでは、ＭＩＳ型トランジスタとしてＭＯＳＦＥＴを形成する製造工程について説明する。
図７(a)に示すように、素子分離３０１を有した半導体基板としての単結晶シリコン基板３００上に、例えば、有機ソースを用いた化学的気相成長（ＣＶＤ）法により、ハフニウムを含むゲート絶縁膜３０２を形成する。
【００３７】
次いで、例えば、ＳｉＨ４ガス：３００ｓｃｃｍ、圧力：５Ｔｏｒｒ、時間：１０ｓｅｃの条件で、膜厚にして０．５ｎｍの薄いＳｉ層３０３を形成する。その上に、例えば有機ソースを用いたＣＶＤ法により仕事関数５．０ｅＶを有するＭｏＮ膜３０４を１０ｎｍの膜厚で成膜する。なお、後段の熱処理工程で、Ｓｉ層３０３はＭｏＮ膜３０４中のＣと結合し、さらにＷと結合することにより、金属シリコン炭素化合物であるＭｏＳｉＣ膜３０３Ａが形成される。
【００３８】
次いで、図７(b)に示すように、例えば、ｎＭＯＳ領域のＭｏＮ膜３０４及びＳｉ層３０３を剥離する。
さらに、図７(c)に示すように、例えば、ＣＶＤ法によって仕事関数４．２ｅＶを有するＭｏＳｉＮ膜３０５を１０ｎｍの膜厚で成膜する。
【００３９】
図７(d)に示すように、その上に低抵抗層としてＷ膜３０６を堆積した。さらにその上に、シリコン窒化膜３０７を堆積した。
図７(e)に示すように、例えば３０ｎｍのゲート幅パターンにシリコン窒化膜３０７、Ｗ膜３０６、ＭｏＳｉＮ膜３０５、ＭｏＮ膜３０４を異方性エッチングし、ゲート電極３２０ｎ，３２０ｐを形成する。
【００４０】
この後、図８(f)に示すように、シリコン窒化膜３０８を堆積した後、シリコン窒化膜３０８のエッチバックを行い、電極パターンの側壁部分をシリコン窒化膜３０８で囲む構造にする。さらに、例えば、ｎＭＯＳ領域にはＡｓ＋イオンをイオン注入し、ｐＭＯＳ領域にはＢ＋イオンをイオン注入し、８００℃５秒の加熱処理を施すことによって、浅い拡散層３０９を形成する。
【００４１】
図８(g)に示すように、シリコン酸化膜３１０及びシリコン窒化膜３１１を堆積した後、シリコン酸化膜３１０、シリコン窒化膜３１１のエッチバックを行い、電極パターンの側壁部分をシリコン酸化膜３１０及びシリコン窒化膜３１１で囲む構造にする。さらに、例えば、ｎＭＯＳ領域にはＰ＋イオンをイオン注入し、ｐＭＯＳ領域にはＢ＋イオンをイオン注入し、１０３０℃５秒の加熱処理を施すことによって、深い拡散層３１２を形成する。なお、この第３の実施形態では、浅い拡散層３０９の方を先に形成し深い拡散層３１２を後に形成するので、第２の実施形態の図６(f)及び(h)のように側壁部分を２回形成することがなく、後の深い拡散層３１２を形成する際に必要なシリコン酸化膜３１０及びシリコン窒化膜３１１による側壁形成のみとなっている。
【００４２】
そして、例えば、Ｎｉ膜（１０ｎｍ）を全面に堆積し、３５０℃３０ｓｅｃ程度の加熱処理を行い、Ｎｉとシリコン基板を反応させた後、未反応Ｎｉ膜を例えば硫酸と過酸化水素水の混合液により除去する。そして、５００℃３０ｓｅｃ程度の加熱処理を行う。このとき、拡散層上にシリサイド層３１３が形成される。
【００４３】
図８(h)に示すように、第１の層間膜３１４上に所望のコンタクトパターンを形成し、コンタクトパターンの内部に例えばＴｉ／ＴｉＮ／Ｗ膜を埋め込み、ＣＭＰ法により平坦化することにより、コンタクト３１５を形成する。次いで、第２の層間膜３１６を堆積し、所望の溝パターンを形成した後、ＴａＮ／Ｃｕ膜を埋め込んでＣＭＰ法によって平坦化することにより、コンタクト３１５を電気的につなぐＣｕ配線３１７を形成する。
【００４４】
以上の製造工程によって、仕事関数４．２ｅＶのＭｏＳｉＮからなるｎＭＯＳ電極と仕事関数５．０ｅＶのＭｏＮとＭｏＳｉＮ積層からなるｐＭＯＳ電極を有するデュアルメタルトランジスタを形成することが可能となる。
【００４５】
なお、本実施形態においても、第２の実施形態と同様に、ゲート絶縁膜の材料としては、ハフニウム系酸化膜以外に、例えば、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ストロンチウム（Ｓｒ）、イットリウム（Ｙ）、ランタン（Ｌａ）等の酸化物、もしくはＺｒＳｉｘＯｙなどそれら元素とシリコンの酸化物でも良い。さらには、それら酸化物の積層膜でも良い。
【００４６】
第３の実施形態によれば、ゲート絶縁膜上にｐＭＯＳ電極材料として窒化モリブデン電極を形成する際に、窒化モリブデン膜中からゲート絶縁膜へ拡散する炭素成分を抑制し、固定電荷要因を下げることができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施形態の半導体装置の製造方法の主要な製造工程部分を示す断面図。
【図２】従来例の半導体装置の製造方法の主要な製造工程部分を示す断面図。
【図３】低電流ストレス印加時のゲートバイアス変動特性に示す特性図。
【図４】Ｓｉ層の厚さに対するゲートバイアス変動量ΔＶｇ及び仕事関数φｍの変化を示す特性図。
【図５】本発明の第２の実施形態の半導体装置の製造方法の製造工程部分を示す断面図。
【図６】図５の工程の続きの製造工程部分を示す断面図。
【図７】本発明の第３の実施形態の半導体装置の製造方法の製造工程部分を示す断面図。
【図８】図７の工程の続きの製造工程部分を示す断面図。
【符号の説明】
【００４８】
１００…シリコン基板（半導体基板）
１０１…シリコン酸化膜（ゲート絶縁膜）
１０２…Ｓｉ層（薄いシリコン層）
１０２Ａ…ＷＳｉＣ（金属シリコン炭素化合物）
１０３…タングステン膜（金属膜）
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に薄いシリコン層を形成する工程と、
前記シリコン層上に前記ゲート絶縁膜界面での仕事関数が所定範囲内の値となる金属膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記仕事関数は、４．８ｅＶ以上５．０ｅＶ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリコン層が、０．３ｎｍ〜２ｎｍの範囲の厚さであることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記金属膜が、Ｗ、Ｍｏ若しくはその化合物であることを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板上に設けたゲート絶縁膜と、
前記ゲート絶縁膜上にゲート絶縁膜界面での仕事関数が所定範囲内の値となるよう設けた金属膜と、
前記ゲート絶縁膜と前記金属膜との間に設けられ、前記金属膜に含まれる炭素成分と結合して前記金属膜から前記ゲート絶縁膜へ析出する炭素成分を抑制する所定の膜厚を有した金属シリコン炭素化合物と、
を備えた半導体装置。
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に薄いシリコン層を形成する工程と、
前記シリコン層上に前記ゲート絶縁膜界面での仕事関数が所定範囲内の値となる金属膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記仕事関数は、４．８ｅＶ以上５．０ｅＶ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリコン層が、０．３ｎｍ〜２ｎｍの範囲の厚さであることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記金属膜が、Ｗ、Ｍｏ若しくはその化合物であることを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板上に設けたゲート絶縁膜と、
前記ゲート絶縁膜上にゲート絶縁膜界面での仕事関数が所定範囲内の値となるよう設けた金属膜と、
前記ゲート絶縁膜と前記金属膜との間に設けられ、前記金属膜に含まれる炭素成分と結合して前記金属膜から前記ゲート絶縁膜へ析出する炭素成分を抑制する所定の膜厚を有した金属シリコン炭素化合物と、
を備えた半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００８−１４７３９３（Ｐ２００８−１４７３９３Ａ）
【公開日】平成２０年６月２６日（２００８．６．２６）
【国際特許分類】
【出願番号】特願２００６−３３２３９６（Ｐ２００６−３３２３９６）
【出願日】平成１８年１２月８日（２００６．１２．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年６月２６日（２００８．６．２６）
【国際特許分類】
【出願日】平成１８年１２月８日（２００６．１２．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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