【課題】電磁ノイズを発生させる入出力セル間に電源間容量を形成することにより、当該電磁ノイズをより確実に除去できる半導体装置を提供する。
【解決手段】電磁ノイズの発生源である、入出力セル３の間に電源間容量素子領域５を配置する。当該電源間容量素子形成領域５に、ＭＩＳＦＥＴ素子７を形成し、当該ＭＩＳＦＥＴ素子７のゲート電極９、ゲート絶縁膜１２及び半導体基板１７で構成されるゲート容量素子を電源間容量素子として用いる。 （もっと読む）

【課題】フラッシュメモリを有する半導体装置の信頼性を向上させることのできる技術を提供する。
【解決手段】半導体基板１の主面にメモリセルのゲート絶縁膜およびゲート電極５ａを形成した後、窒化雰囲気中または窒素を含んだ酸化雰囲気中で半導体基板１に熱処理を施して、露出した半導体基板１の主面に窒素を含む絶縁膜９を形成する。これに続いて、絶縁膜９をエッチングストッパとして、半導体基板１の主面上に堆積した酸化シリコンを主成分とする絶縁膜を異方性のドライエッチングによりエッチバックすることにより、ゲート電極５ａの側壁にサイドウォール１０を形成し、半導体基板１へのダメージ層の形成を防ぐ。 （もっと読む）

【課題】駆動能力が高く、かつ高集積化に適した半導体装置を提供する。
【解決手段】シリコン基板１上にシリコン酸化膜よりなる絶縁層３を介在して高抵抗ｎ型ベース層５が形成されている。この高抵抗ｎ型ベース層にはｐ−ｃｈＭＯＳトランジスタ３０が形成されている。このｐ−ｃｈＭＯＳトランジスタ３０は、溝６によるトレンチ分離により他の素子から電気的に分離されている。このｐ−ｃｈＭＯＳトランジスタ３０のｐ+ソース層９は、ｐ+ドレイン層１１の周囲を、たとえば楕円の平面形状で取囲むように形成されている。 （もっと読む）

【課題】材料の利用効率を向上させ、作製工程を簡略化した半導体装置の作製技術を提供することを目的とする。また、それらの半導体装置を構成する配線等のパターンを、所望の形状で密着性よく形成できる技術を提供することも目的とする。
【解決手段】第１の導電層上に第１の絶縁層を形成し、第１の絶縁層上に第２の絶縁層を形成し、第２の絶縁層上に第１の開口を有する第１のマスク層を形成し、第１の絶縁層及び第２の絶縁層をエッチングすることにより、第１の導電層に達する第１の開口部を形成し、第１のマスク層除去後、第１の開口よりも開口面積が広い第２の開口を有し、且つ、導電性材料を含む組成物に対してぬれ性の低い第２のマスク層を第２の絶縁層上に形成し、第１の絶縁層上面の一部が露出するように第２の絶縁層をエッチングし、第２の開口部を形成し、第１の開口部及び第２の開口部に導電性材料を含む組成物を充填し、第２の導電層を形成する。 （もっと読む）

【課題】 簡易な構成でオフリーク特性の向上が図れ、しかもシリサイド化トランジスタと非シリサイド化トランジスタとを同一基板上に同時に形成できる半導体装置およびその製造方法を提供する。
【解決手段】 トランジスタＴｒＡのサイドウォール１０５の厚みをトランジスタＴｒＢのサイドウォール１０５の厚みよりも薄くする。トランジスタＴｒＡにおいて、高濃度不純物拡散層１０６の表面とサイドウォール１０５の底部とは、基板の主面方向から見たときに重なる位置にある。シリサイド層１０８は、高濃度不純物拡散層１０６内に限って形成される。これは、トランジスタＴｒＢを覆うＣＶＤ酸化膜１１の形成後で、かつ、シリサイド層１０８を形成する前にトランジスタＴｒＡに高濃度不純物拡散層１０６を形成することで実現できる。 （もっと読む）

【課題】 本発明は、素子面積の増大を招くこと無しに、静電放電によるサージ印加時の熱破壊に対する耐性を向上させた半導体装置および半導体集積回路を提供するものである。
【解決手段】 本発明の半導体装置は、接地線が接続された半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された抵抗ゲート部と、ゲート絶縁膜および抵抗ゲート部をゲート長方向に挟み、導体物からなるゲート側壁と、ゲート側壁の一方に接触する半導体基板表面に形成され、接地線が接続されたソース領域と、ゲート側壁の他方に接触する半導体基板表面に形成され、信号線もしくは電源線が接続されたドレイン領域と、を備えることを特徴とする。 （もっと読む）

アンチフューズセルは、ケイ素化金属膜（１２，１３）で覆われたソース（７）及びドレイン（８）領域を有する集積回路の標準的ＭＯＳトランジスタと、前記ＭＯＳトランジスタを少なくとも部分的に囲む、抵抗性膜の少なくとも１つトラック（２４）とを備え、前記ケイ素化金属の金属がドレイン及び／又はソース接合通して拡散するように加熱用の電流を通過させるのに適合している。
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【課題】微細化されたＭＩＳＦＥＴのしきい値電圧のばらつきを低減する。
【解決手段】ＭＩＳＦＥＴ（Ｑ_１）のゲート電極９ａは、素子分離溝２によって周囲を規定されたアクティブ領域Ｌの基板１上に形成され、アクティブ領域Ｌを横切ってその一端から他端に延在している。このゲート電極９ａは、アクティブ領域Ｌと素子分離溝２との境界領域におけるゲート長がアクティブ領域Ｌの中央部におけるゲート長よりも大きく、全体としてＨ形の平面パターンで構成されている。また、このゲート電極９ａは、アクティブ領域Ｌと素子分離溝２との境界領域のゲート長方向に沿った一辺の全体とゲート幅方向に沿った二辺の一部とを覆っている。 （もっと読む）

【課題】 カルコゲナイド膜の剥離を有効に防止し、かつ、隣接するビット情報の位置でディスターブの影響を抑圧可能な信頼性の高い半導体装置を提供する。
【解決手段】 本発明の半導体装置は、半導体基板１０上に前記相変化材料と良好な接着性を有する絶縁材料を用いて堆積された絶縁膜２５と、絶縁膜２５におけるビット情報毎に分離された領域に設けたホール内にカルコゲナイド系の相変化材料を埋め込んで形成されたカルコゲナイド膜２６と、各々のカルコゲナイド膜２６からなる相変化素子に電流を供給するための電極構造２３、２４、２７とを備えている。これにより、カルコゲナイド膜２６の剥離を防止し、かつ隣接するビット情報の位置のカルコゲナイド膜２６の間でディスターブを抑圧することができる。 （もっと読む）

【課題】半導体集積回路装置の高速化を図り、また、エレクトロマイグレーションやストレスマイグレーションの発生を抑え、配線寿命を長くする技術を提供する。
【解決手段】半導体基板１上に形成された酸化シリコン膜２３および窒化シリコン膜２２中の配線溝内を含む酸化シリコン膜２３上にバリア層２６ａおよび銅膜２６ｂを順次形成後、前記配線溝外部のバリア層２６ａおよび銅膜２６ｂを除去することによって配線２６を形成し、配線２６上にタングステンを選択成長もしくは優先成長させることにより、配線２６上にタングステン膜２６ｃを形成する。 （もっと読む）

【課題】０.１５μｍ世代以下のＭＩＳＦＥＴの高速動作を実現することのできる技術を提供する。
【解決手段】ゲート電極１０ｎおよびサイドウォールスペーサ１５をマスクとして、基板１の法線方向からｎ型不純物をイオン注入し、ソース、ドレイン拡散領域１１ｂを形成した後、基板１の法線方向に対して所定の角度を有する斜め打ち込みでｎ型不純物をイオン注入し、基板１の表面から深さ２０〜４０ｎｍ程度の位置にソース、ドレイン拡張領域１１ａよりも相対的に不純物濃度の高いｎ型半導体領域１６を形成する。 （もっと読む）

多電圧半導体集積回路装置を製造する簡略化された製造方法を提供する。 半導体装置の製造方法は、（ａ）半導体基板の第１の領域に第１の厚さの第１のゲート絶縁膜を形成する工程と、（ｂ）前記半導体基板の第２の領域に前記第１の厚さより薄い第２の厚さの第２のゲート絶縁膜を形成する工程と、（ｃ）前記第１および第２のゲート絶縁膜上にゲート電極を形成すると共に、前記第１および第２の領域上の前記第１及び第２のゲート絶縁膜を残す工程と、（ｄ）前記第１および第２のゲート絶縁膜を介して、前記第１および第２の領域に不純物をイオン注入し、前記第１の領域に第１の低濃度、前記第２の領域に前記第１の低濃度より高い第２の低濃度の不純物を添加する工程と、（ｅ）少なくともコンタクトを形成する領域の前記第１および第２のゲート絶縁膜を除去する工程と、（ｆ）前記第１および第２の領域中、前記コンタクトを形成する領域を含む領域に高濃度の不純物を添加する工程と、を含む。
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【課題】 ＲＴＡによるアニール法は、微細化に限界がある。ＲＴＡによるアニール法は、加熱時間が数秒で、半導体基板全体が高温に加熱されるために不純物が半導体基板の深部へ拡散する恐れがあるため、今後のさらなる微細化に対応することが困難である。
【解決手段】レーザ光を非線形光学素子に通すことなく基本波のままとし、高強度、且つ、繰り返し周波数の高いパルスのレーザ光を不純物拡散層に照射してレーザアニールを行って不純物を電気的に活性化させることを特徴とする。本発明により、シリコン基板表面の薄い層を局所的に溶かして活性化することができる。また、一度のレーザ走査で活性化される領域の幅を拡大することができるため、格段に生産性を向上させることができる。 （もっと読む）

【課題】活性領域、素子分離領域の寸法を変更することなく、ｎチャネルトランジスタ形成領域およびｐチャネルトランジスタ形成領域の駆動電流をともに増加させる。
【解決手段】素子分離領域ＩＳにより区画されて配置されたｎチャネルトランジスタＱｎの形成領域とｐチャネルトランジスタＱｐの形成領域とを有し、ｎチャネルトランジスタＱｎの形成領域においてそのコンタクトプラグＣＰに起因する応力とｐチャネルトランジスタＱｐの形成領域においてそのコンタクトプラグＣＰに起因する応力とが互いに異なる状態に構成されている。この構成により、活性領域Ａ、素子分離領域ＩＳの寸法を変更することなく、ｎチャネルトランジスタＱｎとｐチャネルトランジスタＱｐの駆動電流をともに増加させることができる。 （もっと読む）

【課題】ドレイン側のポケット領域とＬＤＤ領域との間のオフセット距離のばらつきを低減できるＭＯＳ型半導体装置の製法を提供する。
【解決手段】半導体基板１０の表面に形成したフィールド絶縁膜１２の素子孔内にゲート絶縁膜１４を形成した後、絶縁膜１４及び１２の上にドープトポリシリコン等からなるゲート電極層１６及びキャパシタ用電極層１８をそれぞれ形成する。絶縁膜１２及び電極層１６をマスクとするイオン注入処理によりポケット領域２０，２２を形成した後、電極層１６，１８を覆ってキャパシタ用絶縁層２６をＣＶＤ法等により形成する。絶縁層２６を介してのイオン注入処理により低濃度ソース、ドレイン領域２８，３０を形成する。ポケット領域２２とＬＤＤ領域３０との間のオフセット距離Ｌは、絶縁層２６の厚さに対応して精度良く決定される。サイドスペーサ形成処理の後、高濃度ソース，ドレイン領域を形成する。 （もっと読む）

ゲート絶縁膜として所望の特性を有するＨｆ_１−ｘＡｌ_ｘ（０＜ｘ＜０．３）の酸化膜を形成することのできる半導体装置の製造方法を提供する。
半導体装置の製造方法は、（ａ）反応室内でシリコン基板を加熱する工程と、（ｂ）加熱したシリコン基板上に酸化シリコンより高い比誘電率を有し、Ｎを取り込んだＨｆ_１−ｘＡｌ_ｘＯ：Ｎ膜（０．１＜ｘ＜０．３）を熱ＣＶＤで堆積する工程であって、原料ガスと窒化ガスと窒化促進ガスとを含む成膜ガスを前記シリコン基板の表面に供給する工程と、を含む。
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【課題】 ホウ素及びリンを含むシリコン層を最下層に有するゲート電極の端部の尖りが抑制された半導体装置及びその製造方法を提供する。これによってゲート電流の増加を抑制し、CMOSデバイスのNBTI劣化を抑制する。
【解決手段】 半導体装置１０は、シリコン基板１１と、シリコン基板１１上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成され、ホウ素及びリンを含むポリシリコン層１８ｂを最下層に有するゲート電極１７とを備える。ポリシリコン層１８ｂ中のホウ素の最大濃度と最小濃度との比が１００以下である。 （もっと読む）

【課題】ＣＭＯＳ工程に統合されることができる高利得を有するバイポーラ接合トランジスタ及びその形成方法を提供する。
【解決手段】ＣＭＯＳ工程に統合されることができる本発明のバイポーラ接合トランジスタ形成方法は、ＣＭＯＳ工程でマスク工程及びイオン注入工程を追加することによってベース領域を形成する。これによって、ベース領域のドーピングレベル及び幅を高周波回路に最適の状態で調節することができるので、高利得の高周波回路に適するバイポーラ接合トランジスタを形成することができる。 （もっと読む）

【課題】 ボイドなどの欠陥を少なくとも表面部分には含まないアスペクト比の大きな素子分離絶縁膜を有するＳＴＩ型素子分離構造を提供する。
【解決手段】 半導体基板中にマスクパターンを介して素子分離溝を形成し、さらに前記素子分離溝を絶縁膜で埋め込んだ後、化学機械研磨して余計な絶縁膜を除去する。さらにマスクパターンを除去し、半導体基板表面から突出する素子分離絶縁膜の周囲に、半導体基板表面から半導体層をエピタキシャルに再成長させる。 （もっと読む）

【課題】低ノイズで特性変動の少ないＭＯＳ型半導体装置の製法を提供する。
【解決手段】シリコン基板１０の一方の主面には、ゲート絶縁膜１４、ゲート電極層１６、ソース領域２４及びドレイン領域２６を有するＭＯＳ型トランジスタを形成した後、このトランジスタを覆って層間絶縁膜２８を形成する。ホトリソグラフィ及びドライエッチング処理によりソース領域２４及びドレイン領域２６にそれぞれ対応する接続孔３２及び３４を絶縁膜２８に形成した後、接続孔３２及び３４をそれぞれ介してソース領域２４及びドレイン領域２６にフッ素イオンＦ^＋を注入する。この後、ソース領域２４及びドレイン領域２６中のフッ素を熱処理により電極層１６の下方で絶縁膜１４と基板１０との界面に拡散させてシリコンのダングリングボンドをフッ素原子で終端させる。 （もっと読む）