ｎＭＯＳ構造の半導体装置において、不純物拡散層（２１）を形成するに際して、エクステンション領域（１３）及びポケット領域（１１）の形成、更にエクステンション領域（１３）の不純物拡散を抑制する目的に用いる最適な不純物の組み合わせを考察し、エクステンション領域（１３）の不純物に少なくともリン（Ｐ）を、ポケット領域（１１）の不純物に少なくともインジウム（Ｉｎ）を用い、更に拡散抑制物質として炭素（Ｃ）を用いる。これにより、特にｎＭＯＳ構造の半導体装置において、閾値電圧のロールオフ特性及び電流駆動能力を向上させ、ドレインリーク電流の低減を図りつつも、素子の微細化・高集積化を容易且つ確実に実現し、特にＣＭＯＳ構造の半導体装置の最適設計を可能としてデバイス性能の向上及び低消費電力化を実現する。
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【課題】ＬＤＤ構造のトランジスタ素子の特性に悪影響を与えることなく同一基板上に高抵抗体素子を形成する。
【解決手段】シリコン基板１にＮウェル領域３、素子分離酸化膜５、ゲート酸化膜７、ポリサイドゲート電極９、低濃度拡散領域１７，２１を形成した後、シリコン基板１上全面にＣＶＤ酸化膜を形成し、さらにその上に抵抗値制御のための不純物としてＢＦ₂を導入した高抵抗体素子パターン２５を形成し、ＣＶＤ酸化膜のエッチバックを行なってサイドウォールスペーサ１５ａ及びＣＶＤ酸化膜パターン１５ｂを形成し、高抵抗体素子パターン２５の両端側に低抵抗領域２９を形成して抵抗体領域２７を形成する。 （もっと読む）

【課題】第２半導体層の側壁に絶縁膜を形成して、第１半導体層の結晶方位を引き継いだエピタキシャル成長層を形成することで、結晶方位（１００）の半導体層と結晶方位（１１０）の半導体層を同一基板上に結晶欠陥を抑制して形成することを可能とする。
【解決手段】第１半導体層１１と絶縁層１２と第２半導体層１３とを順に積層した基板を用い、第２半導体層１３上に酸化膜エッチング時の耐性と耐酸化性とを有するマスク層１５を形成する工程と、第１領域のマスク層１５から絶縁層１２までを第１半導体層１１上に残して第２領域の第１半導体層１１を露出させる工程と、第１半導体層１１表層と第２半導体層１３の露出した側壁を酸化する工程と、マスク層１５をエッチングマスクに用いて酸化層２１を除去し、第１半導体層１１を露出させる工程と、露出された第１半導体層１１上にエピタキシャル成長層１７を形成する工程とを備えた製造方法である。 （もっと読む）

【課題】ＰチャネルトランジスタとＮチャネルトランジスタの仕事関数を、価電子帯上端と伝導帯下端にそれぞれ近づけることで、しかも製造工程数を大幅に増加させることなく、金属ゲートの高い閾値電圧を低下させた半導体装置およびその製造方法を可能とする。
【解決手段】Ｐチャネルトランジスタ２とＮチャネルトランジスタ１とを有する半導体装置であって、Ｐチャネルトランジスタ２のゲート電極３９はニッケルからなり、Ｎチャネルトランジスタ１のゲート電極２９はアンチモンを含んだニッケルシリサイドからなるものである。 （もっと読む）

【課題】電気特性の低下を防止できる周辺領域のＭＯＳＦＥＴ素子の製造方法を提供すること。
【解決手段】基板２１の適所に素子分離膜２２を形成ステップ、領域Ａのゲートが形成される部分の基板表面に溝を形成ステップ、素子分離膜及び溝を含む基板全面上にゲート絶縁膜２６、ゲート導電膜２７，２８、ハードマスク膜２９を順次形成ステップ、それら膜をパターニングして領域Ａの溝と領域Ｂの基板の表面上に各々ゲート４０ａ、４０ｂを形成ステップ、ゲート両側の基板の表面内にＬＤＤ領域３２を形成ステップ、基板全面上にゲートバッファ酸化膜３３、ゲートスペーサ窒化膜３４、ゲートスペーサ酸化膜３５を順次蒸着ステップ、それら膜をエッチングしてゲートの両側壁にゲートスペーサ３６を形成ステップ、及びゲートスペーサを含むゲート両側の基板の表面内にソース／ドレーン領域３７を形成ステップを含む。 （もっと読む）

【課題】 未反応の高融点金属膜等を確実にエッチング除去することが可能な半導体装置の製造方法を提供する。
【解決手段】 ソース／ドレイン用の拡散層３４ｎ、３４ｐを有する被処理基板を用意する工程と、被処理基板上に高融点金属膜を形成する工程と、拡散層と高融点金属膜との反応によってシリサイド膜５２ｎ、５２ｐを形成する工程と、シリサイド膜を形成する工程において拡散層と反応せずに残った未反応の高融点金属膜５１ａを除去する工程とを備え、未反応の高融点金属膜を除去する工程は、硫酸液中にバブリングによってオゾンが導入されたエッチング液を用いて行われる。 （もっと読む）

【課題】 高誘電体材料からなるゲート絶縁膜上に金属材料からなるゲート電極を形成するｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタによってＣＭＯＳ回路を構成する半導体装置の製造工程を簡略化する。
【解決手段】 酸化ハフニウム膜からなるゲート絶縁膜上に堆積したプラチナ膜をパターニングすることによって、ｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタのゲート電極を同時に形成した後、プラチナ膜の還元触媒効果を利用してｎチャネル型ＭＩＳトランジスタ側のゲート絶縁膜のみを選択的に還元することにより、ｎチャネル型ＭＩＳトランジスタのゲート電極の仕事関数を変動させる。 （もっと読む）

【課題】薄膜トランジスタで構成された回路と積層素子とを集積化する。
【解決手段】絶縁性基板１０１上に形成された薄膜トランジスタと、前記薄膜トランジスタ上に形成された層間絶縁膜と、コンタクト用の電極３０５が形成された積層素子とを有し、前記層間絶縁膜上に、前記薄膜トランジスタと接続する配線が設けられ、前記絶縁性基板１０１の裏面から前記絶縁性基板１０１と前記層間絶縁膜とを貫通しなおかつ前記配線と接続する端子２０６が設けられ、前記絶縁性基板１０１の裏面側にて前記端子２０６と前記コンタクト用の電極３０５が電気的に接続する。 （もっと読む）

【課題】 ｎ型不純物が導入されたレジスト膜を除去する工程において、異常生成物の発生を抑制することができる技術を提供する。
【解決手段】 ポリシリコン膜１５上にレジスト膜１６を形成した後、このレジスト膜１６に対して露光・現像することにより、レジスト膜１６をパターニングする。パターニングは、ポリシリコン膜１５のゲート電極形成領域に開口部１７が形成されるように行う。次に、パターニングしたレジスト膜１６をマスクにして、開口部１７から露出したポリシリコン膜１５内にリンを注入する。このとき、マスクであるレジスト膜１６にもリンが注入されて硬化層１６ａが形成される。次に、酸素ガスおよびフォーミングガスを導入して硬化層１６ａおよびレジスト膜１６を除去する。ここで、酸素ガスとフォーミングガスとの混合ガスに対するフォーミングガスの体積比率を５％以上３０％以下にする。 （もっと読む）

【課題】隣接するゲート電極間の間隔が狭い場合においても、特性の劣化を抑制しつつ、サイドウォール絶縁膜を確実に形成しうる半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板３２上にゲート絶縁膜４８を介して形成されたゲート電極５０と、ゲート電極５０の両側のシリコン基板３２内に形成されたソース／ドレイン拡散層６６ｎ、５５ｐと、ゲート電極５０の側壁の下側部分及びゲート絶縁膜４８の側端部に形成された裾状絶縁膜５８と、裾状絶縁膜５８に覆われていないゲート電極５０の側壁の露出部分及び裾状絶縁膜５８の側面に形成されたサイドウォール絶縁膜６０とを有する。 （もっと読む）

【課題】
高電圧を必要とするメモリ素子を混載し、かつメモリ素子駆動回路の製造工程を簡単化でき、かつメモリ素子駆動回路の占有面積の増大を抑制することのできる半導体装置を提供する。
【解決手段】
半導体装置は、第１の電圧で動作する複数のＭＯＳトランジスタを含む主回路と、前記第１の電圧より高い第２の電圧での操作を必要とするメモリ素子と、前記メモリ素子を駆動する駆動回路であって、１つのウェルと、前記１つのウェル内に形成され、カスケード接続された２つ以上のＭＯＳトランジスタと、前記ウェル内の各ＭＯＳトランジスタの間およびカスケード接続の両外側、または各ＭＯＳトランジスタの間のみ、またはカスケード接続の両外側のみ、またはカスケード接続されたＭＯＳトランジスタのドレイン外側のみに形成されたウェルコンタクトとを有する駆動回路と、を有する。 （もっと読む）

【課題】ＣＭＯＳトランジスタにおけるドーパントプロフィールの改善のためのシステム及び方法を提供する。
【解決手段】本発明の一実施形態によると、半導体装置を形成する方法は、半導体本体（１４）の外面上にゲートスタック（２２）を形成する段階を含む。第１及び第２の側壁本体（３４）が、ゲートスタックの対向する側に形成される。ゲートスタックのゲート導電体（２４）の外面に第１の凹部（３６ａ）が形成され、この第１の凹部が形成された後にゲートスタックの中に第１のドーパント（４０）が注入される。第１のドーパントは、第１の凹部を形成するゲートスタックの外面から内向きに拡散する。第１のドーパントは、ゲートスタックと半導体本体の間のインタフェースに向って拡散する。第１の凹部は、インタフェースにおいて第１のドーパントの濃度を増加させる。 （もっと読む）

【課題】ＳＩＭＯＸ法を用いることなく、膜厚が互いに異なるＢＯＸ層を同一基板に形成する。
【解決手段】支持体絶縁膜５に形成された開口面を介してエッチングガスまたはエッチング液を第１半導体層および第２半導体層３に接触させることにより、第１半導体層３をエッチング除去し、半導体基板１と第２半導体層３との間に空洞部６を形成するとともに、第２半導体層３の両端部を薄膜化し、半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部６が埋め込まれるように半導体基板１上に酸化膜を形成する。 （もっと読む）

【課題】
エミッタ抵抗を低減でき電流利得特性を向上させたバイポーラトランジスタの製造方法及び、このバイポーラトランジスタを有する半導体装置の製造方法を提供する。
【解決手段】
コレクタ領域の表面に第1酸化膜を形成する工程と、第1酸化膜の表面にベース層を形成する工程と、ベース層の表面に第2酸化膜を形成した後にベース層をパターニングするとともに、コレクタ電極形成位置の第1酸化膜をエッチングすることにより前記第2酸化膜と等しい膜厚にする工程と、エミッタ電極を形成するためのエミッタ用開口及びコレクタ電極を形成するためのコレクタ用開口を形成する工程とを有することとした。 （もっと読む）

【課題】本発明は、しきい値のずれが生じにくく、高速動作が可能な逆スタガ型ＴＦＴを有する表示装置の作製方法を提供する。また、スイッチング特性が高く、コントラストがすぐれた表示が可能な表示装置の作製方法を提供する。
【解決手段】 本発明は、耐熱性の高い材料でゲート電極を形成した後、非晶質半導体膜の結晶化を促進する触媒元素を有する層、非晶質半導体膜、及びドナー型元素又は希ガス元素を有する層を形成し加熱して、非晶質半導体膜を結晶化すると共に触媒元素を結晶性半導体膜から除いた後、該結晶性半導体膜の一部を用いて半導体領域を形成し、該半導体領域に電気的に接するソース電極及びドレイン電極を形成し、ゲート電極に接続するゲート配線を形成して、逆スタガ型ＴＦＴを形成する。 （もっと読む）

【課題】 周辺回路領域に形成されるロジック回路等に不具合が発生するのを防ぐことができるフラッシュメモリセルを備えた半導体装置とその製造方法を提供すること。
【解決手段】 第１導電体２５ａのコンタクト領域CR上の第２絶縁膜２６を除去する工程と、第２絶縁膜２６の上に第２導電膜３０を形成する工程と、第１導電体２５ａのコンタクト領域CR上の第２導電膜３０を除去し、該第２導電膜３０を第２導電体３０ａとする工程と、第２導電体３０ａを覆う層間絶縁膜（第３絶縁膜）４４を形成する工程と、コンタクト領域CR上の層間絶縁膜４４に第１ホール４４ａを形成する工程と、コンタクト領域CRと電気的に接続される導電性プラグ４５ａを第１ホール４４ａ内に形成する工程と、を有することを特徴とする半導体装置の製造方法による。 （もっと読む）

インレイド技術により形成されたトランジスタ構成のゲート電極構造を横方向に取り囲む絶縁層の固有の応力を部分的に修正することによって、異なるトランジスタ素子の荷電キャリア移動度を個別に調整する。特に、インレイド・ゲート構造トランジスタ構造において、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタは、それぞれ、引っ張り応力と圧縮応力を受け取り得る。
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【課題】 ソース・ドレイン電極の電圧変化に対する応答性を高速化する。
【解決手段】 ＬＤＭＯＳトランジスタは、第１導電型の半導体基板（２）内に形成された第２導電型の第１ウェル領域（３）、第１ウェル領域内に形成された第１導電型の第２ウェル領域（４）、第２ウェル領域内に形成された第２導電型の第３ウェル領域（５）、第２ウェル領域内に形成されたドレイン領域（６）、第３ウェル領域内に形成されたソース領域（８）、ドレイン領域と前記ソース領域との間の第３ウェル領域の上にゲート絶縁膜を介して形成されたゲート電極（１０）、及びゲート電極とドレイン領域との間に形成された絶縁層（１１）を有する。半導体基板とソース領域との間の寄生容量と同じくドレイン領域との間の寄生容量との各々は直列寄生容量とされ、相対的に小さく見えるから、ソース（ドレイン）の電圧変化に追従するドレイン（ソース）の電圧変化の応答遅延が比較的小さくなる。 （もっと読む）

【課題】ソースドレインエクステンションからゲート絶縁膜へのボロンの拡散が抑制された信頼性の高い半導体装置およびその製造方法を得ること。
【解決手段】半導体基板と、前記半導体基板の上層部に所定の間隔で形成された一対のソースドレインエクステンションと、前記半導体基板上の前記一対のソースドレインエクステンションに挟まれた領域に前記ソースドレインエクステンションとオーバーラップする領域を有して形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記ゲート絶縁膜は、前記ゲート電極と前記ソースドレインエクステンションとのオーバーラップ領域に対応する領域のみが、窒素が導入された窒素導入領域とされている。 （もっと読む）

【課題】 本発明は、ＭＯＳトランジスタと容量素子とが同一基板上に形成された半導体装置及びその製造方法において、当該容量素子のＣ−Ｖ特性の向上を図る。
【解決手段】 半導体基板１０の素子分離層１１上に、不純物がドープされた第１のポリシリコン層１２が形成されている。第１のポリシリコン層１２の一部上には、当該第１のポリシリコン層１２を露出する開口部１６を有したハードマスク１３が形成されている。ここで、開口部１６で露出される第１のポリシリコン層１２の表面には、当該内部よりも高い不純物濃度を有した空乏化防止層１２Ｃが形成されている。この第１のポリシリコン層１２上には、容量絶縁膜１７が形成されている。さらに、容量絶縁膜１７上には、不純物がドープされた第２のポリシリコン層１８が形成されている。 （もっと読む）