【課題】 アモルファスシリコン薄膜トランジスタとポリシリコン薄膜トランジスタとを備えた薄膜トランジスタパネルにおいて、より一層の小型化を図る。
【解決手段】 アモルファスシリコンからなる半導体薄膜４１を有する光電気変換型の薄膜トランジスタ３は、ポリシリコンからなる半導体薄膜２５、２６を有する駆動回路用のＣＭＯＳ薄膜トランジスタ２１、２２よりも上層側に設けられている。これにより、半導体薄膜４１を半導体薄膜２５、２６と同一の層上に設ける場合と比較して、より一層の小型化を図ることができる。この場合、薄膜トランジスタ３のボトムゲート電極９、ソース・ドレイン電極１０及びトップゲート電極８と薄膜トランジスタ２１、２２のソース・ドレイン電極を含む導電体層３５、３６とを接続する接続配線の一部である上層接続配線４８、５１、５４は、トップゲート電極８が設けられたトップゲート絶縁膜３９上に設けられている。 （もっと読む）

【課題】 向上した調節能力と高い品質係数Ｑとを有するバラクタ及びその製造方法を提供すること。
【解決手段】 本発明は、向上した調節能力と高い品質係数Ｑとを有するバラクタ２２、及び、バラクタ２２を製造する方法を提供する。本発明の方法は、従来のＣＭＯＳ処理スキーム又はＢｉＣＭＯＳ処理スキームに組み込むことができる。この方法は、第１の導電型の半導体基板１２と、該基板１２の上部領域１１の下方に配置された、第２の導電型のサブコレクタ１４又は分離ウェル（すなわち、ドープ領域）とを含む構造体であって、該第１の導電型は、第２の導電型とは異なる構造体を準備するステップを含む。次に、複数の分離領域１６が、基板１２の上部領域１１内に形成され、次いで、ウェル領域が、基板１２の上部領域１１内に形成される。場合によっては、本発明のプロセスのこの時点で、ドープ領域１４が形成される。ウェル領域は、第２の導電型の外側ウェル領域２０Ａ及び２０Ｃと、第１の導電型の内側ウェル領域２０Ｂとを含む。ウェル領域の各々のウェルは、分離領域１６によって上面で分離される。次に、内側ウェル領域２０Ｂの上方に、少なくとも第１の導電型のゲート導体２６を有する電界効果トランジスタが形成される。 （もっと読む）

【課題】 ボイドのないゲート電極を具備したトランジスタの製造方法を提供する。
【解決手段】 半導体基板上にゲート酸化膜を形成した後、前記ゲート酸化膜の上部にゲート電極用ポリシリコン膜を蒸着する。次いで、前記ポリシリコン膜にｐ型不純物をイオン注入し、前記ポリシリコン膜の所定厚さほどを化学機械的研磨方法で除去する。 （もっと読む）

【課題】ボディコンタクトを有するＳＯＩデバイスにおいて、ボディコンタクトとボディ領域との間に所望の抵抗値を持たせると共に、当該抵抗値のばらつきを抑制する。
【解決手段】ＳＯＩ層３におけるコンタクト６１との接続部分（即ち、素子分離絶縁膜４１の下）に、不純物濃度の高いＰ⁺領域を形成せずに、ＳＯＩ層３とボディコンタクト６１とをショットキー接合させる。また、ボディコンタクト６１の表面にはバリアメタル６１ａが形成されており、ボディコンタクト６１とＳＯＩ層３との間に、バリアメタル６１ａとＳＯＩ層３とが反応したシリサイド７０が形成される。 （もっと読む）

【課題】半導体装置の製造方法として、縦型バイポーラトランジスタの底部に、形状良く低抵抗層を設ける方法を提供する。
【解決手段】２重ＳＯＩ基板を用意する工程と、ディープトレンチを形成する工程と、ディープトレンチを埋め込む工程と、開口部54を設ける工程と、空孔部56を設ける工程と、多結晶シリコン層80を堆積する工程と、バイポーラトランジスタを形成する工程とを有している。開口部を設ける工程では、ドライエッチングを行って、バイポーラトランジスタ被形成領域55の、第２埋め込み酸化膜40を露出させる。空孔部を設ける工程では、ウェットエッチングにより、バイポーラトランジスタ被形成領域内の第２埋め込み酸化膜を除去する。多結晶シリコン層を堆積する工程では、上述の工程で形成された、互いに連通している開口部及び空孔部に多結晶シリコン層を堆積する。 （もっと読む）

【課題】直接トンネル電流が流れる程度に薄膜化されたゲート絶縁膜におけるゲート電極からのドーパント原子の基板への拡散を防止すると共に、ゲートリーク電流を低減できるようにする。
【解決手段】第１の素子形成領域５１及び第２の素子形成領域５２に区画された半導体基板１１上に、酸化膜からなる第１のゲート絶縁膜１３Ａを形成する。次に、第１のゲート絶縁膜１３Ａの第２の素子形成領域５２に含まれる部分を除去し、半導体基板１１に対して酸窒化性雰囲気で熱処理を行なうことにより、第２の素子形成領域５２上に膜厚が第１のゲート絶縁膜１３Ａよりも小さい酸窒化膜からなる第２のゲート絶縁膜１５Ｂを形成する。次に、第１のゲート絶縁膜１３Ｂ及び第２のゲート絶縁膜１５Ｂを窒素プラズマに暴露することにより、窒素原子をさらに導入された第１のゲート絶縁膜１３Ｃ及び第２のゲート絶縁膜１５Ｃを形成する。 （もっと読む）

【課題】サイドウォールの応力によってキャリア移動度を高めることにより、ＣＭＯＳトランジスタの高速化を図る半導体装置及びその製造方法を提供する。
【解決手段】ＮＭＩＳトランジスタのゲート電極１４ａ及びＰＭＩＳトランジスタのゲート電極１４ｂの側面上に、引張応力を有する第１のサイドウォール１６ａ、１６ｂを形成する。その後、基板上の全面に、圧縮応力を有する圧縮応力含有絶縁膜１７を形成する。その後、レジスト１８をマスクにして、圧縮応力含有絶縁膜１７を選択的にエッチングして、ゲート電極１４ｂの側面上に、第２のサイドウォール１７ａを形成する。その後、第２のサイドウォール１７ａを覆うレジスト１９をマスクにして、圧縮応力含有絶縁膜１７を除去する。その後、半導体基板１１上の全面に、実質的に応力が生じない層間絶縁膜２１を形成する。 （もっと読む）

【課題】ＰＭＯＳＦＥＴにおいて、ショートチャネル効果を抑制でき、より短いゲート長での動作を確保できる半導体装置及びその製造方法を提供することである。
【解決手段】半導体基板に形成されたｎウエル領域とｎウェル領域上に形成されたゲート電極と、ゲート電極の両端部のｎウェルの表面層に形成された一対のボロン含有拡散領域と、ボロン含有拡散領域と同等もしくはより深く、かつ、ゲート電極下においてボロン含有拡散領域と同等もしくはより広い、フッ素、窒素、または炭素からなる群から選択される少なくともいずれかの一の拡散抑制元素を拡散した拡散抑制元素拡散領域と、ボロン含有拡散領域より深く、かつ、横方向端部がボロン含有拡散領域の横方向端部よりゲート電極端から離れた位置にあるｐ型の不純物拡散領域とを有する半導体装置である。 （もっと読む）

相補型金属−酸化膜−半導体電界効果トランジスタ構造（１００）はイオン注入領域（１２６，１２８）を２つの相補型素子の内の一方のみに含む。トランジスタ構造（１００）は通常、化合物半導体基板（１０２）と、そしてエピタキシャル層構造（１０４）と、を含み、エピタキシャル層構造は、エピタキシャル層構造の導電型を決定する一つ以上のドナー層を含む。イオン注入領域は、これらの相補型素子の内の一方に位置するエピタキシャル層構造（１０４）の導電型を「反転する」または「逆にする」ように作用する。例示として実施形態では、ｐ型アクセプターをドープしたイオン注入領域がｐチャネル素子（１２２）において使用され、ｎチャネル素子（１２０）はイオン注入されない状態のままである。
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【課題】 サージ電圧から内部回路を良好に保護することができる保護回路を構成でき、過大電圧により破壊された場合にも回路動作に不具合を生じることがない、信頼性に優れた保護回路素子を具備した薄膜半導体装置を提供する。
【解決手段】 基体と、該基体上に形成された半導体膜とを具備した薄膜半導体装置において、前記基体上に内部回路（主回路部）１７と、保護回路部１８と、端子部１９とが設けられており、前記保護回路部１８に、前記半導体膜を有するＰＩＮダイオードと、該ＰＩＮダイオードのＩ層と絶縁膜を介して対向配置された浮遊電極とを備えた保護回路素子１８１，１８２が設けられている構成とした。 （もっと読む）

【課題】同一の半導体基板上に、２種類以上のゲート絶縁膜及びゲート電極を有するＭＩＳ型トランジスタを備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１１の第１のＮＭＩＳトランジスタ形成領域AreaAには、ハフニウム酸化膜のような金属酸化膜からなるゲート絶縁膜２１ａとタングステン膜のような金属膜からなるゲート電極２２ａを有する第１のＮＭＩＳトランジスタを形成する。また、半導体基板１１の第２のＮＭＩＳトランジスタ形成領域AreaCには、シリコン酸化膜からなるゲート絶縁膜１３とポリシリコン膜のような半導体材料からなるゲート電極１４ｃを有する第２のＮＭＩＳトランジスタを形成する。ゲート電極２２ａは、ゲート電極１４ｃと同時に形成した第１のダミーゲート電極１４ａを除去して設けられたゲート電極形成用開口２０ａ内に金属膜を埋め込んで形成されたダマシン構造を有する。 （もっと読む）

トランジスタのチャネル領域における移動度の増大を実現する方法及び装置が提示される。一の実施形態では、チャネル領域（１８）は２軸応力が発生する基板の上に形成される。ソース領域（３０）及びドレイン領域（３２）は基板の上に形成される。ソース領域及びドレイン領域は１軸応力を２軸応力発生チャネル領域に追加する形で発生させるように作用する。１軸応力及び２軸応力はＰチャネルトランジスタに関しては共に圧縮応力であり、そしてＮチャネルトランジスタに関しては共に引っ張り応力である。その結果、キャリア移動度が短チャネルトランジスタ及び長チャネルトランジスタの両方に関して増加する。両方のタイプのトランジスタを同じ集積回路に搭載することができる。
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【課題】 素子分離部（ＳＴＩ）によって基板内に生じる応力を抑制し、接合リーク電流の問題を低減する。
【解決手段】 シリコン基板１の活性領域（ウェル領域）中に溝部８が形成され、その内周に熱酸化膜２による側壁部２Ａ及び底部２Ｂが形成され、その内部に補填材としてのポリシリコン膜４が充填され、その上部にＣＶＤによるシリコン酸化膜（蓋部）３が設けられている。ＳＴＩの溝部８内にシリコン基板１と熱膨張率の近いポリシリコン膜４を設けたことから、ＳＴＩとその周辺領域とで熱変動に対する体積変化率が近くなり、内部応力を抑制することができる。 （もっと読む）

本発明は、金属及び更なる元素の両方を含有する化合物を含むゲート領域（１Ｄ、２Ｄ）を有するＮＭＯＳＴ１及びＰＭＯＳＴ２を備えるＣＭＯＳデバイス（１０）に関する。本発明によれば、第１及び第２導電材料はいずれも、モリブデン及びタングステンを含むグループから選択される金属を前記金属として含む化合物を備えると共に、炭素、酸素、カルコゲナイドを含むグループから選択される元素を前記更なる元素として含んでいる。第１及び第２導電材料はいずれも、モリブデン及び炭素または酸素から成る化合物を含むことが好ましい。また本発明は、かかるデバイスを製造する魅力的な方法も提供する。
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【課題】チャネルパンチスルーおよび短チャネル効果が低減された、高性能な短チャネル長のトランジスタ構造を提供すること。
【解決手段】本発明によるトランジスタ構造（１０）は、基板内に形成されたｐ型ウェル１２を備える。ゲート構造（１４）は、ソース領域（１８）とドレイン領域（２０）との間に挿入されたチャネル領域（１６）上に形成される。ゲート構造（１４）は、ゲート誘電体２４上にゲート電極（２２）と、ゲート（２２）の面に沿った側壁２６を有する。ソース領域（１８）は、ｎ型の低濃度ドープ領域（３２）と、ｎ^＋領域３４とを有するが、ソースｈａｌｏ領域は有しない。ドレイン領域（２０）は、ｎ型の低濃度ドープ領域４２と、ｎ^＋領域４４と、ｐ型ドレインｈａｌｏ領域（５０）とを有する。ドレインｈａｌｏ領域（５０）は、ドレイン領域にイオンを斜めに注入することにより形成された、ドープ領域である。 （もっと読む）

非対称なヘテロドープされた金属酸化物（AH2MOS）半導体デバイスは基板と、前記基板の頂部にあってソース領域とドレイン領域との間に配置された絶縁ゲートと、からなる。ゲートの一方の側面には、ヘテロドープされたタブ及びソース領域が形成されている。タブ領域は第２極性のドーパントを有している。ソース領域が各タブ領域内に配置されており、第２極性と反対の第１極性のドーパントを有している。ゲートの他方の側面には、ヘテロドープされたバッファ及びドリフト領域が形成されている。バッファ領域は第２極性のドーパントからなる。ドリフト領域がバッファ領域内に配置され、第１極性のドーパントによってドーピングされている。ドレインn+タップ領域がドリフト領域内に配置されている。
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【課題】簡単な構成によりＮＢＴＩ対策機能を備え、高信頼性を実現した半導体集積回路装置と半導体システムを提供する。
【解決手段】ＭＯＳＦＥＴ回路を構成するＰチャネルＭＯＳＦＥＴのうち、ＮＢＴＩによって回路動作マージンが劣化すると予測されるＭＯＳＦＥＴをターゲットとして、そのゲートに信号供給を行う伝達経路に第１スイッチを設け、所定の動作モードのときに上記第１スイッチをオフ状態にし、かつ、上記ＭＯＳＦＥＴのゲートにチャネル電圧よりも絶対値的に高い電圧を供給する回復電圧印加回路を設ける。 （もっと読む）

【課題】 集積度の向上が容易な半導体装置を提供する。
【解決手段】 活性領域４ａには、ｎＭＯＳトランジスタ１０の１対のソース／ドレイン領域１１、１１が形成されている。１対のソース／ドレイン領域１１、１１に挟まれる半導体基板の領域上にゲート酸化膜を介してゲート電極層１３が形成されている。ゲート電極層１３は、活性領域４ａ上および素子分離構造上の双方に延在し、かつ素子分離構造上にコンタクトパッド部１３ａを有し、かつ活性領域４ａとコンタクトパッド１３ａとの平面的な間隔Ｓ１が０．５μｍ未満である。 （もっと読む）

窒化物および充填層を含む犠牲ゲート構造は、金属ゲート電極と置換される。金属ゲート電極は、充填層で被覆された窒化物層で再度被覆される。窒化物および充填層の置換によって、歪みが再導入され、エッチング停止層が提供される。
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【課題】フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法を提供する。
【解決手段】トレンチ形成・埋め込み法によって半導体基板の中にフィールド分離マスを形成し、該フィールド分離マスに隣接した基板上に基板マスキング層を形成する工程であって、前記フィールド分離マスの上面はエッチングストップキャップによって覆われ、その側壁は前記マスキング層によって覆われる工程と、前記分離マス側壁の少なくとも一部を露出するために、分離マスから分けて前記基板マスキング層を除去する工程と、露出した分離マス側壁上にエッチングストップカバーを形成する工程と、前記分離マス及び該分離マスに隣接する基板領域上に絶縁層を形成する工程と、前記分離マスエッチングストップキャップ及びカバーに対して選択的に、前記分離マスに隣接する前記絶縁層を貫通するコンタクト用開口をエッチング開口する工程とからなる、フィールド分離マスに隣接する領域にコンタクト用開口を形成する半導体製造方法。 （もっと読む）