【課題】ＬＣ共振を用いたソフトスイッチングの電源装置において、スイッチング素子のドレイン電圧の振れによる制御回路の誤動作を防止し、安定に動作するスイッチング電源装置を提供する。
【解決手段】本発明のスイッチング電源装置において、スイッチング素子１とスイッチング素子１を駆動する制御回路３は同一の半導体チップ２０上に形成されている。半導体チップ２０はＳＯＩ基板であり、スイッチング素子１と制御回路３とは基板内の絶縁層１２６およびシリコン酸化膜が埋め込まれた分離溝１２７によって電気的に分離されている。 （もっと読む）

基板（１０）上に形成された第１及び第２の自立型半導体本体（４０Ｎ、４０Ｐ）を有するＭＯＳデバイスである。第１の自立型半導体本体（４０Ｎ又は４０Ｐ）の第１の部分は、第２の自立型半導体本体（４０Ｐ又は４０Ｎ）の第１の部分に対して非直交かつ非平行な向きに配置される。第１及び第２の自立型半導体本体（４０Ｎ、４０Ｐ）のこれらの部分は、それぞれ第１及び第２の結晶配向を有する。第１のゲート電極（６０）は、第１の自立型半導体本体（４０Ｎ又は４０Ｐ）の第１の部分の少なくとも一部と非直角に交差し、第２のゲート電極（６０）は、第２の自立型半導体本体（４０Ｐ又は４０Ｎ）の第１の部分の少なくとも一部と非直角に交差する。
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リンが注入されたポリシリコンのシート抵抗を減少するプロセスが存在する。一実施の形態において、ＭＯＳトランジスタ構造（３００）が存在する。構造は、ゲート領域、ドレイン領域及びソース領域を有する。ゲート領域のシート抵抗を減少する方法（２２０）は、予め決定された温度で真性アモルファスシリコンをゲート領域に堆積する（２２１）。アモルファス化の種が、真性アモルファスシリコンに注入される（２２２）。その後、リンの種が、ＭＯＳトランジスタ構造のゲート領域に注入される（２２３）。この実施の形態の特徴は、アモルファス化の種としてのＡｒ＋の使用を含む。
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【課題】レーザビームが照射された領域全体に占める微結晶が形成される領域の割合を減らし、半導体膜に対して良好にレーザ照射を行うことができるレーザ照射装置を提供すること、およびレーザ照射方法を提供すること。
【解決手段】レーザ発振器１０１から出射したレーザ光１０４をスリット１０２を通過させることによって強度の弱い部分を遮断した後にミラー１０３で偏向させ、このレーザ光を凸型シリンドリカルレンズ１０５，１０６または凸型球面レンズを用いて任意の大きさにビームの整形をした後に照射面に照射する。 （もっと読む）

基板（20）上に形成された高耐圧P型MOSデバイス（12）は、第２極性タイプのエピタキシャル層（22）内に形成された第１極性タイプのHVウエル（26）を有し、該基板上において少なくとも部分的にHVウエルの上部に１対のフィールド酸化領域（32、34）を有している。絶縁ゲート（40、42）が該基板上においてフィールド酸化領域の間に形成されている。スタック状のヘテロドーピングされた周縁部（50、52、60、62）がHVウエル内において両ゲートの外側端部に自己アラインメントして形成されている。第１極性タイプのバッファ領域（66）がHVウエル内において両ゲートの内側端部の間に自己アラインメントして形成されている。第２極性タイプのドリフト領域（68）がバッファ領域内において両ゲートの内側端部の間に自己アラインメントして形成されている。該ドリフト領域はドーパント濃度が徐々に変化する領域（104）を有し、これは第２極性タイプのドレイン領域（110）を含んでいる。
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【課題】 本発明の目的は、ゲート長が高精度に制御され、かつ、ショートチャネル効果を抑制する半導体装置及びその製造方法を提供することである。
【解決手段】 第１のゲート電極膜１７ａと、第１のゲート電極膜１７ａのゲート長よりも長いゲート長を具備する第２のゲート電極膜２０とを有する２段型ゲート電極２０ａを形成することにより、ゲート長が高精度に制御される。また、エクステンション領域２１は第２のゲート電極膜２０をマスクにして不純物導入がされるため、ショートチャネル効果を抑制することができる。 （もっと読む）

【課題】
簡易な方法で同一半導体基板上に、ゲート絶縁膜の膜厚、又は閾値電圧が異なる３種類のＭＯＳトランジスタを製造する方法を提供すること。
【解決手段】
本発明の半導体装置の製造方法は、同一半導体基板上に、所定厚さの第１ゲート絶縁膜を有する第１のＭＯＳトランジスタと、第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜を共通に有する第２及び第３のＭＯＳトランジスタとを備え、第３のＭＯＳトランジスタは、その閾値電圧が第２のＭＯＳトランジスタより低い半導体装置の製造方法において、第１及び第３のＭＯＳトランジスタの閾値電圧調整のために第１のイオン注入を行う工程と、第２のＭＯＳトランジスタの閾値電圧調整のために第１のイオン注入とは注入条件の異なる第２のイオン注入を行う工程を備えることを特徴とする。 （もっと読む）

【課題】 従来のＰＦＥＴに比べて減少されたシリコン面積および電力消費での高速のスイッチング速度をもつ改良されたＰＦＥＴと、改良されたＰＦＥＴと同時に製造されることができるＮＦＥＴとの両方を提供すること。
【解決手段】 電界効果トランジスタ（１００）及び電界効果トランジスタを製造する方法である。電界効果トランジスタは、ゲート誘電体層（１５５）の上面（１７０）に形成されたゲート電極（１６５）と、単結晶シリコン・チャネル領域（１１０）の上面（１６０）のゲート誘電体層と、Ｇｅ含有層（１３５）の上面の単結晶シリコン・チャネル領域と、単結晶シリコン基板（１５０）の上面のＧｅ含有層と、単結晶シリコン基板の上面における第１誘電体層（２１５Ａ）と第２誘電体層（２１５Ｂ）との間のＧｅ含有層とを含む。 （もっと読む）

【課題】 基板バイアス電圧を印加することなく、正確且つ確実な低温動作を実現する構成を有する電界効果トランジスタを提供する。
【解決手段】 本発明の実施の一形態に係る電界効果トランジスタは、３００Ｋ以下の温度条件で動作することが想定された電界効果トランジスタであって、４．０５未満の仕事関数ＷＦｎを有するゲート電極材により形成されたゲート電極を備えているｎチャネル電界効果トランジスタを含むものである。また、本発明の実施の一形態に係る電界効果トランジスタは、５．１７を超える仕事関数ＷＦｐを有するゲート電極材により形成されたゲート電極を備えているｐチャネル電界効果トランジスタを含み得るものである。 （もっと読む）

【課題】 ｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタのオン電流を共に増加可能とすると共に、コンタクトの不良発生を防止する半導体装置およびその製造方法を提供する。
【解決手段】 シリコン基板１１の第１領域１３ｐに形成されたｐ型ＭＯＳトランジスタ１４と、第２領域１３ｎに形成されたｎ型ＭＯＳトランジスタ１５と、第２領域１３ｎには、シリコン基板１１および素子分離領域１２の一部の表面とゲート積層体３４を覆う引っ張り応力を有する第２応力制御膜３８と、第１領域１３ｐのシリコン基板１１および素子分離領域１２の一部の表面とゲート積層体２３を覆うと共に、第２領域の第２応力制御膜３８を覆う、圧縮応力を有する第１応力制御膜２６が形成される。第１応力制御膜２６の膜厚ｔ1、圧縮応力の大きさＰ1、第２応力制御膜３８の膜厚ｔ2、圧縮応力の大きさＰ2として、ｔ1×Ｐ1＜ｔ2×Ｐ2の関係を有する。 （もっと読む）

【課題】 高いＯＮ電流を有し、しかも消費電力の低いＣＭＯＳ回路を実現するためのＭＩＳトランジスタ構造を提供する。
【解決手段】 ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のそれぞれのゲート絶縁膜５は、酸化ハフニウム（ＨｆＯ₂）膜で構成されている。また、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）のゲート電極６は、Ｎｉ（ニッケル）シリサイド膜で構成され、ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極７は、Ｐｔ（プラチナ）膜で構成されている。この構造により、ゲート電極６、７のフェルミレベルピニングが生じないので、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のそれぞれのしきい値電圧の上昇が抑制される。 （もっと読む）

【課題】 ダマシン構造のゲート電極を備えたＭＩＳ型ＦＥＴにおいて、高い電流駆動能力と低消費電力とを有するＭＩＳ型ＦＥＴの製造方法を提供する。
【解決手段】 シリコン基板１の表面部にソース／ドレイン拡散層（１４，１５）を形成し、その表面にシリサイド層１７を形成する。そして、ゲート側壁（１２，１３）で区画されたゲート開口溝２０底部のシリコン基板１表面に、５５０℃以下の温度で界面層２１を形成し、ゲート開口溝２０内、界面層２１および層間絶縁膜１９を被覆するようにＨｉｇｈ−ｋ膜２２を堆積させ、酸化性雰囲気中５５０℃以下の温度での熱処理を施す。そして、全面を被覆する導電体膜２３およびメタル膜２４を形成した後、ＣＭＰ法により層間絶縁膜１９上の不要部分を研磨除去しダマシン構造のメタルゲート電極を備えたＭＩＳ型ＦＥＴを形成する。 （もっと読む）

【課題】ポリシリコン抵抗に導入された不純物の外方拡散を抑制することができる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】この半導体装置の製造方法は、ゲート電極４ａ及びポリシリコン抵抗４ｃそれぞれを形成する工程と、ゲート電極４ａ上及びポリシリコン抵抗４ｃ上に、絶縁膜を形成する工程と、絶縁膜上に、ポリシリコン抵抗４ｃの上方に位置するレジストパターン１２を形成する工程と、レジストパターン１２をマスクとして絶縁膜をエッチバックすることにより、ゲート電極４ａの側壁にサイドウォール５ａを形成するとともに、ポリシリコン抵抗４ｃ上に拡散防止膜５ｃを形成する工程とを具備する。 （もっと読む）

【課題】 パンチスルー現象を抑えた半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法が、シリコン基板を準備する工程と、シリコン基板に、ゲート電極と、ゲート電極の両側に配置されるソース領域およびドレイン領域を形成し、ソース領域とドレイン領域で挟まれた領域をチャネル領域とするチャネル領域形成工程と、ソース領域とドレイン領域を覆う金属膜を形成する金属膜形成工程と、金属膜と、ソース領域およびドレイン領域とを反応させ、ソース領域およびドレイン領域の表面に金属シリサイド層を形成するシリサイド工程と、金属シリサイド層をイオン注入マスクに用いてチャネル領域にイオンを注入し、ソース領域およびドレイン領域とは導電型の異なるパンチスルーストッパ領域を、ソース領域およびドレイン領域に隣接するように形成する注入工程とを含む。 （もっと読む）

【課題】 信頼性を向上することのできる半導体装置およびその製造方法を提供する。
【解決手段】 本発明の半導体装置は、メモリセル領域と周辺回路領域とを有する半導体装置であって、シリコン基板１と、シリコン基板１の表面に形成されたシリコン酸化膜６よりなる素子分離６ａ，６ｂとを備えている。メモリセル領域における素子分離６ａの深さｄ₁は、周辺回路領域における素子分離６ｂの深さｄ₂よりも浅く、メモリセル領域における素子分離６ａの分離高さｈ₁と、周辺回路領域における素子分離６ｂの分離高さｈ₂とがほぼ同じである。 （もっと読む）

【課題】製造工程の数を少なくすることが出来る半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、第１導電型素子領域１ｂ、第２導電型素子領域１ａ、及び素子分離膜２上に、第１導電型の不純物が導入されたポリシリコン膜４を形成し、ポリシリコン膜４をパターニングすることにより、第１ゲート電極４ｂ、第２ゲート電極４ａ、及び抵抗素子４ｃを形成する。第１ゲート電極４ｂ及び抵抗素子４ｃを第１のマスクで覆い、第２導電型の不純物を注入することにより、第２の不純物領域を形成するとともに、第２ゲート電極４ａを低抵抗化する。また、第２導電型素子領域１ａ及び抵抗素子４ｃを第２のマスクで覆い、第１導電型の不純物を注入することにより、第１の不純物領域を形成するとともに、第１ゲート電極４ｂを低抵抗化する。 （もっと読む）

【課題】微細なゲート電極を有するＬＤＤ（Lightly Doped Drain）構造の絶縁ゲート型電界効果トランジスタを製造する方法において、製造歩留りを向上させる。
【解決手段】Ｐ型ウェル領域１４の表面に素子孔を有するフィールド絶縁膜１６を形成した後、素子孔内の半導体表面にゲート絶縁膜２０を形成する。絶縁膜２０の上に破線で示すようにポリシリコン等のゲート電極層２４を形成した後、電極層２４及び絶縁膜２０の積層と絶縁膜１６とをマスクとするイオン注入処理によりＮ^＋型ソース領域２８及びＮ^＋型ドレイン領域３０を形成する。等方性エッチング処理により電極層２４を実線で示すように細く且つ薄くした後、電極層２４及び絶縁膜２０の積層と絶縁膜１６とをマスクとするイオン注入処理によりＮ⁻型ソース領域３２及びＮ⁻型ドレイン領域３４を形成する。 （もっと読む）

【課題】 ポリシリコンからなるゲート電極の空乏化を防ぐことができる半導体装置及びその製造方法を得る。
【解決手段】 半導体基板に形成された第１の導電型のウェル領域と、ウェル領域の表面近くに形成された、第１の導電型とは反対の導電型である第２の導電型のソース・ドレイン領域と、ウェル領域上に形成された、金属酸化物からなるゲート絶縁膜と、ゲート絶縁膜上に形成された、第１の導電型のポリシリコンからなるゲート電極とを有する。 （もっと読む）

【課題】ハフニウムを含む高誘電体膜からなるゲート絶縁膜を備えた電界効果トランジスタにおいて、シリコン基板とゲート絶縁膜との界面における界面準位密度を低減し、ゲート絶縁膜におけるキャリアの移動度を高めることにある。
【解決手段】ＨｆＳｉＯＮまたはＨｆＡｌＯ_ｘなどのハフニウムを含む薄膜に対して、自然界に存在する重水素と水素との比率よりも大きな比率で重水素を含有させた高誘電率の第２絶縁膜８を電界効果トランジスタのゲート絶縁膜として使用する。第２絶縁膜８は、ＡＬＤ法により成膜することが好ましい。 （もっと読む）

【課題】 ＬＤＤ構造を有し所定の膜厚の第１のゲート酸化膜を有する第１の半導体素子と、前記第１のゲート酸化膜より厚い膜厚の第２のゲート酸化膜を有する第２の半導体素子とを、簡単な製造工程によって同一基板上に形成する。
【解決手段】 高耐圧の第２の半導体素子の第２のゲート酸化膜の形成と同時に、第１の半導体素子のＬＤＤ構造の形成に必要なサイドウォールを形成する。サイドウォール形成プロセスを高耐圧半導体素子に特有な膜厚の厚いゲート酸化膜の形成プロセスと共通化することによって、サイドウォール形成工程を別途設ける必要がなくなり、製造工程を省略することができる。 （もっと読む）