【課題】ポリシリコン配線の表面においてシリサイド膜が高抵抗化する領域をできにくくし、かつポリシリコン配線に導入されたＰ型不純物がＮ型素子領域に拡散することが抑制できる半導体装置の製造方法を提供する。
【解決手段】素子分離膜２を形成し、次いで、第１及び第２ゲート酸化膜４ｂ，４ａを形成する。次いで、第１ゲート電極４ｂ、第２ゲート電極４ａ、及びポリシリコン配線４ｃを形成する。第１の境界線Ｓより第１素子領域１ｂ側に位置するポリシリコン配線４ｃ、及び第１ゲート電極４ｂに、Ｎ型の不純物を注入する。また、第２の境界線Ｍより第２素子領域側１ａに位置するポリシリコン配線４ｃ、及び第２ゲート電極４ａに、Ｐ型の不純物を注入する。第1の境界線Ｓは、第１素子領域１ｂと第２素子領域１ａの中間１ｂより第２素子領域１ａ側に設定され、第２の境界線Ｍは、中間に設定される。 （もっと読む）

【課題】 ゲートリーク電流および閾値電圧が低く、ＣＭＯＳ構造を有する半導体装置を提供する。
【解決手段】 ＮＭＯＳＦＥＴは、シリコン酸化膜１０と、ハフニウムシリケート膜１１とからなるゲート絶縁膜と、このゲート絶縁膜の上に形成されたＮ型ポリシリコン膜１５を有するゲート電極とを備える。また、ＰＭＯＳＦＥＴは、シリコン酸化膜１２と、ハフニウムシリケート膜１３と、アルミニウム酸化膜１４とからなるゲート絶縁膜と、このゲート絶縁膜の上に形成されたＰ型ポリシリコン膜１６を有するゲート電極とを備える。アルミニウム酸化膜１４の膜厚は２ｎｍ以下であることが好ましい。 （もっと読む）

【課題】接合リーク電流の増大、接合耐圧の劣化を抑制したシリサイドコンタクトを達成する半導体装置の製造方法を提供する。
【解決手段】ソース及びドレイン領域（Ｓ，Ｄ）形成のドーパントイオン打ち込み工程を、ウエル領域（３）との間にp/n接合を形成する１回のドーパントイオン打ち込みと、ソース・ドレイン領域（Ｓ，Ｄ）とウエル領域との間のp/n接合位置に影響を与えない打ち込み深さが浅く、かつ打ち込み量の多い１回のドーパントイオン打ち込みに分けて行う。そして、ドーパントの活性化熱処理を実施した後、ソース・ドレイン領域表面をシリサイド化（１２）することにより、ソース・ドレイン領域（Ｓ，Ｄ）の低抵抗化とともにp/n接合リークの低減を図ることができる。 （もっと読む）

【課題】メモリセルトランジスタと低電圧トランジスタと高電圧トランジスタのゲート電極の間に絶縁膜を埋め込むことが容易な不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルトランジスタのトンネル絶縁膜１５と低電圧トランジスタの低電圧ゲート絶縁膜１４と高電圧トランジスタの高電圧ゲート絶縁膜１６を半導体基板７の上に形成する。第１のｎ型半導体膜１７をトンネル絶縁膜１５と低電圧ゲート絶縁膜１４と高電圧ゲート絶縁膜１６の上に成膜する。第１絶縁膜１９を第１のｎ型半導体膜１７の上に成膜する。第２のｎ型半導体膜２１を露出した第１の半導体膜１７と第１絶縁膜１９の上に形成する。メモリセルトランジスタの制御ゲート電極２３と低電圧トランジスタと高電圧トランジスタのゲート電極２１、２３をマスクに第２のｎ型半導体膜２１においてｎ型不純物の濃度よりｐ型不純物の濃度が低くなるようにｐ型不純物のイオン注入を行い半導体基板７内に導電型がｐ型であるソース・ドレイン領域３８を形成する。 （もっと読む）

【課題】 Ｈｉｇｈ−ｋ膜を用いたＭＩＳＦＥＴの電子移動度および正孔移動度を共に増加させ高性能の相補型ＭＩＳＦＥＴを形成する。
【解決手段】 シリコン基板１の表面部にｐウェル層２およびｎウェル層３が形成され、素子分離領域４により区画されたｎチャネルＭＩＳＦＥＴには、窒素添加のないｎチャネル界面層５、窒素添加のないｎチャネル高誘電体ゲート絶縁膜６およびｎチャネルゲート電極７が形成されている。そして、ｎ型ソース・ドレイン拡散層８が設けられている。これに対して、ｐチャネルＭＩＳＦＥＴでは、窒素添加のｐチャネル界面層９、窒素添加のｐチャネル高誘電体ゲート絶縁膜１０およびｐチャネルゲート電極１１が形成されている。そして、ｐ型ソース・ドレイン拡散層１２が設けられている。 （もっと読む）

【課題】 相補型半導体装置における閾値電圧のバラツキの発生を抑制する。
【解決手段】 シリコン基板１１に素子分離１２を形成し、ｐ型ウェル１３とｎ型ウェル１４を形成する。シリコン基板１１上にシリコン酸化膜よりも高い比誘電率を有するＨｆＡｌＯｘ膜１６を形成し、ポリシリコンゲルマニウム膜１８を形成する。ＰＭＩＳ領域を覆うレジストパターン１９を形成した後、ＮＭＩＳ領域のポリシリコンゲルマニウム膜１８にリンイオン２０を注入した後、拡散用の熱処理を行う。ＮＭＩＳ領域を覆うレジストパターン２１を形成した後、ＰＭＩＳ領域のポリシリコンゲルマニウム膜１８にボロンイオンを注入した後、拡散用の熱処理を行う。その後、ポリシリコンゲルマニウム膜１８をパターニングしてゲート電極を形成する。 （もっと読む）

【課題】
本発明はＭＯＳＦＥＴのジャンクションリークの劣化を抑えつつ、かつ、ショートチャネル効果の抑制を可能とする半導体装置およびその製造方法を提供することを目的とする。
【解決手段】
ＤＲＡＭ／Ｌｏｇｉｃ混載デバイス又はＤＲＡＭデバイスにおけるＤＲＡＭアレイ領域のトレンチセルを構成するトレンチキャパシタＴＣと転送トランジスタにおいて、転送トランジスタのドレイン領域２１下の領域に半導体基板１０と同じ導電型の不純物イオンを注入し、高濃度のポケットインプラ領域２３を形成させる。一方、転送トランジスタのソース領域２２下の領域にはこのポケットインプラ領域は形成させない。 （もっと読む）

【課題】 ＩＤチップに用いる半導体装置において、役割が終了したり、失効したときにその後の動作を停止する半導体装置を提供することを課題とする。
【解決手段】 本発明は、絶縁基板上にアンテナ回路と、電圧検出回路と、電流増幅回路と、信号処理回路と、ヒューズとを有し、アンテナ回路に大電力が印加されたときに、電圧検出回路にて電圧を検出し、その電流に応じた電流を電流増幅回路で増幅し、ヒューズを溶断する。また、アンチヒューズが用いられる時は過大な電圧を加えて、アンチヒューズを短絡させる。このように信号処理回路の動作を停止させ、役割が終了した、または失効したときに無効とする機能を有する半導体装置であることを特徴とする。 （もっと読む）

【課題】正孔または電子の移動度を高めるとともに、ＮＭＯＳ領域とＰＭＯＳ領域との表面の段差を抑制することが可能な半導体装置および半導体装置の製造方法を提供する。
【解決手段】本発明は、ＮＭＯＳ領域ＡとＰＭＯＳ領域Ｂとを同一の基板１１に備えた半導体装置であって、ＮＭＯＳ領域Ａの基板１１上に設けられるとともに、基板１１の表面と異なる面方位を有する歪みＳｉ層２１と、ＰＭＯＳ領域Ｂの基板１１上に設けられるとともに、基板１１の表面と同じ面方位を有する歪み層からなる歪みＳｉＧｅ層３１とを備えたことを特徴とする半導体装置およびその製造方法である。 （もっと読む）

【課題】 高いＯＮ電流を有し、しかも消費電力の低いＣＭＯＳ回路を実現するためのＭＩＳトランジスタ構造を提供する。
【解決手段】 ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）とｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のそれぞれのゲート絶縁膜５は、酸化ハフニウム膜で構成されている。また、ゲート電極１８は、ゲート絶縁膜５と接する領域の近傍において、Ｐｔ原子に対するＳｉ原子の比がほぼ１（ＰｔＳｉ_x：ｘ＝１）のＰｔシリサイド膜で構成されている。ｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のゲート電極１７は、ゲート絶縁膜５と接する領域の近傍において、Ｐｔ原子に対するＳｉ原子の比が１未満（ＰｔＳｉ_x：ｘ＜１）のＰｔシリサイド膜で構成され、ゲート電極１７のフェルミレベルピニングが抑制されている。 （もっと読む）

【課題】 無線通信によりデータの交信が可能なＩＤタグにおいて、ＩＤタグのサイズやＩＣチップのサイズを縮小し、チップ内の限られた面積の有効活用、消費電流の低減、通信距離の低下を防止すること課題とする。
【解決手段】集積回路と、共振容量部と、保持容量部とを備えたＩＣチップと、前記ＩＣチップ上に絶縁膜を介して少なくとも一部が重なるようにアンテナを設け、前記アンテナと前記絶縁膜と前記集積回路を形成する配線または半導体膜とからなる積層構造を設け、当該積層構造によって、共振容量部および保持容量部の一方または両方の容量素子を構成する。 （もっと読む）

【課題】 消費電力を抑えた、信頼性の高い半導体装置を提供する。
【解決手段】 半導体基板１上に形成された種類の異なる第一トランジスタと第二トランジスタを少なくとも有し、第一トランジスタは、ＬＤＤ注入を行った後、アニール処理を行い、第二トランジスタはＬＤＤ注入を行った後、ソース／ドレイン注入前にアニール処理を行わず、ソース／ドレイン注入後にアニール処理することにより作成されている。第一トランジスタにおけるドレイン領域３１とＬＤＤ領域２０の境界からＬＤＤ領域２０とチャンネル領域４１の境界までの最短距離が、第二トランジスタにおけるドレイン領域３３とＬＤＤ領域２２の境界からＬＤＤ領域２２とチャンネル領域４３の境界までの最短距離よりも短い。 （もっと読む）

【課題】微細化されたＣＭＯＳ半導体装置に適したｐＭＯＳとｎＭＯＳにおいてそれぞれ適切に制御されたＧｅ濃度分布及び形状を有するＳｉ／ＳｉＧｅゲート電極構造を備えた半導体装置を提供することである。
【解決手段】上記の課題を解決した半導体装置は、半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成され、前記絶縁膜との界面近くで高いゲルマニウム濃度を有し、その反対側表面で低いゲルマニウム濃度を有する第１のゲート電極と、前記絶縁膜上に形成され、電極中でほぼ一様なゲルマニウム濃度を有し、６×１０^２０ａｔｏｍｓ／ｃｍ^３以上の濃度のｎ型不純物を有する第２のゲート電極とを具備する。 （もっと読む）

【課題】半導体基板をドープする方法、特に、注入源に対する基板の傾斜角を変えることによってドーパントを注入する方法を提供する。
【解決手段】基板にドーパントを注入する方法、及びそのような注入を利用して半導体素子を製造する方法。ドーパントを注入する方法は、他の段階の中でもとりわけ、注入プラテン（３０５）上又はその上に位置する基板（３１０）を注入源（３２０）に対して第１の方向の軸線に関して傾斜させる段階と、第１の方向に傾斜した基板（３１０）を使用して注入線量の一部分を注入する段階と、次に、基板（３１０）を第１の方向と反対の第２の方向に傾斜させる段階と、第２の方向に傾斜した基板（３１０）を使用して注入線量の別の部分を注入する段階とを含む。 （もっと読む）

【課題】
５〜１０Ｖ程度のスナップバック耐圧をもつデバイスをセルフアライン法で実現することができる半導体装置及びその製造方法を提供すること。
【解決手段】
主ゲート６ａの隣に所定の間隔をおいて配された２個以上の副ゲート６ｂ、６ｃと、副ゲート６ｂ、６ｃの下であってソース／ドレイン層９ａ、９ｂの端部から主ゲート６ａの端部近傍まで連続的に配されるとともに、ソース／ドレイン層９ａ、９ｂと同電位型であり、不純物の濃度がソース／ドレイン層９ａ、９ｂよりも低濃度である低濃度層７ａ、７ｂと、を備える。 （もっと読む）

【課題】 トランジスタの閾値を十分制御することのできるシリサイドゲート電極を作成できる半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、（ａ）シリコン基板の複数の活性領域上に、夫々、ゲート絶縁膜、多結晶シリコン層を含む積層構造を形成する工程と、（ｂ）前記多結晶シリコン層の各々にｎ型またはｐ型の不純物を注入する工程と、（ｃ）前記多結晶シリコン層の各々に注入された不純物を活性化する工程と、（ｄ）工程（ｃ）の後、前記各多結晶シリコン層を覆ってシリサイド反応可能な金属層を堆積する工程と、（ｅ）全記多結晶シリコン層と前記金属層との間でシリサイド化反応を生じさせ、前記多結晶シリコン層の全厚さがシリサイド化されたゲート電極を形成する工程と、を含む。 （もっと読む）

【課題】微細なＭＩＳトランジスタにおいても基板バイアスによる閾値電圧の制御を可能としうる高性能の半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０内に形成され、チャネル領域を有するウェル５８と、チャネル領域上に絶縁膜３２を介して形成されたゲート電極３４ｎと、ゲート電極３４ｎの両側のウェル５８内に、チャネル領域を挟むように配置されたソース／ドレイン領域６０と、ソース／ドレイン領域６０とチャネル領域との間に形成されたポケット領域４０とを有する。ウェル５８は、ポケット領域４０よりも深くソース／ドレイン領域６０の底部よりも浅い領域に不純物濃度の第１のピークを有し、ソース／ドレイン領域６０の底部近傍の領域に不純物濃度の第２のピークを有する。 （もっと読む）

【課題】 単一のシリコンウェーハ中に形成した互いに異なる回路に多様な負性微分抵抗（ＮＤＲ）特性を付与できるように製造工程中または出荷後のフィールドでの通常動作中に最大電流対最小電流比（ＰＶＲ）値などの特性値を調整できるようにしたＮＤＲデバイスを提供する。
【解決手段】 互いに異なるＮＤＲモードを発現するように動作中に多様にＮＤＲ特性を変える過程を含むＮＤＲ素子の制御の方法を開示している。ＮＤＲ素子（シリコン利用のＮＤＲ ＦＥＴなど）に印加するバイアスの条件を変えることによって、最大電流対最小電流比（ＰＶＲ）値（またはそれ以外の特性）をＮＤＲ素子利用回路の所望の動作変化の実現のために動的に変えることができる。例えば、メモリ用または論理回路用では、動作電力の削減のために最小電流値を休止期間中に小さくすることができる。すなわち、適応型ＮＤＲ素子を慣用の半導体回路の中で有利に活用することができる。 （もっと読む）

高誘電率ゲート誘電体を有するＮＭＯＳ及びＰＭＯＳトランジスタを含む相補型金属酸化物半導体集積回路が半導体基板上に形成される。ゲート誘電体上に金属障壁層が形成される。金属障壁層上に仕事関数設定金属層が形成され、仕事関数設定金属層上にキャップ金属層が形成される。
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【課題】 従来のチャネル領域に不純物を注入することのみで閾値電圧を調整するよりも少ない不純物量で電界効果型トランジスタの閾値電圧を調整する。
【解決手段】 半導体装置１００は、シリコン基板１０１と、シリコン基板１０１上に形成されたＳｉＯＮ膜１１３および多結晶シリコン膜１０６を含むＰ型ＭＯＳＦＥＴ１０３を備える。多結晶シリコン膜１０６とＳｉＯＮ膜１１３との界面１１５に、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔｉ、ＴａおよびＷからなる群から選択される一または二以上の金属が存在する構成とし、界面１１５における当該金属の濃度を５×１０¹³ａｔｏｍｓ／ｃｍ²以上１．４×１０¹⁵ａｔｏｍｓ／ｃｍ²未満とする。 （もっと読む）