半導体装置及びその製造方法
【課題】 Ｈｉｇｈ−ｋ膜を用いたＭＩＳＦＥＴの電子移動度および正孔移動度を共に増加させ高性能の相補型ＭＩＳＦＥＴを形成する。
【解決手段】 シリコン基板１の表面部にｐウェル層２およびｎウェル層３が形成され、素子分離領域４により区画されたｎチャネルＭＩＳＦＥＴには、窒素添加のないｎチャネル界面層５、窒素添加のないｎチャネル高誘電体ゲート絶縁膜６およびｎチャネルゲート電極７が形成されている。そして、ｎ型ソース・ドレイン拡散層８が設けられている。これに対して、ｐチャネルＭＩＳＦＥＴでは、窒素添加のｐチャネル界面層９、窒素添加のｐチャネル高誘電体ゲート絶縁膜１０およびｐチャネルゲート電極１１が形成されている。そして、ｐ型ソース・ドレイン拡散層１２が設けられている。
【解決手段】 シリコン基板１の表面部にｐウェル層２およびｎウェル層３が形成され、素子分離領域４により区画されたｎチャネルＭＩＳＦＥＴには、窒素添加のないｎチャネル界面層５、窒素添加のないｎチャネル高誘電体ゲート絶縁膜６およびｎチャネルゲート電極７が形成されている。そして、ｎ型ソース・ドレイン拡散層８が設けられている。これに対して、ｐチャネルＭＩＳＦＥＴでは、窒素添加のｐチャネル界面層９、窒素添加のｐチャネル高誘電体ゲート絶縁膜１０およびｐチャネルゲート電極１１が形成されている。そして、ｐ型ソース・ドレイン拡散層１２が設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するもので、詳しくは、絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ）用のゲート絶縁膜に高誘電率膜（Ｈｉｇｈ−ｋ膜）が適用されたｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置、特にＭＩＳＦＥＴの微細化、高集積化が精力的に進められており、駆動電流確保、消費電力低減の観点からゲート絶縁膜の薄膜化が求められている。スケーリング則の要請から、ゲート絶縁膜として広く用いられてきた二酸化シリコン（ＳｉＯ２）膜は、その膜厚を２ｎｍ以下にすることが必要となっている。しかし、このような極薄のＳｉＯ２膜をゲート絶縁膜として用いた場合、トンネル電流によるゲート漏れ電流が、ソース／ドレイン電流に対して無視できない値となり、ＭＩＳＦＥＴの駆動能力向上と低消費電力化の両立を達成する上での大きな問題となっている。
【０００３】
そこで、ＭＩＳＦＥＴのゲート漏れ電流を低減させるために、ＳｉＯ２膜に比べて誘電率の大きな絶縁膜材料（高誘電率膜材料）をゲート絶縁膜に用いる方法が種々に検討されている。この種の高誘電率膜材料としては、ハフニア（ＨｆＯ２）、ジルコニア（ＺｒＯ２）といった金属酸化物やハフニウムシリケート（ＨｆＳｉＯｘ）、ジルコニウムシリケート（ＺｒＳｉＯｘ）といった金属シリケート、ハフニウムアルミネート（ＨｆＡｌＯｘ）、ジルコニウムアルミネート（ＺｒＡｌＯｘ）といった金属アルミネート、Ｌａ２Ｏ３、Ｙ２Ｏ３等のランタノイド系元素の酸化物、等が挙げられる。なかでも、ハフニウム（Ｈｆ）を構成元素に含むＨｆＯ２、ＨｆＳｉＯｘ、ＨｆＡｌＯｘ及びこれらの酸窒化膜では、熱的安定性が比較的良好であるため、従来のＬＳＩ製造プロセスへの導入が比較的容易であると考えられている。上記の高誘電率膜材料から成る高誘電率膜は比誘電率が１０以上であり、ＳｉＯ２膜の比誘電率３．９に比べて大きく、実効的なゲート絶縁膜の膜厚（ＳｉＯ２膜への電気的換算膜厚：ＥＯＴ（Equivalent Oxide Thickness））を小さい値に保ちつつ物理的膜厚を大きくできる。そして、上述したトンネル電流によるゲート漏れ電流を抑制することができ、消費電力を抑えることが可能となる。
【０００４】
また、上記ＥＯＴの小さいゲート絶縁膜を用いた場合に、ゲート電極に多結晶シリコン層を使用すると、ゲート電極とゲート絶縁膜の接する多結晶シリコン層領域に空乏層が形成されるいわゆる空乏化の問題が生じる。この空乏化はゲート絶縁膜の実効膜厚を増加させる。そこで、この空乏化の問題を回避するためにメタル（金属）でゲート電極を形成する検討が行われている。
【０００５】
上記高誘電率膜材料をＭＩＳＦＥＴのゲート絶縁膜に適用した従来の例について図１５を参照して以下に説明する。図１５は、ＭＩＳＦＥＴのソース・ドレイ拡散層を形成後にそのゲート電極を層間絶縁膜の開口部に埋め込んで形成する、いわゆるダマシン構造のゲート電極になるｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴの断面図である（例えば、非特許文献１参照）。
【０００６】
図１５に示すように、シリコン基板１０１の表面部にｐウェル層１０２およびｎウェル層１０３が形成されている。そして、周知のトレンチ分離（ＳＴＩ；Shallow Trench Isolation）による素子分離領域１０４によりｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴの活性領域が区画してある。
【０００７】
そして、ｎチャネルＭＩＳＦＥＴの活性領域には、ｎ導電型の対向する一対のエクステンション層１０５および同導電型のソース・ドレイン拡散層１０６がそれぞれ互いに接続して形成されている。そして、その上部であって上記１対のエクステンション層１０５の間には、たとえばシリコン窒化膜で成る一対のゲート側壁１０７が対向するように設けられている。この一対の対向するゲート側壁１０７により画定された溝内に、たとえばＨｆＯ２の高誘電率膜材料から成るＨｉｇｈ−ｋ膜の高誘電体ゲート絶縁膜１０８、たとえば窒化チタン（ＴｉＮ）膜で成る導電性バリア膜１０９、たとえばタングステン（Ｗ）膜で成るメタル電極１１０が順に積層して形成されている。この導電性バリア膜１０９とメタル電極１１０によりメタルゲート電極構造のｎチャネルＭＩＳＦＥＴのゲート電極１１１が構成される。
【０００８】
同様にして、ｐチャネルＭＩＳＦＥＴの活性領域には、ｐ導電型の対向する一対のエクステンション層１１２および同導電型のソース・ドレイン拡散層１１３がそれぞれ互いに接続して形成されている。そして、その上部であって上記１対のエクステンション層１１２の間には、たとえばシリコン窒化膜で成る一対のゲート側壁１１４が対向するように設けられている。この一対の対向するゲート側壁１１４により画定された溝内に、上記高誘電体ゲート絶縁膜１０８、上記導電性バリア膜１０９、そして上記メタル電極１１０が順に積層して形成されている。ここでは、この導電性バリア膜１０９とメタル電極１１０によりメタル構造のｐチャネルＭＩＳＦＥＴのゲート電極１１５が構成されることになる。
【０００９】
そして、略全体を被覆するように、たとえばシリコン窒化膜から成るコンタクトエッチストッパー層１１６およびシリコン酸化膜から成る層間絶縁膜１１７が積層して形成してある。ここで、コンタクトエッチストッパー層１１６は、ソース・ドレイン拡散層１０６，１１３にコンタクト孔（不図示）を形成する際のエッチングストッパとして機能する。
【非特許文献１】2002 International Electron Device Meeting TECHNICAL DIGEST,p.355,2002
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の技術における上述したような高誘電体ゲート絶縁膜（Ｈｉｇｈ−ｋゲート絶縁膜）を有するＭＩＳＦＥＴにおいては、キャリア電荷である電子あるいは正孔の移動度は低下し、特に電子移動度の低下が大きくなっている。これについて、図１６，１７を参照して説明する。図１６は、上記従来の技術の方法で作製したｎチャネルＭＩＳＦＥＴにおける電子移動度を示すグラフであり、図１７はｐチャネルＭＩＳＦＥＴの正孔移動度を示すグラフである。これらの図において、横軸に実効ゲート電界強度をとり縦軸にキャリア電荷の表面移動度を示している。図１６に示すように、Ｈｉｇｈ−ｋゲート絶縁膜にすることにより、電子移動度が顕著に減少している。比較例として膜厚３ｎｍの極薄のＳｉＯ２膜をゲート絶縁膜とするＭＩＳＦＥＴの場合について示しているが、Ｈｉｇｈ−ｋゲート絶縁膜の場合の電子移動度はこの比較例の場合の１／２程度にもなる。そして、電子が直接トンネリングしない膜厚のＳｉＯ２膜で得られるいわゆるユニバーサル曲線（移動度の実効ゲート電界依存性を与える普遍的曲線）に比べると、電子移動度は大きく減少する。また、図１７に示すように、正孔移動度も電子移動度の場合に較べて程度は小さいが同様に低下している。図１７では比較のために、膜厚３ｎｍの極薄のＳｉＯ２膜をゲート絶縁膜とするＭＩＳＦＥＴの場合について示す。なお、正孔移動度のユニバーサル曲線に比べその移動度は全体的に減少することが判る。
【００１１】
Ｈｉｇｈ−ｋゲート絶縁膜のＭＩＳＦＥＴにおいては、シリコン基板表面とＨｉｇｈ−ｋゲート絶縁膜の界面は、シリコン基板表面とＳｉＯ２ゲート絶縁膜との界面に比べて界面準位密度が高い。また、キャリア電荷がゲート絶縁膜中に捕獲され易い。そして、現象論的に言えば、キャリア電荷のシリコン基板表面の輸送においてその粘性が大きくなる。更に、Ｈｉｇｈ−ｋゲート絶縁膜中の正あるいは負の固定電荷が増加するために、チャネル中のキャリア電荷がクーロン散乱を受け易くなる。これらのために、上述したようにキャリア電荷の表面移動度が低下してくる。特に、電子移動度の低下が大きい。このようにキャリア電荷の移動度が低下してくると、Ｈｉｇｈ−ｋゲート絶縁膜を有するＭＩＳＦＥＴの駆動能力を十分に高めることが困難になり、上記ｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴで構成される半導体装置の高速化および低消費電力化を含む高性能化が難しくなる。しかし、これまでの上記ｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴ（相補型ＭＩＳＦＥＴ）における電子移動度および正孔移動度の両方を増加させる制御手段については知られていない。
【００１２】
また、上記Ｈｉｇｈ−ｋゲート絶縁膜を有しゲートダマシン構造のようにメタルゲート電極を用いた相補型ＭＩＳＦＥＴの高性能化において、ＭＩＳＦＥＴのオン状態（導通状態）の高駆動電流およびそのオフ状態（非導通状態）の低リーク電流を達成するためには、それぞれのＭＩＳＦＥＴにおける閾値の絶対値の低減が必須になる。そこで、ＭＩＳＦＥＴのゲート電極と半導体表面との間のフェルミレベル差が大きくなるようなメタル材料をそれぞれに選択することが望まれる。しかし、特に、半導体表面がｐ導電型となるｎチャネルＭＩＳＦＥＴに好適な仕事関数の小さい（フェルミレベルがＳｉの伝導帯端に近い）メタルは一般に反応性が高いために、Ｈｉｇｈ−ｋゲート絶縁膜の絶縁性が低下しゲート絶縁膜中のリーク電流が増大するという問題が回避できなかった。
【００１３】
本発明は、上述の事情に鑑みてなされたもので、ＭＩＳＦＥＴのゲート絶縁膜にＨｉｇｈ−ｋ膜を適用し、電子移動度と正孔移動度とが共に増加するように制御され、ｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴから成る高性能化した、相補型ＭＩＳＦＥＴを有する半導体装置及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１４】
本発明者らは、Ｈｉｇｈ−ｋ膜を用いて形成したゲート絶縁膜中あるいはメタルゲート電極中に窒素原子を含有させると、ｎチャネルＮＩＳＦＥＴの電子移動度が低下し、逆にｐチャネルＭＩＳＦＥＴの正孔移動度が向上することを見出した。本発明は主にこの新知見に基づいてなされたものである。
【００１５】
すなわち、上記課題を解決するために、半導体装置にかかる第１の発明は、半導体基板上にシリコン酸化膜よりも高い比誘電率の高誘電率膜を用いて形成したゲート絶縁膜とメタルゲート電極とを備えたｐチャネルＭＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴを有する半導体装置において、前記ｐチャネルＭＩＳＦＥＴの前記ゲート絶縁膜もしくは該ゲート絶縁膜表面に接する部分の前記メタルゲート電極に含まれる窒素量が、前記ｎチャネルＭＩＳＦＥＴの前記ゲート絶縁膜もしくは該ゲート絶縁膜表面に接する部分の前記メタルゲート電極に含まれる窒素量より多くなる構成になっている。
【００１６】
上記発明において、前記ｎチャネルＭＩＳＦＥＴの前記ゲート絶縁膜および該ゲート絶縁膜表面に接する部分の前記メタルゲート電極に含まれる窒素量が零になるように形成されていると好適である。
【００１７】
上記発明において、前記半導体基板と前記高誘電率膜とに挟まれてシリコン酸化膜で成る界面層が形成されている。
【００１８】
上記発明において、前記前記ｐチャネルＭＩＳＦＥＴの前記ゲート絶縁膜表面に接する部分の前記メタルゲート電極は、ＴｉＮｘ、ＺｒＮｘ、ＨｆＮｘ、ＶＮｘ、ＮｂＮｘ、ＴａＮｘ、ＭｏＮｘ、ＷＮｘ、ＴｉＳｉｘＮｙ、ＺｒＳｉｘＮｙ、ＨｆＳｉｘＮｙ、ＶＳｉｘＮｙ、ＮｂＳｉｘＮｙ、ＴａＳｉｘＮｙ、ＭｏＳｉｘＮｙ、ＷＳｉｘＮｙからなる群より選択された少なくとも一種の導電体材料で成る。
【００１９】
上記発明において、前記ｎチャネルＭＩＳＦＥＴの前記ゲート絶縁膜表面に接する部分の前記メタルゲート電極は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、ＴｉＳｉｘ、ＺｒＳｉｘ、ＨｆＳｉｘ、ＶＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘ、ＭｏＳｉｘ、ＷＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＣｘ、ＺｒＣｘ、ＨｆＣｘ、ＶＣｘ、ＮｂＣｘ、ＴａＣｘ、ＭｏＣｘ、ＷＣｘからなる群より選択された少なくとも一種の導電体材料で成る。
【００２０】
上記発明において、前記ｎチャネルＭＩＳＦＥＴの前記ゲート絶縁膜表面に接する部分の前記メタルゲート電極は、シリコン量が化学量論的組成比よりも多い金属珪化物で成ると好適である。
【００２１】
そして、半導体装置にかかる第２の発明は、半導体基板上にシリコン酸化膜よりも高い比誘電率の高誘電率膜を用いて形成したゲート絶縁膜とメタルゲート電極とを備えたｐチャネルＭＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴを有する半導体装置において、前記ｎチャネルＭＩＳＦＥＴの前記ゲート絶縁膜表面に接する部分の前記メタルゲート電極は、シリコン量が化学量論的組成比よりも多い金属珪化物で成るという構成になっている。
【００２２】
上記第１および第２の発明において、シリコン量が化学量論的組成比よりも多い前記金属珪化物は、ＴｉＳｉｘ、ＺｒＳｉｘ、ＨｆＳｉｘ、ＶＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘ、ＭｏＳｉｘ、ＷＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘにおいてｘ値が２を超える金属珪化物、あるいは、ＮｉＳｉｘにおいてｘ値が１を超える金属珪化物からなる群より選択された少なくとも一種の導電体材料で成ると好適である。
【００２３】
そして、上記第１および第２の発明において、前記高誘電率膜は、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯｘ、ＺｒＳｉＯｘ、ＨｆＡｌＯｘ、ＺｒＡｌＯｘ、Ｙ２Ｏ３、Ｌａ２Ｏ３からなる群より選択された少なくとも一種の高誘電率膜材料で成ると好適である。
【００２４】
そして、半導体装置の製造方法にかかる第１の発明は、半導体基板上にシリコン酸化膜よりも高い比誘電率の高誘電率膜を用いて形成したゲート絶縁膜とメタルゲート電極とを備えたｐチャネルＭＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴを有する半導体装置の製造方法であって、前記半導体基板上に高誘電率膜を形成する工程と、前記高誘電率膜上に第１の導電体膜を形成する工程と、前記ｎチャネルＭＩＳＦＥＴが形成される領域の前記第１の導電体膜を残し、前記ｐチャネルＭＩＳＦＥＴが形成される領域の前記第１の導電体膜を除去して前記高誘電率膜を露出させる工程と、前記露出した高誘電率膜を被覆するように前記第１の導電体膜よりも多くの窒素量を含有する第２の導電体膜を形成する工程と、を有し、前記第１の導電体膜を前記ｎチャネルＭＩＳＦＥＴの前記メタルゲート電極の一部とし、前記第２の導電体膜を前記ｐチャネルＭＩＳＦＥＴの前記メタルゲート電極の一部とする構成になっている。
【００２５】
上記半導体装置の製造方法にかかる第１の発明の前記第２の導電体膜を形成する工程において、窒素を含む原料ガスを用いた化学気相成長により前記第２の導電体膜を前記高誘電率膜の表面に堆積させることで、前記高誘電率膜に窒素を添加することが好適である。
【００２６】
そして、半導体装置の製造方法にかかる第２の発明は、半導体基板上にシリコン酸化膜よりも高い比誘電率の高誘電率膜材料を用いて形成したゲート絶縁膜とメタルゲート電極とを備えたｐチャネルＭＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴを有する半導体装置の製造方法であって、前記半導体基板上に高誘電率膜を形成する工程と、前記高誘電率膜上に窒素を含有する第２の導電体膜を形成する工程と、前記ｐチャネルＭＩＳＦＥＴが形成される領域の前記第２の導電体膜を残し、前記ｎチャネルＭＩＳＦＥＴが形成される領域の前記第２の導電体膜を除去して前記高誘電率膜を露出させる工程と、前記露出した高誘電率膜を被覆するように前記第２の導電体膜よりも含有窒素量が少ない第１の導電体膜を形成する工程と、を有し、前記第１の導電体膜を前記ｎチャネルＭＩＳＦＥＴの前記メタルゲート電極の一部とし、前記第２の導電体膜を前記ｐチャネルＭＩＳＦＥＴの前記メタルゲート電極の一部とする構成になっている。
【００２７】
上記第２の発明の前記窒素を含有する第２の導電体膜を形成する工程において、前記高誘電率膜に窒素が添加されないように前記第２の導電体膜を成膜することが好適である。
【００２８】
上記半導体装置の製造方法にかかる第１および第２の発明において、前記第１の導電体膜は、膜中に含有する窒素量が零になるように形成することが好ましいい。
【００２９】
また、上記半導体装置の製造方法にかかる第１および第２の発明において、前記半導体基板と前記高誘電率膜とに挟まれる領域にシリコン酸化膜で成る界面層を形成することが好適である。
【００３０】
そして、半導体装置の製造方法にかかる第３の発明は、半導体基板上にシリコン酸化膜よりも高い比誘電率の高誘電率膜を用いて形成したゲート絶縁膜とメタルゲート電極とを備えたｐチャネルＭＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴを有する半導体装置の製造方法であって、前記ｎチャネルＭＩＳＦＥＴの前記ゲート絶縁膜表面に接する部分の前記メタルゲート電極は、シリコン量が化学量論的組成比よりも多い金属珪化物で形成し、前記高誘電率膜は、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯｘ、ＺｒＳｉＯｘ、ＨｆＡｌＯｘ、ＺｒＡｌＯｘ、Ｙ２Ｏ３、Ｌａ２Ｏ３からなる群より選択された少なくとも一種の高誘電率膜材料で形成する構成になっている。
【００３１】
上記半導体装置の製造方法にかかる第３の発明において、前記金属珪化物は、ＴｉＳｉｘ、ＺｒＳｉｘ、ＨｆＳｉｘ、ＶＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘ、ＭｏＳｉｘ、ＷＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘにおいてｘ値が２を超える金属珪化物、あるいは、ＮｉＳｉｘにおいてｘ値が１を超える金属珪化物からなる群より選択された少なくとも一種の導電体材料で成ると好適である。
【発明の効果】
【００３２】
本発明によれば、Ｈｉｇｈ−ｋ膜を用いて成る高誘電体ゲート絶縁膜を有するｎチャネルＭＩＳＦＥＴの電子移動度とｐチャネルＭＩＳＦＥＴの正孔移動度が共に増加し、この相補型ＭＩＳＦＥＴで構成される半導体装置の高速化および低消費電力化が容易に達成できる。
【発明を実施するための最良の形態】
【００３３】
以下に、図面を参照して本発明の実施の形態の幾つかを詳細に説明する。
（実施の形態１）
図１は、本発明の実施の形態１にかかる高誘電体ゲート絶縁膜およびフラット構造のゲート電極を有するｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴの断面図である。
【００３４】
図１に示すように、シリコン基板１の表面部にｐウェル層２およびｎウェル層３が形成されている。そして、周知のＳＴＩによる素子分離領域４によりｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴの活性領域が区画され、ｎチャネルＭＩＳＦＥＴの活性領域には、そのチャネル表面のｎチャネル界面層５およびパターニングしたｎチャネル高誘電体ゲート絶縁膜６とｎチャネルゲート電極７とを挟み対向する一対のｎ型ソース・ドレイン拡散層８が形成されている。同様にして、ｐチャネルＭＩＳＦＥＴの活性領域には、そのチャネル表面のｐチャネル界面層９およびパターニングしたｐチャネル高誘電体ゲート絶縁膜１０とｐチャネルゲート電極１１を挟み対向する一対のｐ型ソース・ドレイン拡散層１２が形成されている。
【００３５】
上述した従来の技術では、このようなフラット構造のＭＩＳＦＥＴにおいて、ｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとに用いられる高誘電体ゲート絶縁膜およびゲート電極は、両者間で同一の材料および同一の構造になるように形成されていた。これに対して、本発明では、ｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴにおいて互いに異なる高誘電体ゲート絶縁膜およびゲート電極が形成される。これについて、以下にそれぞれの場合について説明する。
【００３６】
（高誘電体ゲート絶縁膜）
本発明では、ｎチャネルＭＩＳＦＥＴのゲート絶縁膜に、窒素含有量の少ない（窒素添加のない）高誘電体ゲート絶縁膜を用いる。そして、ｐチャネルＭＩＳＦＥＴのゲート絶縁膜には、窒素含有量が前者より多く窒素含有する（窒素添加の）高誘電体ゲート絶縁膜を用いる。ここで、高誘電体ゲート絶縁膜は、上述したところのＨｆＯ２、ＺｒＯ２といった金属酸化物や、ＨｆＳｉＯｘ、ＺｒＳｉＯｘといった金属シリケート、ＨｆＡｌＯｘ、ＺｒＡｌＯｘといった金属アルミネート、Ｌａ２Ｏ３、Ｙ２Ｏ３等のランタノイド系元素の酸化物を主体とした高誘電率膜材料で構成すると好適である。あるいは、高誘電体ゲート絶縁膜は、上記高誘電率膜材料から成るＨｉｇｈ−ｋ膜のうち２種類以上の絶縁膜を選択し積層した積層構造の絶縁膜で構成されてもよい。上記高誘電率膜材料から成る高誘電体ゲート絶縁膜は、周知の原子気相成長（ＡＬＤ；Atomic Layer Deposition）法あるいは有機金属気相成長（ＭＯＣＶＤ；Metal Organic Chemical Vapor Deposition）法で成膜することが好ましい。
【００３７】
上記高誘電体ゲート絶縁膜の代表例について表１に示す。表１の試料Ａでは、図１に示したチャネル表面の界面層（５，９）は、急速熱酸化（ＲＴＯ）により膜厚が０．７ｎｍのＳｉＯ２膜で形成され、Ｈｉｇｈ−ｋ膜は、膜厚が２．５ｎｍのＨｆＳｉＯｘ膜で形成されている。そして、Ｈｉｇｈ−ｋ膜の成膜後処理として（希釈）酸素雰囲気中においてＰＤＡ（Post Deposition Anneal）と言われる熱処理を施す。試料Ｂでは、上記界面層は、基板温度４００℃程度のプラズマ酸化（プラズマＯｘ．）により、膜厚が０．５ｎｍのＳｉＯ２膜で形成され、Ｈｉｇｈ−ｋ膜は、膜厚が２．５ｎｍのＨｆＯ２膜で形成されている。そして、上記Ｈｉｇｈ−ｋ膜の堆積後にプラズマＯｘ．が施される。そして、試料Ｃでは、チャネル表面の上記界面層を形成するための格別の処理は施されない。ここで、Ｈｉｇｈ−ｋ膜は、膜厚が２．５ｎｍのＨｆＯ２膜で形成されている。そして、上記Ｈｉｇｈ−ｋ膜の堆積後にプラズマＯｘ．が施される。上記試料では、高誘電体ゲート絶縁膜の電気的換算膜厚ＥＯＴは試料Ｃが最も薄くなり、そして試料Ｂ、試料Ａの順に厚くなる。また、上記高誘電体ゲート絶縁膜の形成において、Ｈｉｇｈ−ｋ膜を成膜した後の成膜後処理で酸化雰囲気中の上記熱処理を施すことによりＳｉＯ２膜で成る界面層を形成することもできる。
【００３８】
【表１】
【００３９】
そして、上記窒素添加の高誘電体ゲート絶縁膜の形成は、上記高誘電率膜材料で成るＨｉｇｈ−ｋ膜をＡＬＤ法で堆積させた後、次のようなプラズマ窒化法によりＨｉｇｈ−ｋ膜あるいは界面層を窒化することで行うとよい。このプラズマ窒化法では、原料ガスであるＮ２ガス、Ｎ2Ｏ、ＮＯ等のＥＣＲ（Electron Cyclotron Resonance）でのプラズマ励起、ＩＣＰ（Inductively Coupled Plasma）、（マグネトロン型）ＲＦプラズマまたはヘリコン波プラズマでの励起により窒素の活性種を生成し、この活性種を上記Ｈｉｇｈ−ｋ膜の表面に照射させる。上記活性種には窒素原子イオン、分子イオンあるいは中性ラジカル等が含まれるが、ここで、活性種に窒素の中性ラジカルのみを取り出して照射すると好適である。例えば、プラズマ励起室で形成した窒素の活性種のうち、寿命の比較的長い中性ラジカルをダウンフロー方式で取り出し、この中性ラジカルを照射する。上記窒素の中性ラジカルを用いたプラズマ窒化の方法であると、窒素の活性種が一種類に制御されるために、高誘電体ゲート絶縁膜中の窒素濃度および窒化層の深さが高精度に制御できるようになる。また、この方法はいわゆるリモートプラズマ手法であり、上記イオン照射あるいはプラズマ発光照射を防止できるために、高誘電体ゲート絶縁膜中の照射損傷が大幅に低減し、高品質のゲート絶縁膜を確保することができる。そして、上述したプラズマ窒化法において、高誘電体ゲート絶縁膜内への窒素の導入量あるいは導入深さは、プラズマ励起の電力パワーのようなプラズマ処理条件あるいは処理時間によって容易に制御できる。
【００４０】
ここで、活性種がＮ２Ｈ４、ＮＨ３ガスのように水素を含む原料ガスのプラズマ励起により生成されると、Ｈｉｇｈ−ｋ膜が水素還元を受けることからこのようなガスは使用しないことが好ましい。
【００４１】
次に、図２，３を参照して高誘電体ゲート絶縁膜の組成について説明する。ここで、図２は表１でＥＯＴが最も薄くなる試料Ｃの組成例であり、図３は試料Ｃを上記プラズマ窒化した高誘電体ゲート絶縁膜の組成例である。ここで、高誘電体ゲート絶縁膜の組成は高分解能ＲＢＳ（Rutherford Back Scattering）の分析により得られたものである。
【００４２】
図２から判るように試料Ｃの高誘電体ゲート絶縁膜の界面層は、ＨｆＳｉＯｘ構造である。このような膜をプラズマ窒化し図３に示すように、膜中の窒素濃度を約５ａｔ．％程度にして、界面層の濃度は略２〜３ａｔ．％にする。このプラズマ窒化では１ａｔ．％以上にするのが好ましい。
【００４３】
このようにして、図１で説明したｎチャネルＭＩＳＦＥＴにおいては、図２に示すように窒素添加がなく窒素含有しない組成のｎチャネル高誘電体ゲート絶縁膜６を形成する。また、ｐチャネルＭＩＳＦＥＴにおいては、図３に示すように窒素を含有する組成のｐチャネル高誘電体ゲート絶縁膜１０を形成すると好適である。ここで、上記プラズマ窒化では、ｎチャネルＭＩＳＦＥＴの形成領域にマスクを被着させた選択的なプラズマ窒化が好適となる。
【００４４】
上記のような高誘電体ゲート絶縁膜を用いることにより、ｎチャネルＭＩＳＦＥＴの電子移動度およびｐチャネルＭＩＳＦＥＴの正孔移動度を共に増大させることができる。これについて図４，５を参照して説明する。図４は、ｎチャネルＭＩＳＦＥＴにおける電子移動度を示すグラフであり、図５はｐチャネルＭＩＳＦＥＴの正孔移動度を示すグラフである。これらの図において、横軸に実効ゲート電界強度をとり縦軸にそれぞれのキャリア電荷の表面移動度を示している。図４では、ゲート電極はＴｉＮ膜で構成され、白印は高誘電体ゲート絶縁膜が上記プラズマ窒化の処理を受けた場合であり、黒印は窒化処理を受けない場合である。図４から判るように、電子移動度は高誘電体ゲート絶縁膜の窒化処理により低下し、実効ゲート電界強度が０．７ＭＶ／ｃｍでは窒化処理を受けない場合の１／２程度に減少するようになる。
【００４５】
これに対して、図５に示すようにｐチャネルＭＩＳＦＥＴの正孔移動度は高誘電体ゲート絶縁膜の窒化処理により増加する。図５では、ゲート電極はタンタルシリサイド（ＴａＳｉ）で構成され、白印は高誘電体ゲート絶縁膜が上記プラズマ窒化の処理を受けた場合であり、黒印は窒化処理を受けない場合である。正孔移動度の上記窒化処理による増加は、実効ゲート電界強度が０．５ＭＶ／ｃｍにおいて、窒化処理を受けない場合の略５／３倍にも達する。
【００４６】
上記高誘電体ゲート絶縁膜の窒化処理により高誘電体ゲート絶縁膜の熱的安定性が向上するために、半導体装置の製造工程における熱プロセス、特に不純物の活性化のための熱処理（例えば８５０℃温度）においても膜の組成変化は生じなくなる。特にゲート電極と高誘電体ゲート絶縁膜との界面反応による組成変化が皆無になる。しかも、上記プラズマ窒化法は極めて簡便な方法である。これらのために、ゲート絶縁膜の膜厚制御が容易になり、再現性よく所望のＥＯＴのゲート絶縁膜を形成することができるようになる。
【００４７】
上記高誘電体ゲート絶縁膜の窒化処理は、プラズマ窒化の方法に限定されるものではなく、後述するがＮＨ３ガスあるいはＮ2Ｈ４ガスのような窒素を含む原料ガスを用いた成膜等の熱プロセス処理によっても行えるものである。
【００４８】
（ゲート電極）
本発明では、ｎチャネルＭＩＳＦＥＴのゲート電極に窒素が含有されない導電体膜を用いる。そして、好ましくはｐチャネルＭＩＳＦＥＴのゲート電極には、窒素添加の導電体膜を用いる。ここで、ｎチャネルＭＩＳＦＥＴの場合、図１で説明したｎチャネル高誘電体ゲート絶縁膜６表面に被着するｎチャネルゲート電極７には、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗなどの金属、ＴｉＳｉｘ、ＺｒＳｉｘ、ＨｆＳｉｘ、ＶＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘ、ＭｏＳｉｘ、ＷＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘなどの金属珪化物、ＴｉＣｘ、ＺｒＣｘ、ＨｆＣｘ、ＶＣｘ、ＮｂＣｘ、ＴａＣｘ、ＭｏＣｘ、ＷＣｘなどの金属炭化物から成る導電体膜材料が好適である。また、上記ｎチャネルゲート電極７としては、上記金属、金属珪化物、金属炭化物の単層構造のものでもよいしそれらの積層構造でもよい。また、これらの導電体膜（膜厚が１ｎｍ以上）とその上部に堆積させた低抵抗のＷやアルミニウム（Ａｌ）あるいは不純物含有のシリコン膜との積層構造でもよい。上記導電体膜は、スパッタ法（ＰＶＤ法）、化学気相成長（ＣＶＤ）法あるいはＡＬＤ法等で形成される。
【００４９】
そして、ｐチャネル高誘電体ゲート絶縁膜１０表面に被着するｐチャネルゲート電極１１としては、ＴｉＮｘ、ＺｒＮｘ、ＨｆＮｘ、ＶＮｘ、ＮｂＮｘ、ＴａＮｘ、ＭｏＮｘ、ＷＮｘ、あるいはＴｉＳｉｘＮｙ、ＺｒＳｉｘＮｙ、ＨｆＳｉｘＮｙ、ＶＳｉｘＮｙ、ＮｂＳｉｘＮｙ、ＴａＳｉｘＮｙ、ＭｏＳｉｘＮｙ、ＷＳｉｘＮｙ等の導電体膜材料から成る窒素含有の導電体膜が好適である。また、上記ｐチャネルゲート電極１１としては、上記窒素含有の導電体膜の単層構造でもよいしそれらの積層構造でもよい。また、これらの導電体膜（膜厚が１ｎｍ以上）とその上部に堆積させた低抵抗のＷやＡｌあるいは不純物含有のシリコン膜との積層構造でもよい。
【００５０】
ここで、上記窒素含有の導電体膜は、ＰＶＤ法、ＣＶＤ法あるいはＡＬＤ法で形成される。たとえばＴｉＮ膜を形成する場合には、原料ガスに四塩化チタン（ＴｉＣｌ４）およびアンモニア（ＮＨ３）ガスを用い、成膜温度を６００℃程度にしてＣＶＤ法により成膜する。この成膜方法であると、高誘電体ゲート絶縁膜の表面は、上述したようにＮＨ３ガスあるいはＮ2Ｈ４ガスのような窒素を含む原料ガスを用いた熱プロセス処理を受けるために、高誘電体ゲート絶縁膜も同時に窒化処理を受けることになる。
【００５１】
上述したようなゲート電極を用いることにより、ｎチャネルＭＩＳＦＥＴの電子移動度およびｐチャネルＭＩＳＦＥＴの正孔移動度を共に増大させることができる。これについて図６，７を参照して説明する。図６は、ｎチャネルＭＩＳＦＥＴにおける電子移動度を示すグラフであり、図７はｐチャネルＭＩＳＦＥＴの正孔移動度を示すグラフである。これらの図において、横軸に実効ゲート電界強度をとり縦軸にキャリア電荷の表面移動度を示している。ここで、高誘電体ゲート絶縁膜は、ＥＯＴが最も小さくなる上記試料Ｃのように形成され、上記プラズマ窒化の処理は施されていない。図６において、白印はゲート電極がＴｉＮ膜の場合であり、黒印はＴａＳｉ膜あるいはタングステンシリサイド（ＷＳｉ）膜のように窒素含有しない場合である。図６から判るように、電子移動度はゲート電極に窒素含有しない方が増加し、実効ゲート電界強度が０．７ＭＶ／ｃｍではＴｉＮ膜の場合の３／２倍になる。
【００５２】
これに対して、図７に示すように、ｐチャネルＭＩＳＦＥＴの正孔移動度は、逆にゲート電極に窒素が含有されている方が増加する。図７では、白印はゲート電極がＴｉＮ膜の場合であり、黒印はＴａＳｉ膜あるいはＷＳｉ膜のように窒素含有しない場合である。図７から判るように、正孔移動度は、上記ゲート電極の窒素添加により、実効ゲート電界強度が０．５ＭＶ／ｃｍにおいて、ゲート電極の窒素添加しない場合の略５／３倍にも達する。
【００５３】
上述したように、ＭＩＳＦＥＴのゲート領域に含有する窒素は、ｐチャネルＭＩＳＦＥＴの正孔移動度を増大させ、ｎチャネルＭＩＳＦＥＴの電子移動度を低減させる効果のあることが明らかになった。そこで、高誘電体ゲート絶縁膜を有するＭＩＳＦＥＴにおいて、ｎチャネルＭＩＳＦＥＴでは、高誘電体ゲート絶縁膜中に窒素添加をしないようにすると共に、高誘電体ゲート絶縁膜の表面に接するゲート電極に窒素を含有させないようにする。そして、ｐチャネルＭＩＳＦＥＴでは、高誘電体ゲート絶縁膜中あるいは高誘電体ゲート絶縁膜の表面に接するゲート電極に窒素が含有されるようにする。このようにすることで、電子移動度と正孔移動度とが共に増加した高誘電体ゲート絶縁膜を有する相補型のＭＩＳＦＥＴが容易に得られるようになる。そして、ｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴの駆動能力が共に増大しその動作速度が向上する。このために、これらの相補型ＭＩＳＦＥＴで構成される半導体装置の高速化および低消費電力化が容易になり、非常に高性能な半導体装置が実用化できる。
【００５４】
あるいは、高誘電体ゲート絶縁膜を有する相補型ＭＩＳＦＥＴにおいて、ｐチャネルＭＩＳＦＥＴの高誘電体ゲート絶縁膜中あるいは高誘電体ゲート絶縁膜の表面に接するゲート電極中含まれる窒素量が、ｎチャネルＭＩＳＦＥＴの高誘電体ゲート絶縁膜中および高誘電体ゲート絶縁膜の表面に接するゲート電極に含まれる窒素量より多くなるようにする。このようにすると、上述した効果を奏すると共に、電子移動度の値と正孔移動度の値とが互いに近づくために、上記相補型ＭＩＳＦＥＴで構成される半導体装置の設計が簡便になる。
【００５５】
また、本発明では、ｎチャネルＭＩＳＦＥＴのｎチャネルゲート電極７において、導電体膜材料として、特に上記金属珪化物のうち化学量論的な組成から外れた過剰Ｓｉを含む金属珪化物（以下、シリコンリッチの金属珪化物ともいう）を用いる。例えば、上記ＴｉＳｉｘ、ＺｒＳｉｘ、ＨｆＳｉｘ、ＶＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘ、ＭｏＳｉｘ、ＷＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘなどの導電体膜材料において、ｘ値が２を超える金属珪化物を用いる。その他に、ＮｉＳｉｘにおいて、ｘ値が１を超える金属珪化物を使用するとよい。あるいは、これらの積層構造の導電体膜材料を用いる。ここで、シリコンリッチの金属珪化物は、ＰＶＤ法、ＣＶＤ法あるいはＡＬＤ法等で成膜できるが、熱的安定相でなく準安定相あるいは不安定相となるために、成膜後の熱処理はできるだけ低温化（例えば６００℃以下）することが必要になる。
【００５６】
上述したようなシリコンリッチの金属珪化物をｎチャネルＭＩＳＦＥＴのゲート電極のメタル材料に用いることにより、ゲートメタルのフェルミレベルをＳｉの伝導帯端に近づけると共に、高誘電体ゲート絶縁膜の絶縁性を向上させることができる。これについて、図８，９を参照して説明する。図８は、ｎチャネルＭＩＳＦＥＴのフラットバンド電圧を示すグラフであり、ゲート電極のメタル材料の種類をパラメータとし、横軸に高誘電体ゲート絶縁膜の種類を示し、縦軸にフラットバンド電圧を示す。そして、図９は、高誘電体ゲート絶縁膜にかかる電圧を一定にしたときに、このゲート絶縁膜中を流れるリーク電流を示すグラフであり、横軸にゲート電極のメタル材料の種類を示し、縦軸にゲート絶縁膜のリーク電流を示す。
【００５７】
上記フラットバンド電圧（Ｖｆｂ）は、ｎチャネルＭＩＳＦＥＴのいわゆるＣ−Ｖ（容量−ゲート電圧）特性より求めたものであり、（Ｖｆｂ＝Φｍｓ−Ｑｓｓ／Ｃｅｆｆ、ｏ）により表すことができる。ここで、周知のように、Φｍｓは、ゲート電極のメタルと半導体表面との間のフェルミレベル差であり、Ｑｓｓ／Ｃｅｆｆ、ｏは、半導体表面のバンド構造をフラットにする場合のゲート絶縁膜中の固定電荷分を補償するゲート電圧に相当している（Ｑｓｓ；ゲート絶縁膜中の単位面積当り固定電荷量、Ｃｅｆｆ、ｏ；ゲート絶縁膜中の固定電荷分布の中心位置（セントロイド）とゲート電極間における単位面積当り容量値）。図８において特徴的なことは、ゲート電極のメタル材料がＴａＳｉｘおよびＷＳｉｘ（ｘ＝２．５）で構成される場合で、高誘電体ゲート絶縁膜がＨａＳｉＯＮ（酸窒化膜）およびＨｆＯ２の高誘電率膜材料から成るときに、フラットバンド電圧が負側に高くなり（ゲート電極メタルのフェルミレベルが高くなることに相当する）、しかも図中の矢印のようにＴａＳｉｘおよびＷＳｉｘの場合でほぼ同じ値になってくることである。これは、積層構造になるゲート領域の上記ＴａＳｉｘあるいはＷＳｉｘ材料／高誘電率膜材料の接合において、ゲート電極のシリサイドにいわゆるフェルミレベル・ピンニング現象が生じてくることによるものと考えられる。この現象は、シリコンゲート電極及びシリサイドゲート電極において観測されることが知られているが、発明者らは、シリコンリッチの金属珪化物を用いることにより、一定のｎチャネルＭＩＳＦＥＴ用のゲート電極に好適な仕事関数が得られることを見出した。
【００５８】
ｎチャネルＭＩＳＦＥＴにおいて、上記現象を利用し、上述したようにゲート電極のメタルにシリコンリッチの金属珪化物を用い、ゲート絶縁膜に高誘電率材料を用いることにより、フラットバンド電圧を下げることが可能になる。ｎチャネルＭＩＳＦＥＴの閾値（Ｖｔ）は、周知のように、Ｖｔ＝Ｖｆｂ＋２φｆ＋Ｑｂ／Ｃｏにより表される。ここで、φｆは、半導体表面でのフェルミレベルとミッドギャップレベルの差であり、ＱｂおよびＣｏは、半導体表面がディープインバージョン状態（上記２φｆの表面バンドベンディング状態）において、それぞれ表面空乏層の空間電荷量（単位面積当り）とゲート絶縁膜の容量値（単位面積当り）である。上記フラットバンド電圧を低下させることが容易になることから、ｎチャネルＭＩＳＦＥＴの閾値を低下させ、電流駆動能力を増大させることが可能になる。
【００５９】
図８に示すように、ゲート電極のメタル材料がＴｉＮ膜の場合は、上記フェルミレベル・ピンニングは生じない。この場合は、仕事関数が金属珪化物の場合よりも大きくなり、上述したようにｐチャネルＭＩＳＦＥＴのゲート電極に好適なメタル材料となる。また、上記フェルミレベル・ピンニングは、ゲート絶縁膜がＳｉＯＮ膜（シリコン酸窒化膜）で構成される場合には生じない。
【００６０】
上述したように、ｎチャネルＭＩＳＦＥＴのゲート電極のメタル材料として、シリコンリッチの金属珪化物を用いると、従来の技術で説明した高誘電体ゲート絶縁膜中のリーク電流増大の問題も容易に解決する。図９は、メタル材料がｐチャネルＭＩＳＦＥＴのゲート電極に好適になるＴｉＮとＴａＳｉｘ（ｘ＝２．５）の場合を比較して示している。図９から判るように、高誘電体ゲート絶縁膜中のリーク電流は、ｎチャネルＭＩＳＦＥＴにおいてＴａＳｉｘ（ｘ＝２．５）をメタル材料にすることで、ＴｉＮをメタル材料にした場合の約１／１０程度に低減する。上記高誘電体ゲート絶縁膜の絶縁性の向上は、金属珪化物の材料によりゲート絶縁膜のリーク電流値の低減量が異なるものの、上記シリコンリッチの金属珪化物の全般において見られることである。
【００６１】
上述したような実施の形態１では、高誘電体ゲート絶縁膜は表１の試料Ｃの場合について具体的に説明したが、試料Ａ、試料Ｂに対して本発明を適用しても全く同様の効果が得られる。ここで、試料Ａ，Ｂで高誘電体ゲート絶縁膜を形成する場合には、試料Ｃの場合よりも電子移動度および正孔移動度は全体的に更に増大し相補型ＭＩＳＦＥＴが高性能化するようになる。これは、シリコン基板と高誘電体ゲート絶縁膜との界面領域にＳｉＯ２から成る界面層が形成されるからである。そして、ｎチャネルＭＩＳＦＥＴのゲート電極材料にシリコンリッチの金属珪化物を適用し、ｐチャネルＭＩＳＦＥＴの高誘電体ゲート絶縁膜あるいはゲート電極に窒素を添加するようにすると、上述したことから、それぞれのＭＩＳＦＥＴのオン状態での高駆動電流が可能になり、そのオフ状態でのチャネル領域のリーク電流が低減して、更に高性能の相補型ＭＩＳＦＥＴが実現するようになる。
【００６２】
また、上記ＭＩＳＦＥＴ構造においては、ソース・ドレイン領域の構造としてエクステンション層を形成してもよいしハロー構造になるようにしてもよい。そして、シリコン基板１はＳＯＩ（Silicon on Insulator）基板で置き換えられてもよい。
【００６３】
（実施の形態２）
次に、本発明をダマシンゲート電極構造のＭＩＳＦＥＴに適用する場合について図１０〜１４を参照して以下に説明する。ここで、図１０は本発明を適用したＭＩＳＦＥＴの断面図であり、図１１〜１３はその製造方法を示す工程別素子断面図である。そして、図１４は、本発明を適用したＭＩＳＦＥＴの変形例を示すためのその断面図である。
【００６４】
図１０に示すように、シリコン基板２１の表面部にｐウェル層２２およびｎウェル層２３が形成してある。そして、ＳＴＩによる素子分離領域２４によりｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴの活性領域が区画されており、ｎチャネルＭＩＳＦＥＴの活性領域には、対向する一対のｎ型エクステンション層２５およびｎ型ソース・ドレイン拡散層２６がそれぞれ互いに接続して形成されている。そして、その上部であって上記１対のｎ型エクステンション層２５の間には、たとえばシリコン窒化膜で成る一対のｎチャネルゲート側壁２７が対向するように設けられている。この一対の対向するｎチャネルゲート側壁２７により画定された溝内に、窒素添加のないＨｉｇｈ−ｋ膜を有するｎチャネル高誘電体ゲート絶縁膜２８、窒素添加のない導電体膜２９、窒素添加の導電体膜３０、メタル電極３１が順に積層して形成されている。この窒素添加のない導電体膜２９、窒素添加の導電体膜３０およびメタル電極３１によりメタルゲート電極構造のｎチャネルＭＩＳＦＥＴのｎチャネルゲート電極３２が構成される。
【００６５】
同様にして、ｐチャネルＭＩＳＦＥＴの活性領域には、対向する一対のｐ型エクステンション層３３およびｐ型ソース・ドレイン拡散層３４がそれぞれ互いに接続して形成されている。そして、その上部であって上記１対のｐ型エクステンション層３３の間には、たとえばシリコン窒化膜で成る一対のｐチャネルゲート側壁３５が対向するように設けられている。この一対の対向するｐチャネルゲート側壁３５により画定された溝内に、窒素添加のＨｉｇｈ−ｋ膜を有するｐチャネル高誘電体ゲート絶縁膜３６、上記窒素添加の導電体膜３０、そして上記メタル電極３１が順に積層して形成されている。ここでは、この窒素添加の導電体膜３０とメタル電極３１によりメタルゲート電極構造のｐチャネルＭＩＳＦＥＴのｐチャネルゲート電極３７が構成されることになる。
【００６６】
そして、従来の技術と同様に略全体を被覆するように、たとえばシリコン窒化膜から成るコンタクトエッチストッパー層３８およびシリコン酸化膜から成る層間絶縁膜３９が積層して形成してある。
【００６７】
上記のＭＩＳＦＥＴ構造において、窒素添加のないｎチャネル高誘電体ゲート絶縁膜２８は、表１に示したような構成で形成される。そして、窒素添加のｐチャネル高誘電体ゲート絶縁膜３６は実施の形態１で説明したようなプラズマ窒化あるいは後述するような窒素添加の導電体膜３０の成膜と同時に形成される。
【００６８】
窒素添加のない導電体膜２９は膜厚が１ｎｍ以上あればよく１０ｎｍ程度あれば好適である。この窒素添加のない導電体膜２９は、上述したように、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗなどの金属、ＴｉＳｉｘ、ＺｒＳｉｘ、ＨｆＳｉｘ、ＶＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘ、ＭｏＳｉｘ、ＷＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘなどの金属珪化物、ＴｉＣｘ、ＺｒＣｘ、ＨｆＣｘ、ＶＣｘ、ＮｂＣｘ、ＴａＣｘ、ＭｏＣｘ、ＷＣｘなどの金属炭化物により形成すると好適である。あるいは上記金属、金属珪化物、金属炭化物を２種類以上に積層した構造体であってもよい。また、導電体膜材料がシリコン基板上に対して高誘電体ゲート絶縁膜２８を介して接合されるときに、その仕事関数がシリコンのミッドギャップ（禁制帯中央）より伝導帯側になれば、上記以外の導電体膜材料でも好適に使用できる。そのような材料として、例えば、上記ＴｉＳｉｘ、ＺｒＳｉｘ、ＨｆＳｉｘ、ＶＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘ、ＭｏＳｉｘ、ＷＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘなどの導電体膜材料において、ｘ値が２を超える金属珪化物を用いる。その他に、ＮｉＳｉｘの導電体膜材料において、ｘ値が１を超える金属珪化物を使用する。
【００６９】
そして、窒素添加の導電体膜３０は、上述したように、ＴｉＮｘ、ＺｒＮｘ、ＨｆＮｘ、ＶＮｘ、ＮｂＮｘ、ＴａＮｘ、ＭｏＮｘ、ＷＮｘ、あるいはＴｉＳｉｘＮｙ、ＺｒＳｉｘＮｙ、ＨｆＳｉｘＮｙ、ＶＳｉｘＮｙ、ＮｂＳｉｘＮｙ、ＴａＳｉｘＮｙ、ＭｏＳｉｘＮｙ、ＷＳｉｘＮｙなどで形成すると好適である。あるいは、上記窒化物を２種類以上に積層した構造体であってもよい。そして、メタル電極３１は低抵抗のＷ、ＡｌやＡｌ合金、銅（Ｃｕ）や銅合金が好適である。
【００７０】
次に、本発明にかかる上記半導体装置の製造方法について、図１１〜１３を参照して説明する。ここで、図１０と同じものは同一符号で示している。
【００７１】
シリコン基板２１の表面部にＳＴＩの素子分離領域２２を設け、その後にｐウェル層２２およびｎウェル層２３をそれぞれイオン注入と熱処理により形成する。そして、熱酸化によりウェル表面に５ｎｍ程度のシリコン酸化膜で成る表面保護膜４０を形成し、その上に膜厚が１００ｎｍ程度の多結晶シリコンあるいは無定形シリコンから成るダミーゲート電極４１を、公知のリソグラフィ技術とドライエッチング技術とを用いてパターニング形成する。ここで、ダミーゲート電極４１の膜厚は、後に形成するダマシン構造のゲート電極の高さを勘案して決められる。更に、このダミーゲート電極４１に対してセルフアラインにそれぞれのイオン注入を行い、さらに熱処理を施して、ｐウェル層２２表面のｎ型エクステンション層２５およびｎウェル層２３表面のｐ型エクステンション層３３をそれぞれに形成する（図１１（ａ））。なお、同様にダミーゲート電極４１に対してセルフアラインに、それぞれ逆導電型のイオン注入を行い、いわゆるハロー層を形成してもよい。
【００７２】
次に、ＣＶＤ法により全面に膜厚が８ｎｍ程度のシリコン窒化膜を堆積させた後に、反応性イオンエッチング（ＲＩＥ）によるエッチバックを施し、ｎチャネルゲート側壁２７およびｐチャネルゲート側壁３５を形成する。そして、上記ダミーゲート電極４１およびゲート側壁２７，３５に対してセルフアラインにそれぞれのイオン注入を行い、さらに熱処理を施して、ｐウェル層２２表面のｎ型ソース・ドレイン拡散層２６およびｎウェル層２３表面のｐ型ソース・ドレイン拡散層３４をそれぞれに形成する（図１１（ｂ））。ここで、ｎ型ソース・ドレイン拡散層２６表面およびｐ型ソース・ドレイン拡散層３４表面の表面保護膜４０はエッチング除去される。
【００７３】
次に、ＣＶＤ法により、シリコン窒化膜から成るコンタクトエッチストッパー層３８およびシリコン酸化膜から成る層間絶縁膜３９を積層して堆積させる（図１１（ｃ））。そして、化学機械研磨（ＣＭＰ）法により、ダミーゲート電極４１上部に存在するコンタクトエッチストッパー層３８を研磨ストッパーとして用いて上記層間絶縁膜３９表面を研削し、ダミーゲート電極４１上部に存在するコンタクトエッチストッパー層３８を露出させると共に、上記層間絶縁膜３９表面を平坦化させる（図１１（ｄ））。
【００７４】
次に、上記露出したコンタクトエッチストッパー層３８およびダミーゲート電極４１をＲＩＥ等でエッチング除去し、溝４２を形成する。ここで、溝４２の底部の表面保護膜４０はウェットエッチングにより除去し、ｐウェル層２２表面およびｎウェル層２３表面を露出させる（図１２（ａ））。
【００７５】
次に、全面を被覆するように、膜厚が２〜３ｎｍ程度のＨｉｇｈ−ｋ膜４３をＡＬＤ法等で成膜する（図１２（ｂ））。ここで、Ｈｉｇｈ−ｋ膜４３は、ＨｆＯ２膜、ＨｆＳｉＯｘ膜、ＨｆＡｌＯｘ膜が好適であるが、必要に応じてＺｒＯ２膜あるいはＹ２Ｏ３、Ｌａ２Ｏ３などのIIIａ族の酸化物から成る高誘電率膜であってもよい。
【００７６】
上記Ｈｉｇｈ−ｋ膜４３の成膜の前工程において、すなわち図１２（ａ）の工程でｐウェル層２２表面およびｎウェル層２３表面を露出させた後に、表１に示したような界面層をＳｉＯ２膜により形成してもよい。また、表１に示したようにＨｉｇｈ−ｋ膜ｋ４３の成膜後処理として、酸化雰囲気中での熱処理を施してもよい。この成膜後処理により、上述したようにＨｉｇｈ−ｋ膜４３の絶縁性が向上する。また、この成膜後処理によりＨｉｇｈ−ｋ膜４３とｐウェル層２２表面およびｎウェル層２３表面との界面層の電気的な安定化が図れる。
【００７７】
次に、第１の導電体膜として膜厚が１ｎｍ〜１０ｎｍの窒素添加のない導電体膜２９を、ＡＬＤ法により上記Ｈｉｇｈ−ｋ膜４３を被覆するように成膜する（図１２（ｃ））。
【００７８】
次に、公知のリソグラフィ技術によりレジストマスク４４を形成し、上記レジストマスク４４をエッチングマスクにして、ｐチャネルＭＩＳＦＥＴの形成される領域にある窒素添加のない導電体膜２９を選択的にエッチングし除去する。ここで、上記エッチングはＲＩＥでもよいが、ウェットエッチングにより除去すれば下層のＨｉｇｈ−ｋ膜４３の損傷が皆無にできる。たとえば、Ｈｉｇｈ−ｋ膜４３をＨｆＯ２膜で形成し、窒素添加のない導電体膜２９をＴｉＳｉｘ、ＺｒＳｉｘ、ＨｆＳｉｘ、ＶＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘから成る導電体膜で形成すれば、弗酸（ＨＦ）系の化学薬液をエッチャントにして、Ｈｉｇｈ−ｋ膜４３に損傷を与えることなく、窒素添加のない導電体膜２９をウェットエッチングすることができる（図１２（ｄ））。
【００７９】
次に、レジストマスク４４を除去した後、たとえば原料ガスにＴｉＣｌ４ガスおよびＮＨ３ガスを用い、成膜温度を６００℃程度にしてＣＶＤ法により、第２の導電体膜として膜厚が１ｎｍ〜１０ｎｍのＴｉＮ膜から成る窒素添加の導電体膜３０を、ｐチャネルＭＩＳＦＥＴの形成される領域のＨｉｇｈ−ｋ膜４３および上記窒素添加のない導電体膜２９を被覆するように成膜する（図１３（ａ））。上記窒素添加の導電体膜３０の成膜において、ｐチャネルＭＩＳＦＥＴ領域のＨｉｇｈ−ｋ膜４３も同時に窒化処理を受けることになり、この領域には図１の窒素添加のｐチャネル高誘電体ゲート絶縁膜３６が形成されることになる。上記窒化処理により、ｐチャネル高誘電体ゲート絶縁膜３６中には１ａｔ．％〜１０ａｔ．％程度の窒素が添加されるようになる。
【００８０】
続いて、溝を埋め込むようにして、たとえばＷ、ＡｌやＡｌ合金、ＣｕやＣｕ合金等のメタル膜４５をＣＶＤ法、ＡＬＤ法、ＰＶＤ法あるいはメッキ法等を用い全面に成膜する（図１３（ｂ））。そして、ＣｕやＣｕ合金を選んだ場合は１５０℃〜３００℃の温度で、その他の場合は４００℃〜４５０℃の温度で、水素を含む雰囲気中において熱処理を施す。その後、ＣＭＰ法により、層間絶縁膜３９を研磨ストッパーにしてメタル膜４５、窒素添加の導電体膜３０、窒素添加のない導電体膜２９およびＨｉｇｈ−ｋ膜４３を順次に研削し、溝外の上記層間絶縁膜３９表面上の不要な部分を研磨除去する。このようにして、図１０に示したようにｎチャネルゲート側壁２７あるいはｐチャネルゲート側壁３５で画定された溝内にメタル電極３１が形成され、図１０で説明したｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴが出来上がる。以後の工程では、図示しないが、たとえば、層間絶縁膜３９にソース・ドレイン拡散層に達するコンタクト孔が形成され、コンタクト孔を通してソース・ドレイン拡散層に電気接続する配線層が形成される。
【００８１】
上記実施の形態２のＭＩＳＦＥＴの変形例について図１４を参照して説明する。以下の説明では、図１０に示したところと同じところは省略し異なるところを主に説明する。図１０の場合と同様のものには同一符号を付す。
【００８２】
図１４に示すように、ｎチャネルＭＩＳＦＥＴでは、一対の対向するｎチャネルゲート側壁２７により画定された溝内に、窒素添加のないｎチャネル高誘電体ゲート絶縁膜２８、窒素添加のない導電体膜２９ａ、メタル電極３１が順に積層して形成されている。この窒素添加のない導電体膜２９ａおよびメタル電極３１によりメタル構造のｎチャネルＭＩＳＦＥＴのｎチャネルゲート電極３２が形成される。
【００８３】
同様にして、ｐチャネルＭＩＳＦＥＴでは、一対のｐチャネルゲート側壁３５により画定された溝内に、窒素添加のないｐチャネル高誘電体ゲート絶縁膜３６ａ、窒素添加の導電体膜３０ａ、上記窒素添加のない導電体膜２９ａそして上記メタル電極３１が順に積層して形成されている。ここでは、この窒素添加の導電体膜３０ａ、窒素添加のない導電体膜２９ａとメタル電極３１によりメタルゲート電極構造のｐチャネルＭＩＳＦＥＴのｎチャネルゲート電極３７が構成されることになる。なお、メタル電極３１は低抵抗のＷ、ＡｌやＡｌ合金、ＣｕやＣｕ合金で成る。
【００８４】
図１４に示した断面構造のＭＩＳＦＥＴの形成においては、図１０に示した構造の場合と異なり、Ｈｉｇｈ−ｋ膜４３を形成した後において、はじめに第２の導電体膜として窒素添加の導電体膜３０ａを堆積させ、ｎチャネルＭＩＳＦＥＴ領域に堆積した上記窒素添加の導電体膜３０ａを選択的に除去した後に、第１の導電体膜として窒素添加のない導電体膜２９ａを堆積させる。ここで、ｎチャネル高誘電体ゲート絶縁膜２８に窒素添加をしないように上記窒素添加の導電体膜３０ａを堆積させる必要がある。そこで、窒素添加の導電体膜３０ａは、上述したＴｉＮｘ、ＺｒＮｘ、ＨｆＮｘ、ＶＮｘ、ＮｂＮｘ、ＴａＮｘ、ＭｏＮｘ、ＷＮｘ、あるいはＴｉＳｉｘＮｙ、ＺｒＳｉｘＮｙ、ＨｆＳｉｘＮｙ、ＶＳｉｘＮｙ、ＮｂＳｉｘＮｙ、ＴａＳｉｘＮｙ、ＭｏＳｉｘＮｙ、ＷＳｉｘＮｙ、あるいは、上記窒化物を２種類以上に積層した構造体を２００℃〜３００℃の低温のＡＬＤ法又はＣＶＤ法で成膜するとよい。このような低温の成膜であると、ｎチャネル高誘電体ゲート絶縁膜２８に窒素添加はされない。また、ｐチャネル高誘電体ゲート絶縁膜３６ａにも窒素添加はされない。
【００８５】
上記実施の形態２では、実施の形態１の場合と全く同様に、ｎチャネルＭＩＳＦＥＴにおける電子移動度とｐチャネルＭＩＳＦＥＴにおける正孔移動度を共に増大させることができる。このために、ｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴの動作速度が向上し、これらのＭＩＳＦＥＴで構成される半導体装置の高速化が容易になる。また、このダマシン構造のゲート電極の場合、高誘電体ゲート絶縁膜を構成するＨｉｇｈ−ｋ膜の成膜後の熱プロセスが低温化できる。このために、上記Ｈｉｇｈ−ｋ膜の加熱による損傷が大幅に抑制され、絶縁性に優れた高品質の高誘電体ゲート絶縁膜が形成できるようになる。さらに、高誘電体ゲート絶縁膜表面で熱反応しないメタルゲート電極が容易に形成でき、ゲート電極の低抵抗化による半導体装置の更なる高速化が可能になる。
【００８６】
あるいは、実施の形態２においても、ｐチャネルＭＩＳＦＥＴの高誘電体ゲート絶縁膜中あるいは高誘電体ゲート絶縁膜の表面に接するゲート電極中に添加する窒素量を、ｎチャネルＭＩＳＦＥＴの高誘電体ゲート絶縁膜中および高誘電体ゲート絶縁膜の表面に接するゲート電極に含まれる窒素量よりも多くなるようにする。このようにすることで、電子移動度の値と正孔移動度の値とを互いに近づけることができ、相補型ＭＩＳＦＥＴを有する半導体装置の設計が簡便になる。
【００８７】
以上、この発明の実施の形態を図面を参照して詳述してきたが、具体的な構成はこの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。
【００８８】
たとえば、Ｈｉｇｈ−ｋ膜としては、その他にアルミナ膜（Ａｌ２Ｏ３膜）、酸化タンタル膜（Ｔａ２Ｏ５膜）、チタン酸ストロンチウム膜（ＳＴＯ膜）、チタン酸バリウムストロンチウム膜（ＢＳＴ膜）のような金属酸化膜あるいはチタン酸ジルコン酸鉛膜（ＰＺＴ膜）のような強誘電体膜を用いてもよい。
【００８９】
また、Ｈｉｇｈ−ｋ膜に用いる金属シリケート膜としては、実施の形態で説明したハフニウムシリケート膜あるいはジルコニウムシリケート膜の他に、Ｌａ２Ｏ３、Ｙ２Ｏ３等のランタノイド系元素のシリケート膜あるいは高融点金属のシリケート膜、更には、これらのシリケート膜の複合したシリケート膜を用いてもよい。
【００９０】
また、Ｈｉｇｈ−ｋ膜に用いる金属アルミネート膜としては、実施の形態で説明したハフニウムアルミネート膜あるいはジルコニウムアルミネート膜の他に、Ｌａ２Ｏ３、Ｙ２Ｏ３等のランタノイド系元素のアルミネート膜あるいは高融点金属のアルミネート膜、更には、これらのアルミネート膜の複合膜を用いてもよい。あるいは、シリケート膜とアルミネート膜の複合膜を使用することもできる。
【００９１】
更には、シリコン基板上に半導体装置を形成する場合の他に、ＧａＡｓ基板、ＧａＮ基板のような化合物半導体基板にＭＩＳＦＥＴを構成する場合にも同様に適用できる。
【図面の簡単な説明】
【００９２】
【図１】本発明の実施の形態１にかかるＭＩＳＦＥＴの断面図である。
【図２】本発明の実施の形態１にかかるＭＩＳＦＥＴの高誘電体ゲート絶縁膜の組成を示す図である。
【図３】本発明の実施の形態１にかかるＭＩＳＦＥＴの高誘電体ゲート絶縁膜の組成を示す図である。
【図４】本発明の実施の形態１の効果を説明するための電子移動度を示す図である。
【図５】本発明の実施の形態１の効果を説明するための正孔移動度を示す図である。
【図６】本発明の実施の形態１の効果を説明するための電子移動度を示す図である。
【図７】本発明の実施の形態１の効果を説明するための正孔移動度を示す図である。
【図８】本発明の実施の形態１の効果を説明するためのフラットバンド電圧を示す図である。
【図９】本発明の実施の形態１の効果を説明するための高誘電体ゲート絶縁膜のリーク電流を示す図である。
【図１０】本発明の実施の形態２にかかるＭＩＳＦＥＴの断面図である。
【図１１】本発明の実施の形態２にかかるＭＩＳＦＥＴの製造方法を示す工程別素子断面図である。
【図１２】図１１に示す工程の続きの工程別断面図である。
【図１３】図１２に示す工程の続きの工程別断面図である。
【図１４】本発明の実施の形態２の変形例におけるＭＩＳＦＥＴの断面図である。
【図１５】従来の技術を説明するためのＭＩＳＦＥＴの断面図である。
【図１６】従来の技術の課題を説明するための電子移動度を示す図である。
【図１７】従来の技術の課題を説明するための正孔移動度を示す図である。
【符号の説明】
【００９３】
１，２１ シリコン基板
２，２２ ｐウェル層
３，２３ ｎウェル層
４，２４ 素子分離領域
５ ｎチャネル界面層
６，２８ ｎチャネル高誘電体ゲート絶縁膜
７，３２ ｎチャネルゲート電極
８，２６ ｎ型ソース・ドレイン拡散層
９ ｐチャネル界面層
１０，３６，３６ａ ｐチャネル高誘電体ゲート絶縁膜
１１，３７ ｐチャネルゲート電極
１２，３４ ｐ型ソース・ドレイン拡散層
２５ ｎ型エクステンション層
２７ ｎチャネルゲート側壁
２９，２９ａ 窒素添加のない導電体膜
３０，３０ａ 窒素添加の導電体膜
３１ メタル電極
３３ ｐ型エクステンション層
３５ ｐチャネルゲート側壁
３８ コンタクトエッチストッパー層
３９ 層間絶縁膜
４０ 表面保護膜
４１ ダミーゲート電極
４２ 溝
４３ Ｈｉｇｈ−ｋ膜
４４ レジストマスク
４５ メタル膜
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するもので、詳しくは、絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ）用のゲート絶縁膜に高誘電率膜（Ｈｉｇｈ−ｋ膜）が適用されたｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置、特にＭＩＳＦＥＴの微細化、高集積化が精力的に進められており、駆動電流確保、消費電力低減の観点からゲート絶縁膜の薄膜化が求められている。スケーリング則の要請から、ゲート絶縁膜として広く用いられてきた二酸化シリコン（ＳｉＯ２）膜は、その膜厚を２ｎｍ以下にすることが必要となっている。しかし、このような極薄のＳｉＯ２膜をゲート絶縁膜として用いた場合、トンネル電流によるゲート漏れ電流が、ソース／ドレイン電流に対して無視できない値となり、ＭＩＳＦＥＴの駆動能力向上と低消費電力化の両立を達成する上での大きな問題となっている。
【０００３】
そこで、ＭＩＳＦＥＴのゲート漏れ電流を低減させるために、ＳｉＯ２膜に比べて誘電率の大きな絶縁膜材料（高誘電率膜材料）をゲート絶縁膜に用いる方法が種々に検討されている。この種の高誘電率膜材料としては、ハフニア（ＨｆＯ２）、ジルコニア（ＺｒＯ２）といった金属酸化物やハフニウムシリケート（ＨｆＳｉＯｘ）、ジルコニウムシリケート（ＺｒＳｉＯｘ）といった金属シリケート、ハフニウムアルミネート（ＨｆＡｌＯｘ）、ジルコニウムアルミネート（ＺｒＡｌＯｘ）といった金属アルミネート、Ｌａ２Ｏ３、Ｙ２Ｏ３等のランタノイド系元素の酸化物、等が挙げられる。なかでも、ハフニウム（Ｈｆ）を構成元素に含むＨｆＯ２、ＨｆＳｉＯｘ、ＨｆＡｌＯｘ及びこれらの酸窒化膜では、熱的安定性が比較的良好であるため、従来のＬＳＩ製造プロセスへの導入が比較的容易であると考えられている。上記の高誘電率膜材料から成る高誘電率膜は比誘電率が１０以上であり、ＳｉＯ２膜の比誘電率３．９に比べて大きく、実効的なゲート絶縁膜の膜厚（ＳｉＯ２膜への電気的換算膜厚：ＥＯＴ（Equivalent Oxide Thickness））を小さい値に保ちつつ物理的膜厚を大きくできる。そして、上述したトンネル電流によるゲート漏れ電流を抑制することができ、消費電力を抑えることが可能となる。
【０００４】
また、上記ＥＯＴの小さいゲート絶縁膜を用いた場合に、ゲート電極に多結晶シリコン層を使用すると、ゲート電極とゲート絶縁膜の接する多結晶シリコン層領域に空乏層が形成されるいわゆる空乏化の問題が生じる。この空乏化はゲート絶縁膜の実効膜厚を増加させる。そこで、この空乏化の問題を回避するためにメタル（金属）でゲート電極を形成する検討が行われている。
【０００５】
上記高誘電率膜材料をＭＩＳＦＥＴのゲート絶縁膜に適用した従来の例について図１５を参照して以下に説明する。図１５は、ＭＩＳＦＥＴのソース・ドレイ拡散層を形成後にそのゲート電極を層間絶縁膜の開口部に埋め込んで形成する、いわゆるダマシン構造のゲート電極になるｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴの断面図である（例えば、非特許文献１参照）。
【０００６】
図１５に示すように、シリコン基板１０１の表面部にｐウェル層１０２およびｎウェル層１０３が形成されている。そして、周知のトレンチ分離（ＳＴＩ；Shallow Trench Isolation）による素子分離領域１０４によりｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴの活性領域が区画してある。
【０００７】
そして、ｎチャネルＭＩＳＦＥＴの活性領域には、ｎ導電型の対向する一対のエクステンション層１０５および同導電型のソース・ドレイン拡散層１０６がそれぞれ互いに接続して形成されている。そして、その上部であって上記１対のエクステンション層１０５の間には、たとえばシリコン窒化膜で成る一対のゲート側壁１０７が対向するように設けられている。この一対の対向するゲート側壁１０７により画定された溝内に、たとえばＨｆＯ２の高誘電率膜材料から成るＨｉｇｈ−ｋ膜の高誘電体ゲート絶縁膜１０８、たとえば窒化チタン（ＴｉＮ）膜で成る導電性バリア膜１０９、たとえばタングステン（Ｗ）膜で成るメタル電極１１０が順に積層して形成されている。この導電性バリア膜１０９とメタル電極１１０によりメタルゲート電極構造のｎチャネルＭＩＳＦＥＴのゲート電極１１１が構成される。
【０００８】
同様にして、ｐチャネルＭＩＳＦＥＴの活性領域には、ｐ導電型の対向する一対のエクステンション層１１２および同導電型のソース・ドレイン拡散層１１３がそれぞれ互いに接続して形成されている。そして、その上部であって上記１対のエクステンション層１１２の間には、たとえばシリコン窒化膜で成る一対のゲート側壁１１４が対向するように設けられている。この一対の対向するゲート側壁１１４により画定された溝内に、上記高誘電体ゲート絶縁膜１０８、上記導電性バリア膜１０９、そして上記メタル電極１１０が順に積層して形成されている。ここでは、この導電性バリア膜１０９とメタル電極１１０によりメタル構造のｐチャネルＭＩＳＦＥＴのゲート電極１１５が構成されることになる。
【０００９】
そして、略全体を被覆するように、たとえばシリコン窒化膜から成るコンタクトエッチストッパー層１１６およびシリコン酸化膜から成る層間絶縁膜１１７が積層して形成してある。ここで、コンタクトエッチストッパー層１１６は、ソース・ドレイン拡散層１０６，１１３にコンタクト孔（不図示）を形成する際のエッチングストッパとして機能する。
【非特許文献１】2002 International Electron Device Meeting TECHNICAL DIGEST,p.355,2002
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の技術における上述したような高誘電体ゲート絶縁膜（Ｈｉｇｈ−ｋゲート絶縁膜）を有するＭＩＳＦＥＴにおいては、キャリア電荷である電子あるいは正孔の移動度は低下し、特に電子移動度の低下が大きくなっている。これについて、図１６，１７を参照して説明する。図１６は、上記従来の技術の方法で作製したｎチャネルＭＩＳＦＥＴにおける電子移動度を示すグラフであり、図１７はｐチャネルＭＩＳＦＥＴの正孔移動度を示すグラフである。これらの図において、横軸に実効ゲート電界強度をとり縦軸にキャリア電荷の表面移動度を示している。図１６に示すように、Ｈｉｇｈ−ｋゲート絶縁膜にすることにより、電子移動度が顕著に減少している。比較例として膜厚３ｎｍの極薄のＳｉＯ２膜をゲート絶縁膜とするＭＩＳＦＥＴの場合について示しているが、Ｈｉｇｈ−ｋゲート絶縁膜の場合の電子移動度はこの比較例の場合の１／２程度にもなる。そして、電子が直接トンネリングしない膜厚のＳｉＯ２膜で得られるいわゆるユニバーサル曲線（移動度の実効ゲート電界依存性を与える普遍的曲線）に比べると、電子移動度は大きく減少する。また、図１７に示すように、正孔移動度も電子移動度の場合に較べて程度は小さいが同様に低下している。図１７では比較のために、膜厚３ｎｍの極薄のＳｉＯ２膜をゲート絶縁膜とするＭＩＳＦＥＴの場合について示す。なお、正孔移動度のユニバーサル曲線に比べその移動度は全体的に減少することが判る。
【００１１】
Ｈｉｇｈ−ｋゲート絶縁膜のＭＩＳＦＥＴにおいては、シリコン基板表面とＨｉｇｈ−ｋゲート絶縁膜の界面は、シリコン基板表面とＳｉＯ２ゲート絶縁膜との界面に比べて界面準位密度が高い。また、キャリア電荷がゲート絶縁膜中に捕獲され易い。そして、現象論的に言えば、キャリア電荷のシリコン基板表面の輸送においてその粘性が大きくなる。更に、Ｈｉｇｈ−ｋゲート絶縁膜中の正あるいは負の固定電荷が増加するために、チャネル中のキャリア電荷がクーロン散乱を受け易くなる。これらのために、上述したようにキャリア電荷の表面移動度が低下してくる。特に、電子移動度の低下が大きい。このようにキャリア電荷の移動度が低下してくると、Ｈｉｇｈ−ｋゲート絶縁膜を有するＭＩＳＦＥＴの駆動能力を十分に高めることが困難になり、上記ｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴで構成される半導体装置の高速化および低消費電力化を含む高性能化が難しくなる。しかし、これまでの上記ｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴ（相補型ＭＩＳＦＥＴ）における電子移動度および正孔移動度の両方を増加させる制御手段については知られていない。
【００１２】
また、上記Ｈｉｇｈ−ｋゲート絶縁膜を有しゲートダマシン構造のようにメタルゲート電極を用いた相補型ＭＩＳＦＥＴの高性能化において、ＭＩＳＦＥＴのオン状態（導通状態）の高駆動電流およびそのオフ状態（非導通状態）の低リーク電流を達成するためには、それぞれのＭＩＳＦＥＴにおける閾値の絶対値の低減が必須になる。そこで、ＭＩＳＦＥＴのゲート電極と半導体表面との間のフェルミレベル差が大きくなるようなメタル材料をそれぞれに選択することが望まれる。しかし、特に、半導体表面がｐ導電型となるｎチャネルＭＩＳＦＥＴに好適な仕事関数の小さい（フェルミレベルがＳｉの伝導帯端に近い）メタルは一般に反応性が高いために、Ｈｉｇｈ−ｋゲート絶縁膜の絶縁性が低下しゲート絶縁膜中のリーク電流が増大するという問題が回避できなかった。
【００１３】
本発明は、上述の事情に鑑みてなされたもので、ＭＩＳＦＥＴのゲート絶縁膜にＨｉｇｈ−ｋ膜を適用し、電子移動度と正孔移動度とが共に増加するように制御され、ｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴから成る高性能化した、相補型ＭＩＳＦＥＴを有する半導体装置及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１４】
本発明者らは、Ｈｉｇｈ−ｋ膜を用いて形成したゲート絶縁膜中あるいはメタルゲート電極中に窒素原子を含有させると、ｎチャネルＮＩＳＦＥＴの電子移動度が低下し、逆にｐチャネルＭＩＳＦＥＴの正孔移動度が向上することを見出した。本発明は主にこの新知見に基づいてなされたものである。
【００１５】
すなわち、上記課題を解決するために、半導体装置にかかる第１の発明は、半導体基板上にシリコン酸化膜よりも高い比誘電率の高誘電率膜を用いて形成したゲート絶縁膜とメタルゲート電極とを備えたｐチャネルＭＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴを有する半導体装置において、前記ｐチャネルＭＩＳＦＥＴの前記ゲート絶縁膜もしくは該ゲート絶縁膜表面に接する部分の前記メタルゲート電極に含まれる窒素量が、前記ｎチャネルＭＩＳＦＥＴの前記ゲート絶縁膜もしくは該ゲート絶縁膜表面に接する部分の前記メタルゲート電極に含まれる窒素量より多くなる構成になっている。
【００１６】
上記発明において、前記ｎチャネルＭＩＳＦＥＴの前記ゲート絶縁膜および該ゲート絶縁膜表面に接する部分の前記メタルゲート電極に含まれる窒素量が零になるように形成されていると好適である。
【００１７】
上記発明において、前記半導体基板と前記高誘電率膜とに挟まれてシリコン酸化膜で成る界面層が形成されている。
【００１８】
上記発明において、前記前記ｐチャネルＭＩＳＦＥＴの前記ゲート絶縁膜表面に接する部分の前記メタルゲート電極は、ＴｉＮｘ、ＺｒＮｘ、ＨｆＮｘ、ＶＮｘ、ＮｂＮｘ、ＴａＮｘ、ＭｏＮｘ、ＷＮｘ、ＴｉＳｉｘＮｙ、ＺｒＳｉｘＮｙ、ＨｆＳｉｘＮｙ、ＶＳｉｘＮｙ、ＮｂＳｉｘＮｙ、ＴａＳｉｘＮｙ、ＭｏＳｉｘＮｙ、ＷＳｉｘＮｙからなる群より選択された少なくとも一種の導電体材料で成る。
【００１９】
上記発明において、前記ｎチャネルＭＩＳＦＥＴの前記ゲート絶縁膜表面に接する部分の前記メタルゲート電極は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、ＴｉＳｉｘ、ＺｒＳｉｘ、ＨｆＳｉｘ、ＶＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘ、ＭｏＳｉｘ、ＷＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＣｘ、ＺｒＣｘ、ＨｆＣｘ、ＶＣｘ、ＮｂＣｘ、ＴａＣｘ、ＭｏＣｘ、ＷＣｘからなる群より選択された少なくとも一種の導電体材料で成る。
【００２０】
上記発明において、前記ｎチャネルＭＩＳＦＥＴの前記ゲート絶縁膜表面に接する部分の前記メタルゲート電極は、シリコン量が化学量論的組成比よりも多い金属珪化物で成ると好適である。
【００２１】
そして、半導体装置にかかる第２の発明は、半導体基板上にシリコン酸化膜よりも高い比誘電率の高誘電率膜を用いて形成したゲート絶縁膜とメタルゲート電極とを備えたｐチャネルＭＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴを有する半導体装置において、前記ｎチャネルＭＩＳＦＥＴの前記ゲート絶縁膜表面に接する部分の前記メタルゲート電極は、シリコン量が化学量論的組成比よりも多い金属珪化物で成るという構成になっている。
【００２２】
上記第１および第２の発明において、シリコン量が化学量論的組成比よりも多い前記金属珪化物は、ＴｉＳｉｘ、ＺｒＳｉｘ、ＨｆＳｉｘ、ＶＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘ、ＭｏＳｉｘ、ＷＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘにおいてｘ値が２を超える金属珪化物、あるいは、ＮｉＳｉｘにおいてｘ値が１を超える金属珪化物からなる群より選択された少なくとも一種の導電体材料で成ると好適である。
【００２３】
そして、上記第１および第２の発明において、前記高誘電率膜は、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯｘ、ＺｒＳｉＯｘ、ＨｆＡｌＯｘ、ＺｒＡｌＯｘ、Ｙ２Ｏ３、Ｌａ２Ｏ３からなる群より選択された少なくとも一種の高誘電率膜材料で成ると好適である。
【００２４】
そして、半導体装置の製造方法にかかる第１の発明は、半導体基板上にシリコン酸化膜よりも高い比誘電率の高誘電率膜を用いて形成したゲート絶縁膜とメタルゲート電極とを備えたｐチャネルＭＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴを有する半導体装置の製造方法であって、前記半導体基板上に高誘電率膜を形成する工程と、前記高誘電率膜上に第１の導電体膜を形成する工程と、前記ｎチャネルＭＩＳＦＥＴが形成される領域の前記第１の導電体膜を残し、前記ｐチャネルＭＩＳＦＥＴが形成される領域の前記第１の導電体膜を除去して前記高誘電率膜を露出させる工程と、前記露出した高誘電率膜を被覆するように前記第１の導電体膜よりも多くの窒素量を含有する第２の導電体膜を形成する工程と、を有し、前記第１の導電体膜を前記ｎチャネルＭＩＳＦＥＴの前記メタルゲート電極の一部とし、前記第２の導電体膜を前記ｐチャネルＭＩＳＦＥＴの前記メタルゲート電極の一部とする構成になっている。
【００２５】
上記半導体装置の製造方法にかかる第１の発明の前記第２の導電体膜を形成する工程において、窒素を含む原料ガスを用いた化学気相成長により前記第２の導電体膜を前記高誘電率膜の表面に堆積させることで、前記高誘電率膜に窒素を添加することが好適である。
【００２６】
そして、半導体装置の製造方法にかかる第２の発明は、半導体基板上にシリコン酸化膜よりも高い比誘電率の高誘電率膜材料を用いて形成したゲート絶縁膜とメタルゲート電極とを備えたｐチャネルＭＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴを有する半導体装置の製造方法であって、前記半導体基板上に高誘電率膜を形成する工程と、前記高誘電率膜上に窒素を含有する第２の導電体膜を形成する工程と、前記ｐチャネルＭＩＳＦＥＴが形成される領域の前記第２の導電体膜を残し、前記ｎチャネルＭＩＳＦＥＴが形成される領域の前記第２の導電体膜を除去して前記高誘電率膜を露出させる工程と、前記露出した高誘電率膜を被覆するように前記第２の導電体膜よりも含有窒素量が少ない第１の導電体膜を形成する工程と、を有し、前記第１の導電体膜を前記ｎチャネルＭＩＳＦＥＴの前記メタルゲート電極の一部とし、前記第２の導電体膜を前記ｐチャネルＭＩＳＦＥＴの前記メタルゲート電極の一部とする構成になっている。
【００２７】
上記第２の発明の前記窒素を含有する第２の導電体膜を形成する工程において、前記高誘電率膜に窒素が添加されないように前記第２の導電体膜を成膜することが好適である。
【００２８】
上記半導体装置の製造方法にかかる第１および第２の発明において、前記第１の導電体膜は、膜中に含有する窒素量が零になるように形成することが好ましいい。
【００２９】
また、上記半導体装置の製造方法にかかる第１および第２の発明において、前記半導体基板と前記高誘電率膜とに挟まれる領域にシリコン酸化膜で成る界面層を形成することが好適である。
【００３０】
そして、半導体装置の製造方法にかかる第３の発明は、半導体基板上にシリコン酸化膜よりも高い比誘電率の高誘電率膜を用いて形成したゲート絶縁膜とメタルゲート電極とを備えたｐチャネルＭＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴを有する半導体装置の製造方法であって、前記ｎチャネルＭＩＳＦＥＴの前記ゲート絶縁膜表面に接する部分の前記メタルゲート電極は、シリコン量が化学量論的組成比よりも多い金属珪化物で形成し、前記高誘電率膜は、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯｘ、ＺｒＳｉＯｘ、ＨｆＡｌＯｘ、ＺｒＡｌＯｘ、Ｙ２Ｏ３、Ｌａ２Ｏ３からなる群より選択された少なくとも一種の高誘電率膜材料で形成する構成になっている。
【００３１】
上記半導体装置の製造方法にかかる第３の発明において、前記金属珪化物は、ＴｉＳｉｘ、ＺｒＳｉｘ、ＨｆＳｉｘ、ＶＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘ、ＭｏＳｉｘ、ＷＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘにおいてｘ値が２を超える金属珪化物、あるいは、ＮｉＳｉｘにおいてｘ値が１を超える金属珪化物からなる群より選択された少なくとも一種の導電体材料で成ると好適である。
【発明の効果】
【００３２】
本発明によれば、Ｈｉｇｈ−ｋ膜を用いて成る高誘電体ゲート絶縁膜を有するｎチャネルＭＩＳＦＥＴの電子移動度とｐチャネルＭＩＳＦＥＴの正孔移動度が共に増加し、この相補型ＭＩＳＦＥＴで構成される半導体装置の高速化および低消費電力化が容易に達成できる。
【発明を実施するための最良の形態】
【００３３】
以下に、図面を参照して本発明の実施の形態の幾つかを詳細に説明する。
（実施の形態１）
図１は、本発明の実施の形態１にかかる高誘電体ゲート絶縁膜およびフラット構造のゲート電極を有するｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴの断面図である。
【００３４】
図１に示すように、シリコン基板１の表面部にｐウェル層２およびｎウェル層３が形成されている。そして、周知のＳＴＩによる素子分離領域４によりｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴの活性領域が区画され、ｎチャネルＭＩＳＦＥＴの活性領域には、そのチャネル表面のｎチャネル界面層５およびパターニングしたｎチャネル高誘電体ゲート絶縁膜６とｎチャネルゲート電極７とを挟み対向する一対のｎ型ソース・ドレイン拡散層８が形成されている。同様にして、ｐチャネルＭＩＳＦＥＴの活性領域には、そのチャネル表面のｐチャネル界面層９およびパターニングしたｐチャネル高誘電体ゲート絶縁膜１０とｐチャネルゲート電極１１を挟み対向する一対のｐ型ソース・ドレイン拡散層１２が形成されている。
【００３５】
上述した従来の技術では、このようなフラット構造のＭＩＳＦＥＴにおいて、ｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとに用いられる高誘電体ゲート絶縁膜およびゲート電極は、両者間で同一の材料および同一の構造になるように形成されていた。これに対して、本発明では、ｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴにおいて互いに異なる高誘電体ゲート絶縁膜およびゲート電極が形成される。これについて、以下にそれぞれの場合について説明する。
【００３６】
（高誘電体ゲート絶縁膜）
本発明では、ｎチャネルＭＩＳＦＥＴのゲート絶縁膜に、窒素含有量の少ない（窒素添加のない）高誘電体ゲート絶縁膜を用いる。そして、ｐチャネルＭＩＳＦＥＴのゲート絶縁膜には、窒素含有量が前者より多く窒素含有する（窒素添加の）高誘電体ゲート絶縁膜を用いる。ここで、高誘電体ゲート絶縁膜は、上述したところのＨｆＯ２、ＺｒＯ２といった金属酸化物や、ＨｆＳｉＯｘ、ＺｒＳｉＯｘといった金属シリケート、ＨｆＡｌＯｘ、ＺｒＡｌＯｘといった金属アルミネート、Ｌａ２Ｏ３、Ｙ２Ｏ３等のランタノイド系元素の酸化物を主体とした高誘電率膜材料で構成すると好適である。あるいは、高誘電体ゲート絶縁膜は、上記高誘電率膜材料から成るＨｉｇｈ−ｋ膜のうち２種類以上の絶縁膜を選択し積層した積層構造の絶縁膜で構成されてもよい。上記高誘電率膜材料から成る高誘電体ゲート絶縁膜は、周知の原子気相成長（ＡＬＤ；Atomic Layer Deposition）法あるいは有機金属気相成長（ＭＯＣＶＤ；Metal Organic Chemical Vapor Deposition）法で成膜することが好ましい。
【００３７】
上記高誘電体ゲート絶縁膜の代表例について表１に示す。表１の試料Ａでは、図１に示したチャネル表面の界面層（５，９）は、急速熱酸化（ＲＴＯ）により膜厚が０．７ｎｍのＳｉＯ２膜で形成され、Ｈｉｇｈ−ｋ膜は、膜厚が２．５ｎｍのＨｆＳｉＯｘ膜で形成されている。そして、Ｈｉｇｈ−ｋ膜の成膜後処理として（希釈）酸素雰囲気中においてＰＤＡ（Post Deposition Anneal）と言われる熱処理を施す。試料Ｂでは、上記界面層は、基板温度４００℃程度のプラズマ酸化（プラズマＯｘ．）により、膜厚が０．５ｎｍのＳｉＯ２膜で形成され、Ｈｉｇｈ−ｋ膜は、膜厚が２．５ｎｍのＨｆＯ２膜で形成されている。そして、上記Ｈｉｇｈ−ｋ膜の堆積後にプラズマＯｘ．が施される。そして、試料Ｃでは、チャネル表面の上記界面層を形成するための格別の処理は施されない。ここで、Ｈｉｇｈ−ｋ膜は、膜厚が２．５ｎｍのＨｆＯ２膜で形成されている。そして、上記Ｈｉｇｈ−ｋ膜の堆積後にプラズマＯｘ．が施される。上記試料では、高誘電体ゲート絶縁膜の電気的換算膜厚ＥＯＴは試料Ｃが最も薄くなり、そして試料Ｂ、試料Ａの順に厚くなる。また、上記高誘電体ゲート絶縁膜の形成において、Ｈｉｇｈ−ｋ膜を成膜した後の成膜後処理で酸化雰囲気中の上記熱処理を施すことによりＳｉＯ２膜で成る界面層を形成することもできる。
【００３８】
【表１】
【００３９】
そして、上記窒素添加の高誘電体ゲート絶縁膜の形成は、上記高誘電率膜材料で成るＨｉｇｈ−ｋ膜をＡＬＤ法で堆積させた後、次のようなプラズマ窒化法によりＨｉｇｈ−ｋ膜あるいは界面層を窒化することで行うとよい。このプラズマ窒化法では、原料ガスであるＮ２ガス、Ｎ2Ｏ、ＮＯ等のＥＣＲ（Electron Cyclotron Resonance）でのプラズマ励起、ＩＣＰ（Inductively Coupled Plasma）、（マグネトロン型）ＲＦプラズマまたはヘリコン波プラズマでの励起により窒素の活性種を生成し、この活性種を上記Ｈｉｇｈ−ｋ膜の表面に照射させる。上記活性種には窒素原子イオン、分子イオンあるいは中性ラジカル等が含まれるが、ここで、活性種に窒素の中性ラジカルのみを取り出して照射すると好適である。例えば、プラズマ励起室で形成した窒素の活性種のうち、寿命の比較的長い中性ラジカルをダウンフロー方式で取り出し、この中性ラジカルを照射する。上記窒素の中性ラジカルを用いたプラズマ窒化の方法であると、窒素の活性種が一種類に制御されるために、高誘電体ゲート絶縁膜中の窒素濃度および窒化層の深さが高精度に制御できるようになる。また、この方法はいわゆるリモートプラズマ手法であり、上記イオン照射あるいはプラズマ発光照射を防止できるために、高誘電体ゲート絶縁膜中の照射損傷が大幅に低減し、高品質のゲート絶縁膜を確保することができる。そして、上述したプラズマ窒化法において、高誘電体ゲート絶縁膜内への窒素の導入量あるいは導入深さは、プラズマ励起の電力パワーのようなプラズマ処理条件あるいは処理時間によって容易に制御できる。
【００４０】
ここで、活性種がＮ２Ｈ４、ＮＨ３ガスのように水素を含む原料ガスのプラズマ励起により生成されると、Ｈｉｇｈ−ｋ膜が水素還元を受けることからこのようなガスは使用しないことが好ましい。
【００４１】
次に、図２，３を参照して高誘電体ゲート絶縁膜の組成について説明する。ここで、図２は表１でＥＯＴが最も薄くなる試料Ｃの組成例であり、図３は試料Ｃを上記プラズマ窒化した高誘電体ゲート絶縁膜の組成例である。ここで、高誘電体ゲート絶縁膜の組成は高分解能ＲＢＳ（Rutherford Back Scattering）の分析により得られたものである。
【００４２】
図２から判るように試料Ｃの高誘電体ゲート絶縁膜の界面層は、ＨｆＳｉＯｘ構造である。このような膜をプラズマ窒化し図３に示すように、膜中の窒素濃度を約５ａｔ．％程度にして、界面層の濃度は略２〜３ａｔ．％にする。このプラズマ窒化では１ａｔ．％以上にするのが好ましい。
【００４３】
このようにして、図１で説明したｎチャネルＭＩＳＦＥＴにおいては、図２に示すように窒素添加がなく窒素含有しない組成のｎチャネル高誘電体ゲート絶縁膜６を形成する。また、ｐチャネルＭＩＳＦＥＴにおいては、図３に示すように窒素を含有する組成のｐチャネル高誘電体ゲート絶縁膜１０を形成すると好適である。ここで、上記プラズマ窒化では、ｎチャネルＭＩＳＦＥＴの形成領域にマスクを被着させた選択的なプラズマ窒化が好適となる。
【００４４】
上記のような高誘電体ゲート絶縁膜を用いることにより、ｎチャネルＭＩＳＦＥＴの電子移動度およびｐチャネルＭＩＳＦＥＴの正孔移動度を共に増大させることができる。これについて図４，５を参照して説明する。図４は、ｎチャネルＭＩＳＦＥＴにおける電子移動度を示すグラフであり、図５はｐチャネルＭＩＳＦＥＴの正孔移動度を示すグラフである。これらの図において、横軸に実効ゲート電界強度をとり縦軸にそれぞれのキャリア電荷の表面移動度を示している。図４では、ゲート電極はＴｉＮ膜で構成され、白印は高誘電体ゲート絶縁膜が上記プラズマ窒化の処理を受けた場合であり、黒印は窒化処理を受けない場合である。図４から判るように、電子移動度は高誘電体ゲート絶縁膜の窒化処理により低下し、実効ゲート電界強度が０．７ＭＶ／ｃｍでは窒化処理を受けない場合の１／２程度に減少するようになる。
【００４５】
これに対して、図５に示すようにｐチャネルＭＩＳＦＥＴの正孔移動度は高誘電体ゲート絶縁膜の窒化処理により増加する。図５では、ゲート電極はタンタルシリサイド（ＴａＳｉ）で構成され、白印は高誘電体ゲート絶縁膜が上記プラズマ窒化の処理を受けた場合であり、黒印は窒化処理を受けない場合である。正孔移動度の上記窒化処理による増加は、実効ゲート電界強度が０．５ＭＶ／ｃｍにおいて、窒化処理を受けない場合の略５／３倍にも達する。
【００４６】
上記高誘電体ゲート絶縁膜の窒化処理により高誘電体ゲート絶縁膜の熱的安定性が向上するために、半導体装置の製造工程における熱プロセス、特に不純物の活性化のための熱処理（例えば８５０℃温度）においても膜の組成変化は生じなくなる。特にゲート電極と高誘電体ゲート絶縁膜との界面反応による組成変化が皆無になる。しかも、上記プラズマ窒化法は極めて簡便な方法である。これらのために、ゲート絶縁膜の膜厚制御が容易になり、再現性よく所望のＥＯＴのゲート絶縁膜を形成することができるようになる。
【００４７】
上記高誘電体ゲート絶縁膜の窒化処理は、プラズマ窒化の方法に限定されるものではなく、後述するがＮＨ３ガスあるいはＮ2Ｈ４ガスのような窒素を含む原料ガスを用いた成膜等の熱プロセス処理によっても行えるものである。
【００４８】
（ゲート電極）
本発明では、ｎチャネルＭＩＳＦＥＴのゲート電極に窒素が含有されない導電体膜を用いる。そして、好ましくはｐチャネルＭＩＳＦＥＴのゲート電極には、窒素添加の導電体膜を用いる。ここで、ｎチャネルＭＩＳＦＥＴの場合、図１で説明したｎチャネル高誘電体ゲート絶縁膜６表面に被着するｎチャネルゲート電極７には、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗなどの金属、ＴｉＳｉｘ、ＺｒＳｉｘ、ＨｆＳｉｘ、ＶＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘ、ＭｏＳｉｘ、ＷＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘなどの金属珪化物、ＴｉＣｘ、ＺｒＣｘ、ＨｆＣｘ、ＶＣｘ、ＮｂＣｘ、ＴａＣｘ、ＭｏＣｘ、ＷＣｘなどの金属炭化物から成る導電体膜材料が好適である。また、上記ｎチャネルゲート電極７としては、上記金属、金属珪化物、金属炭化物の単層構造のものでもよいしそれらの積層構造でもよい。また、これらの導電体膜（膜厚が１ｎｍ以上）とその上部に堆積させた低抵抗のＷやアルミニウム（Ａｌ）あるいは不純物含有のシリコン膜との積層構造でもよい。上記導電体膜は、スパッタ法（ＰＶＤ法）、化学気相成長（ＣＶＤ）法あるいはＡＬＤ法等で形成される。
【００４９】
そして、ｐチャネル高誘電体ゲート絶縁膜１０表面に被着するｐチャネルゲート電極１１としては、ＴｉＮｘ、ＺｒＮｘ、ＨｆＮｘ、ＶＮｘ、ＮｂＮｘ、ＴａＮｘ、ＭｏＮｘ、ＷＮｘ、あるいはＴｉＳｉｘＮｙ、ＺｒＳｉｘＮｙ、ＨｆＳｉｘＮｙ、ＶＳｉｘＮｙ、ＮｂＳｉｘＮｙ、ＴａＳｉｘＮｙ、ＭｏＳｉｘＮｙ、ＷＳｉｘＮｙ等の導電体膜材料から成る窒素含有の導電体膜が好適である。また、上記ｐチャネルゲート電極１１としては、上記窒素含有の導電体膜の単層構造でもよいしそれらの積層構造でもよい。また、これらの導電体膜（膜厚が１ｎｍ以上）とその上部に堆積させた低抵抗のＷやＡｌあるいは不純物含有のシリコン膜との積層構造でもよい。
【００５０】
ここで、上記窒素含有の導電体膜は、ＰＶＤ法、ＣＶＤ法あるいはＡＬＤ法で形成される。たとえばＴｉＮ膜を形成する場合には、原料ガスに四塩化チタン（ＴｉＣｌ４）およびアンモニア（ＮＨ３）ガスを用い、成膜温度を６００℃程度にしてＣＶＤ法により成膜する。この成膜方法であると、高誘電体ゲート絶縁膜の表面は、上述したようにＮＨ３ガスあるいはＮ2Ｈ４ガスのような窒素を含む原料ガスを用いた熱プロセス処理を受けるために、高誘電体ゲート絶縁膜も同時に窒化処理を受けることになる。
【００５１】
上述したようなゲート電極を用いることにより、ｎチャネルＭＩＳＦＥＴの電子移動度およびｐチャネルＭＩＳＦＥＴの正孔移動度を共に増大させることができる。これについて図６，７を参照して説明する。図６は、ｎチャネルＭＩＳＦＥＴにおける電子移動度を示すグラフであり、図７はｐチャネルＭＩＳＦＥＴの正孔移動度を示すグラフである。これらの図において、横軸に実効ゲート電界強度をとり縦軸にキャリア電荷の表面移動度を示している。ここで、高誘電体ゲート絶縁膜は、ＥＯＴが最も小さくなる上記試料Ｃのように形成され、上記プラズマ窒化の処理は施されていない。図６において、白印はゲート電極がＴｉＮ膜の場合であり、黒印はＴａＳｉ膜あるいはタングステンシリサイド（ＷＳｉ）膜のように窒素含有しない場合である。図６から判るように、電子移動度はゲート電極に窒素含有しない方が増加し、実効ゲート電界強度が０．７ＭＶ／ｃｍではＴｉＮ膜の場合の３／２倍になる。
【００５２】
これに対して、図７に示すように、ｐチャネルＭＩＳＦＥＴの正孔移動度は、逆にゲート電極に窒素が含有されている方が増加する。図７では、白印はゲート電極がＴｉＮ膜の場合であり、黒印はＴａＳｉ膜あるいはＷＳｉ膜のように窒素含有しない場合である。図７から判るように、正孔移動度は、上記ゲート電極の窒素添加により、実効ゲート電界強度が０．５ＭＶ／ｃｍにおいて、ゲート電極の窒素添加しない場合の略５／３倍にも達する。
【００５３】
上述したように、ＭＩＳＦＥＴのゲート領域に含有する窒素は、ｐチャネルＭＩＳＦＥＴの正孔移動度を増大させ、ｎチャネルＭＩＳＦＥＴの電子移動度を低減させる効果のあることが明らかになった。そこで、高誘電体ゲート絶縁膜を有するＭＩＳＦＥＴにおいて、ｎチャネルＭＩＳＦＥＴでは、高誘電体ゲート絶縁膜中に窒素添加をしないようにすると共に、高誘電体ゲート絶縁膜の表面に接するゲート電極に窒素を含有させないようにする。そして、ｐチャネルＭＩＳＦＥＴでは、高誘電体ゲート絶縁膜中あるいは高誘電体ゲート絶縁膜の表面に接するゲート電極に窒素が含有されるようにする。このようにすることで、電子移動度と正孔移動度とが共に増加した高誘電体ゲート絶縁膜を有する相補型のＭＩＳＦＥＴが容易に得られるようになる。そして、ｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴの駆動能力が共に増大しその動作速度が向上する。このために、これらの相補型ＭＩＳＦＥＴで構成される半導体装置の高速化および低消費電力化が容易になり、非常に高性能な半導体装置が実用化できる。
【００５４】
あるいは、高誘電体ゲート絶縁膜を有する相補型ＭＩＳＦＥＴにおいて、ｐチャネルＭＩＳＦＥＴの高誘電体ゲート絶縁膜中あるいは高誘電体ゲート絶縁膜の表面に接するゲート電極中含まれる窒素量が、ｎチャネルＭＩＳＦＥＴの高誘電体ゲート絶縁膜中および高誘電体ゲート絶縁膜の表面に接するゲート電極に含まれる窒素量より多くなるようにする。このようにすると、上述した効果を奏すると共に、電子移動度の値と正孔移動度の値とが互いに近づくために、上記相補型ＭＩＳＦＥＴで構成される半導体装置の設計が簡便になる。
【００５５】
また、本発明では、ｎチャネルＭＩＳＦＥＴのｎチャネルゲート電極７において、導電体膜材料として、特に上記金属珪化物のうち化学量論的な組成から外れた過剰Ｓｉを含む金属珪化物（以下、シリコンリッチの金属珪化物ともいう）を用いる。例えば、上記ＴｉＳｉｘ、ＺｒＳｉｘ、ＨｆＳｉｘ、ＶＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘ、ＭｏＳｉｘ、ＷＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘなどの導電体膜材料において、ｘ値が２を超える金属珪化物を用いる。その他に、ＮｉＳｉｘにおいて、ｘ値が１を超える金属珪化物を使用するとよい。あるいは、これらの積層構造の導電体膜材料を用いる。ここで、シリコンリッチの金属珪化物は、ＰＶＤ法、ＣＶＤ法あるいはＡＬＤ法等で成膜できるが、熱的安定相でなく準安定相あるいは不安定相となるために、成膜後の熱処理はできるだけ低温化（例えば６００℃以下）することが必要になる。
【００５６】
上述したようなシリコンリッチの金属珪化物をｎチャネルＭＩＳＦＥＴのゲート電極のメタル材料に用いることにより、ゲートメタルのフェルミレベルをＳｉの伝導帯端に近づけると共に、高誘電体ゲート絶縁膜の絶縁性を向上させることができる。これについて、図８，９を参照して説明する。図８は、ｎチャネルＭＩＳＦＥＴのフラットバンド電圧を示すグラフであり、ゲート電極のメタル材料の種類をパラメータとし、横軸に高誘電体ゲート絶縁膜の種類を示し、縦軸にフラットバンド電圧を示す。そして、図９は、高誘電体ゲート絶縁膜にかかる電圧を一定にしたときに、このゲート絶縁膜中を流れるリーク電流を示すグラフであり、横軸にゲート電極のメタル材料の種類を示し、縦軸にゲート絶縁膜のリーク電流を示す。
【００５７】
上記フラットバンド電圧（Ｖｆｂ）は、ｎチャネルＭＩＳＦＥＴのいわゆるＣ−Ｖ（容量−ゲート電圧）特性より求めたものであり、（Ｖｆｂ＝Φｍｓ−Ｑｓｓ／Ｃｅｆｆ、ｏ）により表すことができる。ここで、周知のように、Φｍｓは、ゲート電極のメタルと半導体表面との間のフェルミレベル差であり、Ｑｓｓ／Ｃｅｆｆ、ｏは、半導体表面のバンド構造をフラットにする場合のゲート絶縁膜中の固定電荷分を補償するゲート電圧に相当している（Ｑｓｓ；ゲート絶縁膜中の単位面積当り固定電荷量、Ｃｅｆｆ、ｏ；ゲート絶縁膜中の固定電荷分布の中心位置（セントロイド）とゲート電極間における単位面積当り容量値）。図８において特徴的なことは、ゲート電極のメタル材料がＴａＳｉｘおよびＷＳｉｘ（ｘ＝２．５）で構成される場合で、高誘電体ゲート絶縁膜がＨａＳｉＯＮ（酸窒化膜）およびＨｆＯ２の高誘電率膜材料から成るときに、フラットバンド電圧が負側に高くなり（ゲート電極メタルのフェルミレベルが高くなることに相当する）、しかも図中の矢印のようにＴａＳｉｘおよびＷＳｉｘの場合でほぼ同じ値になってくることである。これは、積層構造になるゲート領域の上記ＴａＳｉｘあるいはＷＳｉｘ材料／高誘電率膜材料の接合において、ゲート電極のシリサイドにいわゆるフェルミレベル・ピンニング現象が生じてくることによるものと考えられる。この現象は、シリコンゲート電極及びシリサイドゲート電極において観測されることが知られているが、発明者らは、シリコンリッチの金属珪化物を用いることにより、一定のｎチャネルＭＩＳＦＥＴ用のゲート電極に好適な仕事関数が得られることを見出した。
【００５８】
ｎチャネルＭＩＳＦＥＴにおいて、上記現象を利用し、上述したようにゲート電極のメタルにシリコンリッチの金属珪化物を用い、ゲート絶縁膜に高誘電率材料を用いることにより、フラットバンド電圧を下げることが可能になる。ｎチャネルＭＩＳＦＥＴの閾値（Ｖｔ）は、周知のように、Ｖｔ＝Ｖｆｂ＋２φｆ＋Ｑｂ／Ｃｏにより表される。ここで、φｆは、半導体表面でのフェルミレベルとミッドギャップレベルの差であり、ＱｂおよびＣｏは、半導体表面がディープインバージョン状態（上記２φｆの表面バンドベンディング状態）において、それぞれ表面空乏層の空間電荷量（単位面積当り）とゲート絶縁膜の容量値（単位面積当り）である。上記フラットバンド電圧を低下させることが容易になることから、ｎチャネルＭＩＳＦＥＴの閾値を低下させ、電流駆動能力を増大させることが可能になる。
【００５９】
図８に示すように、ゲート電極のメタル材料がＴｉＮ膜の場合は、上記フェルミレベル・ピンニングは生じない。この場合は、仕事関数が金属珪化物の場合よりも大きくなり、上述したようにｐチャネルＭＩＳＦＥＴのゲート電極に好適なメタル材料となる。また、上記フェルミレベル・ピンニングは、ゲート絶縁膜がＳｉＯＮ膜（シリコン酸窒化膜）で構成される場合には生じない。
【００６０】
上述したように、ｎチャネルＭＩＳＦＥＴのゲート電極のメタル材料として、シリコンリッチの金属珪化物を用いると、従来の技術で説明した高誘電体ゲート絶縁膜中のリーク電流増大の問題も容易に解決する。図９は、メタル材料がｐチャネルＭＩＳＦＥＴのゲート電極に好適になるＴｉＮとＴａＳｉｘ（ｘ＝２．５）の場合を比較して示している。図９から判るように、高誘電体ゲート絶縁膜中のリーク電流は、ｎチャネルＭＩＳＦＥＴにおいてＴａＳｉｘ（ｘ＝２．５）をメタル材料にすることで、ＴｉＮをメタル材料にした場合の約１／１０程度に低減する。上記高誘電体ゲート絶縁膜の絶縁性の向上は、金属珪化物の材料によりゲート絶縁膜のリーク電流値の低減量が異なるものの、上記シリコンリッチの金属珪化物の全般において見られることである。
【００６１】
上述したような実施の形態１では、高誘電体ゲート絶縁膜は表１の試料Ｃの場合について具体的に説明したが、試料Ａ、試料Ｂに対して本発明を適用しても全く同様の効果が得られる。ここで、試料Ａ，Ｂで高誘電体ゲート絶縁膜を形成する場合には、試料Ｃの場合よりも電子移動度および正孔移動度は全体的に更に増大し相補型ＭＩＳＦＥＴが高性能化するようになる。これは、シリコン基板と高誘電体ゲート絶縁膜との界面領域にＳｉＯ２から成る界面層が形成されるからである。そして、ｎチャネルＭＩＳＦＥＴのゲート電極材料にシリコンリッチの金属珪化物を適用し、ｐチャネルＭＩＳＦＥＴの高誘電体ゲート絶縁膜あるいはゲート電極に窒素を添加するようにすると、上述したことから、それぞれのＭＩＳＦＥＴのオン状態での高駆動電流が可能になり、そのオフ状態でのチャネル領域のリーク電流が低減して、更に高性能の相補型ＭＩＳＦＥＴが実現するようになる。
【００６２】
また、上記ＭＩＳＦＥＴ構造においては、ソース・ドレイン領域の構造としてエクステンション層を形成してもよいしハロー構造になるようにしてもよい。そして、シリコン基板１はＳＯＩ（Silicon on Insulator）基板で置き換えられてもよい。
【００６３】
（実施の形態２）
次に、本発明をダマシンゲート電極構造のＭＩＳＦＥＴに適用する場合について図１０〜１４を参照して以下に説明する。ここで、図１０は本発明を適用したＭＩＳＦＥＴの断面図であり、図１１〜１３はその製造方法を示す工程別素子断面図である。そして、図１４は、本発明を適用したＭＩＳＦＥＴの変形例を示すためのその断面図である。
【００６４】
図１０に示すように、シリコン基板２１の表面部にｐウェル層２２およびｎウェル層２３が形成してある。そして、ＳＴＩによる素子分離領域２４によりｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴの活性領域が区画されており、ｎチャネルＭＩＳＦＥＴの活性領域には、対向する一対のｎ型エクステンション層２５およびｎ型ソース・ドレイン拡散層２６がそれぞれ互いに接続して形成されている。そして、その上部であって上記１対のｎ型エクステンション層２５の間には、たとえばシリコン窒化膜で成る一対のｎチャネルゲート側壁２７が対向するように設けられている。この一対の対向するｎチャネルゲート側壁２７により画定された溝内に、窒素添加のないＨｉｇｈ−ｋ膜を有するｎチャネル高誘電体ゲート絶縁膜２８、窒素添加のない導電体膜２９、窒素添加の導電体膜３０、メタル電極３１が順に積層して形成されている。この窒素添加のない導電体膜２９、窒素添加の導電体膜３０およびメタル電極３１によりメタルゲート電極構造のｎチャネルＭＩＳＦＥＴのｎチャネルゲート電極３２が構成される。
【００６５】
同様にして、ｐチャネルＭＩＳＦＥＴの活性領域には、対向する一対のｐ型エクステンション層３３およびｐ型ソース・ドレイン拡散層３４がそれぞれ互いに接続して形成されている。そして、その上部であって上記１対のｐ型エクステンション層３３の間には、たとえばシリコン窒化膜で成る一対のｐチャネルゲート側壁３５が対向するように設けられている。この一対の対向するｐチャネルゲート側壁３５により画定された溝内に、窒素添加のＨｉｇｈ−ｋ膜を有するｐチャネル高誘電体ゲート絶縁膜３６、上記窒素添加の導電体膜３０、そして上記メタル電極３１が順に積層して形成されている。ここでは、この窒素添加の導電体膜３０とメタル電極３１によりメタルゲート電極構造のｐチャネルＭＩＳＦＥＴのｐチャネルゲート電極３７が構成されることになる。
【００６６】
そして、従来の技術と同様に略全体を被覆するように、たとえばシリコン窒化膜から成るコンタクトエッチストッパー層３８およびシリコン酸化膜から成る層間絶縁膜３９が積層して形成してある。
【００６７】
上記のＭＩＳＦＥＴ構造において、窒素添加のないｎチャネル高誘電体ゲート絶縁膜２８は、表１に示したような構成で形成される。そして、窒素添加のｐチャネル高誘電体ゲート絶縁膜３６は実施の形態１で説明したようなプラズマ窒化あるいは後述するような窒素添加の導電体膜３０の成膜と同時に形成される。
【００６８】
窒素添加のない導電体膜２９は膜厚が１ｎｍ以上あればよく１０ｎｍ程度あれば好適である。この窒素添加のない導電体膜２９は、上述したように、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗなどの金属、ＴｉＳｉｘ、ＺｒＳｉｘ、ＨｆＳｉｘ、ＶＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘ、ＭｏＳｉｘ、ＷＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘなどの金属珪化物、ＴｉＣｘ、ＺｒＣｘ、ＨｆＣｘ、ＶＣｘ、ＮｂＣｘ、ＴａＣｘ、ＭｏＣｘ、ＷＣｘなどの金属炭化物により形成すると好適である。あるいは上記金属、金属珪化物、金属炭化物を２種類以上に積層した構造体であってもよい。また、導電体膜材料がシリコン基板上に対して高誘電体ゲート絶縁膜２８を介して接合されるときに、その仕事関数がシリコンのミッドギャップ（禁制帯中央）より伝導帯側になれば、上記以外の導電体膜材料でも好適に使用できる。そのような材料として、例えば、上記ＴｉＳｉｘ、ＺｒＳｉｘ、ＨｆＳｉｘ、ＶＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘ、ＭｏＳｉｘ、ＷＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘなどの導電体膜材料において、ｘ値が２を超える金属珪化物を用いる。その他に、ＮｉＳｉｘの導電体膜材料において、ｘ値が１を超える金属珪化物を使用する。
【００６９】
そして、窒素添加の導電体膜３０は、上述したように、ＴｉＮｘ、ＺｒＮｘ、ＨｆＮｘ、ＶＮｘ、ＮｂＮｘ、ＴａＮｘ、ＭｏＮｘ、ＷＮｘ、あるいはＴｉＳｉｘＮｙ、ＺｒＳｉｘＮｙ、ＨｆＳｉｘＮｙ、ＶＳｉｘＮｙ、ＮｂＳｉｘＮｙ、ＴａＳｉｘＮｙ、ＭｏＳｉｘＮｙ、ＷＳｉｘＮｙなどで形成すると好適である。あるいは、上記窒化物を２種類以上に積層した構造体であってもよい。そして、メタル電極３１は低抵抗のＷ、ＡｌやＡｌ合金、銅（Ｃｕ）や銅合金が好適である。
【００７０】
次に、本発明にかかる上記半導体装置の製造方法について、図１１〜１３を参照して説明する。ここで、図１０と同じものは同一符号で示している。
【００７１】
シリコン基板２１の表面部にＳＴＩの素子分離領域２２を設け、その後にｐウェル層２２およびｎウェル層２３をそれぞれイオン注入と熱処理により形成する。そして、熱酸化によりウェル表面に５ｎｍ程度のシリコン酸化膜で成る表面保護膜４０を形成し、その上に膜厚が１００ｎｍ程度の多結晶シリコンあるいは無定形シリコンから成るダミーゲート電極４１を、公知のリソグラフィ技術とドライエッチング技術とを用いてパターニング形成する。ここで、ダミーゲート電極４１の膜厚は、後に形成するダマシン構造のゲート電極の高さを勘案して決められる。更に、このダミーゲート電極４１に対してセルフアラインにそれぞれのイオン注入を行い、さらに熱処理を施して、ｐウェル層２２表面のｎ型エクステンション層２５およびｎウェル層２３表面のｐ型エクステンション層３３をそれぞれに形成する（図１１（ａ））。なお、同様にダミーゲート電極４１に対してセルフアラインに、それぞれ逆導電型のイオン注入を行い、いわゆるハロー層を形成してもよい。
【００７２】
次に、ＣＶＤ法により全面に膜厚が８ｎｍ程度のシリコン窒化膜を堆積させた後に、反応性イオンエッチング（ＲＩＥ）によるエッチバックを施し、ｎチャネルゲート側壁２７およびｐチャネルゲート側壁３５を形成する。そして、上記ダミーゲート電極４１およびゲート側壁２７，３５に対してセルフアラインにそれぞれのイオン注入を行い、さらに熱処理を施して、ｐウェル層２２表面のｎ型ソース・ドレイン拡散層２６およびｎウェル層２３表面のｐ型ソース・ドレイン拡散層３４をそれぞれに形成する（図１１（ｂ））。ここで、ｎ型ソース・ドレイン拡散層２６表面およびｐ型ソース・ドレイン拡散層３４表面の表面保護膜４０はエッチング除去される。
【００７３】
次に、ＣＶＤ法により、シリコン窒化膜から成るコンタクトエッチストッパー層３８およびシリコン酸化膜から成る層間絶縁膜３９を積層して堆積させる（図１１（ｃ））。そして、化学機械研磨（ＣＭＰ）法により、ダミーゲート電極４１上部に存在するコンタクトエッチストッパー層３８を研磨ストッパーとして用いて上記層間絶縁膜３９表面を研削し、ダミーゲート電極４１上部に存在するコンタクトエッチストッパー層３８を露出させると共に、上記層間絶縁膜３９表面を平坦化させる（図１１（ｄ））。
【００７４】
次に、上記露出したコンタクトエッチストッパー層３８およびダミーゲート電極４１をＲＩＥ等でエッチング除去し、溝４２を形成する。ここで、溝４２の底部の表面保護膜４０はウェットエッチングにより除去し、ｐウェル層２２表面およびｎウェル層２３表面を露出させる（図１２（ａ））。
【００７５】
次に、全面を被覆するように、膜厚が２〜３ｎｍ程度のＨｉｇｈ−ｋ膜４３をＡＬＤ法等で成膜する（図１２（ｂ））。ここで、Ｈｉｇｈ−ｋ膜４３は、ＨｆＯ２膜、ＨｆＳｉＯｘ膜、ＨｆＡｌＯｘ膜が好適であるが、必要に応じてＺｒＯ２膜あるいはＹ２Ｏ３、Ｌａ２Ｏ３などのIIIａ族の酸化物から成る高誘電率膜であってもよい。
【００７６】
上記Ｈｉｇｈ−ｋ膜４３の成膜の前工程において、すなわち図１２（ａ）の工程でｐウェル層２２表面およびｎウェル層２３表面を露出させた後に、表１に示したような界面層をＳｉＯ２膜により形成してもよい。また、表１に示したようにＨｉｇｈ−ｋ膜ｋ４３の成膜後処理として、酸化雰囲気中での熱処理を施してもよい。この成膜後処理により、上述したようにＨｉｇｈ−ｋ膜４３の絶縁性が向上する。また、この成膜後処理によりＨｉｇｈ−ｋ膜４３とｐウェル層２２表面およびｎウェル層２３表面との界面層の電気的な安定化が図れる。
【００７７】
次に、第１の導電体膜として膜厚が１ｎｍ〜１０ｎｍの窒素添加のない導電体膜２９を、ＡＬＤ法により上記Ｈｉｇｈ−ｋ膜４３を被覆するように成膜する（図１２（ｃ））。
【００７８】
次に、公知のリソグラフィ技術によりレジストマスク４４を形成し、上記レジストマスク４４をエッチングマスクにして、ｐチャネルＭＩＳＦＥＴの形成される領域にある窒素添加のない導電体膜２９を選択的にエッチングし除去する。ここで、上記エッチングはＲＩＥでもよいが、ウェットエッチングにより除去すれば下層のＨｉｇｈ−ｋ膜４３の損傷が皆無にできる。たとえば、Ｈｉｇｈ−ｋ膜４３をＨｆＯ２膜で形成し、窒素添加のない導電体膜２９をＴｉＳｉｘ、ＺｒＳｉｘ、ＨｆＳｉｘ、ＶＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘから成る導電体膜で形成すれば、弗酸（ＨＦ）系の化学薬液をエッチャントにして、Ｈｉｇｈ−ｋ膜４３に損傷を与えることなく、窒素添加のない導電体膜２９をウェットエッチングすることができる（図１２（ｄ））。
【００７９】
次に、レジストマスク４４を除去した後、たとえば原料ガスにＴｉＣｌ４ガスおよびＮＨ３ガスを用い、成膜温度を６００℃程度にしてＣＶＤ法により、第２の導電体膜として膜厚が１ｎｍ〜１０ｎｍのＴｉＮ膜から成る窒素添加の導電体膜３０を、ｐチャネルＭＩＳＦＥＴの形成される領域のＨｉｇｈ−ｋ膜４３および上記窒素添加のない導電体膜２９を被覆するように成膜する（図１３（ａ））。上記窒素添加の導電体膜３０の成膜において、ｐチャネルＭＩＳＦＥＴ領域のＨｉｇｈ−ｋ膜４３も同時に窒化処理を受けることになり、この領域には図１の窒素添加のｐチャネル高誘電体ゲート絶縁膜３６が形成されることになる。上記窒化処理により、ｐチャネル高誘電体ゲート絶縁膜３６中には１ａｔ．％〜１０ａｔ．％程度の窒素が添加されるようになる。
【００８０】
続いて、溝を埋め込むようにして、たとえばＷ、ＡｌやＡｌ合金、ＣｕやＣｕ合金等のメタル膜４５をＣＶＤ法、ＡＬＤ法、ＰＶＤ法あるいはメッキ法等を用い全面に成膜する（図１３（ｂ））。そして、ＣｕやＣｕ合金を選んだ場合は１５０℃〜３００℃の温度で、その他の場合は４００℃〜４５０℃の温度で、水素を含む雰囲気中において熱処理を施す。その後、ＣＭＰ法により、層間絶縁膜３９を研磨ストッパーにしてメタル膜４５、窒素添加の導電体膜３０、窒素添加のない導電体膜２９およびＨｉｇｈ−ｋ膜４３を順次に研削し、溝外の上記層間絶縁膜３９表面上の不要な部分を研磨除去する。このようにして、図１０に示したようにｎチャネルゲート側壁２７あるいはｐチャネルゲート側壁３５で画定された溝内にメタル電極３１が形成され、図１０で説明したｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴが出来上がる。以後の工程では、図示しないが、たとえば、層間絶縁膜３９にソース・ドレイン拡散層に達するコンタクト孔が形成され、コンタクト孔を通してソース・ドレイン拡散層に電気接続する配線層が形成される。
【００８１】
上記実施の形態２のＭＩＳＦＥＴの変形例について図１４を参照して説明する。以下の説明では、図１０に示したところと同じところは省略し異なるところを主に説明する。図１０の場合と同様のものには同一符号を付す。
【００８２】
図１４に示すように、ｎチャネルＭＩＳＦＥＴでは、一対の対向するｎチャネルゲート側壁２７により画定された溝内に、窒素添加のないｎチャネル高誘電体ゲート絶縁膜２８、窒素添加のない導電体膜２９ａ、メタル電極３１が順に積層して形成されている。この窒素添加のない導電体膜２９ａおよびメタル電極３１によりメタル構造のｎチャネルＭＩＳＦＥＴのｎチャネルゲート電極３２が形成される。
【００８３】
同様にして、ｐチャネルＭＩＳＦＥＴでは、一対のｐチャネルゲート側壁３５により画定された溝内に、窒素添加のないｐチャネル高誘電体ゲート絶縁膜３６ａ、窒素添加の導電体膜３０ａ、上記窒素添加のない導電体膜２９ａそして上記メタル電極３１が順に積層して形成されている。ここでは、この窒素添加の導電体膜３０ａ、窒素添加のない導電体膜２９ａとメタル電極３１によりメタルゲート電極構造のｐチャネルＭＩＳＦＥＴのｎチャネルゲート電極３７が構成されることになる。なお、メタル電極３１は低抵抗のＷ、ＡｌやＡｌ合金、ＣｕやＣｕ合金で成る。
【００８４】
図１４に示した断面構造のＭＩＳＦＥＴの形成においては、図１０に示した構造の場合と異なり、Ｈｉｇｈ−ｋ膜４３を形成した後において、はじめに第２の導電体膜として窒素添加の導電体膜３０ａを堆積させ、ｎチャネルＭＩＳＦＥＴ領域に堆積した上記窒素添加の導電体膜３０ａを選択的に除去した後に、第１の導電体膜として窒素添加のない導電体膜２９ａを堆積させる。ここで、ｎチャネル高誘電体ゲート絶縁膜２８に窒素添加をしないように上記窒素添加の導電体膜３０ａを堆積させる必要がある。そこで、窒素添加の導電体膜３０ａは、上述したＴｉＮｘ、ＺｒＮｘ、ＨｆＮｘ、ＶＮｘ、ＮｂＮｘ、ＴａＮｘ、ＭｏＮｘ、ＷＮｘ、あるいはＴｉＳｉｘＮｙ、ＺｒＳｉｘＮｙ、ＨｆＳｉｘＮｙ、ＶＳｉｘＮｙ、ＮｂＳｉｘＮｙ、ＴａＳｉｘＮｙ、ＭｏＳｉｘＮｙ、ＷＳｉｘＮｙ、あるいは、上記窒化物を２種類以上に積層した構造体を２００℃〜３００℃の低温のＡＬＤ法又はＣＶＤ法で成膜するとよい。このような低温の成膜であると、ｎチャネル高誘電体ゲート絶縁膜２８に窒素添加はされない。また、ｐチャネル高誘電体ゲート絶縁膜３６ａにも窒素添加はされない。
【００８５】
上記実施の形態２では、実施の形態１の場合と全く同様に、ｎチャネルＭＩＳＦＥＴにおける電子移動度とｐチャネルＭＩＳＦＥＴにおける正孔移動度を共に増大させることができる。このために、ｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴの動作速度が向上し、これらのＭＩＳＦＥＴで構成される半導体装置の高速化が容易になる。また、このダマシン構造のゲート電極の場合、高誘電体ゲート絶縁膜を構成するＨｉｇｈ−ｋ膜の成膜後の熱プロセスが低温化できる。このために、上記Ｈｉｇｈ−ｋ膜の加熱による損傷が大幅に抑制され、絶縁性に優れた高品質の高誘電体ゲート絶縁膜が形成できるようになる。さらに、高誘電体ゲート絶縁膜表面で熱反応しないメタルゲート電極が容易に形成でき、ゲート電極の低抵抗化による半導体装置の更なる高速化が可能になる。
【００８６】
あるいは、実施の形態２においても、ｐチャネルＭＩＳＦＥＴの高誘電体ゲート絶縁膜中あるいは高誘電体ゲート絶縁膜の表面に接するゲート電極中に添加する窒素量を、ｎチャネルＭＩＳＦＥＴの高誘電体ゲート絶縁膜中および高誘電体ゲート絶縁膜の表面に接するゲート電極に含まれる窒素量よりも多くなるようにする。このようにすることで、電子移動度の値と正孔移動度の値とを互いに近づけることができ、相補型ＭＩＳＦＥＴを有する半導体装置の設計が簡便になる。
【００８７】
以上、この発明の実施の形態を図面を参照して詳述してきたが、具体的な構成はこの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。
【００８８】
たとえば、Ｈｉｇｈ−ｋ膜としては、その他にアルミナ膜（Ａｌ２Ｏ３膜）、酸化タンタル膜（Ｔａ２Ｏ５膜）、チタン酸ストロンチウム膜（ＳＴＯ膜）、チタン酸バリウムストロンチウム膜（ＢＳＴ膜）のような金属酸化膜あるいはチタン酸ジルコン酸鉛膜（ＰＺＴ膜）のような強誘電体膜を用いてもよい。
【００８９】
また、Ｈｉｇｈ−ｋ膜に用いる金属シリケート膜としては、実施の形態で説明したハフニウムシリケート膜あるいはジルコニウムシリケート膜の他に、Ｌａ２Ｏ３、Ｙ２Ｏ３等のランタノイド系元素のシリケート膜あるいは高融点金属のシリケート膜、更には、これらのシリケート膜の複合したシリケート膜を用いてもよい。
【００９０】
また、Ｈｉｇｈ−ｋ膜に用いる金属アルミネート膜としては、実施の形態で説明したハフニウムアルミネート膜あるいはジルコニウムアルミネート膜の他に、Ｌａ２Ｏ３、Ｙ２Ｏ３等のランタノイド系元素のアルミネート膜あるいは高融点金属のアルミネート膜、更には、これらのアルミネート膜の複合膜を用いてもよい。あるいは、シリケート膜とアルミネート膜の複合膜を使用することもできる。
【００９１】
更には、シリコン基板上に半導体装置を形成する場合の他に、ＧａＡｓ基板、ＧａＮ基板のような化合物半導体基板にＭＩＳＦＥＴを構成する場合にも同様に適用できる。
【図面の簡単な説明】
【００９２】
【図１】本発明の実施の形態１にかかるＭＩＳＦＥＴの断面図である。
【図２】本発明の実施の形態１にかかるＭＩＳＦＥＴの高誘電体ゲート絶縁膜の組成を示す図である。
【図３】本発明の実施の形態１にかかるＭＩＳＦＥＴの高誘電体ゲート絶縁膜の組成を示す図である。
【図４】本発明の実施の形態１の効果を説明するための電子移動度を示す図である。
【図５】本発明の実施の形態１の効果を説明するための正孔移動度を示す図である。
【図６】本発明の実施の形態１の効果を説明するための電子移動度を示す図である。
【図７】本発明の実施の形態１の効果を説明するための正孔移動度を示す図である。
【図８】本発明の実施の形態１の効果を説明するためのフラットバンド電圧を示す図である。
【図９】本発明の実施の形態１の効果を説明するための高誘電体ゲート絶縁膜のリーク電流を示す図である。
【図１０】本発明の実施の形態２にかかるＭＩＳＦＥＴの断面図である。
【図１１】本発明の実施の形態２にかかるＭＩＳＦＥＴの製造方法を示す工程別素子断面図である。
【図１２】図１１に示す工程の続きの工程別断面図である。
【図１３】図１２に示す工程の続きの工程別断面図である。
【図１４】本発明の実施の形態２の変形例におけるＭＩＳＦＥＴの断面図である。
【図１５】従来の技術を説明するためのＭＩＳＦＥＴの断面図である。
【図１６】従来の技術の課題を説明するための電子移動度を示す図である。
【図１７】従来の技術の課題を説明するための正孔移動度を示す図である。
【符号の説明】
【００９３】
１，２１ シリコン基板
２，２２ ｐウェル層
３，２３ ｎウェル層
４，２４ 素子分離領域
５ ｎチャネル界面層
６，２８ ｎチャネル高誘電体ゲート絶縁膜
７，３２ ｎチャネルゲート電極
８，２６ ｎ型ソース・ドレイン拡散層
９ ｐチャネル界面層
１０，３６，３６ａ ｐチャネル高誘電体ゲート絶縁膜
１１，３７ ｐチャネルゲート電極
１２，３４ ｐ型ソース・ドレイン拡散層
２５ ｎ型エクステンション層
２７ ｎチャネルゲート側壁
２９，２９ａ 窒素添加のない導電体膜
３０，３０ａ 窒素添加の導電体膜
３１ メタル電極
３３ ｐ型エクステンション層
３５ ｐチャネルゲート側壁
３８ コンタクトエッチストッパー層
３９ 層間絶縁膜
４０ 表面保護膜
４１ ダミーゲート電極
４２ 溝
４３ Ｈｉｇｈ−ｋ膜
４４ レジストマスク
４５ メタル膜
【特許請求の範囲】
【請求項１】
半導体基板上にシリコン酸化膜よりも高い比誘電率の高誘電率膜を用いて形成したゲート絶縁膜とメタルゲート電極とを備えたｐチャネルＭＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴを有する半導体装置において、
前記ｐチャネルＭＩＳＦＥＴの前記ゲート絶縁膜もしくは該ゲート絶縁膜表面に接する部分の前記メタルゲート電極に含まれる窒素量が、前記ｎチャネルＭＩＳＦＥＴの前記ゲート絶縁膜もしくは該ゲート絶縁膜表面に接する部分の前記メタルゲート電極に含まれる窒素量よりも多いことを特徴とする半導体装置。
【請求項２】
前記ｎチャネルＭＩＳＦＥＴの前記ゲート絶縁膜および該ゲート絶縁膜表面に接する部分の前記メタルゲート電極は、含有する窒素量が零になるように形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板と前記高誘電率膜とに挟まれてシリコン酸化膜で成る界面層が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ｐチャネルＭＩＳＦＥＴの前記ゲート絶縁膜表面に接する部分の前記メタルゲート電極は、ＴｉＮｘ、ＺｒＮｘ、ＨｆＮｘ、ＶＮｘ、ＮｂＮｘ、ＴａＮｘ、ＭｏＮｘ、ＷＮｘ、ＴｉＳｉｘＮｙ、ＺｒＳｉｘＮｙ、ＨｆＳｉｘＮｙ、ＶＳｉｘＮｙ、ＮｂＳｉｘＮｙ、ＴａＳｉｘＮｙ、ＭｏＳｉｘＮｙ、ＷＳｉｘＮｙからなる群より選択された少なくとも一種の導電体材料で成ることを特徴とする請求項１，２又は３に記載の半導体装置。
【請求項５】
前記ｎチャネルＭＩＳＦＥＴの前記ゲート絶縁膜表面に接する部分の前記メタルゲート電極は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、ＴｉＳｉｘ、ＺｒＳｉｘ、ＨｆＳｉｘ、ＶＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘ、ＭｏＳｉｘ、ＷＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＣｘ、ＺｒＣｘ、ＨｆＣｘ、ＶＣｘ、ＮｂＣｘ、ＴａＣｘ、ＭｏＣｘ、ＷＣｘからなる群より選択された少なくとも一種の導電体材料で成ることを特徴とする請求項１ないし４のいずれか一項に記載の半導体装置。
【請求項６】
前記ｎチャネルＭＩＳＦＥＴの前記ゲート絶縁膜表面に接する部分の前記メタルゲート電極は、シリコン量が化学量論的組成比よりも多い金属珪化物で成ることを特徴とする請求項１ないし５のいずれか一項に記載の半導体装置。
【請求項７】
半導体基板上にシリコン酸化膜よりも高い比誘電率の高誘電率膜を用いて形成したゲート絶縁膜とメタルゲート電極とを備えたｐチャネルＭＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴを有する半導体装置において、
前記ｎチャネルＭＩＳＦＥＴの前記ゲート絶縁膜表面に接する部分の前記メタルゲート電極は、シリコン量が化学量論的組成比よりも多い金属珪化物で成ることを特徴とする半導体装置。
【請求項８】
シリコン量が化学量論的組成比よりも多い前記金属珪化物は、ＴｉＳｉｘ、ＺｒＳｉｘ、ＨｆＳｉｘ、ＶＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘ、ＭｏＳｉｘ、ＷＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘにおいてｘ値が２を超える金属珪化物、あるいは、ＮｉＳｉｘにおいてｘ値が１を超える金属珪化物からなる群より選択された少なくとも一種の導電体材料で成ることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記高誘電率膜は、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯｘ、ＺｒＳｉＯｘ、ＨｆＡｌＯｘ、ＺｒＡｌＯｘ、Ｙ２Ｏ３、Ｌａ２Ｏ３からなる群より選択された少なくとも一種の高誘電率膜材料で成ることを特徴とする請求項１ないし８のいずれか一項に記載の半導体装置。
【請求項１０】
半導体基板上にシリコン酸化膜よりも高い比誘電率の高誘電率膜を用いて形成したゲート絶縁膜とメタルゲート電極とを備えたｐチャネルＭＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴを有する半導体装置の製造方法であって、
前記半導体基板上に高誘電率膜を形成する工程と、
前記高誘電率膜上に第１の導電体膜を形成する工程と、
前記ｎチャネルＭＩＳＦＥＴが形成される領域の前記第１の導電体膜を残し、前記ｐチャネルＭＩＳＦＥＴが形成される領域の前記第１の導電体膜を除去して前記高誘電率膜を露出させる工程と、
前記露出した高誘電率膜を被覆するように前記第１の導電体膜よりも多くの窒素量を含有する第２の導電体膜を形成する工程と、
を有し、
前記第１の導電体膜を前記ｎチャネルＭＩＳＦＥＴの前記メタルゲート電極の一部とし、前記第２の導電体膜を前記ｐチャネルＭＩＳＦＥＴの前記メタルゲート電極の一部とすることを特徴とする半導体装置の製造方法。
【請求項１１】
前記第２の導電体膜を形成する工程において、窒素を含む原料ガスを用いた化学気相成長により前記第２の導電体膜を前記高誘電率膜の表面に堆積させることで、前記高誘電率膜に窒素を添加することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
半導体基板上にシリコン酸化膜よりも高い比誘電率の高誘電率膜を用いて形成したゲート絶縁膜とメタルゲート電極とを備えたｐチャネルＭＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴを有する半導体装置の製造方法であって、
前記半導体基板上に高誘電率膜を形成する工程と、
前記高誘電率膜上に窒素を含有する第２の導電体膜を形成する工程と、
前記ｐチャネルＭＩＳＦＥＴが形成される領域の前記第２の導電体膜を残し、前記ｎチャネルＭＩＳＦＥＴが形成される領域の前記第２の導電体膜を除去して前記高誘電率膜を露出させる工程と、
前記露出した高誘電率膜を被覆するように前記第２の導電体膜よりも含有窒素量が少ない第１の導電体膜を形成する工程と、
を有し、
前記第１の導電体膜を前記ｎチャネルＭＩＳＦＥＴの前記メタルゲート電極の一部とし、前記第２の導電体膜を前記ｐチャネルＭＩＳＦＥＴの前記メタルゲート電極の一部とすることを特徴とする半導体装置の製造方法。
【請求項１３】
前記第２の導電体膜を形成する工程において、前記高誘電率膜に窒素が添加されないように前記窒素を含有する第２の導電体膜を成膜することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１の導電体膜は、膜中に含有する窒素量が零になるように形成することを特徴とする請求項１０ないし１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
前記半導体基板と前記高誘電率膜とに挟まれる領域にシリコン酸化膜で成る界面層を形成することを特徴とする請求項１０ないし１４のいずれか一項に記載の半導体装置の製造方法。
【請求項１６】
半導体基板上にシリコン酸化膜よりも高い比誘電率の高誘電率膜を用いて形成したゲート絶縁膜とメタルゲート電極とを備えたｐチャネルＭＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴを有する半導体装置の製造方法であって、
前記ｎチャネルＭＩＳＦＥＴの前記ゲート絶縁膜表面に接する部分の前記メタルゲート電極は、シリコン量が化学量論的組成比よりも多い金属珪化物で形成し、前記高誘電率膜は、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯｘ、ＺｒＳｉＯｘ、ＨｆＡｌＯｘ、ＺｒＡｌＯｘ、Ｙ２Ｏ３、Ｌａ２Ｏ３からなる群より選択された少なくとも一種の高誘電率膜材料で形成することを特徴とする半導体装置の製造方法。
【請求項１７】
前記金属珪化物は、ＴｉＳｉｘ、ＺｒＳｉｘ、ＨｆＳｉｘ、ＶＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘ、ＭｏＳｉｘ、ＷＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘにおいてｘ値が２を超える金属珪化物、あるいは、ＮｉＳｉｘにおいてｘ値が１を超える金属珪化物からなる群より選択された少なくとも一種の導電体材料で成ることを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１】
半導体基板上にシリコン酸化膜よりも高い比誘電率の高誘電率膜を用いて形成したゲート絶縁膜とメタルゲート電極とを備えたｐチャネルＭＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴを有する半導体装置において、
前記ｐチャネルＭＩＳＦＥＴの前記ゲート絶縁膜もしくは該ゲート絶縁膜表面に接する部分の前記メタルゲート電極に含まれる窒素量が、前記ｎチャネルＭＩＳＦＥＴの前記ゲート絶縁膜もしくは該ゲート絶縁膜表面に接する部分の前記メタルゲート電極に含まれる窒素量よりも多いことを特徴とする半導体装置。
【請求項２】
前記ｎチャネルＭＩＳＦＥＴの前記ゲート絶縁膜および該ゲート絶縁膜表面に接する部分の前記メタルゲート電極は、含有する窒素量が零になるように形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板と前記高誘電率膜とに挟まれてシリコン酸化膜で成る界面層が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ｐチャネルＭＩＳＦＥＴの前記ゲート絶縁膜表面に接する部分の前記メタルゲート電極は、ＴｉＮｘ、ＺｒＮｘ、ＨｆＮｘ、ＶＮｘ、ＮｂＮｘ、ＴａＮｘ、ＭｏＮｘ、ＷＮｘ、ＴｉＳｉｘＮｙ、ＺｒＳｉｘＮｙ、ＨｆＳｉｘＮｙ、ＶＳｉｘＮｙ、ＮｂＳｉｘＮｙ、ＴａＳｉｘＮｙ、ＭｏＳｉｘＮｙ、ＷＳｉｘＮｙからなる群より選択された少なくとも一種の導電体材料で成ることを特徴とする請求項１，２又は３に記載の半導体装置。
【請求項５】
前記ｎチャネルＭＩＳＦＥＴの前記ゲート絶縁膜表面に接する部分の前記メタルゲート電極は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｍｏ、Ｗ、ＴｉＳｉｘ、ＺｒＳｉｘ、ＨｆＳｉｘ、ＶＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘ、ＭｏＳｉｘ、ＷＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＣｘ、ＺｒＣｘ、ＨｆＣｘ、ＶＣｘ、ＮｂＣｘ、ＴａＣｘ、ＭｏＣｘ、ＷＣｘからなる群より選択された少なくとも一種の導電体材料で成ることを特徴とする請求項１ないし４のいずれか一項に記載の半導体装置。
【請求項６】
前記ｎチャネルＭＩＳＦＥＴの前記ゲート絶縁膜表面に接する部分の前記メタルゲート電極は、シリコン量が化学量論的組成比よりも多い金属珪化物で成ることを特徴とする請求項１ないし５のいずれか一項に記載の半導体装置。
【請求項７】
半導体基板上にシリコン酸化膜よりも高い比誘電率の高誘電率膜を用いて形成したゲート絶縁膜とメタルゲート電極とを備えたｐチャネルＭＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴを有する半導体装置において、
前記ｎチャネルＭＩＳＦＥＴの前記ゲート絶縁膜表面に接する部分の前記メタルゲート電極は、シリコン量が化学量論的組成比よりも多い金属珪化物で成ることを特徴とする半導体装置。
【請求項８】
シリコン量が化学量論的組成比よりも多い前記金属珪化物は、ＴｉＳｉｘ、ＺｒＳｉｘ、ＨｆＳｉｘ、ＶＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘ、ＭｏＳｉｘ、ＷＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘにおいてｘ値が２を超える金属珪化物、あるいは、ＮｉＳｉｘにおいてｘ値が１を超える金属珪化物からなる群より選択された少なくとも一種の導電体材料で成ることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記高誘電率膜は、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯｘ、ＺｒＳｉＯｘ、ＨｆＡｌＯｘ、ＺｒＡｌＯｘ、Ｙ２Ｏ３、Ｌａ２Ｏ３からなる群より選択された少なくとも一種の高誘電率膜材料で成ることを特徴とする請求項１ないし８のいずれか一項に記載の半導体装置。
【請求項１０】
半導体基板上にシリコン酸化膜よりも高い比誘電率の高誘電率膜を用いて形成したゲート絶縁膜とメタルゲート電極とを備えたｐチャネルＭＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴを有する半導体装置の製造方法であって、
前記半導体基板上に高誘電率膜を形成する工程と、
前記高誘電率膜上に第１の導電体膜を形成する工程と、
前記ｎチャネルＭＩＳＦＥＴが形成される領域の前記第１の導電体膜を残し、前記ｐチャネルＭＩＳＦＥＴが形成される領域の前記第１の導電体膜を除去して前記高誘電率膜を露出させる工程と、
前記露出した高誘電率膜を被覆するように前記第１の導電体膜よりも多くの窒素量を含有する第２の導電体膜を形成する工程と、
を有し、
前記第１の導電体膜を前記ｎチャネルＭＩＳＦＥＴの前記メタルゲート電極の一部とし、前記第２の導電体膜を前記ｐチャネルＭＩＳＦＥＴの前記メタルゲート電極の一部とすることを特徴とする半導体装置の製造方法。
【請求項１１】
前記第２の導電体膜を形成する工程において、窒素を含む原料ガスを用いた化学気相成長により前記第２の導電体膜を前記高誘電率膜の表面に堆積させることで、前記高誘電率膜に窒素を添加することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
半導体基板上にシリコン酸化膜よりも高い比誘電率の高誘電率膜を用いて形成したゲート絶縁膜とメタルゲート電極とを備えたｐチャネルＭＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴを有する半導体装置の製造方法であって、
前記半導体基板上に高誘電率膜を形成する工程と、
前記高誘電率膜上に窒素を含有する第２の導電体膜を形成する工程と、
前記ｐチャネルＭＩＳＦＥＴが形成される領域の前記第２の導電体膜を残し、前記ｎチャネルＭＩＳＦＥＴが形成される領域の前記第２の導電体膜を除去して前記高誘電率膜を露出させる工程と、
前記露出した高誘電率膜を被覆するように前記第２の導電体膜よりも含有窒素量が少ない第１の導電体膜を形成する工程と、
を有し、
前記第１の導電体膜を前記ｎチャネルＭＩＳＦＥＴの前記メタルゲート電極の一部とし、前記第２の導電体膜を前記ｐチャネルＭＩＳＦＥＴの前記メタルゲート電極の一部とすることを特徴とする半導体装置の製造方法。
【請求項１３】
前記第２の導電体膜を形成する工程において、前記高誘電率膜に窒素が添加されないように前記窒素を含有する第２の導電体膜を成膜することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１の導電体膜は、膜中に含有する窒素量が零になるように形成することを特徴とする請求項１０ないし１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
前記半導体基板と前記高誘電率膜とに挟まれる領域にシリコン酸化膜で成る界面層を形成することを特徴とする請求項１０ないし１４のいずれか一項に記載の半導体装置の製造方法。
【請求項１６】
半導体基板上にシリコン酸化膜よりも高い比誘電率の高誘電率膜を用いて形成したゲート絶縁膜とメタルゲート電極とを備えたｐチャネルＭＩＳＦＥＴおよびｎチャネルＭＩＳＦＥＴを有する半導体装置の製造方法であって、
前記ｎチャネルＭＩＳＦＥＴの前記ゲート絶縁膜表面に接する部分の前記メタルゲート電極は、シリコン量が化学量論的組成比よりも多い金属珪化物で形成し、前記高誘電率膜は、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯｘ、ＺｒＳｉＯｘ、ＨｆＡｌＯｘ、ＺｒＡｌＯｘ、Ｙ２Ｏ３、Ｌａ２Ｏ３からなる群より選択された少なくとも一種の高誘電率膜材料で形成することを特徴とする半導体装置の製造方法。
【請求項１７】
前記金属珪化物は、ＴｉＳｉｘ、ＺｒＳｉｘ、ＨｆＳｉｘ、ＶＳｉｘ、ＮｂＳｉｘ、ＴａＳｉｘ、ＭｏＳｉｘ、ＷＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘにおいてｘ値が２を超える金属珪化物、あるいは、ＮｉＳｉｘにおいてｘ値が１を超える金属珪化物からなる群より選択された少なくとも一種の導電体材料で成ることを特徴とする請求項１６に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２００６−１０８６０２（Ｐ２００６−１０８６０２Ａ）
【公開日】平成１８年４月２０日（２００６．４．２０）
【国際特許分類】
【出願番号】特願２００４−３５４７９１（Ｐ２００４−３５４７９１）
【出願日】平成１６年１２月８日（２００４．１２．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年４月２０日（２００６．４．２０）
【国際特許分類】
【出願日】平成１６年１２月８日（２００４．１２．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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