適応型負性微分抵抗デバイス
【課題】 単一のシリコンウェーハ中に形成した互いに異なる回路に多様な負性微分抵抗（ＮＤＲ）特性を付与できるように製造工程中または出荷後のフィールドでの通常動作中に最大電流対最小電流比（ＰＶＲ）値などの特性値を調整できるようにしたＮＤＲデバイスを提供する。
【解決手段】 互いに異なるＮＤＲモードを発現するように動作中に多様にＮＤＲ特性を変える過程を含むＮＤＲ素子の制御の方法を開示している。ＮＤＲ素子（シリコン利用のＮＤＲ ＦＥＴなど）に印加するバイアスの条件を変えることによって、最大電流対最小電流比（ＰＶＲ）値（またはそれ以外の特性）をＮＤＲ素子利用回路の所望の動作変化の実現のために動的に変えることができる。例えば、メモリ用または論理回路用では、動作電力の削減のために最小電流値を休止期間中に小さくすることができる。すなわち、適応型ＮＤＲ素子を慣用の半導体回路の中で有利に活用することができる。
【解決手段】 互いに異なるＮＤＲモードを発現するように動作中に多様にＮＤＲ特性を変える過程を含むＮＤＲ素子の制御の方法を開示している。ＮＤＲ素子（シリコン利用のＮＤＲ ＦＥＴなど）に印加するバイアスの条件を変えることによって、最大電流対最小電流比（ＰＶＲ）値（またはそれ以外の特性）をＮＤＲ素子利用回路の所望の動作変化の実現のために動的に変えることができる。例えば、メモリ用または論理回路用では、動作電力の削減のために最小電流値を休止期間中に小さくすることができる。すなわち、適応型ＮＤＲ素子を慣用の半導体回路の中で有利に活用することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体デバイスの動作特性、とくに変動する動作要求に応答して適応的に動作するように構成できる負性微分抵抗（ＮＤＲ）電界効果トランジスタデバイスの動作特性を制御する方法に関する。
【背景技術】
【０００２】
負性微分抵抗（ＮＤＲ）特性を有するシリコン利用のデバイスが半導体デバイスの歴史において長い間追求されてきた。ＣＭＯＳ互換性を備え、ＮＤＲ特性を有する新しい種類のＦＥＴはKingほか名義の２０００年６月２２日提出の特許出願、すなわち米国特許出願第０９／６０３，１０１号「ＣＭＯＳプロセス互換性を備え可変同調周波数を有するＮＤＲデバイスおよびそのデバイスを動作させる方法」、同第０９／６０３，１０２号「電荷トラッピングデバイスおよびＮＤＲモードを備えるトランジスタを構成する方法」（２００２年１１月１２日登録の米国特許第６，４７９，８６２号）、および同第０９／６０２，６５８号「可変同調周波数を有するＮＤＲデバイスを製造するためのＣＭＯＳプロセス互換性を備える方法」に開示されているので、ここに参照してそれらの内容をこの明細書に組み入れる。このデバイスの利点はそれら先行出願に記載されているので、この明細書には反復記載しない。
【０００３】
それら先行出願に記載してあるとおり、ＮＤＲデバイスは、多値論理回路、ＳＲＡＭセル、ラッチ、発振器など多様な用途に使うことができる。上述のKingほか名義の特許出願には、相補型金属酸化物半導体（ＣＭＯＳ）ＦＥＴデバイスの製造のための慣用のプレーナプロセス技術を用いてシリコン利用のＩＣ技術によりＮＤＲデバイスを実現することを可能にする画期的な進展を記載してある。ＮＤＲデバイスとＣＭＯＳデバイスとの一体化が高密度論理回路および高密度メモリ回路に多様な利点をもたらした。
【０００４】
上述のＮＤＲデバイスのもたらす利点により、ＮＤＲデバイスの製造、試験および動作を全面的に改良して関連技術のさらなる改良および普及を図ることが望まれる。
【０００５】
また、トラップ位置制御、トラップエネルギーレベル制御およびトラップ形成の改善がこの種のＮＤＲデバイスに有用であり、またこれら以外のトラップ利用のデバイスにも有益であり得る。
【０００６】
さらに、従来技術は最大電流対最小電流比（ＰＶＲ）の調整の難しいデバイスに限られていた。例えば、製造過程でＰＶＲ値を直接に制御できるようにして単一ウェーハ上の互いに異なる回路のＮＤＲ特性に変化を与えることができれば有用である。また、デバイスの正常動作中にＰＶＲ値を制御できれば望ましいが、慣用のＮＤＲ技術では不可能である。
【０００７】
【特許文献１】ＵＳＰ ６ ４７９ ８６２
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、この発明の目的は、従来技術における上述の限界を検討して、電荷トラッピングデバイス、ＮＤＲデバイスの新たな実施例、およびそれら実施例の新たな製造方法および動作方法を提供することである。上記の目的および上記以外の目的は次に述べるこの発明の多様な実施例により達成できるが、この明細書で述べるこの発明のあらゆる側面をそれら実施例が必要とするとは限らないことは当業者には理解されよう。
【課題を解決するための手段】
【０００９】
したがって、この発明の第１の側面は、シリコン利用のＮＤＲ ＦＥＴを形成する方法であって、基板を準備する過程と、この基板の第１の部分に第１の不純物を用いて前記ＮＤＲ ＦＥＴの第１のＮＤＲ領域、すなわち前記ＮＤＲ ＦＥＴにＮＤＲ特性をもたらすように適合した第１のＮＤＲ領域を形成する過程と、前記ＮＤＲ ＦＥＴの閾値電圧特性を調整するように前記基板の前記第１の部分に第２の不純物を配置する過程と、前記過程の終了のあと前記ＮＤＲ ＦＥＴに第１の熱処理を施す過程と、前記基板の前記第１の部分の上に前記ＮＤＲ ＦＥＴのゲート絶縁層を形成する過程と、前記ＮＤＲ ＦＥＴに第２の熱処理を施す過程と、前記ＮＤＲ ＦＥＴのソース領域およびドレーン領域、すなわち前記基板の前記第１の部分に位置するＮＤＲ ＦＥＴチャネル経由で互いに結合されるソース領域およびドレーン領域を形成する過程とを含む方法に関する。
【００１０】
上記チャネルからの十分な数の電荷キャリアが上記第１のＮＤＲ領域に一時的にトラップされるとＮＤＲ ＦＥＴはＮＤＲ特性を伴って動作するので有利である。上記第１の不純物は第１の導電型のドーパントで構成し、上記第２の不純物はこの第１の導電型と反対の導電型のドーパントで構成するのが好ましい。上記第１の熱処理は反応炉で行い、上記第２の熱処理はパルス状加熱室内の高速加熱アニールランプで行うのが好ましい。また、ゲート電極を形成したあと第３の熱処理を施すのが好ましい。
【００１１】
そのあとの工程でゲート電極やソース領域およびドレーン領域の一方または両方などへのシリサイトコンタクトを形成できる。
【００１２】
したがって、この発明の実施例には、温度範囲５０℃にわたって１０以上の最大電流対最小電流比（ＰＶＲ）を有するシリコン利用のＮＤＲ ＦＥＴもある。温度範囲１００℃にわたってＰＶＲ値が１０００を超える例もある。
【００１３】
上記以外の実施例ではＳＯＩ（シリコンオンインシュレータ）基板を用いるが、この発明にはひずみＳｉやＳｉＣなど多様な基板が好適である。
【００１４】
上記ＦＥＴに添加する不純物は、好ましくは基板の伝導帯界面よりも高いエネルギー特性を有する電荷トラッピングサイトを形成するのに用いられる。
【００１５】
他の実施例では、ＮＤＲ ＦＥＴと非ＮＤＲ ＦＥＴとを共通の製造工程により同時並行的に形成する。例えば、アイソレーション領域、ＬＤＤイオン打込み、ゲート絶縁膜、ゲート電極、コンタクト、ソース／ドレーンイオン打込みなどを共用のプロセスにより形成できる。それらの例では、ＮＤＲデバイスのＮＤＲ領域はＮＤＲ ＦＥＴのゲート絶縁領域で構成するのが好ましい。
【００１６】
さらに他の実施例では、互いに異なる二つの種類のＮＤＲデバイスを共通の基板の上に形成できる。すなわち、第２のＮＤＲ素子の第２のＮＤＲ領域を上記半導体基板の第２の領域に形成して、上記第２のＮＤＲ領域が第１のＮＤＲ ＦＥＴのＮＤＲ特性とは異なる第２のＮＤＲ特性を示すのに適合するようにするのである。
【００１７】
したがって、この発明の関連する側面は、電流最大値および最小値で画定されるＮＤＲ特性で動作する電荷トラップ利用のＮＤＲ素子に関係する。ＮＤＲ素子のトラップ領域における電荷トラップの分布をそれら電荷トラップのエネルギーの集中の制御などにより適切にすることによって、ＮＤＲ素子の最大電流対最小電流比（ＰＶＲ）を５０℃にわたる温度範囲で１０以上の値にすることができる。
【００１８】
他の実施例では、２５℃から１２５℃にわたる動作温度範囲でＰＶＲ値が５倍以下の範囲で変動するように構成することができる。さらに他の実施例では、２５℃から１２５℃にわたる動作温度範囲でＰＶＲ値が１０００以上になる。電荷トラッピング領域はＮＤＲ素子に伴うＦＥＴのチャネルと界面を形成するのが好ましい。
【００１９】
電荷トラッピングデバイスの上記以外の実施例も同様の性能を達成するように同様に構成できる。
【００２０】
この発明のもう一つの側面は、ＮＤＲデバイスを形成する方法であって、ゲート電極付きシリコン利用のＮＤＲ素子を形成する過程と、シリコン利用のトランジスタの製造工程中にゲート電極付きシリコン利用ＮＤＲ素子の最大電流対最小電流比（ＰＶＲ）特性を第１のＰＶＲ値と第２のＰＶＲ値との間の目標ＰＶＲ値に設定する過程とを含む方法に関する。すなわち、半導体の中にＮＤＲデバイスを形成する製造工程の期間中にＰＶＲ目標値が変動してそのＮＤＲのＰＶＲ値が、少なくとも１０倍の範囲で変動しうる第１の実施可能なＰＶＲ値と第２のＰＶＲ値との間の範囲にある値になり得る。
【００２１】
所望のＰＶＲの値をイオン打込みなどの単一の工程で設定できる場合もある。
【００２２】
好ましいアプローチでは金属酸化物半導体（ＭＯＳ）互換性のある製造工程だけを用いる。特定の製造施設では第１のウェーハ上の第１の半導体基板と第２のウェーハ上の第２の別個の半導体基板とが互いに異なる時間に互いに異なるＰＶＲ目標値を備えることができるようにこの発明は十分な柔軟性を備える。イオン打込み装置、炉、アニール室、堆積システムなどの半導体製造装置に互いに異なるＰＶＲ値をプログラムすることができる。ＮＤＲ電圧オンセット点（ＶＮＤＲ）も製造時に設定するのが好ましい。
【００２３】
他の実施例では、一つ以上の一般プロセスパラメータの制御により製造中にＰＶＲ値（および／またはＶＮＤＲ値）を設定できる。
【００２４】
例えば、ある種の実施例では、ＮＤＲデバイスのために成長させたゲート絶縁膜の厚さの制御によりＰＶＲ値やＶＮＤＲ値を製造中に設定できる。より詳細に述べると、ゲート絶縁膜の厚さを大きくするだけでＰＶＲ特性を上げることができる。ゲート絶縁膜の厚さは少なくとも５ｎｍにするのが好ましく、単一の層、または互いに異なる二つの材料の複合体で構成するのが好ましい。用途によっては、このゲート絶縁膜を熱酸化物と堆積酸化物膜ベースの材料との両方で構成する。すなわち、共通基板上に、第１のゲート絶縁膜厚の第１のＰＶＲ特性のシリコン利用のＮＤＲデバイスと第２のゲート絶縁膜厚の第２のＰＶＲ特性のシリコン利用のＮＤＲデバイスとを設けることも用途によっては可能である。
【００２５】
もう一つの実施例ではＰＶＲ値やＶＮＤＲ値をシリコン利用ＮＤＲ ＦＥＴのチャネル長の制御により製造中に設定できる。この発明はスケーリング則をよく維持できるので、ＰＶＲ特性がチャネル長に追従し、小さいチャネル長により大きいＰＶＲ値を実現し大きいチャネル長により小さいＰＶＲ値を実現できる。したがって、チャネル長を画定したり、ソース／ドレーン領域イオン打込みを画定する慣用のマスク利用工程によりＰＶＲ特性を確立できる。チャネルの大きさは、ゲート電極の側壁に堆積した多様な大きさのスペーサにより画定した大きさにすることができる。すなわち、ＰＶＲ値は、チャネル長の小幅な削減でも大幅に増加させることができる。
【００２６】
さらにもう一つの実施例では、ＮＤＲ素子に伴う電荷トラップ層に導入する不純物の種類や線量を目標の電荷トラッププロフィルに合致するように制御することによって、ＰＶＲ値やＶＮＤＲ値を製造中に設定することができる。好ましいアプローチでは、ホウ素を不純物として選び、線量を１＊１０１４ａｔｏｍｓ／ｃｍ２乃至３＊１０１４ａｔｏｍｓ／ｃｍ２とする。これによって、電荷トラップ層のトラップ領域における電荷トラップ密度１＊１０１９ａｔｏｍｓ／ｃｍ３以上、電荷トラップ層のバルク領域における密度１＊１０１８の目標トラッププロフィルを得る。このようにして、上記以外の不純物、線量などを選ぶだけでＰＶＲ値を変えることができる。例えば、ホウ素の不純物線量を５０％だけ増やすと、ＰＶＲ値特性を１００％以上上昇させることができる。上記以外のＰＶＲ処理の例にもみられるとおり、ＮＤＲ電圧オンセット点（ＶＮＤＲ）も上述以外のやり方で制御できる。
【００２７】
さらにもう一つの実施例では、電荷トラップの目標位置や濃度など全体としての分布を制御することによってＰＶＲ値やＶＮＤＲ値を製造中に設定できる。好ましい実施例では、厚さ約０．５ｎｍ以下の目標位置範囲内で電荷トラップを分布させる。さらに、電荷トラップの密度を、界面における密度が電荷トラップ層のバルク領域における値よりも少なくとも１オーダーだけ大きくなるように調整する。
【００２８】
他の実施例は、ＰＶＲ値やＶＮＤＲ値を急速加熱アニール操作の制御により製造中に設定することができる。好ましいアプローチでは、慣用の電球利用の加熱室におけるサイクルの少なくとも一部にわたって１０００℃以上の温度におけるサイクルを用いる。この種の操作により、電荷トラップをバルク領域でなくチャネル界面領域に絞り集中させることができる。
【００２９】
さらに他の実施例では、イオン打込みのイオンの種類や線量など低濃度ドーピングによるドレーン領域形成工程のドーピングの制御により製造中にＰＶＲ値やＶＮＤＲ値を設定できる。好ましい実施例ではイオン打込みのドーパントとしてヒ素を１＊１０１５ａｔｏｍｓ／ｃｍ２以上の線量で用いる。他の実施例では、イオン打込みのドーパントとしてリンを１＊１０１５ａｔｏｍｓ／ｃｍ２の線量で用いる。ヒ素によるＰＶＲ値はリンによる場合の少なくとも２倍になるので、ＰＶＲ値が回路動作に臨界的な影響を及ぼすような用途にはリンが好ましい。
【００３０】
この発明の上述の側面に関連する側面は、シリコンウェーハ上にＮＤＲデバイスを形成する半導体加工装置であって、ウェーハごとに（またはダイごとに）特定のＰＶＲ値を与えるようにプログラムすることができる加工装置に関する。この装置は慣用の半導体製造装置の中に配置するのが好ましく、ＮＤＲデバイス製造に伴うＮＤＲ関連プロセスレシピに応答するプログラム可能なコントローラを含む。ＮＤＲ関連プロセスレシピには、ＮＤＲデバイスのＰＶＲ値の実現に伴う一つ以上の加工工程が含まれる。このプログラム可能なコントローラに結合した加工チェンバはＮＤＲ関連プロセスレシピに基づきシリコンウェーハ上に少なくとも一つの半導体加工操作を行うように構成されている。この半導体加工操作は、第１の値とその第１の値の少なくとも２倍である第２の値との間で変動するＰＶＲ値を実現するように加工チェンバ内で変更できる。
【００３１】
他の実施例では、ＰＶＲ値は半導体加工装置の中で１０と１００との間で変動させることができる。加工チェンバはイオン打込み装置、ＲＴＡチェンバ、堆積反応器、堆積チェンバなどで構成できる。
【００３２】
この発明の上記以外の側面は、ＮＤＲデバイスなどの電荷トラップデバイスのための電荷トラッププロフィル形成の多様な最適化に関する。
【００３３】
ＮＤＲ ＦＥＴの実施例では閾値電圧の改善のために相互ドーピング（counter-doping）を行う。すなわち、制御ゲートとソース領域とドレーン領域とを有する半導体デバイスを、第１の導電型の基板を準備する過程と、前記ソース領域およびドレーン領域の間で電荷キャリアを搬送するソース領域・ドレーン領域間にチャネル、すなわち前記第１の導電型の第１のチャネル不純物でチャネルをドープする第１のチャネルドーピング構成を経て形成されるチャネルを形成する過程とを用いて構成する。上記第２の導電型は第１の導電型と反対の導電型である。上述の第１のチャネルドーピング工程および第２のチャネルドーピング工程の結果、形成されたチャネル領域は第１の導電型を備える。チャネルとの間で界面を有する電荷トラップ領域も形成される。この電荷トラップ領域は上記界面沿いに電荷キャリアを一時的にトラップしデバイスがＮＤＲ特性を発揮できるようにする電荷トラップサイトを有する。これら電荷トラップサイトは、界面に実質的に集中した電荷トラップ分布を形成する第１のチャネル不純物に少なくとも一部は由来する。
【００３４】
好ましい実施例では第２のチャネルドーピング工程にヒ素を用い、第１のチャネルドーピング工程にホウ素を用いる。好ましい実施例ではシリコンを用いるが、ＳＯＩやひずみＳｉやＳｉＣなどシリコン以外の基板を用いることもできる。シリコンの結晶方位（１１１，１００，１１０）が異なれば電荷トラッピング特性も異なってくる。
【００３５】
電荷トラッピング領域は通常は半導体デバイスのゲート絶縁膜の一部として形成する。その変形では、ゲート絶縁膜の形成のあとその絶縁膜を通じて直接にイオン打込みを行うことによって形成する。また、他の変形では、熱酸化膜と堆積酸化膜との組み合わせなど２層電荷トラップ領域の一部として形成できる。
【００３６】
さらに他の変形では、電荷トラッピング領域がチャネルとの界面の全長に及ばないようにすることもできる。また、他の実施例では、ソース側の電荷トラッピングを強めるように電荷トラッピング領域をソース領域から延びるようにする。さらに他の例では、電荷トラッピングサイトの上記界面沿いの分布を不均一にして、その界面沿いの活性電荷キャリアのトラッピング率を可変にする。トラッピング率を上記界面沿いの距離にほぼ比例して変化するように、すなわちソース領域における値がドレーン領域近傍よりも大きくなるように、制御することもできる。
【００３７】
他の実施例では、電荷トラッピングサイトを二つの互いに異なる加工工程で形成する。例えば、電荷トラッピングサイトの第１のセットをイオン打込みで形成し、第２のセットを熱処理加工（水蒸気中など）で形成するのである。さらに他の実施例では、同じまたは別々の材料に互いに異なるイオン打込み方法を適用して互いに異なる種類の電荷トラップを形成する（すなわち、ホウ素およびヒ素または超微粒子など）。
【００３８】
この発明のさらに他の関連側面は、不純物が適切な電荷トラップサイトを形成し得る界面にそれら不純物を確実に高濃度で分布させるためにアニール工程を用いることに関係する。この関連側面は、シリコン利用のＮＤＲ半導体デバイスの形成を、基板を準備する過程と、このＮＤＲ半導体デバイスの電荷キャリアを搬送するチャネル領域を形成する過程と、そのチャネル領域に第１の不純物をイオン打ち込みする過程と、前記チャネルとの間で界面を有する第１の誘電体層を形成する過程と、イオン打込み欠陥を減らすとともに前記界面沿いに前記第１の不純物が集中するようにそれら不純物を分布させるように前記チャネル領域をアニールする過程とによって行うことによって達成される。上記界面沿いに分布した上記第１の不純物は、ＮＤＲ特性を生ずるように電荷キャリアを一時的にトラップするのに適合したエネルギーレベルを備える電荷トラッピングサイトを形成する。
【００３９】
好ましい実施例では、第１の不純物は基板と同じ第１の導電型（ｐ）の不純物である。シリコン利用のＮＤＲ半導体デバイスは通常はＦＥＴであるが、それ以外の電荷トラップ利用のＮＤＲデバイスも含み得る。
【００４０】
さらに他の変形では、トラップ分布をさらに機能強化するのに追加のアニール工程を施すことができる。すなわち、半導体デバイスに複数の互いに別々のアニール工程を施し、それらアニール工程のうちの少なくとも第１のアニール工程はチャネル領域との界面沿いに電荷キャリアサイトを集中させ電荷トラッピング層のバルク領域では低密度にするのに適合させる。後続の別のアニール工程は、界面沿いの電荷トラッピングサイトの集中度や配置を変えるのに適合させる。
【００４１】
したがって、この発明のさらに他の関連側面は、ＦＥＴのチャネル領域に隣接した電荷トラッピング層、すなわちチャネル領域から電荷キャリアをトラップしたりトラップ解除したりするように構成した電荷キャリアトラッピングサイトを含む電荷トラッピング層を備えるシリコン利用のＦＥＴに関する。電荷キャリアトラッピングサイトを、トラッピング層のバルク領域における密度がチャネル領域との界面沿いの密度よりも少なくとも１オーダー低くなるように分布させる。このようにして、このＦＥＴは電荷キャリアのトラッピングおよびトラッピング解除の結果、ＮＤＲ特性を帯びることができる。
【００４２】
好ましい実施例では、上記界面における１立方センチメートルあたりの電荷トラッピングサイトの密度は、トラッピング層のバルク領域の中の電荷トラッピングサイトの濃度よりも少なくとも２オーダーだけ高い。さらに、電荷キャリアトラッピングサイトに用いる不純物のトラッピング層−チャネル界面における濃度はチャネル領域における値よりも少なくとも２倍高い。
【００４３】
この発明のもう一つの側面は同一の基板の上に互いに異なる種類のＮＤＲデバイスを形成することに関する。この方法は、第１のＮＤＲ特性を有する第１のシリコン利用のＮＤＲデバイスを基板の第１の部分に形成する過程と、第２のＮＤＲ特性を有する第２のシリコン利用のＮＤＲデバイスを基板の第２の部分に形成する過程とを含む。互いに異なる種類の回路を収容するために第１のＮＤＲ特性と第２のＮＤＲ特性とは互いに実質的に異ならせてあり、第１の処理回路とそれとは別の第２の処理回路とにそれぞれ用いてある。
【００４４】
第１のＮＤＲ特性は第１のＰＶＲ値や第１のオンセット電圧値を含み、第２のＮＤＲ特性は第２のＰＶＲ値や第２のオンセット電圧値を含む。これらの特性値を変動させることによって、互いに異なるＮＤＲ利用の回路向けの互いに異なる性能を達成できる。
【００４５】
一つの実施例では、ＰＶＲ／ＶＮＤＲ値は、第１の処理回路が論理回路に対応し第２の処理回路がメモリ回路に対応するので、互いに異なる。
【００４６】
もう一つの実施例では、ＰＶＲ／ＶＮＤＲ値の相違は、第１の処理回路が第１の周波数で動作し第２の処理回路がその第１の周波数よりも高い第２の周波数で動作することに起因する。
【００４７】
他の実施例では、ＰＶＲ／ＶＮＤＲ値の相違は、第１の処理回路が第１の動作電力要件で動作する第１のメモリ回路に対応し第２の処理回路がその第１の動作電力要求よりも高い第２の動作電力要求で動作する第２のメモリ回路に対応することに起因する。
【００４８】
さらに他の実施例では、第１の閾値電圧および第１のゲート長を備える第１のＦＥＴで第１のＮＤＲを構成し、それら第１の閾値電圧およびゲート長とはそれぞれ実質的に異なる第２の閾値電圧および第２のゲート長を備える第２のＦＥＴで第２のＮＤＲを構成するためにＰＶＲ／ＶＮＤＲ値が互いに異なる。
【００４９】
互いに異なるＰＶＲ／ＶＮＤＲ値は、第１のＮＤＲデバイスおよび第２のＮＤＲデバイス向けにそれぞれ構成した第１の電荷トラップ分布および第２の電荷トラップ分布を用いて実現できる。そのような分布を得るための一つのアプローチは、第１のマスキング構成および第１のＮＤＲ領域への第１の不純物イオン打込み工程により第１の電荷トラップ分布をまず形成し、第２のマスキング工程および第２のＮＤＲ領域への第２の不純物イオン打込み工程により第２の電荷トラップ分布を次に形成するアプローチである。
【００５０】
この発明のさらに他の側面は、複数のＮＤＲデバイスを形成する方法であって、第１のゲート付きシリコン利用ＮＤＲ素子および第２のゲート付きシリコン利用ＮＤＲ素子を形成する過程と、前記第１のゲート付きＮＤＲ素子のＰＶＲ特性値を第１のＰＶＲ目標値に設定する過程と、前記第２のゲート付きＮＤＲ素子のＰＶＲ特性値を第２のＰＶＲ目標値に設定する過程とを含む。これら第１および第２のＰＶＲ値を、前記第１のゲート付きＮＤＲ素子および前記第２のゲート付きＮＤＲ素子に互いに異なるＮＤＲ特性をもたらすように、ＮＤＲデバイス製造中に互いに異なる値に設定する。
【００５１】
上記第１および第２のゲート付きシリコン利用のＮＤＲ素子は、ＭＯＳ製造プロセスと互換性のある製造工程を用いて形成するのが好ましく、これらＮＤＲ素子にはＮＤＲ ＦＥＴ、ＮＤＲダイオード、可変周波数ＰＶＲ特性ＮＤＲ素子などが含まれる。この明細書で述べるプロセスを用いると、ＰＶＲ値は少なくとも５０％、１００％変動させることができ、１０００％変動させることもできる。通常の利用態様では、互いに異なるＰＶＲ値が用いられるので、第１のＮＤＲ素子をメモリ回路に、第２のＮＤＲ素子を論理回路にそれぞれ用いる。
【００５２】
この発明の他の関連側面は、集積回路内で互いに異なる種類のＮＤＲデバイスを動作させる方法であって、第１のＮＤＲ特性を有する第１のシリコン利用のＮＤＲデバイスを用いて集積回路内の第１の回路を動作させる過程と、第２のＮＤＲ特性を有する第２のシリコン利用のＮＤＲデバイスを用いてその集積回路内の第２の回路を動作させる過程とを含む方法に関する。これら第１および第２のＮＤＲ特性は、第１および第２の回路を実質的に互いに異なる電気的特性で動作させるように互いに異ならせてある。
【００５３】
これらの実施例では、互いに異なるＮＤＲ特性を実現するために互いに異なるＮＤＲ値を予め実現しておく必要はない。実質的に互いに異なる電気的特性は、第１の回路で用いるクロック周波数や活性化要因などと第２の回路で用いるクロック周波数や活性化要因などとを互いに異ならせることによって得られる。上記の実質的に互いに異なる電気的特性には、第１の回路の用いる第１のゲートバイアス電圧と第２の回路の用いる第２のゲートバイアス電圧とを、両者が実質的に互いに異なるように設定することも含まれる。第１の回路の用いる第１の電流レベルと第２の回路の用いる電流レベルとを、両者が実質的に互いに異なるように設定することも同様に含まれる。
【００５４】
二つの互いに異なる種類のＮＤＲ回路を含む半導体回路は、第１のＮＤＲ特性を有し半導体基板の第１の部分に設けた第１のＮＤＲデバイスと、第２のＮＤＲ特性を有しその基板の第２の部分に設けた第２のＮＤＲデバイスとを含む。これら第１および第２のＮＤＲ特性は互いに異なっており、互いに別々の第１の処理回路および第２の処理回路でそれぞれ用いられる。
【００５５】
一つの好ましいアプローチでは、互いに異なるＮＤＲ特性は、第１のＮＤＲデバイスに伴う第１の電荷トラッピング領域と、第２のＮＤＲデバイスに伴う第２の電荷トラッピング領域とを適宜異ならせて形成することによって実現できる。
【００５６】
ある種の用途では、第１および第２のＮＤＲデバイスの少なくとも一方をＮＤＲ ＦＥＴとする。それらＮＤＲデバイスの他方はトンネルダイオードで構成する。
【００５７】
この発明のさらに他の側面は適応型ＮＤＲデバイスに関する。このデバイスは、適応型ＮＤＲデバイスを第１の期間中にわたり第１の電流−電圧関係を保って動作させ、同じデバイスを第２の期間中にわたり第２の電流−電圧関係を保って動作させることによって実現する。これら第１および第２の電流−電圧関係を、適応型ＮＤＲデバイスが二つの互いに明確に異なる動作モードを備えるように十分に異ならせる。この適応型ＮＤＲデバイスを、集積回路上の制御回路からの制御信号によって第１の動作モードと第２の動作モードとに切り換える。
【００５８】
概括的にいうと、このデバイスの動作特性は、第１の動作モードにおける適応型ＮＤＲデバイスの第１のＮＤＲ電流最大値と第１のＮＤＲ電流最小値との間の切換えが同デバイスの第２の動作モードにおける第２のＮＤＲ電流最大値と第２のＮＤＲ電流最小値との間の切換えよりも高速で行われることに基づいて利用される。
【００５９】
この発明の好ましい実施例は、第１の電流−電圧関係および第２の電流−電圧関係を多様な動作パラメータ、すなわち第１および第２のＮＤＲデバイスのゲート端子にそれぞれ加えるゲートバイアス電圧や、ＮＤＲデバイスに加える第１および第２のゲート信号の第１および第２のクロック周波数などの動作パラメータにより変えることによって実現する。
【００６０】
ある実施例では、制御信号を集積回路で用いる電力消費モード／動作速度モードに基づいて発生して、第１の動作モードでのＮＤＲデバイスの消費電力が第２の動作モードでの消費電力よりも低下するように（または動作速度が低下するように）する。
【００６１】
メモリセルの実施例では、上記制御信号は、読出し／書込みコマンドであり、第１の動作モードを読出しまたは書込み動作に関連づけ、第２の動作モードを休止蓄積動作に関連づける。論理回路では、第１の動作モードを平常電力モード動作に関連づけ、第２の動作モードを低電力モード動作に関連づける。
【００６２】
他の関連側面は、適応回路を実現するように回路のＰＶＲ値を特定の値に変える（調節する）ことに関する。この動作は、回路が処理動作を行っている第１の期間には適応型ＮＤＲを第１のＰＶＲ値で動作させ、回路が処理動作を行っていない第２の期間にはその適応型ＮＤＲを第２のＰＶＲ値で動作させて、その適応型ＮＤＲ素子の消費電流を節減するようにすることによって行う。第１のＰＶＲ値は、その適応型ＮＤＲ素子のＰＶＲ特性を回路の動作諸要件に適応させるために、第２のＰＶＲ値を少なくとも５０％上回るように制御できる。
【００６３】
ある実施例では、この回路は論理回路であって、処理動作はＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＸＯＲ、ＮＸＯＲ、ＮＯＴ演算などのブール代数論理演算である。他の実施例では、この回路はメモリセルであって、処理動作はメモリセルに蓄積したデータ値へのアクセス動作である。
【００６４】
この関連の側面は適応型半導体回路を作る方法である。この方法は、第１の期間には第１の電流−電圧関係を保って動作でき第２の期間には第２の電流−電圧関係を保って動作できるシリコン利用の適応型ＮＤＲデバイスを形成することを含む。第１および第２の動作モードなど二つの互いに別々の動作モードで適応型ＮＤＲデバイスが動作できるようにするために、第１および第２の電流−電圧関係を互いに十分に異ならせて画定する。次に、第１の動作モードと第２の動作モードとの間でＮＤＲデバイスを切り換える制御回路を構成する。
【００６５】
好ましい実施例では、公称ＰＶＲ値をＮＤＲデバイスに製造工程中に設定する。この公称ＰＶＲ値は上記の制御回路でダイナミックＰＶＲ値または適応ＰＶＲ値になるように調整できる。
【００６６】
他の変形では、異なる適応ＰＶＲ値を備えるように異なるＮＤＲデバイスを形成できる。
【００６７】
適応型の動作のできる半導体デバイスには、第１の期間中には第１の電流−電圧関係を保って動作し第２の期間中には第２の電流−電圧関係を保って動作するのに適合したシリコン利用の適応型ＮＤＲデバイスが含まれる。上述の例の場合と同様に、第１および第２の動作モードなど二つの互いに別々の動作モードで適応型ＮＤＲデバイスが動作できるようにするために、ＮＤＲ特性の第１の電流−電圧関係と第２の電圧関係とは互いに十分に異ならせる。この適応型ＮＤＲデバイスを第１の動作モードと第２の動作モード化との間で切り換える制御回路でＰＶＲ値遷移を達成する。種類の異なるＮＤＲデバイスに種類の異なる制御回路を用いる例もある。
【００６８】
この発明のさらに他の側面は、ＮＤＲデバイスの信頼性を高めるための手段として、または切換速度など実際の動作パラメータの改良の手法として、ＮＤＲデバイスを試験しストレス付与することに関する。これらの操作は製造工程の期間中または終了後に、または場合によっては使用開始後に行うことができる。
【００６９】
この発明のこの側面により半導体デバイスを製造する第１の方法は、第１の製造工程中に電荷トラッピング領域を形成する過程と、一連の第２の製造工程中に前記電荷トラッピング領域に不純物を第１の分布および第１の濃度で導入し分布させるなどして前記電荷トラッピング領域に電荷トラップを形成する過程と、前記電荷トラップの形成のあと電荷トラップの第１の集中度の恒常的上昇や電荷トラッピング領域における電荷トラップの第１の分布の恒常的転換などに適合したストレス電流が半導体デバイス中を流れるように活性化エネルギーを半導体デバイスに加える過程とを含む。これによって、電荷トラップデバイスの動作性能は、新たな電荷トラップまたは界面近傍の電荷トラップがデバイス動作に寄与することにより、多くの場合改善される。
【００７０】
好ましい実施例では、上記半導体トランジスタデバイスをＮＤＲ特性に適合したＦＥＴなどのＮＤＲデバイスとする。上記活性化エネルギーは、ＦＥＴのソース、ゲート、ドレーン領域への電気的バイアスとして印加され、それによってそのＦＥＴのチャネルにストレス電流が流れるようにする。ストレス電流は比較的高い密度のホットエレクトロンを有する。ホットエレクトロンはチャネルの界面近傍にさらに追加の電荷トラップを形成し、それら電荷トラップは電荷の一時的蓄積のみに適合したエネルギーで形成する。ホットエレクトロンの数およびそれらエレクトロンのエネルギーレベルは用途に応じて高精度で制御できる。
【００７１】
このようにして、製造工程終了のあとでも、ＮＤＲ ＰＶＲ値、オンセット電圧値、切換速度などをＮＤＲデバイスについて変更できる。この場合の特定の実施例ではＮＤＲデバイスを出荷後の使用状態で性能改善することができる。
【００７２】
上述の実施例は上記活性化エネルギー印加のタイミングを上記以外の時点に選ぶことができる。例えば、上記トランジスタを含む集積回路の製造工程の終了前に印加できる場合もある。また、製造工程の終了時に（付加的に）印加できる場合もある。
【００７３】
上述の試験プロセスの詳細、すなわち活性化エネルギーの印加の繰返し回数や印加時間などの詳細もこの発明のこの側面の一部である。この半導体デバイスの電気的特性の変化をモニタするそのモニタ動作の結果に応じてストレス電流を遮断したり、継続させたり、またある場合にはより高い活性化エネルギーレベルで継続させたりする。ストレス電流は最大値に至るまでステップ状に増加させることもできる。
【００７４】
この発明の関連の側面は、ストレス印加前ＮＤＲデバイスを製造する方法であって、ＮＤＲトランジスタデバイス用基板にチャネルを形成する過程と、電荷トラッピング領域全体にわたり分布する多数の電荷トラッピングサイトを含む電荷トラッピング領域を前記チャネルに隣接して形成する過程とを含む方法に関する。上記電荷トラッピングサイトは、上記トランジスタの平常動作期間中はチャネル内の第１の数の活性化電荷キャリアが一時的にトラップされてそのトランジスタにＮＤＲ特性をもたらすようなトラップ集中度とトラップ分布とを保って構成する。そのあと、平常動作に供する前にその半導体デバイスにストレス電流を印加し、チャネルにおける活性化電荷キャリアの上記第１の数が平常動作時の数を上回るようにする。このストレス印加過程により、トランジスタ製造工程終了前に電荷トラッピング領域の中のトラップ集中度の増加やトラップ分布の変更を達成する。
【００７５】
さらに他の実施例では、電荷トラッピングサイトの集中度上昇を、ＮＤＲ特性の変更のためにＮＤＲデバイス出荷後使用の平常動作時に行う。この操作により、製造工程終了後でもトランジスタデバイスの切換時間を改善できる。
【発明の効果】
【００７６】
多様なＮＤＲモードをもたらすように動作中にＮＤＲ特性を切換えできるＮＤＲ素子制御方法を提供できる。例えば、ＮＤＲ ＦＥＴなどのＮＤＲ素子へのバイアス電圧／電流の切換えによるＰＶＲ値の切換えなどの効果が得られる。
【発明を実施するための最良の形態】
【００７７】
次に図面を参照してこの発明の好ましい実施例を述べる。この明細書で説明する例がこの発明の多様な実施形態の一部であり、したがってこれらの例にこの発明が限定されるわけではないことは当業者には理解されよう。
【００７８】
この発明は、半導体集積回路の分野でディジタルメモリ、ディジタル論理回路およびアナログ回路のための追加の基本的構成ブロックとして用いられることが期待される。すなわち、この発明はメモリセル、ブーレ代数演算ユニット、その他の装置に含まれ得る。
【００７９】
従来技術の簡単な要約
図１は上記Kingほか名義の特許出願に述べてある種類の慣用のＮＤＲ ＦＥＴ１００を示す。このデバイスはＮＤＲ特性を備えるシリコン利用のＭＩＳＦＥＴである。すなわち、デバイス１００の特徴的部分は、慣用のＭＯＳＦＥＴ製造プロセスにＮＤＲ特性付与のための所要改変を加えたプロセスで構成する。
【００８０】
すなわち、図１において、ゲート電極１１０はゲート選択信号を受けるためのゲート端子に接続する。デバイス１００は基板１２０（ｐ型が好ましい）の中に形成し、チャネル１３５で接続される周知のソース領域１４０およびドレーン領域１５０を備える。基板コンタクト端子１２５はデバイス１００に基板バイアスを供給し、ソース電圧／ドレーン電圧を慣用のソース端子１４５およびドレーン端子１５５からそれぞれ供給する。ゲート絶縁層１３０はチャネル１３５とゲート電極１１０との間に位置づける。これらの構成は標準的なＭＩＳＦＥＴと共通であり、追加の慣用の構成（逆行基板ドーピング、「ハロー」または「ポケット」ドーピング、ゲート側壁スペーサ、浅いソース・ドレーン接合など）はこの発明の性質をより明確に図解するために図示してない。
【００８１】
慣用のＦＥＴと若干異なっておりＮＤＲ特性を発揮するデバイス１００内の追加の特徴的構成は、（１）僅かに厚いゲート電極１３０，（２）ｐ型不純物により低濃度でドープしたチャネル表面領域、および（３）電荷トラッピング領域１３７である。これらの特徴的構成が協働して上記Kingほか名義の出願で詳述した理由により上記ＦＥＴにＮＤＲ特性を付与する。
【００８２】
その特性を図２，すなわちゲート電圧の適切な選択がＮＤＲモードに与える影響を示すように二つの互いに異なるゲート電圧についてドレーン電流対ドレーン電圧特性を表した図２に示す。ソースを基準とした固定のゲート電圧ＶＧＳに対しては、ドレーン電流ＩＤＳは、慣用のｎチャネルＭＯＳトランジスタにおけるドレーン電流と同様に、第１の領域２１０ではドレーン・ソース間電圧ＶＤＳの上昇とともに増加することがこの特性図から理解されよう。しかし、特定のドレーン電圧レベル以上の領域２２０では、ドレーン電圧のさらなる増加とともにドレーン電流が減少し、このデバイスはＮＤＲ特性を備えたＮＤＲモードになる。ドレーン電流が減少し始めるドレーン電圧（すなわちＶＤＳ＝ＶＮＤＲとなる点２２５）は、不純物材料、チャネル長、閾値電圧などを適当に選ぶことにより、調節可能である。
【００８３】
図２から理解されるとおり、この発明は、ドレーン・ソース間電圧の上昇とともに閾値電圧Ｖｔが動的に増加するに伴って（トラップされた電荷の累積が原因で）ドレーン電流ＩＤＳ（Ｖｇ−Ｖｔに比例する）が減少することを利用するものと見ることができる。すなわち、曲線２２８に示した電流値は、与えられたＶｇおよび変動するＶｔについて図２に示したひと組の連続曲線２２９に全体としてフォローする。他の従来技術によるデバイスと対照的に、ＮＤＲデバイスの主要評価項目であるいわゆるＰＶＲ値およびＮＤＲオンセット電圧は、不純物の種類、不純物のドーピング濃度、デバイス結合構造および印加電圧の適切な組合せにより高精度で最適化できる。また、この発明のＮＤＲ特性は広い温度範囲にわたって（−４０℃乃至＋１５０℃）１００，１０００または１０６以上のＰＶＲ値を達成でき、従来技術によるＮＤＲデバイスの性能を大幅に上回る。
【００８４】
上述の説明が、この発明のよりよい把握のための背景の説明としてなされたものであって必要に応じて若干省略を含んでいることは当業者には理解されよう。上述の説明は前掲のKingほかの発明の構成上、動作上または物理的構成上の完全な分析を意図するものではなく、その意味に解されるべきではない。また、この明細書で説明する本件発明の限定事項と解釈されるべきではない。
【００８５】
トラップエネルギー特性
図３Ａは、図１に示したデバイス１００の好ましいエネルギー帯図（電子エネルギー対半導体表面と垂直な方向の距離の関係を示す図）を示す。ゲートバイアスを印加すると、電子の反転層が半導体表面に形成され、したがってこのＦＥＴはオン状態になる。ゲート３１０は高不純物濃度でドープした多結晶シリコン（ｐｏｌｙ−Ｓｉ）で構成するものとして、ゲート電極３３０はＳｉＯ２で構成するものとして、また基板３２０は最近のＣＭＯＳ構造の場合と同様にｐ型基板としてそれぞれ示してある。周知の他の材料を代わりに用い得ることは理解されよう。
【００８６】
半導体材料３２０に可能な電子エネルギー状態の伝導帯の下端ＥＣ、価電子帯の上端ＥＶが示してある。従来のデバイス物性理論によると、ＥＶからＥＣの範囲のエネルギーに対応するバンドギャップの範囲では、この材料に可能な電子エネルギー状態はない。すなわち、半導体材料３２０内の移動電子はこの範囲内のエネルギーは持ち得ない。
【００８７】
図３Ａから理解されるとおり、チャネル領域（ゲート誘電体３３０と半導体基板３２０との間の界面の近傍）の伝導帯電子は、ＥＣ以下のエネルギーレベルの第１の種類の電荷トラップ３３６に捕獲されるためには、エネルギーを減らさなければならない（例えば格子衝突により）。そのあと電子がトラップ解除されて基板３２０の伝導帯に戻るためには、（例えば格子振動により）エネルギーを供給されなければならない。したがって、前述のKingほか名義の出願の明細書の説明から明らかな理由により、この種の電荷トラップはＮＤＲ特性を生ずるにはとくに有用ではない。
【００８８】
これと対照的に、エネルギーレベルがＥＣにごく近くしかもＥＣ以上である第２の種類の電荷トラップ３３５は、格子衝突を必要とすることなく、そのエネルギーレベルと等しい合計エネルギーレベルの伝導帯電子をトラップすることができる。電荷トラップ３３５がそのトラップ以上のエネルギーレベルのエネルギーを有する伝導帯電子をトラップできる点でさらに有利なことはもちろんである。これら二つの種類のトラップについては、トラップされた電子は伝導帯の許容された状態に容易に戻りトラップ解除され得る。これら第２の種類のトラップは慣用のＦＥＴをＮＤＲ特性動作に適応させるのにとくに適している。なお、半導体伝導帯上端部（図示してない）よりも十分に高いエネルギー位置にある界面トラップは、キャリア内の可動キャリアのかなりの部分がトラップされるに十分な運動エネルギーを備えるに至るまでは、ＦＥＴの動作に何ら影響を及ぼさない。
【００８９】
絶縁ゲートＦＥＴにおいてＮＤＲ特性を得るための好ましいメカニズムは、上述のとおり、チャネルからのホットキャリアをトラップに捕獲してそのトラップから急速にトラップ解除するメカニズムである。トラップは、主として（全部でなくとも）ホットキャリアをトラップするために、半導体伝導帯端部よりも高いエネルギーレベルを備えるように構成するのが好ましい。例えば、半導体伝導帯端部よりも０．５ｅＶだけ高いエネルギー位置のトラップは０．５ｅＶ以上の運動エネルギーを備える電子だけをトラップできる。高速ＮＤＲ ＦＥＴ動作のためには、キャリアトラッピング動作およびトラッピング解除動作をできるだけ高速に行うのが望ましい。それによって、ＦＥＴの閾値電圧の高速の動的変化が可能になるからである。
【００９０】
したがって、Kingほかによる上述のＮＤＲデバイスは、トンネルダイオードなど慣用のＮＤＲデバイスに必要とされる伝導帯そのものへのトンネル効果でなく電荷トラップへのトンネル形成を用いている。すなわち、一つ以上の誘電体層（例えば慣用の誘電体材料からなるゲート絶縁層など）の中に局在する許容エネルギー状態にトラップされるに十分なエネルギーをキャリアに与えればよいのである。慣用のＮＤＲデバイスに必要とされる伝導帯の連続的な組を形成するように高精度で調整した層の組を形成する必要はなく、Kingほかの発明が競合技術よりも広く利用されるものと期待されるもう一つの理由となっている。
【００９１】
上述のトラップの物理的分布は前掲のKingほかの出願に記載してあり、その概要の図解を図３Ｂに示す。同図は電荷トラップの分布と距離との関係を概略的に示す。この図のグラフの左側はトラッピング層（この場合はゲート誘電体３３０）のバルク領域を示し、図示のとおり、ごく低い電荷トラップ密度（すなわち、１０１６ａｔｏｍｓ／ｃｍ３以下程度の）を備える。この密度は界面３６０の近傍で急激に高くなり、この界面３６０において電界トラップとして有用な不純物（この場合は丸印で示したとおりホウ素）の濃度は好ましくは１０１９ａｔｏｍｓ／ｃｍ３以上、最も好ましくは１０２０ａｔｏｍｓ／ｃｍ３以上とする。ホウ素の濃度は次に低下し基板３３０側ではさらに低下する。しかし、トラップの面積あたりの濃度は過剰（すなわち１０１４ａｔｏｍｓ／ｃｍ２）であってはならない。すなわち、トラップ相互間ホッピングまたはチャネル・トラップ・チャネル間ホッピングによりソース・ドレーン間の不都合な電子伝導が生ずるからである。
【００９２】
図３Ｂから理解されるとおり、電荷トラップの大部分はチャネルにごく近接して、すなわち誘電体／半導体界面から０．５ｎｍ乃至１．５ｎｍ以内、または界面そのものに設けなければならない。この要件は、ホウ素を約２乃至３×１０１４ａｔｏｍｓ／ｃｍ２の線量で低エネルギーイオン打込みすることにより達成できる。当業者には明らかなとおり、これらの数字は単なる代表例であって、特定のプロセス要件、デバイス動作条件などにより、それら数字の値（距離、濃度など）は変わる。すなわち、この発明は上記電荷トラップの特定の配置に限定されない。図３Ｂの中の三角形の記号はチャネルにおける「正味」ｐ型ドーピングを表し、この明細書に述べる理由により過剰に高濃度ｐ型にならないようにする。すなわち、その結果、閾値電圧を高めるからである。
【００９３】
動作の際には、トラッピング／トラッピング解除メカニズムはチャネルのドレーン側で始まり、チャネルのソース側に進んでトランジスタを急速に遮断する。この現象は、電子がチャネルのドレーン側に到達する時点までに最大の運動エネルギーを備え、したがって、その領域でまずトラップされる可能性が高いことに起因する。この機構からも、ＮＤＲ ＦＥＴが良好なスケーリング則維持能力を備えることが理解されよう。すなわち、チャネル長が小さくなるに伴い、トラッピング／トラッピング解除メカニズムがトランジスタをより急速にオフに「切り換え」ることができるからである。
【００９４】
この余分の自由度、すなわちソース／ドレーンバイアス電圧を通じてＦＥＴチャネルの導電率を制御できること（慣用のゲート電圧変調に追加して）はこの発明の追加の利点のもう一つの例である。さらに、このチャネル遮断メカニズムは慣用のＭＯＳＦＥＴにおけるオフへの切り換えの手法、すなわち電荷キャリアのチャネルの空乏化に十分な強度の電界を慣用のやり方で（すなわちゲート電圧の印加により）与えるために周知のとおりより薄い酸化物（それ以外の新規な材料）の膜に依存する手法よりも良好である。
【００９５】
プロセスの流れの概略
慣用のＭＯＳ製造プロセスと一体化できるＮＤＲデバイス製造の好ましい流れ図を図４に示す。同一出願人に譲渡された前掲の出願に述べたとおり、この製造プロセスの利点は、追加の慣用の非ＮＤＲ回路（メモリおよび論理回路）を同時に製造できることである。
【００９６】
図４に示すとおり、好ましい実施例では、シリコンから成る基板をステップ４０５で選択する。この基板はゲルマニウム、シリコンオンインシュレータ（ＳＯＩ）、ひずみシリコン、シリコンカーバイドその他任意の材料でも構成できる。この発明の具体化にシリコン以外の材料を用いた場合は、次に述べる工程はこの技術分野で周知の原理にしたがって変更を要することはもちろんである。
【００９７】
ステップ４１０においてその基板にアイソレーション領域を形成する。好ましい実施例では、このアイソレーション領域は浅いトレンチアイソレーション（ＳＴＩ）領域で構成する。ステップ４１５では酸化物層を成長させる。ステップ４２０で基板の中にＰウェルおよびＮウェルを形成する。
【００９８】
ステップ４２５では、前述のトラッピング／トラッピング解除メカニズムを助長するように設計されたＮＤＲデバイス領域に不純物を導入する。この工程の実施には多様な技法、すなわち前述のKingほか名義の出願にも述べたとおり、例えばホウ素を比較的高い線量（１＊１０１４ａｔｏｍｓ／ｃｍ２以上）でＮＤＲ ＦＥＴのチャネル領域にイオン打込みするなどの技法を利用できる。
【００９９】
ステップ４３０ではオプションのＮＤＲチャネル相互ドーピング（ｎ型ドーパントのイオン打込み）を行い、ＮＤＲトラップイオン打込みの効果の一部に対抗させ、正味のｐ型チャネルドーピング濃度を下げる。この工程によって、電圧閾値を下げ、閾値以下のスイングの勾配を大きくし、それに対応してＰＶＲ値を高める。
【０１００】
ステップ４３５では、半導体結晶格子への損傷を除去し、トラッピング領域の中のトラップの正しい分布および密度を確保するようにオプションのアニーリングを行う。この工程は、トラップのトラッピング領域への過剰なマイグレーションにより漏洩が大きくなり動作速度が低下し信頼性が下がる事態が生じないようにするものである。
【０１０１】
ステップ４４０では酸化物層を選択的に除去して、ＮＤＲ ＦＥＴおよび通常のＦＥＴの両方に使えるゲート絶縁膜を形成する。この絶縁膜は誘電体材料の複数の層で構成でき、またＮＤＲ ＦＥＴ領域において通常のＦＥＴ領域とは異なる厚さまたは組成のもので構成できる。
【０１０２】
ステップ４４５では、チャネル・絶縁膜界面における電荷トラップの密度を上げるようにオプションのアニーリング（好ましくは急速熱アニール「ＲＴＡ」）を行う。
【０１０３】
ステップ４５０ではＮＤＲ ＦＥＴおよび通常のＦＥＴの両方に使えるゲート電極を形成する。
【０１０４】
ステップ４５５では、チャネル・絶縁層界面における電荷トラップの分布および密度を（必要に応じて）さらに変えたり、ゲート電極端部沿いの領域のゲート絶縁膜の欠陥を補修したりするためのオプションのゲートエッチ後再熱化アニールを行う。
【０１０５】
ステップ４６０では「低濃度ドープしたドレーン」（ＬＤＤ）イオン打込みを浅いソース領域およびドレーン領域（ＮＤＲ ＦＥＴおよび非ＮＤＲ ＦＥＴの両方または片方の）を形成するように行う。
【０１０６】
ステップ４６５では、ＬＤＤイオン打込みに起因する半導体結晶格子の損傷の補修のためのオプションのアニール工程を行う。
【０１０７】
ステップ４７０では、深いソース・ドレーン間コンタクト領域のオフセットのためにゲート電極の側壁沿いにスペーサ（ＮＤＲ ＦＥＴおよび非ＮＤＲ ＦＥＴの両方または片方のための）を形成する。
【０１０８】
ステップ４７１では、ＮＤＲ ＦＥＴおよび非ＮＤＲ ＦＥＴの両方または片方に使える、好ましくはシリコンまたはシリコンゲルマニウム合金の選択的エピタキシアル成長による、オプションの浮彫型ソースおよびドレーンコンタクト領域を形成する。
【０１０９】
ステップ４７５では、ＮＤＲ ＦＥＴおよび非ＮＤＲ ＦＥＴの両方または片方に使える、高濃度ドープしたソース／ドレーンコンタクト領域の形成のために高線量ソース／ドレーンイオン打込みを行う。
【０１１０】
ステップ４８０では、上記ソース／ドレーンイオン打込みに起因する損傷の補修およびイオン打込みずみのドーパント原子の活性化のためにアニールを行う。
【０１１１】
ステップ４８５では、ＮＤＲ ＦＥＴおよび非ＮＤＲ ＦＥＴの両方または片方のために、ゲート領域やソース／ドレーン領域における所要の低抵抗コンタクトの形成に用いるオプションのシリサイト化プロセスモジュールを用いる。
【０１１２】
ステップ４９０では、絶縁物から成る不活性化層を堆積し、この層に孔を設けてＮＤＲ ＦＥＴおよび非ＮＤＲ ＦＥＴの両方または片方の諸領域へのコンタクトの形成を可能にする。
【０１１３】
ステップ４９５では、（銅、アルミニウムまたはそれら以外の低抵抗率材料で構成できる）電気的相互接続を、デバイスの配線の完結および集積回路の形成のためにＮＤＲ ＦＥＴおよび非ＮＤＲ ＦＥＴに形成する。これらの相互接続は、介在する絶縁層により互いに分離されている複数の導体層の層間に選択的接続を可能にするバイアホールを設けて形成することができる。
【０１１４】
次に、最終の不活性化層の形成を製造プロセスの終わりに通常は行う。
【０１１５】
さらに詳細な説明を、この発明に密接に関係するステップについて次に加える。しかし、これらステップの多くは従来技術によるものであるので詳述しない。特定の構成、これらの層および領域を形成するステップの多くは所望の性能特性およびプロセス要求に左右されるので、多様な手法が適しているとみられる。また、この発明実現のための製造プロセスについて多様な手法の例を挙げたが、それらの例が最新の手法の例示に過ぎないことは当業者には理解されよう。すなわち、この発明は、現在のところ発明者に未知の未開発プロセス技術であって、従来の手法の代替手法となりこの発明に全面的に適合するプロセス技術をも包含することを意図するものである。
【０１１６】
プロセスの流れの詳細
図５乃至図１６はこの発明のＮＤＲデバイス製造プロセスの好ましい実施例に用いる詳細な工程の図解である。
【０１１７】
より詳細に述べると、図５は、この発明の好ましいＮＤＲ ＦＥＴ実施例とそれ以外の慣用の半導体素子およびデバイスを含むＮＤＲ素子（上述のステップ４０５による）の製造に用いる出発基板の概略的断面図を示す。図５に示すとおり、実質的にシリコン（Ｓｉ）から成る好ましい基板１０００をまず準備する。ＮＤＲ ＦＥＴおよびＩＧＦＥＴはＮチャネルデバイスであるので、ＮＤＲ ＦＥＴおよびＩＧＦＥＴを形成する基板部分はｐ型のほうが好ましい。
【０１１８】
これに関連して、図５の基板１０００が、出発基板の表面（厚さ１０００ｎｍ以内）にイオン打込みや拡散などにより「能動」領域の画定の前またはあとに当業者に周知の手法で形成したｐ型ウェルをも意味し得ることは理解されよう。また、基板１０００はシリコンオンインシュレータ（ＳＯＩ）でも構成することができ、最終的には一つ以上のシリコンゲルマニウム合金材料またはシリコンカーバイド材料（図示してない）の層を含み得ることは理解されよう。後者の基板を選ぶ場合は後述の後続工程を上述の変化をとり込むように周知の方法で変更する必要があることは当業者に理解されよう。
【０１１９】
図６は、ＮＤＲ素子（ＮＤＲ ＦＥＴなど）を形成すべき第１の領域１０１５および非ＮＤＲ素子（慣用のＦＥＴなど）を形成すべき第２の領域１０１５’を含む基板表面領域に（上述のステップ４１０により）電気的に分離された能動領域を形成するステップを示す概略的断面図である。この発明特有の構成をよりよく表すために、図６（および後続の図面）では後続の加工工程は「分割」図で示し、基板１０００全体にわたるＮＤＲ領域および非ＮＤＲ領域への多様な加工工程の互いに異なる影響を説明しやすくしてある。これらの図面が縮尺表示を意図するものでないこと、実際の基板プロフィルは実際の製造の実施例においてはずれを生ずる（おそらく大幅に）ものであることは、当業者には理解されよう。いずれにしても、これら図面はこの発明の重要な側面の理解に有用である。
【０１２０】
したがって、図６においては、基板１０００の表面の電気的に分離された「フィールド」領域１０１０を、シリコンの局部酸化（ＬＯＣＯＳ）や浅トレンチアイソレーション（ＳＴＩ）などの確立ずみの手法のうちの任意の手法により形成する。アイソレーション酸化層１０１０の厚さは通常は１００乃至７００ｎｍの範囲にあり、浅トレンチアイソレーション構造の深さは通常は１００ｎｍ乃至１０００ｎｍの範囲にある。上記手法以後に開発された手法もこの発明に用いることができる。
【０１２１】
さらに、これらの領域の細部はこの発明の動作に基本的に重要ではないが、この発明の重要な利点は、それら構成が（それら構成の実現のための方法と関係なく）慣用の能動デバイスとこの発明によるＮＤＲデバイスとの両方に共用できることである。用途によっては上述の種類のアイソレーション領域を用いる必要がない場合もあることはもちろんであり、この発明はそれらアイソレーション領域を含むものには限定されない。
【０１２２】
次に、酸化物層１０１８を成長させる。ステップ４１５および４２０が従来技術によるステップであり、この発明に重要なものでなく、したがってここに詳述しないことは当業者に理解されよう。この発明と同一の追加の慣用の工程（例えば閾値調整、他の絶縁層、エッチストップ層、プラズマ／熱処理など）もこの発明の説明の便宜のために省略してある。
【０１２３】
したがって、図７に示すとおり、不純物（ホウ素など）イオン打込みステップを（上述のステップ４２５の一部として）酸化物層１０１８を通じて約２乃至３＊１０１４ａｔｏｍｓ／ｃｍ２の線量で行う（丸印で表示）。前掲のKingほか名義の出願で述べた理由により、基板１０００の界面またはその近傍、すなわちＮＤＲ素子を形成する領域に電荷トラップを導入するのが好ましい。その電荷トラップ導入は適切な不純物のイオン打込みや拡散、またはトラップ含有の誘電物層の堆積などいくつかの既知の技法の一つによって行うことができる。
【０１２４】
イオン打込みにより導入されるホウ素がこの発明には好ましいが、シリコン、ヒ素、リン、アンチモン、フッ素、塩素、ゲルマニウムまたは他の金属なども電荷トラップとして使うことができる。トラップの形成に水（上記の雰囲気から）を用いることができる例もある。不純物導入のための他のメカニズム、すなわち電荷トラップを含む材料の層または電荷トラッピング材料の層の堆積などのメカニズムも用いることが可能である。例えば、電荷トラップを高密度で含む酸化物層を形成するように、トーピングした膜を堆積して酸化させることもできる。
【０１２５】
この発明の利点は、ＮＤＲ特性のオンセットをトラップエネルギーレベルの目標値の選択により制御できることである。一方、トラップエネルギーレベルを、特定の不純物やトラッピング層誘電体の選択など適切なプロセス制御パラメータを通じて調整できる。
【０１２６】
ＮＤＲ素子を形成すべき領域１０１５に電荷トラッピング領域を選択的に形成するようにマスクを用いることもできる。ある場合には、基板１０００の全領域１０１５に延びずにＮＤＲ ＦＥＴの後続のゲート領域対応の小さい領域、またはそのゲート領域の限られた一部に限定されるようにマスクを用いることができる。また、例えばある場合は、所期のデバイスバイアスおよび動作速度に応じてソース領域の近傍だけ、またはドレーン領域の近傍だけ、トラッピング領域を形成することが求められることもある。例えば、「ソース側」トラッピングを最大にするには、電荷トラップを、ソース領域から延びチャネルからドレーンへの側に延びないように、選択的に配置することもできる。チャネルの長さ方向の電荷トラップの可変分布を用いて、電荷捕獲率が対応の変動を示すようにし切換スピードを高速化するようにすることもできる。
【０１２７】
定型的な実験により、ＮＤＲ ＦＥＴの互いに異なる特性、すなわち切換速度、ＶＮＤＲ、雑音免疫性、漏洩、閾値したスイングＶｔなどの特性の最適化のための多様なトラップ分布が得られるものと見られる。したがって、領域１０１５全体にわたって延びるものとして図示してあるものの、この発明はそのような構成のみには限られず、用途によって多様な電荷トラッピングメカニズムを用いてこの発明の利点を達成することができる。
【０１２８】
次に図８を参照してこの発明の好ましい実施例を引き続き述べるが、同図には、基板の表面の第１の領域１０１５、すなわちこの発明の好ましい実施例を上述のステップ４２５の一部として形成すべき領域１０１５の基板表面に絶縁物層（酸化物層１０１８の除去後）を形成するステップを示す概略的断面図を示している。この絶縁層１０２０はこれから形成されるＮＤＲ ＦＥＴのゲート絶縁膜の一部として作用し、そのＮＤＲ ＦＥＴの電荷トラッピング領域としても作用する。この絶縁層は基板１０００の表面の能動領域１０１５にシリコンの熱酸化などいくつかの周知の技法の一つで形成する。物理的蒸着方法および化学式蒸気堆積方法も用いることができる。絶縁体層１０２０は、全体的に、または部分的に、ＳｉＯ２，ＳｉｘＮｙ、Ｓｉ３Ｎ４，または金属酸化物、メタルシリケート、それらの積層体、二つ以上の互いに異なる材料層の組合せなどで構成できる。
【０１２９】
この明細書で述べた他の加工工程の場合と同様に、この発明の利点は、この層（あとでパターニングする）を慣用のデバイスとＮＤＲ ＦＥＴデバイスとの両方で共用できることである。プロセス一体化の影響の視点から見ると、ＮＤＲ ＦＥＴ形成工程の期間中に非ＮＤＲ領域に上記の層が存在しても、非ＮＤＲ素子の構造、性能または信頼性が損なわれることはないということである。用途によっては、非ＮＤＲ素子を形成すべき領域ではマスキングを施したうえでエッチングを行って、電荷トラッピング領域を基板の全領域にわたって後続の工程で形成することがないようにするのが望ましい場合もある。
【０１３０】
一つの代替の実施例では、チャネル界面における高濃度および層１０２０のバルク領域における低濃度を確保するエネルギーおよび不純物を用いてゲート絶縁層１０２０への直接のイオン打込みで電荷トラップを形成する。
【０１３１】
さらに他の実施例では、複数電荷トラップ形成ステップを、単一ＮＤＲデバイスの標準的な形成プロセスの一部として、微調整プロセスの一部として、または同一基板上での互いに異なる種類のＮＤＲデバイスの標準的な形成プロセスの一部として用いることもできる。例えば、チャネル領域への導入をゲート絶縁層１０２０形成の前にするトラップもあり、トラップエネルギーやトラップ密度やトラップ分布などのトラッププロフィル目標値の達成のためにゲート絶縁層１０２０形成のあとにするトラップもある。トラップの互いに異なる二つの組は、互いに異なる種類の電荷キャリアの捕獲のための互いに異なるトラップエネルギーや互いに異なる割合で捕獲／捕獲解除する互いに異なるトラップタイプなど複数のトラッププロフィルが要求される場合は、互いに異なる不純物や互いに異なるイオン打込み対象物で構成する。互いに異なるＮＤＲデバイスを基板上に同時に形成している場合は、後続のトラップ形成工程を被選択ＮＤＲデバイスのみに施すことを確実にするために、適切なマスキング工程を用いる。
【０１３２】
図９は、ホウ素と反対の導電型の第２の種類の不純物を上述の相互ドーピングステップ４３０の一部として選択的に（少なくとも好ましい実施例のＮＤＲ ＦＥＴを形成すべき領域１０１５に）導入するステップを示す概略的断面図である。好ましいアプローチでは、この第２の種類の不純物は約１＊１０１４ａｔｏｍｓ／ｃｍ３の濃度で比較的低エネルギーでイオン打込みしたヒ素（図９には×印１０３１で表示）である。このステップは、ＮＤＲ ＦＥＴのチャネルの表面領域における正味ｐ型不純物濃度を低下させる効果がある。これによって、閾値（Ｖｔ）特性および閾値以下電圧揺れ（Ｓ）特性の両方を改善する。より詳細に述べると、ＮＤＲ ＦＥＴのＶｔを低下させることができ、急峻な閾値揺れを実現することができる。これらの要素はサブミクロンデバイスの後続の形成における適切なスケーリング性能の確保に重要である。これらの性能向上は、この発明を用いた集積回路用のゲートバイアス電圧の低下およびＰＶＲ値の増大の形で利用できる。
【０１３３】
イオン打込みステップ（電荷トラップ形成や相互ドーピングのための）終了のあと、イオン打込みに誘発された欠陥を減らすために熱アニールステップを行う（図４のステップ４３５に対応）。この工程は、不活性ガス（ＡｒまたはＮ２）または酸化性ガス（Ｏ２またはＨ２Ｏ）の雰囲気の中で、所定温度（例えば５５０℃）で所定時間（例えば数時間）にわたって行う。上記以外の手法（例えばＲＴＡ）、温度、時間なども上述の説明から当業者には明らかであろう。このステップの目的は、電荷トラップの分布をトラッピング層１０２０のバルク領域内でなくチャネルとの界面にさらに確実に集中させることである。
【０１３４】
アニールステップを欠いた場合は、ホウ素が格子欠陥によりトラッピング層のバルク領域により急速に拡散し、ゲート漏洩電流のレベルが高くなり望ましくない。電荷トラップの密度をチャネル・ゲート絶縁層界面で高くし、ゲート絶縁層のバルク領域で比較的低くするのが望ましい。これら密度の差はａｔｏｍｓ／ｃｍ３の値で少なくとも２または３のオーダーの差にするのが望ましい。トラッピングサイトをこの領域（すなわちチャネル界面から約０．５ｎｍ以内の領域）に限ることによって、ゲート漏洩電流をさらに小さくする。この領域の寸法がデバイス結合構造ごとにプロセス技術に応じて異なるのはもちろんである。
【０１３５】
この業界で周知のイオン打込み誘発欠陥の補修のための上記以外の手法（既存のまたは今後開発される）もこの発明に同様に適用できる。イオン打込みによらないまたはゲート領域に過剰のトラップサイトを生じさせないトラップ形成プロセスの場合はアニールステップは不要であろう。例えば、上述のとおりゲート絶縁層を通じた直接イオン打込みでトラップを形成する場合は、それらトラップの分布を電子エネルギーを適切に選ぶことにより特定の領域に集中させることができる。また、熱サイクルの利用によりトラップを界面に形成するように複合体ゲート酸化物（すなわち、イオン打込み、熱酸化および堆積工程、または堆積、イオン打込みおよび熱酸化工程）を用いることもできる。上記以外の工程の変更が可能であることは当業者には明らかであろう。
【０１３６】
いずれにしても、トラッピング層１０２０を基板全体に形成する具体例では、慣用のＦＥＴを形成すべき領域（領域１０１５’）およびそれ以外のトラッピング層不要部分（領域１０１５を含む）からそのトラッピング層を選択的に除去する。
【０１３７】
図１０は、ＮＤＲ ＦＥＴおよびそれ以外の慣用のＦＥＴの両方の高品質ゲート絶縁層として作用する追加の絶縁層１０４０を形成するステップ（図４のステップ４４０に対応）を示す概略的断面図である。このゲート絶縁層１０４０は、物理的蒸着、化学的蒸着などのいくつかの手法の一つで形成できる。ゲート絶縁層１０４０は、ＳｉＯ２、ＳｉＯｘＮｙ、これら材料の組合せ、金属酸化物またはメタルシリケイトまたはそれの積層体で、その全体または一部を構成する。
【０１３８】
ゲート絶縁層１０４０を熱酸化により形成する場合は層１０２０の下に配置してＮＤＲ ＦＥＴ形成部（領域１０１５）における厚さをそれ以外の部分（領域１０１５’の中を含む）における厚さよりも薄くすることができる。その場合は、層１０４０は高品質ゲート絶縁層でなく電荷トラッピング層として作用し、電荷トラップは熱酸化プロセスの工程またはその後続の工程の期間中に不純物を含めることによって形成する。
【０１３９】
慣用のＦＥＴを同時に形成しない場合は、層１０２０の一部として単一の酸化物層を十分の厚さで成長させることができるので追加の層１０４０は不要である。ＮＤＲ ＦＥＴ素子および非ＮＤＲ ＦＥＴ素子を同時に形成する実施例においては、追加のゲート絶縁層の必要性を満たすために複合体ゲートのほうが好ましい。
【０１４０】
ゲート絶縁層の形成のあと、追加の熱アニール工程を施して（図４のステップ４４５に対応）電荷トラップの分布をさらに最適化し、すなわちチャネル・ゲート絶縁層界面における密度を高める。この工程は短時間に、すなわち１乃至１０分間に１１００℃で急速熱アニール（ＲＴＡ）することによって行うのが好ましい。上記以外の温度および時間に設定できることは当業者には明らかであろう。さらに、Ｓｉ／ＳｉＯ２界面近傍におけるトラッピングサイトの分布を高める点においてＲＴＡ工程のほうが慣用の炉工程（すなわち１０００℃でＮ２雰囲気中１時間）よりも優れていることを発明者は確認した。
【０１４１】
トラッピングサイトの分布はこの発明のＮＤＲデバイスの最終的なＰＶＲ値を左右するので、この工程の選択／制御をＰＶＲ値の目標値への設定に用いることができる。すなわち、互いに異なるＰＶＲ値を要する互いに異なる用途向けの構成をＲＴＡの時間または温度を調節するだけで、またはＰＶＲ値上昇のために炉工程でなくＲＴＡ工程を選ぶだけで形成することができる。
【０１４２】
図１１はＮＤＲ ＦＥＴおよび慣用のＦＥＴの両方のためのゲート電極層１０５０を堆積するステップを示す概略的断面を示す。ゲート電極材料１０５０は多結晶シリコン（ポリＳｉ）、シリコン・ゲルマニウム合金（ポリＳｉＧｅ）で構成し、または金属、合金、導電性金属窒化物、もしくは導電性金属酸化物で構成する。ＮＤＲ ＦＥＴおよび慣用のＦＥＴの両方のゲートは同じ材料で同時に形成できるので、この発明の利点は明らかである。
【０１４３】
ゲート電極材料１０５０がポリＳｉまたはポリＳｉＧｅである場合は、堆積プロセスの期間中に本来の位置でドープでき、また低抵抗率および適切な仕事関数値の達成のためにイオン打込みや拡散により本来の位置外でドープできる。最終的なゲート電極は多層スタックで構成して、最下層で所望のゲート仕事関数値を提供しその上に重なる層で十分な厚みと導電率を提供することができる。
【０１４４】
次に、ゲート電極層１０５０を標準的なリソグラフィおよびエッチングプロセスによりパターニングして多層ゲート電極１０６０および１０６０’（図１２）を形成する。このステップではステップ４５０（図４）に対応する。この時点で、ゲート絶縁層のゲート電極端部沿いの部分への損傷を修復するとともに電荷トラップの密度（または形成）をさらに高めるために、オプションのゲートエッチング工程後再酸化アニール工程（図４におけるステップ４５５）を施す例もある。
【０１４５】
ある実施例では上記アニール工程（例えば上記雰囲気中７５０℃で１０分、それに続きＮ２雰囲気中１０５０℃で１分）を用い得るが、そのアプローチでは作用効果は全具体例にわたって一様になることはない。すなわち、この工程の効果はゲート絶縁層を薄く（すなわち５．５ｎｍ）した構成では得られるが、より厚く（すなわち７ｎｍ）した構成では得られない。これは、Ｓｉ／ＳｉＯ２界面近傍で新たな水ベースのトラップの形成が蒸気により助長されるのに対して、高温度への露出がトラップ関連不純物原子の一部を上記界面からバルク領域に放出して上述の効果を打ち消すように作用することに起因するものと見られる。ゲートが比較的厚い場合は、上述の現象の結果上記界面近傍のトラップのマイグレーション／密度低下が生じ、性能が低下する。したがって、慣用のゲートエッチング工程後再酸化アニール工程が薄いゲート酸化層の場合にはより有用であるとみられる。しかし、新たなトラップを形成するとともに既存トラップの拡散を最小にする上述と同等のアニーリング機構であれば、ゲート絶縁層が厚い場合も薄い場合も同様に適用できる。
【０１４６】
図１３は、好ましい実施例のＮＤＲ ＦＥＴのチャネル界面における電荷トラップ１０３７の密度を高めるのに用いる上述の１回またはそれ以上のアニール工程の効果の簡単な図解を示す概略的な断面図である。この図における諸要素、すなわち電荷トラップ、トラップ位置などは縮尺表示ではないこと、図示はこの発明の特徴の説明だけを意図するものであることは理解されよう。
【０１４７】
図１４は図４のステップ４６０に対応する低濃度ドープしたソース／ドレーン領域を形成するステップを示す概略的断面図である。好ましい実施例ではヒ素などのｎ型ドーパント（＊印で図示）をエネルギー１０ｋｅＶおよび線量３＊１０１５ａｔｏｍｓ／ｃｍ２でイオン打込みする。この発明のＮＤＲデバイスにより高いＰＶＲ値を達成するにはリンよりもヒ素が優れていると判断される。その理由は完全には明らかになっていないが、ヒ素の拡散はリンよりも低速であって、ヒ素のほうが高い不純物濃度をもたらすことによるものとみられる。これによって、チャネルのドレーン領域における電界強度最大値が高くなり、エネルギーレベルのより高い電子を生じ電荷トラッピングが増加する。同じ理由により、より低いＶＮＤＲ値が得られる。
【０１４８】
したがって、ＬＤＤドーパント、エネルギーなどを適切に選ぶことにより、ＮＤＲデバイスについての所望のＰＶＲ値をある程度制御することができる。なお、ＮＤＲ−ＦＥＴ部分１０１５における浅いソース／ドレーン延長領域の形成をＩＧＦＥＴ部分１０１５’における浅いソース／ドレーン延長領域と同時並行的に行うことができる。上記ＮＤＲ ＦＥＴの浅いソース／ドレーン延長領域のドーパント濃度および接合の深さは、必要に応じて選択的（マスク利用の）イオン打込みによりＩＧＦＥＴと同じ値にすることもでき異なる値にすることもできる。また、実施例によっては、後述の高濃度ドープしたソース／ドレーン領域の形成のあと浅いソース／ドレーン領域を形成するのが望ましい。
【０１４９】
慣用のアニール工程は、損傷の修復およびＰＶＲ目標値の達成のためにＬＤＤイオン打込みのあと（ステップ４６５で記述のとおり）行う。
【０１５０】
図１５はＮＤＲ ＦＥＴのより高濃度にドープしたドレーン／ソース領域１０７０および１０７１と慣用のＦＥＴとを形成するステップ（ステップ４７０−４７５で記述のとおり）を示す概略的断面図である。この例では、深いソース領域およびドレーン領域は、ゲート電極の側壁に沿って形成したスペーサ１０２５によりゲート電極の端部からオフセットされている。これら側壁スペーサは、慣用の方法でスペーサ膜を堆積し異方性エッチングすることにより形成する。このスペーサ膜の厚さによって側壁スペーサの幅が定まり、したがってゲート電極からのオフセットの大きさが定まる。スペーサ形成には多様な技法が周知であり、それら技法をこの発明に用いることができる。ＮＤＲ ＦＥＴおよび非ＮＤＲ ＦＥＴの両方についてこれら側壁スペーサを同時に形成するのが好ましい。
ソース領域およびドレーン領域１０７０および１０７１（図４のステップ４７５）を、ヒ素やリンなどのｎ型ドーパントのイオン打込みおよびそれに続く損傷補修およびドーパント活性化のための慣用の手法による熱アニール工程（ステップ４８０）を用いて形成する。この特定の構成例では、ゲート電極１０６０は、その下の基板１００表面に打込みイオンが達することを防ぐのに十分な厚さを備える。
【０１５１】
簡略化した構成図である図１６に示すとおり、デバイス製造工程の最後には、（図４のステップ４８５，４９０および４９５）、シリサイト１０８５および１０８５を低抵抗金属・半導体コンタクト形成用にソースコンタクト領域、ドレーンコンタクト領域およびゲート電極に形成し、次に、一つ以上の絶縁性属間膜１０７５および１０７７の堆積、コンタクト孔の形成およびこれら孔への金属プラグ１０８１および１０８６の充填、相互接続用の一つ以上の金属層１０８３および１０８７の堆積およびパターニング、および水素含有雰囲気または重水素含有雰囲気の中での低温（３６０℃乃至４５０℃）アニールを行う。
【０１５２】
必要があれば金属配線形成用の多重金属層を絶縁層および金属層の交互積層の堆積およびパターニングにより形成する。シリサイトコンタクト１０８０および１０８５を、ケイ化チタン、ケイ化モリブデン、ケイ化コバルトまたはケイ化ニッケル組成物の低抵抗層で形成し、用途に応じて、ゲート領域またはソース／ドレーン領域の一方だけに接続するようにすることができる。プラグ１０８１および１０８６はタングステン、アルミニウム、銅その他の金属材料で形成できる。絶縁膜１０７５および１０７７はＣＶＤ膜や、スピンオンガラスや、空隙ほかの慣用の絶縁材料で構成できる。金属の相互接続層１０８３および１０８７はアルミニウム、銅その他の低抵抗金属で構成する。
【０１５３】
上述の方法により、一つ以上のＩＧＦＥＴ素子および一つ以上のＮＤＲ ＦＥＴ素子を含む半導体デバイスを慣用のプロセス技術の工程を用いて製造できる。上述の工程が、シリコン利用の共振トンネルダイオード、ダイオード動作用の２端子ＮＤＲ ＦＥＴ、サイリスタなど上記以外のＮＤＲデバイスの製造など上記以外の製造環境にも有用であることは当業者に認識されよう。
【０１５４】
図には明示していないが、ＮＤＲ ＦＥＴと慣用のＦＥＴとは、後続の工程でパターニングする共通層で構成される多数の領域、すなわち共通基板１０００，ゲート絶縁膜１０４０および１０４０’、導電性ゲート電極層１０６０および１０６０’、層間絶縁層１０７５および１０７７，および金属プラグ／層１０８１，１０８３，１０８６および１０８７などの領域を有する。また、両者はアイソレーション領域１０１０の一部を共用し、共通イオン打込み／アニール工程で同時並行的に形成するソース／ドレーン領域１０７０，１０７１，１０７０’および１０７１’を備える。
【０１５５】
ＮＤＲ ＦＥＴのドレーンがＩＧＦＥＴのドレーン／ソースに対応するように、またその逆の対応が得られるように、上記領域を直接に共用できる場合もある。２端子ダイオード動作用との間で上記領域を共用できることはもちろんである。上に述べた工程や層以外の工程や層を追加できること、上述の例がこの発明の内容の例示のみを目的とするものであることは理解されよう。例えば、ＩＣでは追加の相互接続層や絶縁層が通常用いられ、それらは共用され得る。
【０１５６】
実験結果のデータ
ゲート長１２０ｎｍのＮＤＲ ＦＥＴを、基本パラメータ、すなわちゲート絶縁層の厚さ７ｎｍ、チャネルイオン打込み線量２×１０１４ａｔｏｍｓ／ｃｍ２、ゲート酸化物形成後のＲＴＡアニール温度１１００℃、３×１０１５／ｃｍ２でヒ素ドープしたＬＤＤで試作した。
【０１５７】
なお、この試作プロセスは上述の好ましいプロセスと同一ではない。例えば、ゲート酸化膜堆積の前には熱アニールは施していない。また、Ｖｔの低下および閾値下揺れのためのチャネルへの相互ドーピング（例えばヒ素）も施していない。単一層のゲート絶縁材料層を用いた。すなわち、この試作プロセスは、ＮＤＲデバイスの所期の特徴および性能の試験、把握および慣用のＭＯＳ回路応用分野への適合性の確認を主たる目的とするものである。したがって、ここに得られた結果は、特定のデザインルールまたは特定の加工装置を用いて特定の製造施設内で特定のチャネル結合構造で実際に具体化したこの発明の特定の具体例または市場向け製造について得られる実際の結果をそのまま反映するとは限らない。
【０１５８】
しかし、この発明の多数の基本的特徴および利点の例示にこれら試験結果は有用であると発明者は考える。また、これらのデータは、切換可能なＮＤＲ付きのＦＥＴなどこの発明による製品の基本的動作の特徴をさらに裏付けるのに有用である。
【０１５９】
ゲートバイアスおよびゲート長への依存性
ＮＤＲ ＦＥＴの電流対電圧（Ｉ−Ｖ）特性のゲートバイアスおよびゲート長への依存性を測定した。図１７Ａはゲートバイアスの変化に伴うトランジスタ電流の変動を示す。ＶＮＤＲ以下のドレーンバイアスでは通常の変動傾向が見られるが、ゲート駆動電圧Ｖｇｓ−Ｖｔの増加とともにトランジスタ電流は直線的に変化する。ＶＮＤＲ以上のドレーンバイアスでは、電流はＶｄの増加とともに指数関数的に減少する。電流最低値はゲート駆動電圧の上昇とともに増加するが、電流最大値ほどに急速には増加しない。
【０１６０】
図１７Ｂおよび１７Ｃは、ゲートバイアスおよびゲート長の変動に伴う上記電流最大値および電流最小値をそれぞれ示す。
【０１６１】
図１７Ｂでは、ドレーン電流最大値が予想どおりゲート駆動電圧の上昇およびゲート長の減少とともに増加することが示されている。
【０１６２】
図１３Ｃには、ドレーン電流最小値もゲート駆動電圧の上昇とともに増加することが示されており、これはもっとものことと思われる。しかし、ドレーン電流最小値はゲート長の減少とともに減少している。これにも理由があるとみられる。すなわち、エネルギーレベルの高いキャリア（チャネルのドレーン側端部で発生）は高いドレーンバイアスでトラップされ、Ｖｔの上昇の原因となるからである。ゲート長の減少に伴って、これらのキャリアはチャネルのソース側端部近傍にトラップされ、Ｖｔをより効率的に上昇させる。
【０１６３】
図１７に示されるとおり、ゲート長の正味の効果はＰＶＲ値の大幅な増加である。なお、ドレーンバイアスの高い値では、チャネルにおけるドーピングのレベルが相対的に高いために、逆バイアスｐｎ接合降伏電流がドレーン電流の主要な成分となる。したがって、ＮＤＲトランジスタの電流最低値を把握するにはソース電流をモニタしなければならない。ソース電流についてのＰＶＲ値依存性を図１７Ｅに示す。ゲート長を１２５ｎｍに減少させるに伴ってＰＶＲ値は１００まで増加する。したがって、この試験結果に見られるとおり、この発明のＮＤＲ実施例はスケール則に合致しており、将来のサブミクロンプロセス技術への有用性を確保している。
【０１６４】
このＮＤＲデバイスの電流最低値を慣用のＭＯＳＦＥＴのオフ時漏洩電流と比較して有利になれば理想的である。このＮＤＲ ＦＥＴデバイスでは、オフ電流を２次元トラップ密度（単位面積あたりのトラップ数）によりごく効果的に（最新式のＦＥＴと異なったやり方で）制御することができる。
【０１６５】
温度依存性データ
電子の平均運動エネルギーは温度が高い場合に上昇するので、理論的にはこの発明は他のＮＤＲ構成よりも温度特性が優れているものと期待される。すなわち、トラッピング速度およびトラッピング解除速度、したがってＮＤＲ ＦＥＴの応答速度が温度上昇とともに改善されるものと期待される。しかし、チャネルにおける電子の平均自由行程は減少するので、ＮＤＲ効果を生ずるのに十分なエネルギーレベルの電子を生ずるにはより大きい強度の電界が必要になると考えられる。この必要性を満たす手法は上述のとおり多様である。
【０１６６】
ＮＤＲデバイスの一つの実施例についての追加の温度依存性データを図１７Ｆに示す。このデバイスは試験用に作成したが、この発明の多様な実施例の動作の特徴、すなわちＰＶＲ値が２５℃から１２５℃に至る広い温度範囲にわたってほぼ一定であるなどの特徴を表している。すなわち、この図から理解されるとおり、電流最大値が温度とともに増加する一方、電流最低値も増加するからである。したがって、この発明の実施例には、かなり広い温度範囲にわたって相対的温度依存性をもって動作するように設計できるものもある。
【０１６７】
図１７Ｆのグラフに示してあるとおり、温度が１２５℃に上昇するに伴って電流最大値および電流最小値の両方が小幅ながら上昇する。このグラフに対する注釈には、ドレーン電流Ｉｄに対応する線、およびソース電流Ｉｓに対応する記号などがある。黒丸の記号および太線は２５℃における測定値を示し、白丸の記号および点線は１２５℃における測定値を示す。
【０１６８】
電流最大値は約２０％だけ増加し、電流最小値は全温度範囲にわたり３倍以下程度の増加を示す。漏洩電流が温度に対して指数関数的に増加する慣用のＭＯＳＦＥＴに比べてこの変化は相対的に小さい。しかし、全体としてＮＤＲ ＦＥＴのＰＶＲ値（ＮＤＲデバイスの主たる性能指標）は広い温度範囲にわたってほぼ一定の値を保つ。
【０１６９】
したがって、この発明のＮＤＲ ＦＥＴは市販のＩＣ製品の動作温度仕様を十分に満たすことができる。上述の好ましいプロセスを用いて最適化したこの発明の実施例はごく広い温度範囲にわたって１０６以上のＰＶＲ値を達成し、軍用、航空宇宙用、車両用など厳しい温度環境における動作に適している。この特徴は、慣用のＣＭＯＳプロセスとのプロセス互換性と併せて、このＮＤＲ ＦＥＴを高密度ＩＣ用として有望なものとしている。
【０１７０】
トンネルダイオードや共振トンネルダイオードやサイリスタや空間転送トランジスタなど従来技術によるＮＤＲデバイスが高い温度で大幅に性能劣化することに注目すべきである。例えば、サイリスタ利用のメモリは、７５℃で安定動作を保証するには、比較的高い（＞１ｎＡ）保持電流で動作させる必要がある。いわゆる単一トランジスタ（ＤＲＡＭ利用の）ＳＲＡＭは、高温度動作では消費電力が大幅に増大する。トランジスタ経由の漏洩の増大を補償するためにリフレッシュ周波数を上げる必要があるからである。
【０１７１】
種々のプロセスパラメータを通じたＰＶＲ値およびＶＮＤＲ値の制御
諸プロセスパラメータがＰＶＲ特性およびＶＮＤＲ特性に及ぼす影響を併せて精査した。この調査は試作品に現れる多様な測定結果についてＰＶＲ値およびＶＮＤＲ値を調べることによって行った。図１７Ｇにみられるとおり、図１７Ａ乃至図１７Ｆの結果を生じたゲート酸化膜厚７ｎｍのＮＤＲ試験デバイスウェーハＡ３対応の記号Ｗ＃Ａ３で示した。これ以外のウェーハプロトタイプも次の項目を含む諸変動パラメータについて試験した。すなわち、
（１）電荷トラップ形成のための互いに異なるチャネルイオン打込み線量（すなわち、ホウ素２＊１０１４ａｔｏｍｓ／ｃｍ２または３＊１０１４ａｔｏｍｓ／ｃｍ２）、
（２）互いに異なる低濃度ドープした不純物（Ｐ＋またはＡｓ＋）、および線量、
（３）互いに異なるゲート酸化膜形成後のアニール工程の条件（ＲＴＡまたは炉）、
（４）互いに異なる上記再酸化工程の条件、
（５）互いに異なるゲート絶縁膜厚。
【０１７２】
ゲート長１８０ｎｍのＮＤＲ ＦＥＴのＰＶＲ値およびＶＮＤＲ値を図１７Ｇおよび図１７Ｈにそれぞれ総括してある。これら図においては、ドレーン電流値を編みかけつきの棒グラフで、ソース電流値を太線棒グラフでそれぞれ示してある。いくつかの基本的観測がこの試験データから得られ、ＮＤＲの特定の具体例についてのＰＶＲ値やＶＮＤＲ値の高精度制御に有用である。より詳細に述べると、製造プロセス進行中に一つ以上の標準的加工工程を微調整することによって所望のＰＶＲ／ＶＮＤＲ目標値を実現できることが分かる。これによって、広い範囲のＰＶＲ値やＶＮＤＲ値が可能になり、ＮＤＲプロセスについて予測可能で信頼性の高い結果が確実に得られるようになる。
【０１７３】
好ましい実施例ではＶＮＤＲを電源電圧Ｖｄｄの半分よりも僅かに低い値に、すなわちＶＮＤＲ≦Ｖｄｄ／２に設定する。しかし、上述の適切なプロセス制御により半導体基板の互いに異なる領域に互いに異なるＶＮＤＲ値を達成することができる。
【０１７４】
上述の試験結果のデータが示すとおり、この発明に特有の構造および特徴的動作により、一つ以上の慣用の加工工程を用いた慣用の製造施設内で所望のＰＶＲ値特性やＶＮＤＲ値特性を容易に設定し制御することができる。したがって、多様な用途について適切なＰＶＲ値およびＶＮＤＲ値の目標値を確実に達成することができる。ＰＶＲ値およびＶＮＤＲ値の制御に用い得るプロセス変形の多数の例を上述の説明は提供するが、当業者にはそれら以外の例も自明であろう。したがって、この発明は上述のＰＶＲやＶＮＤＲのプロセス制御技術の単一の変形またはそれら変形の組合せに限定されるものではない。
【０１７５】
チャネルイオン打込み線量の制御を通じたＰＶＲ値およびＶＮＤＲ値の制御
図１７Ｇは、ホウ素イオン打込み線量を上げると高いＰＶＲ値が得られることを示している。電荷トラップの密度とＳｉ／ＳｉＯ２界面近傍の酸化物層にとり込まれるホウ素との間には相関関係があるので上述の結果は予期されたとおりである。しかし、前に述べたとおり、電荷トラップの密度はトラップ相互間伝導の回避のために高くしすぎてはならない。
【０１７６】
図１７Ｈは、反転層における縦方向電界の平均値が高いために、ホウ素イオン打込み線量の高い値に対してＶＮＤＲ値が少し低いことを示している（Ｖｔが大きいために１Ｖのゲート駆動電圧を得るにはＶｇの値を大きくする必要がある）。縦方向電界の大きい値に対しては、横方向電界（したがってＶｄ）は、トラップされ得るホットエレクトロンの発生のために大きくする必要はない。
【０１７７】
したがって、任意の製造環境で用いるイオン打込みの種類／線量の選択によって所望の、または目標のＰＶＲ値／ＶＮＤＲ値を得ることができる。
【０１７８】
ゲート酸化層形成後のアニール工程を通じたＰＶＲ値およびＶＮＤＲ値の制御
図１７Ｇに示されるとおり、１０００℃炉アニール工程に比べて１１００℃ＲＴＡでは大幅に大きいＰＶＲ値が得られる。これは、Ｓｉ／ＳｉＯ２界面における電荷トラップの密度が１１００℃ＲＴＡではより高くなることを示している。したがって、任意の製造環境で用いる熱アニール工程のタイプを選ぶことによって、所望のＰＶＲ値を得ることができる。
【０１７９】
この場合は、ゲート酸化層形成後のアニール工程の条件へのＶＮＤＲ値の強い依存性は実験データ（図１７Ｈに示される）には示されていない。
【０１８０】
ＬＤＤイオン打込み線量を通じたＰＶＲ値およびＶＮＤＲ値の制御
図１２Ｇに示されるとおり、リンでドープしたＬＤＤに比べてヒ素でドープしたＬＤＤの場合にＰＶＲ値は大幅に大きくなる。これは、ヒ素の拡散がリンよりも低速であり、したがってＬＤＤドーピング濃度はヒ素の場合の方が高くなるためであるとみられる。これによって、チャネルのドレーン領域における電界の最大値が高くなり、より程度の高いホットエレクトロンが生じ、より多くの電荷トラップが生ずる。実験に用いたウェーハではＬＤＤイオン打込みによる損傷は、ヒ素イオン打込みの高線量（３×１０１５ａｔｏｍｓ／ｃｍ２）については完全にはアニールされておらず、そのために電流最大値は低下し最小電流値は上昇し、したがってＰＶＲ値は劣化している。この状態は周知のアニール手法により補修できる。
【０１８１】
図１７Ｈには、リンでドープしたＬＤＤに比べてヒ素でドープしたＬＤＤの場合にＶＮＤＲ値が小さいことが示されている。これは、チャネルのドレーン領域における電界の臨界最大値を達成するのに必要なドレーンバイアスが低いことによる（ＬＤＤドーピング濃度が高いために）。
【０１８２】
したがって、ＬＤＤ工程は慣用のＭＯＳプロセスを用いた所望のＰＶＲ／ＶＮＤＲ値微調整設定のもう一つの手法を提供する。
【０１８３】
ゲート酸化物層の厚さによるＰＶＲ値およびＶＮＤＲ値の制御
図１７Ｊおよび図１７Ｋは同様のＰＶＲ値およびＶＮＤＲ値の試験データをそれぞれ示すが、ゲート酸化膜の厚さが僅かに小さい（５．５ｎｍ）ことだけが異なっている。可変ＰＶＲ値の実現のもう一つの手法をプロセス設計者に提供するのでこのデータも有用である。すなわち、これらの図に示されるとおり、ゲート絶縁層の厚さ７ｎｍの比較対象ＮＤＲデバイスに対して、他のパラメータをすべて等しくしたこの例のデバイスではＰＶＲ値が全体として小さくなっている。
【０１８４】
したがって、ゲート酸化物層を厚くするとより大きいＰＶＲ値が得られる。この結果は、電荷トラップの密度（ＮＴ）が一定であればゲート誘電体層の厚みが大きいほどＶｔの上昇への影響が大きいこと、すなわち、
ΔＶｔ≒ｑ＊ＮＴ／Ｃｏｘ
であることから予期される。
【０１８５】
例えば、ＮＴ＝５×１０１２／ｃｍ２およびＳｉＯ２ゲート誘電体層厚さ７ｎｍの場合、Ｖｔ≒１．６であり、１０６に近いＰＶＲ値が得られる（Ｖｇｓ−Ｖｔ＝１Ｖ，Ｓは約１００ｍＶ／ｄｅｃと仮定）。また、実効的ＰＶＲ値は、電流最大値を上げたり電流最小値を下げたりするようにゲートバイアスを動的に変えることによって、上げることが（１００×まで）できる。この種のＮＤＲデバイスの動作中の回路内ＰＶＲ値調整はある種の実施態様で利用できるこの発明のもう一つの利点である。
【０１８６】
図１７Ｋは、ゲート酸化物層の厚さがより大きい場合に、反転層内の縦電界の平均値が大きくなるために、ＶＮＤＲ値が僅かに低くなることを示す（Ｖｔが高いためにゲート駆動電圧１Ｖを得るのにＶｇを高くする必要がある）。縦電界が大きい場合はトラップされ得るエネルギーレベルが高い電子の発生のために横電界（したがってＶｄ）を高くする必要はない。
【０１８７】
上述の理由により、所望のＰＶＲ値／ＶＮＤＲ値を任意の製造環境の中でのゲート絶縁物の種類と厚さとの選択によって得ることができる。
【０１８８】
蒸気アニールによるＰＶＲ値およびＶＮＤＲ値制御
蒸気アニール工程の効果は、上述の実験結果から明確な形で確認することはできない。図１７Ｊに示されるとおり、ゲート酸化物層が比較的薄い（５．５ｎｍ）場合は、蒸気アニール工程の採用によりＰＶＲ値は高くなる。しかし、図１７Ｇに示されるとおり、ゲート酸化物層が厚い場合は、蒸気アニール工程の採用により最低限の（しかし一貫して）減少がみられる。
【０１８９】
蒸気アニール工程を用いるとＶＮＤＲ値は全般的に下がる。
【０１９０】
これらの実験結果は、前にも述べたとおり、蒸気アニール工程はＳｉ／ＳｉＯ２界面近傍に追加の電荷トラップを形成するのに有用であることを示唆している。しかし、ゲート酸化物層が厚い場合は、蒸気アニール工程によりホウ素拡散が上記界面から離れた部位で高まる（したがって界面でのトラップ状態の密度を低下させる）こともある。
【０１９１】
したがって、ある種の結合構造については、ＮＤＲデバイスの製造に蒸気アニールプロセスを用いることによって所望のＰＶＲ値／ＶＮＤＲ値を得ることができる。
【０１９２】
ＮＤＲ ＦＥＴの信頼性
ＮＤＲ ＦＥＴでは、Ｖｄｓ＞ＶＮＤＲの場合に、電荷キャリアが極度に薄い界面間酸化物膜をトラップに入る向きまたはトラップから出る向きに通り抜ける。これらキャリアの大部分は、新たなトラップを「トンネル酸化物」内に形成させるに十分な運動のエネルギーを備えていない。新たなトラップを「トンネル酸化物」の内部に形成しようとする場合も（例えば電子エネルギー分布の末尾領域における高エネルギー電子により）、それら新たなトラップは当初からのトラップの近傍よりもＳｉ／ＳｉＯ２界面の近傍に形成されるので、ＮＤＲ ＦＥＴの動作速度を上げる作用をする。
【０１９３】
ＮＤＲ ＦＥＴの信頼性は明確な形では試験していないが、ＳｉＯ２に関する既存の周知技術からみると、慣用のＭＯＳＦＥＴと同等またはそれを上回る信頼性を備えると考えられる。酸化物層の厚さを小さくするに伴って降伏電荷ＱＢＤが増加する傾向（厚さが零になると無限大になる）からみると、ＮＤＲ ＦＥＴの「反復使用可能性」は極めて高い（例えば、高Ｖｔ値と低Ｖｔ値との間の反復１０１２回以上）と考えるのが妥当である。
【０１９４】
チャネル内の慣用のホットキャリア（すなわち、＞３．１ｅＶ）は、周知のとおり、酸化物界面および酸化物バルク領域に損傷を与え、それによってＭＯＳＦＥＴの性能を低下させる。ＮＤＲ ＦＥＴデバイスではホットキャリアの量はエネルギーの高いキャリア（すなわち約０．５ｅＶ）のみが生じ高いＶｄｓではトランジスタがオフ状態になるので限られており、そのためにこの種のデバイスはより優れた実験結果を生ずるものとみられる。酸化物層の中に埋め込まれたトラップに入り込む高エネルギーの電子は損傷を生ずるに十分なほどには「ホット」でない。したがって、このＮＤＲ ＦＥＴデバイスは通常の用途に用いる妥当な程度に高い信頼性をもたらすものとみられる。
【０１９５】
ＮＤＲ試験／ストレス付与／トラップ機能強化
図１８は製造工程の進行中にＮＤＲデバイスの試験や電界トラップ分布の強化に使うことのできる基本プロセス１８００を図解する。この発明のＮＤＲデバイスに用いるメカニズムの性質のために、通常の製造工程の進行中または終了後にトラッピング層の中のトラップの密度や分布を意図的に変えることが可能である。他の例では、出荷後の使用中における予測可能で安定な性能を確保するように、特定のトラップ分布を試験進行中などに修正するのが望ましい。
【０１９６】
したがって、図１８に示すとおり、第１のステップ１８１０はこの明細書または前掲のKingほか名義の出願に記載した多数の技法の一つを用いて電荷トラップを形成することに関連している。次に、ステップ１８１２において、実際のデバイスまたは試作構造についてＮＤＲ性能特性を測定する。
【０１９７】
界面近傍に追加のトラップを形成することやデバイス内に既存のトラップの分布を変えることなどのために、「ストレス」ステップ１８１５を次に用いる（製造工程進行中または試験／焼込み段階で）。これら試験のパラメータ（すなわち、時間、強度など）は、フィールドで遭遇する程度以上のストレスをデバイスにかける目的で設定する。その詳細は用途によって異なり、周知の手法および実地試験によって設定できる。このようにして、デバイスの販売前にそのデバイスの特性を修正する製造／試験プロセスの進行中に新たなトラップを形成したり既存のトラップ分布を変更したりすることができるものと期待される。すなわち、上記デバイスを含むウェーハを、ＮＤＲ特性が実際の使用中にドリフトしたり変わったりすることがないように、前もってストレスに曝すのである。
【０１９８】
上述のストレスを与えるのに好ましい手法は、ＮＤＲデバイス（または試作構造）のゲート領域、本体領域、ソース領域およびドレーン領域にバイアスをかけて、ステップ１８２０に示すとおり、予め定めた時間長にわたり、または予め定めた反復回数にわたり、ゲート絶縁層を通り抜ける高エネルギー電子を多数発生するようにする手法である。例えば、ゲート・本体間バイアス電圧を適切に高めることによって、チャネルからゲート絶縁層を通じて（トンネル注入を通じて）電流を流すことができる。このストレス付与により、絶縁層の中にもトラップが形成される。ＮＤＲデバイスの製造工程進行中に試験を行う場合は、トラップ分布を上述のとおり変えるのに追加の熱処理工程を用いることができる。ホットキャリアの生成やトラップ分布の変更などには、光線照射など上記以外の手法も用いることができる。
【０１９９】
ステップ１８２５では、ＮＤＲデバイス（または試験用構造）のＮＤＲ性能の２番目の測定、すなわち性能指標が目標値に達したかまたは横這いになったかを調べるための切換速度、ＰＶＲ値、ＶＮＤＲ値などの測定を行う。目標値到達または横這い状態のチェックの場合は、ストレス試験は反復して行うことができ、反復のある回と次の回との間で改善がみられないときは試験を中止する。
【０２００】
ステップ１８３０で追加のストレス試験／バイアス付与が適切であるとみられた場合は、ストレス付与サイクルを所定の時間またはサイクル数にわたり再び課する。反復のある回から次の回へバイアス強度を高めて最高レベルまでデバイスへのストレスを強めることが望ましい場合もある。
【０２０１】
ＮＤＲ特性の改善が横這いになるか性能目標値に達した場合はステップ１８３５において試験は完結する。
【０２０２】
プロセス１８００の利点は、上述のストレス付与ステップがトラッピング領域に追加の恒常的トラップを形成するという副産物を伴うことである。それら追加のトラップは、界面近傍にある場合は、ＮＤＲ切換速度をさらに高める作用がある。すなわち、慣用のＭＯＳＦＥＴの製造の場合と対照的に、トラッピングサイトの追加を有利な形で利用できる場合があるのである。
【０２０３】
また、当業者には明らかなとおり、この発明の実施例は、デバイスの正常動作に起因する「新たなトラップ」形成プロセスの自然発生に一部基づきフィールドでの時間の経過とともに動作特性が改善される。したがって、この発明の実施例では、市販ＩＣにおける使用の場合、時間の経過とともに動作速度が実際に上昇する。
【０２０４】
なお、上述のプロセスを特定用途の特定施設で実施するときは単一の試験／較正ウェーハのみに全面的に適用して、ストレス付与プロセスは追加の個々の測定を要しない後続のウェーハプロセス工程で較正できるようにする。すなわち、ストレス試験プロセスそのものは、特定の施設で得られるウェーハのうちの一つ以上の代表的ウェーハからの結果に基づいて設計し最適化することができる。そのあと、ストレス試験をＮＤＲ性能のチェックまたは再確認を要することなく自動的に行う。
【０２０５】
代替的には、試験プロセス１８００を、ＮＤＲ特性のモニタおよび目標性能達成の有無の判定のために、製造施設で重要なＮＤＲ工程のあとの任意の時点で行うこともできる。ステップ１８２５で得られた判定結果は、それ以降のプロセス工程を不一致解消用修正のために変更するのに用いる。
【０２０６】
この発明の主要点を明らかにするために、実施上の詳細は上の説明において省略してある。モニタリング、ストレス付与および制御プログラムの詳細は、多くの場合、用途に応じて適宜判定できるので、述べていない。また、これらの実施例は好ましいＮＤＲ ＦＥＴデバイスやトラッピング利用のデバイスに関連して説明したが、この発明の原理はこの明細書の記載内容よりも広く、ＮＤＲ／トラッピング特性のモニタを要する諸用途に使えることは当業者には明らかであろう。したがって、この発明はここに述べた実施の態様に限定されない。
【０２０７】
ＮＤＲ動的ＰＶＲ調節
この発明のもう一つの側面は、製造プロセス進行中にＮＤＲデバイスが完成したあとでも、この明細書で総括的に動的ＰＶＲ調整プロセスと呼ぶプロセスにより、ＮＤＲデバイスのＰＶＲ値を調節することができる。これによって、従来技術では不可能であって「適応型」ＮＤＲデバイスが得られる。
【０２０８】
換言すると、通常の回路動作の進行中にＰＶＲ特性を変える必要のあるような、すなわち適応的特性を要する環境ではこの発明のいくつかの実施例を利用できる。このような形で、一つの回路を一つの時点では第１のＰＶＲ値で動作させ、それよりもあとの時点では第２のＰＶＲ値で動作するのに適応させることができる。ＰＶＲ値は、所望の動作電圧、電力またはクロック周波数などの変化に応答して、急速に変えることができる。したがって、例えば、ＮＤＲ（または電荷トラップ）デバイスを含む回路を、休止モードの期間中に、漏洩電流を減らすように低電力動作化できる。上述の説明からこれ以外の例も明らかであろう。
【０２０９】
図１９Ａに示すとおり、集積回路１９００は、ＮＤＲ利用の論理回路１９０５およびＮＤＲ利用のメモリ回路１９１０の一方または両方と、追加の非ＮＤＲ回路１９１５とを含む。この発明の実施例は上述の例の場合と同様に慣用のＭＯＳトランジスタと互換性のある加工工程を用いて形成できるので、多数の用途についてこれら実施例および慣用のＭＯＳトランジスタを一体化することができる。ＮＤＲ論理ＰＶＲ制御回路１９２０およびＮＤＲメモリＰＶＲ制御回路１９２５により、ＮＤＲ利用論理回路１９０５およびＮＤＲ利用メモリ回路１９１０のＰＶＲ特性を後述のとおり選択的にそれぞれ制御する。当業者には明らかなとおり、この図は簡略化した図解であり、集積回路１９００が論理回路とメモリ回路との両方を利用したり必要としたりするとは限らない。
【０２１０】
なお、ＮＤＲ利用のメモリ回路１９１０は、第１の特定のＰＶＲ値を要する第１の種類のＮＤＲ素子を含む一つ以上のメモリアレー、ラッチ、レジスタなどを備え得る。ＮＤＲ利用の論理回路は、算術演算、論理演算などを行うように構成した標準的論理ゲートで構成することができ、第２の特定のＰＶＲ値を要する第２の種類のＮＤＲ素子を含む。これら二つの種類のＮＤＲ素子は両方ともＮＤＲ ＦＥＴとするのが好ましいが、ＮＤＲ ＦＥＴとそれ以外のＮＤＲ素子（ダイオード、サイリスタ）との組合せでも、後者が何らかの変形可能なＰＶＲ特性を備える限り、差し支えない。
【０２１１】
数多くの用途について、メモリ回路１９１０で用いる第１の種類のＮＤＲ素子と、論理回路１９０５で用いる第２の種類のＮＤＲ素子とは所要動作要件が異なり、所要ＮＤＲ特性も異なる。したがって、この発明を用いた「混合」型のシステムには、互いに異なるＰＶＲ値、ＶＮＤＲ値、ゲートバイアス電圧値、ソース／ドレーンバイアス値などのＮＤＲ特性を有する互いに異なる種類のＮＤＲ素子を用いるものもあるとみられる。
【０２１２】
また、互いに異なる種類のＮＤＲ素子が、図１９Ｂに示すとおり、互いに異なる動作期間に互いに異なるバイアス値を備える場合もある。この種の動作の利点は注目に値する。すなわち、ＮＤＲデバイスは、第１の期間中は第１のＰＶＲ特性に基づき電流最大値ＩＨＩＧＨおよび電流最小値Ｉ１ＬＯＷで動作できる。あとの時点では、ＮＤＲデバイスの電流最小値をＮＤＲ ＦＥＴへのゲートバイアス電圧をただ下げることにより減らすことができる。その結果最小電流はＩ２ＬＯＷになり、ＮＤＲデバイスのＰＶＲ値が変化する。すなわち、ＩＨＩＧＨ／Ｉ２ＬＯＷの比がＩＨＩＧＨ／Ｉ１ＬＯＷの比を大幅に上回るからである。これは、ＮＤＲ ＦＥＴの休止状態の電力消費が動作中に変動して電力消費特性をさらに改善できることを意味する。この点は、ゲート電圧ＶＧに伴ってソース／ドレーン電流も増加することを示す図１７Ａからも明らかである。同様に、ゲート電圧の低下により、ソース／ドレーン電流も減少する。したがって、この発明の好ましい実施例には適応型ＮＤＲ特性を示して動作するように構成できるものもある。
【０２１３】
図１９Ｂを参照すると、ＮＤＲメモリ回路１９１０またはＮＤＲ論理回路１９０５の所望の動作特性の変化にそれぞれ応答して、ＮＤＲメモリＰＶＲ制御回路１９２５またはＮＤＲ論理ＰＶＲ制御回路１９２０（場合に応じて）による制御のもとにＩ１ＬＯＷからＩ２ＬＯＷへの遷移が起こる。この例では、図１９Ｂに示すとおり、遷移は初めに大電流状態から小電流状態になされ、次にその小電流状態からさらに低い電流状態になされて電力の減少に導く。ＮＤＲデバイスを正常ＰＶＲ値状態に復帰させるには、正常ゲートバイアス電圧を再び印加し、デバイスを最小電流（Ｉ１ＬＯＷ）の若干高い状態に切り換える。このあとソース／ドレーン電圧が非ＮＤＲモードに変わると、チャネル内の電流は特定の電圧ＶＮＤＲで再びＩＨＩＧＨに到達する。
【０２１４】
特定の低電力モードでは不要な電力消費を削減するのが望ましく、この発明はその動作を行う例を提供する。また、メモリ用および論理用の両方のために漏洩電流を減らすのが望ましく、上述の手法は二つの種類の回路に使うことができる。例えば、メモリ回路の場合は、正常のアクセス動作（読出し／書込み動作）の期間中はある量の駆動電流が必要になり、そのために比較的大きいＩＨＩＧＨを提供するのが望ましい。しかし、データ蓄積の場合は、電力消費を最小にするのが望ましく、できれば電流最小値をＩ１ＬＯＷからＩ２ＬＯＷに遷移させるのが好ましい。例えば、ＳＲＡＭセルでは、データラッチするには高いＰＶＲ値は必要でないが、低い待機電力のために高いＰＶＲ値が望ましい。同様に、ＮＤＲデバイスの高速ディジタル論理用途では、低電力動作には大きいＰＶＲ値が望ましいものの回路の適切な動作にはＰＶＲ値は大きい値である必要はない（たいていの回路には１０以下で十分）。ＰＶＲ値が大きすぎる場合は、ＮＤＲデバイスが「最小」電流状態から「最大」電流状態に遷移するのにより長い時間を要するので、回路動作は低速度になる。
【０２１５】
したがって、この発明の役に立つ一つの用途は、適応型ＮＤＲデバイス、すなわち高アクティヴィティ動作（通常は高速動作）を確保するためにＰＶＲ値を高く設定し、低アクティヴィティ動作（例えば１パーセント以下のアクティヴィティ率のＳＲＡＭ）のためにＰＶＲ値を低く設定した適応型ＮＤＲデバイスである。したがって、特定の用途のためのＰＶＲ値を所望の動作モードを許容するように動的に変えることができる。ＰＶＲ値を調節するか否かの決定は、集積回路／計算システムの電力調整回路により慣用の形で発生した制御信号に応答して、行うことができる。
【０２１６】
逆に、図１９Ｃに示すとおり、ＮＤＲデバイスが小電流状態（最小電流状態も含めて）にあるとすると、スイッチオンの時点で、印加ゲートバイアス電圧が幾分高いことに基づき、デバイスを正常ハイの電流Ｉ２ＨＩＧＨよりも少し高い電流値に遷移させることができる。この動作モードがあまり使われない場合は、ＮＤＲデバイスの通常動作の期間中に特定のＰＶＲ値を増加させるもう一つの機会を提供する。
【０２１７】
同様にして、ＮＤＲデバイスのＰＶＲ値を必要に応じてゲートバイアス電圧を変えるだけで一つのモードから次のモードに変えることができ、それによって、比較的高い最小電流値から（すなわちＩ１ＬＯＷから）比較的低い最大電流値に遷移させることができる。これは動作速度の利点をもたらし、ＰＶＲ値が臨界的でない場合は有利な特徴となり得る。
【０２１８】
ＮＤＲデバイスのＰＶＲ値を変えるもう一つの手法はこのデバイスをＮＤＲモードへまたはＮＤＲモードから切り換える動作速度を変えることによる手法である。すなわち、図１９Ｂを参照して、ソース／ドレーンバイアスを第１の期間中にＩＨＩＧＨの点で第１の速度でオンオフ切り換えすると、第１の数のキャリアをトラップできる。それらトラップされたキャリアはチャネルを空乏化するように作用し、ＮＤＲ効果によりチャネルを遮断するようにする（またはチャネルをＩ２ＬＯＷのレベルにする）。他の動作モードの期間中にＩＨＩＧＨから始めて切換え速度を上げた場合は（すなわち、期間を短くした場合は）より少数のキャリアがトラップされ、ＰＶＲ値が小さくなる。電流がレベルＩ１ＬＯＷまで低下するのは、それらトラップされたキャリアによるものであるからである。切換え速度を逆に下げると、それに対応してＰＶＲ値は増加する。したがって、実際には同一のＮＤＲ構成がソース／ドレーンバイアスの切換え速度によって互いに異なるＮＤＲの振舞を示す。ＰＶＲ値をある目標値（例えば１０）以上にする必要のない論理回路の場合は、切換え速度を上げて狭いＩＨＩＧＨ値およびＩＬＯＷ値の範囲で動作させて全く差し支えない（または望ましい）。
【０２１９】
この発明のもう一つの利用可能な特徴は、ＮＤＲ ＦＥＴにおいては上記チャネル界面近傍のゲート絶縁物にトラップが分布することである。この界面またはその隣接部位にあるトラップは電子の捕獲および捕獲解除をより低速で行う。したがって、ＮＤＲ ＦＥＴのＰＶＲ値は、初期（１ｐｓ以内）には低い値（１０以下）で始め、より高い値に向かって落ち着く（例えば１ナノ秒後）ようにすることができる。これによって、切換え頻度の低い回路（例えばメモリ）には大きいＰＶＲ値を、切換え頻度の高い回路（例えば論理回路）には小さいＰＶＲ値を、すなわち自然な形の動的ＰＶＲ値を提供する。
【０２２０】
動的ＰＶＲ値制御手順のプロセス流れ図を図１９Ｄに示す。可変ＰＶＲを備えるＮＤＲデバイス（またはそれ以外のトラップ利用デバイス）をステップ１９３５において集積回路内に形成する。ＰＶＲ公称値をステップ１９４０において設定する（すなわち、上述の一つ以上の加工工程を通じて）。このデバイスのフィールドにおける動作中など上記よりもあとの時点のステップ１９４５でＰＶＲ値調節の要否で判定する。用途によって定まる必要性に応じて、一つ以上のＮＤＲ回路（論理回路やメモリ回路）のＰＶＲ値をステップ１９５０で切換え速度の調節やゲートバイアス変動により調節する。これらは単なる例であり、これら以外の動的ＰＶＲ値達成方法も当業者に自明であろう。
【０２２１】
また、この発明をＮＤＲ ＦＥＴ素子について上に述べてきたが、動的ＰＶＲ値または適応型ＮＤＲデバイスの利用が、可変ＰＶＲ振舞を含み得るダイオード、サイリスタなど上記以外のＮＤＲ素子にも可能であることは理解されよう。
【０２２２】
共通基板上などの可変ＰＶＲ値および可変ＶＮＤＲ値ＮＤＲ回路
図２０Ａ乃至図２０Ｂを参照してこの発明のさらに他の実施例を説明する。これらの実施例は、この発明のＮＤＲデバイス製造プロセスがごく柔軟性に富んでおり、互いに異なる特性の多様なＮＤＲデバイスを提供可能にすることに基づいている。
【０２２３】
図２０Ａに示した最も単純な実施例の一つでは、製造ライン（ｆａｂ）の中の半導体プロセス装置２０００（すなわち、イオン打込み装置、炉、薄膜堆積反応器など）を基板（シリコンウェーハなど）上のＮＤＲ特性、例えばＰＶＲ値などについての所望の目標値設定のために予め確定ずみの「レシピ」２００１にしたがってプログラムできる。例えば、第１のタイプの基板上のＮＤＲデバイスの第１のタイプに対しては、不純物の種類（ホウ素）と所定のエネルギーおよび線量（例えば２＊１０１４ａｔｏｍｓ／ｃｍ２）でイオン打込み装置をプログラムできる。第２のタイプの基板上の第２のタイプのＮＤＲデバイスに対しては、同じイオン打込み装置をより高い線量（すなわち３＊１０１４ａｔｏｍｓ／ｃｍ２）にプログラムできる。
【０２２４】
イオン打込みを特定する情報は、ウェーハ２００２または一群のウェーハに対して用いるべきレシピを製造装置オペレータに指示する「指示カード」に符号で示す。オペレータはその符号を制御モジュール２００３に入力し、ローダ２００４からの基板２００２がアンローダ２００６に進む過程でプロセス装置２００５からレシピどおりの加工を受けるようにする。製造施設の中の上記以外の装置に対しても同様のプログラミングを行い、互いに異なる基板／ウェーハ／回路の互いに異なる用途について適切なＮＤＲ特性が製造中に自動的に得られるようにする。
【０２２５】
例えば、堆積装置は、ＮＤＲデバイスおよび非ＮＤＲデバイスの両方のゲート絶縁層の形成を同時並行的に、しかもＮＤＲデバイスの種類に応じて互いに異なる厚さで形成するように、ゲート絶縁物の二つの別々の材料を順次に堆積するようにプログラムできる。すなわち、多様なＮＤＲデバイスの製造を、慣用の製造施設内の既存の装置で容易に一体化する途切れないやり方で達成することができる。
【０２２６】
図２０Ｂに示すとおり単一の基板２０１０内に互いに異なる種類のＮＤＲデバイスを含めることを設計者が意図する場合もあろう。このような構成は、例えば、第１の種類のＮＤＲデバイスをメモリ回路に用い第２の種類のＮＤＲデバイスを論理回路に用いたシステムオンチップ構成などの混成回路環境に有用であろう。前述のとおり、ＮＤＲ利用のＳＲＡＭセルには低電力動作用に比較的大きいＰＶＲ値が重要である。しかし、ＮＤＲ利用の論理ゲートではＰＶＲ値は相対的に小さく（すなわち１０のオーダーの値）できる。したがって、ＮＤＲ論理回路およびＮＤＲメモリ回路の両方を共通の基板に形成する必要がある場合は、スループットと一体化の改善のために製造工程を共通にする一方、互いに異なる種類のＮＤＲデバイスを個々に最適化できるようにすることが多くの場合可能である。
【０２２７】
二つの互いに異なる種類のメモリデバイス、または二つの互いに異なる種類の論理デバイスに別々の種類のＮＤＲ特性を用いることもできる。ＮＤＲデバイスの従来技術による製造方法では共通の製造プロセスの期間中にＮＤＲ特性に十分な差をつけることは容易ではない。しかし、この発明の実施例の中には、ＮＤＲ領域＃１，ＮＤＲ領域＃２，・・・、ＮＤＲ領域＃Ｎで示した複数の互いに別々のＮＤＲ領域２０１２と、非ＮＤＲ領域＃１，非ＮＤＲ領域＃２，・・・、非ＮＤＲ領域＃Ｎで示した複数の互いに別々の非ＮＤＲ領域２０１１とを単一の基板２０１０に形成することができる実施例もある。
【０２２８】
互いに異なるＮＤＲ領域を形成する簡単な方法は、ウェーハの加工中に互いに異なる加工条件に互いに異なる領域を曝すように選択性マスキングを用いる方法である。選択性マスキングの手法は半導体製造技術の分野で周知であり、この発明はそれら周知の手法の任意のものを用いることができる。例えば最初のイオン打込み工程中には特定の第１のイオン打込み材料を特定の線量および分布でＮＤＲ領域＃１だけが受けるように、基板２０１０にマスキングを施す。前述のとおり、トラップ形成のためのＮＤＲイオン打込みの特定の材料、線量およびエネルギーは、ＮＤＲデバイスのＰＶＲ値やＶＮＤＲ値の目標値の画定および設定に用いることができる。次に、第２のイオン打込みの工程中には、ＮＤＲ領域ＮＤＲ＃２のみが第２のイオン打込み材料、線量および分布でイオン打込みを受けるように基板２０１０をマスキングする。もちろんこれは一つの例に過ぎず、他に多数の変形があることは当業者には明らかであろう。
【０２２９】
もう一つの代替的手法では第１のＮＤＲ領域のゲート長を第２のＮＤＲ領域のゲート長と異ならせる。この発明は前述のとおりチャネルサイズのスケール則を維持するので、二つの互いに異なるゲート長により二つの互いに異なるＮＤＲ特性を得ることができる。二つの互いに異なる種類のＮＤＲデバイスを全く同一のプロセス条件で製造し、両者間のゲート長の差だけによって周知で予測可能なＰＶＲ値およびＶＮＤＲ値を与えることができる。論理回路とメモリ回路には互いに異なるデザインルール（チャネル長を含む）を用いることが多いので、これら二つの互いに異なる回路に別々のＮＤＲ特性を与えるもう一つの手法として使える。
【０２３０】
さらに、論理回路とメモリ回路とではクロック周波数、電源電圧、消費電力などが異なることが多いので、上記別々の領域の中のＮＤＲ構成も互いに異なる場合が多く、動作特性の差の付与に利用できる。例えば、メモリセルのＶＮＤＲは、同一基板の中の論理ゲートのＶＮＤＲよりも実質的に高い値に設定される。すなわち、メモリセルの用いる電源電圧が論理回路よりも高いからである。これら以外の例も当業者には自明であり、したがってこの発明はこれらの例に限定されない。
【０２３１】
さらにもう一つの代替的構成では、互いに異なるＮＤＲ領域に互いに異なるゲート絶縁膜厚または互いに異なるゲート絶縁層材料を用いることができる。前述のとおり、ＰＶＲ値（およびＶＮＤＲ値）はこれらのパラメータによっても設定でき、シリコン基板加工の慣用の工程を用いて上記特徴を付与することは簡単にできる。例えば、ＮＤＲ領域全部についてゲート絶縁層を第１の厚さに成長させ、次に、一つ以上の領域でその領域における厚さを減らすようにエッチング工程を選択的にかける。または、ゲート絶縁層を開始から所望の厚さまで互いに異なる形で成長させる。この工程にはこれら以外に多数の変形が可能であり、この発明は特定の例に限定されない。
【０２３２】
さらにもう一つの例では、互いに異なるＮＤＲ特性を得るように、互いに異なるトラッピング領域を二つの別々の工程で形成する。すなわち、二つの別々のイオン打込みを行い、別々のアニール工程にかけ、またはトラップの分布を適切にするための共通のアニール工程にかける。捕獲速度・捕獲解除速度の異なる互いに別々の種類のトラップまたは電荷キャリアをトラップする互いに異なるエネルギーなど複数トラッププロフィールが必要な場合は、互いに異なるトラップの組を互いに異なる不純物やイオン打込み材料で形成する。互いに異なるＮＤＲデバイスを一つの基板上に同時に形成している場合は、後続のトラップ形成工程を確実に被選択ＮＤＲデバイスのみについて施すように、適切なマスキング工程を用いることができる。
【０２３３】
図２０Ｂが簡略化した図示であって、慣用のマスキング手法により容易に達成できるとおり、単一の領域の中に互いに異なる種類のＮＤＲが含まれる場合があることは理解されよう。
【０２３４】
上に示したデータから、機能の大幅に異なる互いに別々の種類のＮＤＲデバイス（すなわち、１０以上の差のあるＰＶＲ値）をほぼ全面的に共通のプロセス工程により単一の基板内に形成できる（したがって共存させ動作させることができる）ことが明らかである。多くの場合、製造工程の相違はごく僅かであり、ＮＤＲデバイスの種類の各々に特有の追加の工程はごく少数に限られる。それら追加の工程を、二つの互いに異なる種類のＮＤＲデバイスの特性の最適化に用い得ることはもちろんである。
【０２３５】
さらに、上述の例はＰＶＲ値やＶＮＤＲ値などへの言及によりＮＤＲ特性の変動を対象としてきたが、上述の諸手法がＮＤＲデバイスの上記以外の特性の改善に容易に拡張できることは明らかである。例えば、ＮＤＲデバイスの切換え速度は、チャネル内のトラップの分布の変更、異なるゲート絶縁層、不純物、チャネル長などの使用により変えることができる。また、温度特性も、あるＮＤＲデバイスではＰＶＲ特性がほぼ一定になり他のＮＤＲデバイスではＰＶＲ特性が変動するように、変えることができる。すなわち、捕獲／捕獲解除動作の温度特性を特定の温度、温度変化などを検出しそれに応答するために利用できる。ＮＤＲ相互間の区別に適合させた多様な変形が可能であるのでこの発明は特定の特性に限定されない。
【０２３６】
この発明が、トンネルダイオード、サイリスタその他上記以外のシリコン利用のＮＤＲデバイス（およびトラッピングデバイス）またはこの明細書で述べたそれらデバイスとＮＤＲ ＦＥＴとの組合せに適用可能であることは当業者には明らかであろう。また、この発明はほぼ全面的に慣用のＭＯＳ加工プロセス工程を用いて単一の基板、すなわち純粋なシリコンに限られず例えばＳＯＩやＳｉＣでも差し支えない基板の中に多様な種類のＮＤＲデバイスを形成し収容できる。
【０２３７】
例示のための実施例についてこの発明を上に説明してきたが、この説明は限定的な意味に解釈されることを意図するものではない。この説明が例示のみを目的とするものであってこの発明の範囲への限定ではないこと、この発明が慣用の技術により形成される多様な集積回路に利用できることは当業者には明らかに理解されよう。この発明の上述の実施例およびこれら以外の実施例の多様な変形および組合せが当業者にはこの明細書の記載から自明であろう。それらの変形および組合せは、この明細書に記載した内容の代わりにまたはそれら内容に加えて周知の技術を用いることもできよう。この発明によるデバイスおよび方法（多様な実施態様が可能）に特有の諸特性およびこの技術分野における急速な進展からみて、現時点で未開発の材料、構造およびプロセスの利用による追加の実施例がこの発明に基づいて開発されることが期待される。
【０２３８】
したがって、この出願の特許請求の範囲の記載はそれら変形、改良および将来の実施例を含めることを意図するものである。特許請求の範囲の欄に記載した請求項はこの明細書に記載した実施例に基づいているが、この明細書の記載内容がこの明細書に明示的または黙示的に開示した新規なまたは非自明的な特徴項（またはそれらの組合せ）に、請求項の記載如何に関わりなく、また明細書記載の解決すべき課題の解決や緩和の有無に関わりなく、該当することは当業者には明らかであろう。また、この出願（および／または関連出願）の審査中において上記新たな非自明的な特徴項を対象とする新たな追加の請求項を提出する権利を出願人は留保する。
【産業上の利用可能性】
【０２３９】
慣用のＭＯＳ製造プロセスとプロセス互換性を備え最大電流対最小電流比（ＰＶＲ）などの特性を多様な方法で調整できるＮＤＲデバイスを提供できる。
【図面の簡単な説明】
【０２４０】
【図１】この発明の負性微分抵抗（ＮＤＲ）電界効果トランジスタ（ＦＥＴ）の好ましい実施例の断面図。
【図２】図１のＮＤＲ ＦＥＴの代表的電流対電圧特性曲線。
【図３Ａ】伝導帯、価電子帯および電荷トラッピング領域の電荷トラッピングサイトのエネルギー関係をこの発明の好ましい実施例で利用可能な変形とともに概略的に示す図。
【図３Ｂ】ＮＤＲ ＦＥＴの一つの実施例における不純物濃度の分布を示す図。
【図４】この発明のＮＤＲ ＦＥＴを含むＮＤＲデバイスを製造するための好ましいプロセスの工程の説明図。
【図５】この発明の好ましい実施例のＮＤＲ ＦＥＴおよび従来技術による半導体素子およびデバイスを含むＮＤＲ素子の製造のための出発基板の概略的断面図。
【図６】上記基板の表面の電気的に分離された能動領域を形成する過程を示す概略的断面図。
【図７】好ましい実施例のＮＤＲ ＦＥＴを形成する領域で基板表面に絶縁層を形成する過程を示す概略的断面図。
【図８】好ましい実施例のＮＤＲ ＦＥＴを形成する領域で基板表面に第１の種類の不純物を選択的に導入する過程を示す概略的断面図。
【図９】好ましい実施例のＮＤＲ ＦＥＴを形成する領域で基板表面に第２の種類の不純物を相互ドーピング過程の一部として選択的に導入する過程を示す概略的断面図。
【図１０】好ましい実施例のＮＤＲ ＦＥＴおよび従来技術によるＦＥＴを形成する領域で基板表面に追加の絶縁層を選択的に導入する過程を示す概略的断面図。
【図１１】ＮＤＲ ＦＥＴおよび従来技術のＦＥＴの両方にゲート膜を堆積させる過程を示す概略的断面図。
【図１２】ＮＤＲ ＦＥＴおよび従来技術のＦＥＴの両方につき上記ゲート膜をゲート電極にパターニングする過程を示す概略的断面図。
【図１３】好ましい実施例のＮＤＲ ＦＥＴのチャネル界面における電界トラップの密度を高めるために用いるゲート酸化工程後の一つ以上のアニール過程の効果を示す概略的断面図。
【図１４】ヒ素イオン打込みでソースおよびドレーン延長領域を形成する過程を示す概略的断面図。
【図１５】ＮＤＲ ＦＥＴおよびそれ以外の従来型のＦＥＴの高濃度ドープしたソース／ドレーンコンタクト領域を形成する過程を示す概略的断面図。
【図１６】絶縁性層間膜を堆積させる過程、層間膜にコンタクト孔を設ける過程、金属層を堆積させる過程、およびＮＤＲ ＦＥＴおよび従来型ＦＥＴへの相互接続を形成するようにその金属層をパターニングする過程を経た結果を示す概略的断面図。
【図１７Ａ】ＮＤＲ ＦＥＴデバイスの多様な実施例について得られた実験データのグラフ。
【図１７Ｂ】ＮＤＲ ＦＥＴデバイスの多様な実施例について得られた実験データのグラフ。
【図１７Ｃ】ＮＤＲ ＦＥＴデバイスの多様な実施例について得られた実験データのグラフ。
【図１７Ｄ】ＮＤＲ ＦＥＴデバイスの多様な実施例について得られた実験データのグラフ。
【図１７Ｅ】ＮＤＲ ＦＥＴデバイスの多様な実施例について得られた実験データのグラフ。
【図１７Ｆ】ＮＤＲ ＦＥＴデバイスの多様な実施例について得られた実験データのグラフ。
【図１７Ｇ】ＮＤＲ ＦＥＴデバイスの多様な実施例について得られた実験データのチャート。
【図１７Ｈ】ＮＤＲ ＦＥＴデバイスの多様な実施例について得られた実験データのチャート。
【図１７Ｊ】ＮＤＲ ＦＥＴデバイスの多様な実施例について得られた実験データのチャート。
【図１７Ｋ】ＮＤＲ ＦＥＴデバイスの多様な実施例について得られた実験データのチャート。
【図１８】ＮＤＲデバイスおよび電荷トラッピング利用のデバイスの機能強化／確認工程に用い得る試験／ストレスプロセスの流れ図。
【図１９Ａ】ＮＤＲ素子のＰＶＲ値の調節のためのＰＶＲコントローラを含む集積回路の実施例を示す図。
【図１９Ｂ】適応型ＮＤＲデバイスの実施例の動作を示す図。
【図１９Ｃ】適応型ＮＤＲデバイスの実施例の動作を示す図。
【図１９Ｄ】この発明の特定の実施例に用い得るＰＶＲ調整プロセスを示す図。
【図２０Ａ】従来の工場において複数の互いに異なるＮＤＲプロセスレシピを実行するのに適合した半導体加工装置を単純化して示す図。
【図２０Ｂ】基板の互いに異なる領域の中に互いに異なる種類のＮＤＲ素子を含む集積回路の単純化した構成図。
【符号の説明】
【０２４１】
１００ 負性微分抵抗（ＮＤＲ）電界効果トランジスタ（ＦＥＴ）
１１０ ゲート電極
１２０ 基板
１３０ ゲート絶縁層
１３５ チャネル
１３７ 電荷トラッピング領域
１４０ ソース領域
１５０ ドレーン領域
３１０ ゲート電極（多結晶Ｓｉ）
３２０ 半導体（Ｓｉ）
３３０ ゲート誘電体（ＳｉＯ２）
３３５ エネルギーレベルＥＣ以上の電荷トラップ
３３６ エネルギーレベルＥＣ以下の電荷トラップ
４００ 慣用のＣＭＯＳ論理回路／メモリと一体化したＮＤＲデバイスの製造プロセス流れ図
４０５ 出発基板
４１０ 基板にアイソレーション領域を形成する
４１５ 酸化膜形成
４２０ Ｐ−ウェル Ｎ−ウェル
４２５ ＮＤＲトラップを導入
４３０ ＮＤＲチャネル相互ドーピング
４３５ アニール
４４０ ゲート絶縁層を形成する
４４５ アニール
４５０ ゲート電極
４５５ ゲート電極形成後のエッチング再酸化アニール
４６０ ＬＤＤイオン打込み
４６５ アニール
４７０ 側壁スペーサ形成
４７１ 持上げソース／ドレーン形成
４７５ ソース／ドレーンドーピング
４８０ アニール
４８５ シリサイト
４９０ コンタクト
４９５ 相互接続
１８１０ （ＮＤＲ）デバイス内に電荷トラップを形成する
１８１２ ＮＤＲ性能を測定する
１８１５ 電荷トラップ領域近傍にホットエレクトロンの高密度領域を形成（トラップ形成）
１８２０ 予め定めた時間またはサイクル数ののちＮＤＲデバイスを評価／モニタする
１８２５ ＮＤＲ性能達成？または横這い？
１８３０ バイアスを変えるか否か判定
１９３５ 可変ＰＶＲ値でＮＤＲを形成
１９４０ 公称ＰＶＲ値を設定
１９４５ ＮＤＲ ＰＶＲ値調節必要か？
１９５０ デバイス動作速度またはゲートバイアスを調節
【技術分野】
【０００１】
この発明は、半導体デバイスの動作特性、とくに変動する動作要求に応答して適応的に動作するように構成できる負性微分抵抗（ＮＤＲ）電界効果トランジスタデバイスの動作特性を制御する方法に関する。
【背景技術】
【０００２】
負性微分抵抗（ＮＤＲ）特性を有するシリコン利用のデバイスが半導体デバイスの歴史において長い間追求されてきた。ＣＭＯＳ互換性を備え、ＮＤＲ特性を有する新しい種類のＦＥＴはKingほか名義の２０００年６月２２日提出の特許出願、すなわち米国特許出願第０９／６０３，１０１号「ＣＭＯＳプロセス互換性を備え可変同調周波数を有するＮＤＲデバイスおよびそのデバイスを動作させる方法」、同第０９／６０３，１０２号「電荷トラッピングデバイスおよびＮＤＲモードを備えるトランジスタを構成する方法」（２００２年１１月１２日登録の米国特許第６，４７９，８６２号）、および同第０９／６０２，６５８号「可変同調周波数を有するＮＤＲデバイスを製造するためのＣＭＯＳプロセス互換性を備える方法」に開示されているので、ここに参照してそれらの内容をこの明細書に組み入れる。このデバイスの利点はそれら先行出願に記載されているので、この明細書には反復記載しない。
【０００３】
それら先行出願に記載してあるとおり、ＮＤＲデバイスは、多値論理回路、ＳＲＡＭセル、ラッチ、発振器など多様な用途に使うことができる。上述のKingほか名義の特許出願には、相補型金属酸化物半導体（ＣＭＯＳ）ＦＥＴデバイスの製造のための慣用のプレーナプロセス技術を用いてシリコン利用のＩＣ技術によりＮＤＲデバイスを実現することを可能にする画期的な進展を記載してある。ＮＤＲデバイスとＣＭＯＳデバイスとの一体化が高密度論理回路および高密度メモリ回路に多様な利点をもたらした。
【０００４】
上述のＮＤＲデバイスのもたらす利点により、ＮＤＲデバイスの製造、試験および動作を全面的に改良して関連技術のさらなる改良および普及を図ることが望まれる。
【０００５】
また、トラップ位置制御、トラップエネルギーレベル制御およびトラップ形成の改善がこの種のＮＤＲデバイスに有用であり、またこれら以外のトラップ利用のデバイスにも有益であり得る。
【０００６】
さらに、従来技術は最大電流対最小電流比（ＰＶＲ）の調整の難しいデバイスに限られていた。例えば、製造過程でＰＶＲ値を直接に制御できるようにして単一ウェーハ上の互いに異なる回路のＮＤＲ特性に変化を与えることができれば有用である。また、デバイスの正常動作中にＰＶＲ値を制御できれば望ましいが、慣用のＮＤＲ技術では不可能である。
【０００７】
【特許文献１】ＵＳＰ ６ ４７９ ８６２
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、この発明の目的は、従来技術における上述の限界を検討して、電荷トラッピングデバイス、ＮＤＲデバイスの新たな実施例、およびそれら実施例の新たな製造方法および動作方法を提供することである。上記の目的および上記以外の目的は次に述べるこの発明の多様な実施例により達成できるが、この明細書で述べるこの発明のあらゆる側面をそれら実施例が必要とするとは限らないことは当業者には理解されよう。
【課題を解決するための手段】
【０００９】
したがって、この発明の第１の側面は、シリコン利用のＮＤＲ ＦＥＴを形成する方法であって、基板を準備する過程と、この基板の第１の部分に第１の不純物を用いて前記ＮＤＲ ＦＥＴの第１のＮＤＲ領域、すなわち前記ＮＤＲ ＦＥＴにＮＤＲ特性をもたらすように適合した第１のＮＤＲ領域を形成する過程と、前記ＮＤＲ ＦＥＴの閾値電圧特性を調整するように前記基板の前記第１の部分に第２の不純物を配置する過程と、前記過程の終了のあと前記ＮＤＲ ＦＥＴに第１の熱処理を施す過程と、前記基板の前記第１の部分の上に前記ＮＤＲ ＦＥＴのゲート絶縁層を形成する過程と、前記ＮＤＲ ＦＥＴに第２の熱処理を施す過程と、前記ＮＤＲ ＦＥＴのソース領域およびドレーン領域、すなわち前記基板の前記第１の部分に位置するＮＤＲ ＦＥＴチャネル経由で互いに結合されるソース領域およびドレーン領域を形成する過程とを含む方法に関する。
【００１０】
上記チャネルからの十分な数の電荷キャリアが上記第１のＮＤＲ領域に一時的にトラップされるとＮＤＲ ＦＥＴはＮＤＲ特性を伴って動作するので有利である。上記第１の不純物は第１の導電型のドーパントで構成し、上記第２の不純物はこの第１の導電型と反対の導電型のドーパントで構成するのが好ましい。上記第１の熱処理は反応炉で行い、上記第２の熱処理はパルス状加熱室内の高速加熱アニールランプで行うのが好ましい。また、ゲート電極を形成したあと第３の熱処理を施すのが好ましい。
【００１１】
そのあとの工程でゲート電極やソース領域およびドレーン領域の一方または両方などへのシリサイトコンタクトを形成できる。
【００１２】
したがって、この発明の実施例には、温度範囲５０℃にわたって１０以上の最大電流対最小電流比（ＰＶＲ）を有するシリコン利用のＮＤＲ ＦＥＴもある。温度範囲１００℃にわたってＰＶＲ値が１０００を超える例もある。
【００１３】
上記以外の実施例ではＳＯＩ（シリコンオンインシュレータ）基板を用いるが、この発明にはひずみＳｉやＳｉＣなど多様な基板が好適である。
【００１４】
上記ＦＥＴに添加する不純物は、好ましくは基板の伝導帯界面よりも高いエネルギー特性を有する電荷トラッピングサイトを形成するのに用いられる。
【００１５】
他の実施例では、ＮＤＲ ＦＥＴと非ＮＤＲ ＦＥＴとを共通の製造工程により同時並行的に形成する。例えば、アイソレーション領域、ＬＤＤイオン打込み、ゲート絶縁膜、ゲート電極、コンタクト、ソース／ドレーンイオン打込みなどを共用のプロセスにより形成できる。それらの例では、ＮＤＲデバイスのＮＤＲ領域はＮＤＲ ＦＥＴのゲート絶縁領域で構成するのが好ましい。
【００１６】
さらに他の実施例では、互いに異なる二つの種類のＮＤＲデバイスを共通の基板の上に形成できる。すなわち、第２のＮＤＲ素子の第２のＮＤＲ領域を上記半導体基板の第２の領域に形成して、上記第２のＮＤＲ領域が第１のＮＤＲ ＦＥＴのＮＤＲ特性とは異なる第２のＮＤＲ特性を示すのに適合するようにするのである。
【００１７】
したがって、この発明の関連する側面は、電流最大値および最小値で画定されるＮＤＲ特性で動作する電荷トラップ利用のＮＤＲ素子に関係する。ＮＤＲ素子のトラップ領域における電荷トラップの分布をそれら電荷トラップのエネルギーの集中の制御などにより適切にすることによって、ＮＤＲ素子の最大電流対最小電流比（ＰＶＲ）を５０℃にわたる温度範囲で１０以上の値にすることができる。
【００１８】
他の実施例では、２５℃から１２５℃にわたる動作温度範囲でＰＶＲ値が５倍以下の範囲で変動するように構成することができる。さらに他の実施例では、２５℃から１２５℃にわたる動作温度範囲でＰＶＲ値が１０００以上になる。電荷トラッピング領域はＮＤＲ素子に伴うＦＥＴのチャネルと界面を形成するのが好ましい。
【００１９】
電荷トラッピングデバイスの上記以外の実施例も同様の性能を達成するように同様に構成できる。
【００２０】
この発明のもう一つの側面は、ＮＤＲデバイスを形成する方法であって、ゲート電極付きシリコン利用のＮＤＲ素子を形成する過程と、シリコン利用のトランジスタの製造工程中にゲート電極付きシリコン利用ＮＤＲ素子の最大電流対最小電流比（ＰＶＲ）特性を第１のＰＶＲ値と第２のＰＶＲ値との間の目標ＰＶＲ値に設定する過程とを含む方法に関する。すなわち、半導体の中にＮＤＲデバイスを形成する製造工程の期間中にＰＶＲ目標値が変動してそのＮＤＲのＰＶＲ値が、少なくとも１０倍の範囲で変動しうる第１の実施可能なＰＶＲ値と第２のＰＶＲ値との間の範囲にある値になり得る。
【００２１】
所望のＰＶＲの値をイオン打込みなどの単一の工程で設定できる場合もある。
【００２２】
好ましいアプローチでは金属酸化物半導体（ＭＯＳ）互換性のある製造工程だけを用いる。特定の製造施設では第１のウェーハ上の第１の半導体基板と第２のウェーハ上の第２の別個の半導体基板とが互いに異なる時間に互いに異なるＰＶＲ目標値を備えることができるようにこの発明は十分な柔軟性を備える。イオン打込み装置、炉、アニール室、堆積システムなどの半導体製造装置に互いに異なるＰＶＲ値をプログラムすることができる。ＮＤＲ電圧オンセット点（ＶＮＤＲ）も製造時に設定するのが好ましい。
【００２３】
他の実施例では、一つ以上の一般プロセスパラメータの制御により製造中にＰＶＲ値（および／またはＶＮＤＲ値）を設定できる。
【００２４】
例えば、ある種の実施例では、ＮＤＲデバイスのために成長させたゲート絶縁膜の厚さの制御によりＰＶＲ値やＶＮＤＲ値を製造中に設定できる。より詳細に述べると、ゲート絶縁膜の厚さを大きくするだけでＰＶＲ特性を上げることができる。ゲート絶縁膜の厚さは少なくとも５ｎｍにするのが好ましく、単一の層、または互いに異なる二つの材料の複合体で構成するのが好ましい。用途によっては、このゲート絶縁膜を熱酸化物と堆積酸化物膜ベースの材料との両方で構成する。すなわち、共通基板上に、第１のゲート絶縁膜厚の第１のＰＶＲ特性のシリコン利用のＮＤＲデバイスと第２のゲート絶縁膜厚の第２のＰＶＲ特性のシリコン利用のＮＤＲデバイスとを設けることも用途によっては可能である。
【００２５】
もう一つの実施例ではＰＶＲ値やＶＮＤＲ値をシリコン利用ＮＤＲ ＦＥＴのチャネル長の制御により製造中に設定できる。この発明はスケーリング則をよく維持できるので、ＰＶＲ特性がチャネル長に追従し、小さいチャネル長により大きいＰＶＲ値を実現し大きいチャネル長により小さいＰＶＲ値を実現できる。したがって、チャネル長を画定したり、ソース／ドレーン領域イオン打込みを画定する慣用のマスク利用工程によりＰＶＲ特性を確立できる。チャネルの大きさは、ゲート電極の側壁に堆積した多様な大きさのスペーサにより画定した大きさにすることができる。すなわち、ＰＶＲ値は、チャネル長の小幅な削減でも大幅に増加させることができる。
【００２６】
さらにもう一つの実施例では、ＮＤＲ素子に伴う電荷トラップ層に導入する不純物の種類や線量を目標の電荷トラッププロフィルに合致するように制御することによって、ＰＶＲ値やＶＮＤＲ値を製造中に設定することができる。好ましいアプローチでは、ホウ素を不純物として選び、線量を１＊１０１４ａｔｏｍｓ／ｃｍ２乃至３＊１０１４ａｔｏｍｓ／ｃｍ２とする。これによって、電荷トラップ層のトラップ領域における電荷トラップ密度１＊１０１９ａｔｏｍｓ／ｃｍ３以上、電荷トラップ層のバルク領域における密度１＊１０１８の目標トラッププロフィルを得る。このようにして、上記以外の不純物、線量などを選ぶだけでＰＶＲ値を変えることができる。例えば、ホウ素の不純物線量を５０％だけ増やすと、ＰＶＲ値特性を１００％以上上昇させることができる。上記以外のＰＶＲ処理の例にもみられるとおり、ＮＤＲ電圧オンセット点（ＶＮＤＲ）も上述以外のやり方で制御できる。
【００２７】
さらにもう一つの実施例では、電荷トラップの目標位置や濃度など全体としての分布を制御することによってＰＶＲ値やＶＮＤＲ値を製造中に設定できる。好ましい実施例では、厚さ約０．５ｎｍ以下の目標位置範囲内で電荷トラップを分布させる。さらに、電荷トラップの密度を、界面における密度が電荷トラップ層のバルク領域における値よりも少なくとも１オーダーだけ大きくなるように調整する。
【００２８】
他の実施例は、ＰＶＲ値やＶＮＤＲ値を急速加熱アニール操作の制御により製造中に設定することができる。好ましいアプローチでは、慣用の電球利用の加熱室におけるサイクルの少なくとも一部にわたって１０００℃以上の温度におけるサイクルを用いる。この種の操作により、電荷トラップをバルク領域でなくチャネル界面領域に絞り集中させることができる。
【００２９】
さらに他の実施例では、イオン打込みのイオンの種類や線量など低濃度ドーピングによるドレーン領域形成工程のドーピングの制御により製造中にＰＶＲ値やＶＮＤＲ値を設定できる。好ましい実施例ではイオン打込みのドーパントとしてヒ素を１＊１０１５ａｔｏｍｓ／ｃｍ２以上の線量で用いる。他の実施例では、イオン打込みのドーパントとしてリンを１＊１０１５ａｔｏｍｓ／ｃｍ２の線量で用いる。ヒ素によるＰＶＲ値はリンによる場合の少なくとも２倍になるので、ＰＶＲ値が回路動作に臨界的な影響を及ぼすような用途にはリンが好ましい。
【００３０】
この発明の上述の側面に関連する側面は、シリコンウェーハ上にＮＤＲデバイスを形成する半導体加工装置であって、ウェーハごとに（またはダイごとに）特定のＰＶＲ値を与えるようにプログラムすることができる加工装置に関する。この装置は慣用の半導体製造装置の中に配置するのが好ましく、ＮＤＲデバイス製造に伴うＮＤＲ関連プロセスレシピに応答するプログラム可能なコントローラを含む。ＮＤＲ関連プロセスレシピには、ＮＤＲデバイスのＰＶＲ値の実現に伴う一つ以上の加工工程が含まれる。このプログラム可能なコントローラに結合した加工チェンバはＮＤＲ関連プロセスレシピに基づきシリコンウェーハ上に少なくとも一つの半導体加工操作を行うように構成されている。この半導体加工操作は、第１の値とその第１の値の少なくとも２倍である第２の値との間で変動するＰＶＲ値を実現するように加工チェンバ内で変更できる。
【００３１】
他の実施例では、ＰＶＲ値は半導体加工装置の中で１０と１００との間で変動させることができる。加工チェンバはイオン打込み装置、ＲＴＡチェンバ、堆積反応器、堆積チェンバなどで構成できる。
【００３２】
この発明の上記以外の側面は、ＮＤＲデバイスなどの電荷トラップデバイスのための電荷トラッププロフィル形成の多様な最適化に関する。
【００３３】
ＮＤＲ ＦＥＴの実施例では閾値電圧の改善のために相互ドーピング（counter-doping）を行う。すなわち、制御ゲートとソース領域とドレーン領域とを有する半導体デバイスを、第１の導電型の基板を準備する過程と、前記ソース領域およびドレーン領域の間で電荷キャリアを搬送するソース領域・ドレーン領域間にチャネル、すなわち前記第１の導電型の第１のチャネル不純物でチャネルをドープする第１のチャネルドーピング構成を経て形成されるチャネルを形成する過程とを用いて構成する。上記第２の導電型は第１の導電型と反対の導電型である。上述の第１のチャネルドーピング工程および第２のチャネルドーピング工程の結果、形成されたチャネル領域は第１の導電型を備える。チャネルとの間で界面を有する電荷トラップ領域も形成される。この電荷トラップ領域は上記界面沿いに電荷キャリアを一時的にトラップしデバイスがＮＤＲ特性を発揮できるようにする電荷トラップサイトを有する。これら電荷トラップサイトは、界面に実質的に集中した電荷トラップ分布を形成する第１のチャネル不純物に少なくとも一部は由来する。
【００３４】
好ましい実施例では第２のチャネルドーピング工程にヒ素を用い、第１のチャネルドーピング工程にホウ素を用いる。好ましい実施例ではシリコンを用いるが、ＳＯＩやひずみＳｉやＳｉＣなどシリコン以外の基板を用いることもできる。シリコンの結晶方位（１１１，１００，１１０）が異なれば電荷トラッピング特性も異なってくる。
【００３５】
電荷トラッピング領域は通常は半導体デバイスのゲート絶縁膜の一部として形成する。その変形では、ゲート絶縁膜の形成のあとその絶縁膜を通じて直接にイオン打込みを行うことによって形成する。また、他の変形では、熱酸化膜と堆積酸化膜との組み合わせなど２層電荷トラップ領域の一部として形成できる。
【００３６】
さらに他の変形では、電荷トラッピング領域がチャネルとの界面の全長に及ばないようにすることもできる。また、他の実施例では、ソース側の電荷トラッピングを強めるように電荷トラッピング領域をソース領域から延びるようにする。さらに他の例では、電荷トラッピングサイトの上記界面沿いの分布を不均一にして、その界面沿いの活性電荷キャリアのトラッピング率を可変にする。トラッピング率を上記界面沿いの距離にほぼ比例して変化するように、すなわちソース領域における値がドレーン領域近傍よりも大きくなるように、制御することもできる。
【００３７】
他の実施例では、電荷トラッピングサイトを二つの互いに異なる加工工程で形成する。例えば、電荷トラッピングサイトの第１のセットをイオン打込みで形成し、第２のセットを熱処理加工（水蒸気中など）で形成するのである。さらに他の実施例では、同じまたは別々の材料に互いに異なるイオン打込み方法を適用して互いに異なる種類の電荷トラップを形成する（すなわち、ホウ素およびヒ素または超微粒子など）。
【００３８】
この発明のさらに他の関連側面は、不純物が適切な電荷トラップサイトを形成し得る界面にそれら不純物を確実に高濃度で分布させるためにアニール工程を用いることに関係する。この関連側面は、シリコン利用のＮＤＲ半導体デバイスの形成を、基板を準備する過程と、このＮＤＲ半導体デバイスの電荷キャリアを搬送するチャネル領域を形成する過程と、そのチャネル領域に第１の不純物をイオン打ち込みする過程と、前記チャネルとの間で界面を有する第１の誘電体層を形成する過程と、イオン打込み欠陥を減らすとともに前記界面沿いに前記第１の不純物が集中するようにそれら不純物を分布させるように前記チャネル領域をアニールする過程とによって行うことによって達成される。上記界面沿いに分布した上記第１の不純物は、ＮＤＲ特性を生ずるように電荷キャリアを一時的にトラップするのに適合したエネルギーレベルを備える電荷トラッピングサイトを形成する。
【００３９】
好ましい実施例では、第１の不純物は基板と同じ第１の導電型（ｐ）の不純物である。シリコン利用のＮＤＲ半導体デバイスは通常はＦＥＴであるが、それ以外の電荷トラップ利用のＮＤＲデバイスも含み得る。
【００４０】
さらに他の変形では、トラップ分布をさらに機能強化するのに追加のアニール工程を施すことができる。すなわち、半導体デバイスに複数の互いに別々のアニール工程を施し、それらアニール工程のうちの少なくとも第１のアニール工程はチャネル領域との界面沿いに電荷キャリアサイトを集中させ電荷トラッピング層のバルク領域では低密度にするのに適合させる。後続の別のアニール工程は、界面沿いの電荷トラッピングサイトの集中度や配置を変えるのに適合させる。
【００４１】
したがって、この発明のさらに他の関連側面は、ＦＥＴのチャネル領域に隣接した電荷トラッピング層、すなわちチャネル領域から電荷キャリアをトラップしたりトラップ解除したりするように構成した電荷キャリアトラッピングサイトを含む電荷トラッピング層を備えるシリコン利用のＦＥＴに関する。電荷キャリアトラッピングサイトを、トラッピング層のバルク領域における密度がチャネル領域との界面沿いの密度よりも少なくとも１オーダー低くなるように分布させる。このようにして、このＦＥＴは電荷キャリアのトラッピングおよびトラッピング解除の結果、ＮＤＲ特性を帯びることができる。
【００４２】
好ましい実施例では、上記界面における１立方センチメートルあたりの電荷トラッピングサイトの密度は、トラッピング層のバルク領域の中の電荷トラッピングサイトの濃度よりも少なくとも２オーダーだけ高い。さらに、電荷キャリアトラッピングサイトに用いる不純物のトラッピング層−チャネル界面における濃度はチャネル領域における値よりも少なくとも２倍高い。
【００４３】
この発明のもう一つの側面は同一の基板の上に互いに異なる種類のＮＤＲデバイスを形成することに関する。この方法は、第１のＮＤＲ特性を有する第１のシリコン利用のＮＤＲデバイスを基板の第１の部分に形成する過程と、第２のＮＤＲ特性を有する第２のシリコン利用のＮＤＲデバイスを基板の第２の部分に形成する過程とを含む。互いに異なる種類の回路を収容するために第１のＮＤＲ特性と第２のＮＤＲ特性とは互いに実質的に異ならせてあり、第１の処理回路とそれとは別の第２の処理回路とにそれぞれ用いてある。
【００４４】
第１のＮＤＲ特性は第１のＰＶＲ値や第１のオンセット電圧値を含み、第２のＮＤＲ特性は第２のＰＶＲ値や第２のオンセット電圧値を含む。これらの特性値を変動させることによって、互いに異なるＮＤＲ利用の回路向けの互いに異なる性能を達成できる。
【００４５】
一つの実施例では、ＰＶＲ／ＶＮＤＲ値は、第１の処理回路が論理回路に対応し第２の処理回路がメモリ回路に対応するので、互いに異なる。
【００４６】
もう一つの実施例では、ＰＶＲ／ＶＮＤＲ値の相違は、第１の処理回路が第１の周波数で動作し第２の処理回路がその第１の周波数よりも高い第２の周波数で動作することに起因する。
【００４７】
他の実施例では、ＰＶＲ／ＶＮＤＲ値の相違は、第１の処理回路が第１の動作電力要件で動作する第１のメモリ回路に対応し第２の処理回路がその第１の動作電力要求よりも高い第２の動作電力要求で動作する第２のメモリ回路に対応することに起因する。
【００４８】
さらに他の実施例では、第１の閾値電圧および第１のゲート長を備える第１のＦＥＴで第１のＮＤＲを構成し、それら第１の閾値電圧およびゲート長とはそれぞれ実質的に異なる第２の閾値電圧および第２のゲート長を備える第２のＦＥＴで第２のＮＤＲを構成するためにＰＶＲ／ＶＮＤＲ値が互いに異なる。
【００４９】
互いに異なるＰＶＲ／ＶＮＤＲ値は、第１のＮＤＲデバイスおよび第２のＮＤＲデバイス向けにそれぞれ構成した第１の電荷トラップ分布および第２の電荷トラップ分布を用いて実現できる。そのような分布を得るための一つのアプローチは、第１のマスキング構成および第１のＮＤＲ領域への第１の不純物イオン打込み工程により第１の電荷トラップ分布をまず形成し、第２のマスキング工程および第２のＮＤＲ領域への第２の不純物イオン打込み工程により第２の電荷トラップ分布を次に形成するアプローチである。
【００５０】
この発明のさらに他の側面は、複数のＮＤＲデバイスを形成する方法であって、第１のゲート付きシリコン利用ＮＤＲ素子および第２のゲート付きシリコン利用ＮＤＲ素子を形成する過程と、前記第１のゲート付きＮＤＲ素子のＰＶＲ特性値を第１のＰＶＲ目標値に設定する過程と、前記第２のゲート付きＮＤＲ素子のＰＶＲ特性値を第２のＰＶＲ目標値に設定する過程とを含む。これら第１および第２のＰＶＲ値を、前記第１のゲート付きＮＤＲ素子および前記第２のゲート付きＮＤＲ素子に互いに異なるＮＤＲ特性をもたらすように、ＮＤＲデバイス製造中に互いに異なる値に設定する。
【００５１】
上記第１および第２のゲート付きシリコン利用のＮＤＲ素子は、ＭＯＳ製造プロセスと互換性のある製造工程を用いて形成するのが好ましく、これらＮＤＲ素子にはＮＤＲ ＦＥＴ、ＮＤＲダイオード、可変周波数ＰＶＲ特性ＮＤＲ素子などが含まれる。この明細書で述べるプロセスを用いると、ＰＶＲ値は少なくとも５０％、１００％変動させることができ、１０００％変動させることもできる。通常の利用態様では、互いに異なるＰＶＲ値が用いられるので、第１のＮＤＲ素子をメモリ回路に、第２のＮＤＲ素子を論理回路にそれぞれ用いる。
【００５２】
この発明の他の関連側面は、集積回路内で互いに異なる種類のＮＤＲデバイスを動作させる方法であって、第１のＮＤＲ特性を有する第１のシリコン利用のＮＤＲデバイスを用いて集積回路内の第１の回路を動作させる過程と、第２のＮＤＲ特性を有する第２のシリコン利用のＮＤＲデバイスを用いてその集積回路内の第２の回路を動作させる過程とを含む方法に関する。これら第１および第２のＮＤＲ特性は、第１および第２の回路を実質的に互いに異なる電気的特性で動作させるように互いに異ならせてある。
【００５３】
これらの実施例では、互いに異なるＮＤＲ特性を実現するために互いに異なるＮＤＲ値を予め実現しておく必要はない。実質的に互いに異なる電気的特性は、第１の回路で用いるクロック周波数や活性化要因などと第２の回路で用いるクロック周波数や活性化要因などとを互いに異ならせることによって得られる。上記の実質的に互いに異なる電気的特性には、第１の回路の用いる第１のゲートバイアス電圧と第２の回路の用いる第２のゲートバイアス電圧とを、両者が実質的に互いに異なるように設定することも含まれる。第１の回路の用いる第１の電流レベルと第２の回路の用いる電流レベルとを、両者が実質的に互いに異なるように設定することも同様に含まれる。
【００５４】
二つの互いに異なる種類のＮＤＲ回路を含む半導体回路は、第１のＮＤＲ特性を有し半導体基板の第１の部分に設けた第１のＮＤＲデバイスと、第２のＮＤＲ特性を有しその基板の第２の部分に設けた第２のＮＤＲデバイスとを含む。これら第１および第２のＮＤＲ特性は互いに異なっており、互いに別々の第１の処理回路および第２の処理回路でそれぞれ用いられる。
【００５５】
一つの好ましいアプローチでは、互いに異なるＮＤＲ特性は、第１のＮＤＲデバイスに伴う第１の電荷トラッピング領域と、第２のＮＤＲデバイスに伴う第２の電荷トラッピング領域とを適宜異ならせて形成することによって実現できる。
【００５６】
ある種の用途では、第１および第２のＮＤＲデバイスの少なくとも一方をＮＤＲ ＦＥＴとする。それらＮＤＲデバイスの他方はトンネルダイオードで構成する。
【００５７】
この発明のさらに他の側面は適応型ＮＤＲデバイスに関する。このデバイスは、適応型ＮＤＲデバイスを第１の期間中にわたり第１の電流−電圧関係を保って動作させ、同じデバイスを第２の期間中にわたり第２の電流−電圧関係を保って動作させることによって実現する。これら第１および第２の電流−電圧関係を、適応型ＮＤＲデバイスが二つの互いに明確に異なる動作モードを備えるように十分に異ならせる。この適応型ＮＤＲデバイスを、集積回路上の制御回路からの制御信号によって第１の動作モードと第２の動作モードとに切り換える。
【００５８】
概括的にいうと、このデバイスの動作特性は、第１の動作モードにおける適応型ＮＤＲデバイスの第１のＮＤＲ電流最大値と第１のＮＤＲ電流最小値との間の切換えが同デバイスの第２の動作モードにおける第２のＮＤＲ電流最大値と第２のＮＤＲ電流最小値との間の切換えよりも高速で行われることに基づいて利用される。
【００５９】
この発明の好ましい実施例は、第１の電流−電圧関係および第２の電流−電圧関係を多様な動作パラメータ、すなわち第１および第２のＮＤＲデバイスのゲート端子にそれぞれ加えるゲートバイアス電圧や、ＮＤＲデバイスに加える第１および第２のゲート信号の第１および第２のクロック周波数などの動作パラメータにより変えることによって実現する。
【００６０】
ある実施例では、制御信号を集積回路で用いる電力消費モード／動作速度モードに基づいて発生して、第１の動作モードでのＮＤＲデバイスの消費電力が第２の動作モードでの消費電力よりも低下するように（または動作速度が低下するように）する。
【００６１】
メモリセルの実施例では、上記制御信号は、読出し／書込みコマンドであり、第１の動作モードを読出しまたは書込み動作に関連づけ、第２の動作モードを休止蓄積動作に関連づける。論理回路では、第１の動作モードを平常電力モード動作に関連づけ、第２の動作モードを低電力モード動作に関連づける。
【００６２】
他の関連側面は、適応回路を実現するように回路のＰＶＲ値を特定の値に変える（調節する）ことに関する。この動作は、回路が処理動作を行っている第１の期間には適応型ＮＤＲを第１のＰＶＲ値で動作させ、回路が処理動作を行っていない第２の期間にはその適応型ＮＤＲを第２のＰＶＲ値で動作させて、その適応型ＮＤＲ素子の消費電流を節減するようにすることによって行う。第１のＰＶＲ値は、その適応型ＮＤＲ素子のＰＶＲ特性を回路の動作諸要件に適応させるために、第２のＰＶＲ値を少なくとも５０％上回るように制御できる。
【００６３】
ある実施例では、この回路は論理回路であって、処理動作はＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＸＯＲ、ＮＸＯＲ、ＮＯＴ演算などのブール代数論理演算である。他の実施例では、この回路はメモリセルであって、処理動作はメモリセルに蓄積したデータ値へのアクセス動作である。
【００６４】
この関連の側面は適応型半導体回路を作る方法である。この方法は、第１の期間には第１の電流−電圧関係を保って動作でき第２の期間には第２の電流−電圧関係を保って動作できるシリコン利用の適応型ＮＤＲデバイスを形成することを含む。第１および第２の動作モードなど二つの互いに別々の動作モードで適応型ＮＤＲデバイスが動作できるようにするために、第１および第２の電流−電圧関係を互いに十分に異ならせて画定する。次に、第１の動作モードと第２の動作モードとの間でＮＤＲデバイスを切り換える制御回路を構成する。
【００６５】
好ましい実施例では、公称ＰＶＲ値をＮＤＲデバイスに製造工程中に設定する。この公称ＰＶＲ値は上記の制御回路でダイナミックＰＶＲ値または適応ＰＶＲ値になるように調整できる。
【００６６】
他の変形では、異なる適応ＰＶＲ値を備えるように異なるＮＤＲデバイスを形成できる。
【００６７】
適応型の動作のできる半導体デバイスには、第１の期間中には第１の電流−電圧関係を保って動作し第２の期間中には第２の電流−電圧関係を保って動作するのに適合したシリコン利用の適応型ＮＤＲデバイスが含まれる。上述の例の場合と同様に、第１および第２の動作モードなど二つの互いに別々の動作モードで適応型ＮＤＲデバイスが動作できるようにするために、ＮＤＲ特性の第１の電流−電圧関係と第２の電圧関係とは互いに十分に異ならせる。この適応型ＮＤＲデバイスを第１の動作モードと第２の動作モード化との間で切り換える制御回路でＰＶＲ値遷移を達成する。種類の異なるＮＤＲデバイスに種類の異なる制御回路を用いる例もある。
【００６８】
この発明のさらに他の側面は、ＮＤＲデバイスの信頼性を高めるための手段として、または切換速度など実際の動作パラメータの改良の手法として、ＮＤＲデバイスを試験しストレス付与することに関する。これらの操作は製造工程の期間中または終了後に、または場合によっては使用開始後に行うことができる。
【００６９】
この発明のこの側面により半導体デバイスを製造する第１の方法は、第１の製造工程中に電荷トラッピング領域を形成する過程と、一連の第２の製造工程中に前記電荷トラッピング領域に不純物を第１の分布および第１の濃度で導入し分布させるなどして前記電荷トラッピング領域に電荷トラップを形成する過程と、前記電荷トラップの形成のあと電荷トラップの第１の集中度の恒常的上昇や電荷トラッピング領域における電荷トラップの第１の分布の恒常的転換などに適合したストレス電流が半導体デバイス中を流れるように活性化エネルギーを半導体デバイスに加える過程とを含む。これによって、電荷トラップデバイスの動作性能は、新たな電荷トラップまたは界面近傍の電荷トラップがデバイス動作に寄与することにより、多くの場合改善される。
【００７０】
好ましい実施例では、上記半導体トランジスタデバイスをＮＤＲ特性に適合したＦＥＴなどのＮＤＲデバイスとする。上記活性化エネルギーは、ＦＥＴのソース、ゲート、ドレーン領域への電気的バイアスとして印加され、それによってそのＦＥＴのチャネルにストレス電流が流れるようにする。ストレス電流は比較的高い密度のホットエレクトロンを有する。ホットエレクトロンはチャネルの界面近傍にさらに追加の電荷トラップを形成し、それら電荷トラップは電荷の一時的蓄積のみに適合したエネルギーで形成する。ホットエレクトロンの数およびそれらエレクトロンのエネルギーレベルは用途に応じて高精度で制御できる。
【００７１】
このようにして、製造工程終了のあとでも、ＮＤＲ ＰＶＲ値、オンセット電圧値、切換速度などをＮＤＲデバイスについて変更できる。この場合の特定の実施例ではＮＤＲデバイスを出荷後の使用状態で性能改善することができる。
【００７２】
上述の実施例は上記活性化エネルギー印加のタイミングを上記以外の時点に選ぶことができる。例えば、上記トランジスタを含む集積回路の製造工程の終了前に印加できる場合もある。また、製造工程の終了時に（付加的に）印加できる場合もある。
【００７３】
上述の試験プロセスの詳細、すなわち活性化エネルギーの印加の繰返し回数や印加時間などの詳細もこの発明のこの側面の一部である。この半導体デバイスの電気的特性の変化をモニタするそのモニタ動作の結果に応じてストレス電流を遮断したり、継続させたり、またある場合にはより高い活性化エネルギーレベルで継続させたりする。ストレス電流は最大値に至るまでステップ状に増加させることもできる。
【００７４】
この発明の関連の側面は、ストレス印加前ＮＤＲデバイスを製造する方法であって、ＮＤＲトランジスタデバイス用基板にチャネルを形成する過程と、電荷トラッピング領域全体にわたり分布する多数の電荷トラッピングサイトを含む電荷トラッピング領域を前記チャネルに隣接して形成する過程とを含む方法に関する。上記電荷トラッピングサイトは、上記トランジスタの平常動作期間中はチャネル内の第１の数の活性化電荷キャリアが一時的にトラップされてそのトランジスタにＮＤＲ特性をもたらすようなトラップ集中度とトラップ分布とを保って構成する。そのあと、平常動作に供する前にその半導体デバイスにストレス電流を印加し、チャネルにおける活性化電荷キャリアの上記第１の数が平常動作時の数を上回るようにする。このストレス印加過程により、トランジスタ製造工程終了前に電荷トラッピング領域の中のトラップ集中度の増加やトラップ分布の変更を達成する。
【００７５】
さらに他の実施例では、電荷トラッピングサイトの集中度上昇を、ＮＤＲ特性の変更のためにＮＤＲデバイス出荷後使用の平常動作時に行う。この操作により、製造工程終了後でもトランジスタデバイスの切換時間を改善できる。
【発明の効果】
【００７６】
多様なＮＤＲモードをもたらすように動作中にＮＤＲ特性を切換えできるＮＤＲ素子制御方法を提供できる。例えば、ＮＤＲ ＦＥＴなどのＮＤＲ素子へのバイアス電圧／電流の切換えによるＰＶＲ値の切換えなどの効果が得られる。
【発明を実施するための最良の形態】
【００７７】
次に図面を参照してこの発明の好ましい実施例を述べる。この明細書で説明する例がこの発明の多様な実施形態の一部であり、したがってこれらの例にこの発明が限定されるわけではないことは当業者には理解されよう。
【００７８】
この発明は、半導体集積回路の分野でディジタルメモリ、ディジタル論理回路およびアナログ回路のための追加の基本的構成ブロックとして用いられることが期待される。すなわち、この発明はメモリセル、ブーレ代数演算ユニット、その他の装置に含まれ得る。
【００７９】
従来技術の簡単な要約
図１は上記Kingほか名義の特許出願に述べてある種類の慣用のＮＤＲ ＦＥＴ１００を示す。このデバイスはＮＤＲ特性を備えるシリコン利用のＭＩＳＦＥＴである。すなわち、デバイス１００の特徴的部分は、慣用のＭＯＳＦＥＴ製造プロセスにＮＤＲ特性付与のための所要改変を加えたプロセスで構成する。
【００８０】
すなわち、図１において、ゲート電極１１０はゲート選択信号を受けるためのゲート端子に接続する。デバイス１００は基板１２０（ｐ型が好ましい）の中に形成し、チャネル１３５で接続される周知のソース領域１４０およびドレーン領域１５０を備える。基板コンタクト端子１２５はデバイス１００に基板バイアスを供給し、ソース電圧／ドレーン電圧を慣用のソース端子１４５およびドレーン端子１５５からそれぞれ供給する。ゲート絶縁層１３０はチャネル１３５とゲート電極１１０との間に位置づける。これらの構成は標準的なＭＩＳＦＥＴと共通であり、追加の慣用の構成（逆行基板ドーピング、「ハロー」または「ポケット」ドーピング、ゲート側壁スペーサ、浅いソース・ドレーン接合など）はこの発明の性質をより明確に図解するために図示してない。
【００８１】
慣用のＦＥＴと若干異なっておりＮＤＲ特性を発揮するデバイス１００内の追加の特徴的構成は、（１）僅かに厚いゲート電極１３０，（２）ｐ型不純物により低濃度でドープしたチャネル表面領域、および（３）電荷トラッピング領域１３７である。これらの特徴的構成が協働して上記Kingほか名義の出願で詳述した理由により上記ＦＥＴにＮＤＲ特性を付与する。
【００８２】
その特性を図２，すなわちゲート電圧の適切な選択がＮＤＲモードに与える影響を示すように二つの互いに異なるゲート電圧についてドレーン電流対ドレーン電圧特性を表した図２に示す。ソースを基準とした固定のゲート電圧ＶＧＳに対しては、ドレーン電流ＩＤＳは、慣用のｎチャネルＭＯＳトランジスタにおけるドレーン電流と同様に、第１の領域２１０ではドレーン・ソース間電圧ＶＤＳの上昇とともに増加することがこの特性図から理解されよう。しかし、特定のドレーン電圧レベル以上の領域２２０では、ドレーン電圧のさらなる増加とともにドレーン電流が減少し、このデバイスはＮＤＲ特性を備えたＮＤＲモードになる。ドレーン電流が減少し始めるドレーン電圧（すなわちＶＤＳ＝ＶＮＤＲとなる点２２５）は、不純物材料、チャネル長、閾値電圧などを適当に選ぶことにより、調節可能である。
【００８３】
図２から理解されるとおり、この発明は、ドレーン・ソース間電圧の上昇とともに閾値電圧Ｖｔが動的に増加するに伴って（トラップされた電荷の累積が原因で）ドレーン電流ＩＤＳ（Ｖｇ−Ｖｔに比例する）が減少することを利用するものと見ることができる。すなわち、曲線２２８に示した電流値は、与えられたＶｇおよび変動するＶｔについて図２に示したひと組の連続曲線２２９に全体としてフォローする。他の従来技術によるデバイスと対照的に、ＮＤＲデバイスの主要評価項目であるいわゆるＰＶＲ値およびＮＤＲオンセット電圧は、不純物の種類、不純物のドーピング濃度、デバイス結合構造および印加電圧の適切な組合せにより高精度で最適化できる。また、この発明のＮＤＲ特性は広い温度範囲にわたって（−４０℃乃至＋１５０℃）１００，１０００または１０６以上のＰＶＲ値を達成でき、従来技術によるＮＤＲデバイスの性能を大幅に上回る。
【００８４】
上述の説明が、この発明のよりよい把握のための背景の説明としてなされたものであって必要に応じて若干省略を含んでいることは当業者には理解されよう。上述の説明は前掲のKingほかの発明の構成上、動作上または物理的構成上の完全な分析を意図するものではなく、その意味に解されるべきではない。また、この明細書で説明する本件発明の限定事項と解釈されるべきではない。
【００８５】
トラップエネルギー特性
図３Ａは、図１に示したデバイス１００の好ましいエネルギー帯図（電子エネルギー対半導体表面と垂直な方向の距離の関係を示す図）を示す。ゲートバイアスを印加すると、電子の反転層が半導体表面に形成され、したがってこのＦＥＴはオン状態になる。ゲート３１０は高不純物濃度でドープした多結晶シリコン（ｐｏｌｙ−Ｓｉ）で構成するものとして、ゲート電極３３０はＳｉＯ２で構成するものとして、また基板３２０は最近のＣＭＯＳ構造の場合と同様にｐ型基板としてそれぞれ示してある。周知の他の材料を代わりに用い得ることは理解されよう。
【００８６】
半導体材料３２０に可能な電子エネルギー状態の伝導帯の下端ＥＣ、価電子帯の上端ＥＶが示してある。従来のデバイス物性理論によると、ＥＶからＥＣの範囲のエネルギーに対応するバンドギャップの範囲では、この材料に可能な電子エネルギー状態はない。すなわち、半導体材料３２０内の移動電子はこの範囲内のエネルギーは持ち得ない。
【００８７】
図３Ａから理解されるとおり、チャネル領域（ゲート誘電体３３０と半導体基板３２０との間の界面の近傍）の伝導帯電子は、ＥＣ以下のエネルギーレベルの第１の種類の電荷トラップ３３６に捕獲されるためには、エネルギーを減らさなければならない（例えば格子衝突により）。そのあと電子がトラップ解除されて基板３２０の伝導帯に戻るためには、（例えば格子振動により）エネルギーを供給されなければならない。したがって、前述のKingほか名義の出願の明細書の説明から明らかな理由により、この種の電荷トラップはＮＤＲ特性を生ずるにはとくに有用ではない。
【００８８】
これと対照的に、エネルギーレベルがＥＣにごく近くしかもＥＣ以上である第２の種類の電荷トラップ３３５は、格子衝突を必要とすることなく、そのエネルギーレベルと等しい合計エネルギーレベルの伝導帯電子をトラップすることができる。電荷トラップ３３５がそのトラップ以上のエネルギーレベルのエネルギーを有する伝導帯電子をトラップできる点でさらに有利なことはもちろんである。これら二つの種類のトラップについては、トラップされた電子は伝導帯の許容された状態に容易に戻りトラップ解除され得る。これら第２の種類のトラップは慣用のＦＥＴをＮＤＲ特性動作に適応させるのにとくに適している。なお、半導体伝導帯上端部（図示してない）よりも十分に高いエネルギー位置にある界面トラップは、キャリア内の可動キャリアのかなりの部分がトラップされるに十分な運動エネルギーを備えるに至るまでは、ＦＥＴの動作に何ら影響を及ぼさない。
【００８９】
絶縁ゲートＦＥＴにおいてＮＤＲ特性を得るための好ましいメカニズムは、上述のとおり、チャネルからのホットキャリアをトラップに捕獲してそのトラップから急速にトラップ解除するメカニズムである。トラップは、主として（全部でなくとも）ホットキャリアをトラップするために、半導体伝導帯端部よりも高いエネルギーレベルを備えるように構成するのが好ましい。例えば、半導体伝導帯端部よりも０．５ｅＶだけ高いエネルギー位置のトラップは０．５ｅＶ以上の運動エネルギーを備える電子だけをトラップできる。高速ＮＤＲ ＦＥＴ動作のためには、キャリアトラッピング動作およびトラッピング解除動作をできるだけ高速に行うのが望ましい。それによって、ＦＥＴの閾値電圧の高速の動的変化が可能になるからである。
【００９０】
したがって、Kingほかによる上述のＮＤＲデバイスは、トンネルダイオードなど慣用のＮＤＲデバイスに必要とされる伝導帯そのものへのトンネル効果でなく電荷トラップへのトンネル形成を用いている。すなわち、一つ以上の誘電体層（例えば慣用の誘電体材料からなるゲート絶縁層など）の中に局在する許容エネルギー状態にトラップされるに十分なエネルギーをキャリアに与えればよいのである。慣用のＮＤＲデバイスに必要とされる伝導帯の連続的な組を形成するように高精度で調整した層の組を形成する必要はなく、Kingほかの発明が競合技術よりも広く利用されるものと期待されるもう一つの理由となっている。
【００９１】
上述のトラップの物理的分布は前掲のKingほかの出願に記載してあり、その概要の図解を図３Ｂに示す。同図は電荷トラップの分布と距離との関係を概略的に示す。この図のグラフの左側はトラッピング層（この場合はゲート誘電体３３０）のバルク領域を示し、図示のとおり、ごく低い電荷トラップ密度（すなわち、１０１６ａｔｏｍｓ／ｃｍ３以下程度の）を備える。この密度は界面３６０の近傍で急激に高くなり、この界面３６０において電界トラップとして有用な不純物（この場合は丸印で示したとおりホウ素）の濃度は好ましくは１０１９ａｔｏｍｓ／ｃｍ３以上、最も好ましくは１０２０ａｔｏｍｓ／ｃｍ３以上とする。ホウ素の濃度は次に低下し基板３３０側ではさらに低下する。しかし、トラップの面積あたりの濃度は過剰（すなわち１０１４ａｔｏｍｓ／ｃｍ２）であってはならない。すなわち、トラップ相互間ホッピングまたはチャネル・トラップ・チャネル間ホッピングによりソース・ドレーン間の不都合な電子伝導が生ずるからである。
【００９２】
図３Ｂから理解されるとおり、電荷トラップの大部分はチャネルにごく近接して、すなわち誘電体／半導体界面から０．５ｎｍ乃至１．５ｎｍ以内、または界面そのものに設けなければならない。この要件は、ホウ素を約２乃至３×１０１４ａｔｏｍｓ／ｃｍ２の線量で低エネルギーイオン打込みすることにより達成できる。当業者には明らかなとおり、これらの数字は単なる代表例であって、特定のプロセス要件、デバイス動作条件などにより、それら数字の値（距離、濃度など）は変わる。すなわち、この発明は上記電荷トラップの特定の配置に限定されない。図３Ｂの中の三角形の記号はチャネルにおける「正味」ｐ型ドーピングを表し、この明細書に述べる理由により過剰に高濃度ｐ型にならないようにする。すなわち、その結果、閾値電圧を高めるからである。
【００９３】
動作の際には、トラッピング／トラッピング解除メカニズムはチャネルのドレーン側で始まり、チャネルのソース側に進んでトランジスタを急速に遮断する。この現象は、電子がチャネルのドレーン側に到達する時点までに最大の運動エネルギーを備え、したがって、その領域でまずトラップされる可能性が高いことに起因する。この機構からも、ＮＤＲ ＦＥＴが良好なスケーリング則維持能力を備えることが理解されよう。すなわち、チャネル長が小さくなるに伴い、トラッピング／トラッピング解除メカニズムがトランジスタをより急速にオフに「切り換え」ることができるからである。
【００９４】
この余分の自由度、すなわちソース／ドレーンバイアス電圧を通じてＦＥＴチャネルの導電率を制御できること（慣用のゲート電圧変調に追加して）はこの発明の追加の利点のもう一つの例である。さらに、このチャネル遮断メカニズムは慣用のＭＯＳＦＥＴにおけるオフへの切り換えの手法、すなわち電荷キャリアのチャネルの空乏化に十分な強度の電界を慣用のやり方で（すなわちゲート電圧の印加により）与えるために周知のとおりより薄い酸化物（それ以外の新規な材料）の膜に依存する手法よりも良好である。
【００９５】
プロセスの流れの概略
慣用のＭＯＳ製造プロセスと一体化できるＮＤＲデバイス製造の好ましい流れ図を図４に示す。同一出願人に譲渡された前掲の出願に述べたとおり、この製造プロセスの利点は、追加の慣用の非ＮＤＲ回路（メモリおよび論理回路）を同時に製造できることである。
【００９６】
図４に示すとおり、好ましい実施例では、シリコンから成る基板をステップ４０５で選択する。この基板はゲルマニウム、シリコンオンインシュレータ（ＳＯＩ）、ひずみシリコン、シリコンカーバイドその他任意の材料でも構成できる。この発明の具体化にシリコン以外の材料を用いた場合は、次に述べる工程はこの技術分野で周知の原理にしたがって変更を要することはもちろんである。
【００９７】
ステップ４１０においてその基板にアイソレーション領域を形成する。好ましい実施例では、このアイソレーション領域は浅いトレンチアイソレーション（ＳＴＩ）領域で構成する。ステップ４１５では酸化物層を成長させる。ステップ４２０で基板の中にＰウェルおよびＮウェルを形成する。
【００９８】
ステップ４２５では、前述のトラッピング／トラッピング解除メカニズムを助長するように設計されたＮＤＲデバイス領域に不純物を導入する。この工程の実施には多様な技法、すなわち前述のKingほか名義の出願にも述べたとおり、例えばホウ素を比較的高い線量（１＊１０１４ａｔｏｍｓ／ｃｍ２以上）でＮＤＲ ＦＥＴのチャネル領域にイオン打込みするなどの技法を利用できる。
【００９９】
ステップ４３０ではオプションのＮＤＲチャネル相互ドーピング（ｎ型ドーパントのイオン打込み）を行い、ＮＤＲトラップイオン打込みの効果の一部に対抗させ、正味のｐ型チャネルドーピング濃度を下げる。この工程によって、電圧閾値を下げ、閾値以下のスイングの勾配を大きくし、それに対応してＰＶＲ値を高める。
【０１００】
ステップ４３５では、半導体結晶格子への損傷を除去し、トラッピング領域の中のトラップの正しい分布および密度を確保するようにオプションのアニーリングを行う。この工程は、トラップのトラッピング領域への過剰なマイグレーションにより漏洩が大きくなり動作速度が低下し信頼性が下がる事態が生じないようにするものである。
【０１０１】
ステップ４４０では酸化物層を選択的に除去して、ＮＤＲ ＦＥＴおよび通常のＦＥＴの両方に使えるゲート絶縁膜を形成する。この絶縁膜は誘電体材料の複数の層で構成でき、またＮＤＲ ＦＥＴ領域において通常のＦＥＴ領域とは異なる厚さまたは組成のもので構成できる。
【０１０２】
ステップ４４５では、チャネル・絶縁膜界面における電荷トラップの密度を上げるようにオプションのアニーリング（好ましくは急速熱アニール「ＲＴＡ」）を行う。
【０１０３】
ステップ４５０ではＮＤＲ ＦＥＴおよび通常のＦＥＴの両方に使えるゲート電極を形成する。
【０１０４】
ステップ４５５では、チャネル・絶縁層界面における電荷トラップの分布および密度を（必要に応じて）さらに変えたり、ゲート電極端部沿いの領域のゲート絶縁膜の欠陥を補修したりするためのオプションのゲートエッチ後再熱化アニールを行う。
【０１０５】
ステップ４６０では「低濃度ドープしたドレーン」（ＬＤＤ）イオン打込みを浅いソース領域およびドレーン領域（ＮＤＲ ＦＥＴおよび非ＮＤＲ ＦＥＴの両方または片方の）を形成するように行う。
【０１０６】
ステップ４６５では、ＬＤＤイオン打込みに起因する半導体結晶格子の損傷の補修のためのオプションのアニール工程を行う。
【０１０７】
ステップ４７０では、深いソース・ドレーン間コンタクト領域のオフセットのためにゲート電極の側壁沿いにスペーサ（ＮＤＲ ＦＥＴおよび非ＮＤＲ ＦＥＴの両方または片方のための）を形成する。
【０１０８】
ステップ４７１では、ＮＤＲ ＦＥＴおよび非ＮＤＲ ＦＥＴの両方または片方に使える、好ましくはシリコンまたはシリコンゲルマニウム合金の選択的エピタキシアル成長による、オプションの浮彫型ソースおよびドレーンコンタクト領域を形成する。
【０１０９】
ステップ４７５では、ＮＤＲ ＦＥＴおよび非ＮＤＲ ＦＥＴの両方または片方に使える、高濃度ドープしたソース／ドレーンコンタクト領域の形成のために高線量ソース／ドレーンイオン打込みを行う。
【０１１０】
ステップ４８０では、上記ソース／ドレーンイオン打込みに起因する損傷の補修およびイオン打込みずみのドーパント原子の活性化のためにアニールを行う。
【０１１１】
ステップ４８５では、ＮＤＲ ＦＥＴおよび非ＮＤＲ ＦＥＴの両方または片方のために、ゲート領域やソース／ドレーン領域における所要の低抵抗コンタクトの形成に用いるオプションのシリサイト化プロセスモジュールを用いる。
【０１１２】
ステップ４９０では、絶縁物から成る不活性化層を堆積し、この層に孔を設けてＮＤＲ ＦＥＴおよび非ＮＤＲ ＦＥＴの両方または片方の諸領域へのコンタクトの形成を可能にする。
【０１１３】
ステップ４９５では、（銅、アルミニウムまたはそれら以外の低抵抗率材料で構成できる）電気的相互接続を、デバイスの配線の完結および集積回路の形成のためにＮＤＲ ＦＥＴおよび非ＮＤＲ ＦＥＴに形成する。これらの相互接続は、介在する絶縁層により互いに分離されている複数の導体層の層間に選択的接続を可能にするバイアホールを設けて形成することができる。
【０１１４】
次に、最終の不活性化層の形成を製造プロセスの終わりに通常は行う。
【０１１５】
さらに詳細な説明を、この発明に密接に関係するステップについて次に加える。しかし、これらステップの多くは従来技術によるものであるので詳述しない。特定の構成、これらの層および領域を形成するステップの多くは所望の性能特性およびプロセス要求に左右されるので、多様な手法が適しているとみられる。また、この発明実現のための製造プロセスについて多様な手法の例を挙げたが、それらの例が最新の手法の例示に過ぎないことは当業者には理解されよう。すなわち、この発明は、現在のところ発明者に未知の未開発プロセス技術であって、従来の手法の代替手法となりこの発明に全面的に適合するプロセス技術をも包含することを意図するものである。
【０１１６】
プロセスの流れの詳細
図５乃至図１６はこの発明のＮＤＲデバイス製造プロセスの好ましい実施例に用いる詳細な工程の図解である。
【０１１７】
より詳細に述べると、図５は、この発明の好ましいＮＤＲ ＦＥＴ実施例とそれ以外の慣用の半導体素子およびデバイスを含むＮＤＲ素子（上述のステップ４０５による）の製造に用いる出発基板の概略的断面図を示す。図５に示すとおり、実質的にシリコン（Ｓｉ）から成る好ましい基板１０００をまず準備する。ＮＤＲ ＦＥＴおよびＩＧＦＥＴはＮチャネルデバイスであるので、ＮＤＲ ＦＥＴおよびＩＧＦＥＴを形成する基板部分はｐ型のほうが好ましい。
【０１１８】
これに関連して、図５の基板１０００が、出発基板の表面（厚さ１０００ｎｍ以内）にイオン打込みや拡散などにより「能動」領域の画定の前またはあとに当業者に周知の手法で形成したｐ型ウェルをも意味し得ることは理解されよう。また、基板１０００はシリコンオンインシュレータ（ＳＯＩ）でも構成することができ、最終的には一つ以上のシリコンゲルマニウム合金材料またはシリコンカーバイド材料（図示してない）の層を含み得ることは理解されよう。後者の基板を選ぶ場合は後述の後続工程を上述の変化をとり込むように周知の方法で変更する必要があることは当業者に理解されよう。
【０１１９】
図６は、ＮＤＲ素子（ＮＤＲ ＦＥＴなど）を形成すべき第１の領域１０１５および非ＮＤＲ素子（慣用のＦＥＴなど）を形成すべき第２の領域１０１５’を含む基板表面領域に（上述のステップ４１０により）電気的に分離された能動領域を形成するステップを示す概略的断面図である。この発明特有の構成をよりよく表すために、図６（および後続の図面）では後続の加工工程は「分割」図で示し、基板１０００全体にわたるＮＤＲ領域および非ＮＤＲ領域への多様な加工工程の互いに異なる影響を説明しやすくしてある。これらの図面が縮尺表示を意図するものでないこと、実際の基板プロフィルは実際の製造の実施例においてはずれを生ずる（おそらく大幅に）ものであることは、当業者には理解されよう。いずれにしても、これら図面はこの発明の重要な側面の理解に有用である。
【０１２０】
したがって、図６においては、基板１０００の表面の電気的に分離された「フィールド」領域１０１０を、シリコンの局部酸化（ＬＯＣＯＳ）や浅トレンチアイソレーション（ＳＴＩ）などの確立ずみの手法のうちの任意の手法により形成する。アイソレーション酸化層１０１０の厚さは通常は１００乃至７００ｎｍの範囲にあり、浅トレンチアイソレーション構造の深さは通常は１００ｎｍ乃至１０００ｎｍの範囲にある。上記手法以後に開発された手法もこの発明に用いることができる。
【０１２１】
さらに、これらの領域の細部はこの発明の動作に基本的に重要ではないが、この発明の重要な利点は、それら構成が（それら構成の実現のための方法と関係なく）慣用の能動デバイスとこの発明によるＮＤＲデバイスとの両方に共用できることである。用途によっては上述の種類のアイソレーション領域を用いる必要がない場合もあることはもちろんであり、この発明はそれらアイソレーション領域を含むものには限定されない。
【０１２２】
次に、酸化物層１０１８を成長させる。ステップ４１５および４２０が従来技術によるステップであり、この発明に重要なものでなく、したがってここに詳述しないことは当業者に理解されよう。この発明と同一の追加の慣用の工程（例えば閾値調整、他の絶縁層、エッチストップ層、プラズマ／熱処理など）もこの発明の説明の便宜のために省略してある。
【０１２３】
したがって、図７に示すとおり、不純物（ホウ素など）イオン打込みステップを（上述のステップ４２５の一部として）酸化物層１０１８を通じて約２乃至３＊１０１４ａｔｏｍｓ／ｃｍ２の線量で行う（丸印で表示）。前掲のKingほか名義の出願で述べた理由により、基板１０００の界面またはその近傍、すなわちＮＤＲ素子を形成する領域に電荷トラップを導入するのが好ましい。その電荷トラップ導入は適切な不純物のイオン打込みや拡散、またはトラップ含有の誘電物層の堆積などいくつかの既知の技法の一つによって行うことができる。
【０１２４】
イオン打込みにより導入されるホウ素がこの発明には好ましいが、シリコン、ヒ素、リン、アンチモン、フッ素、塩素、ゲルマニウムまたは他の金属なども電荷トラップとして使うことができる。トラップの形成に水（上記の雰囲気から）を用いることができる例もある。不純物導入のための他のメカニズム、すなわち電荷トラップを含む材料の層または電荷トラッピング材料の層の堆積などのメカニズムも用いることが可能である。例えば、電荷トラップを高密度で含む酸化物層を形成するように、トーピングした膜を堆積して酸化させることもできる。
【０１２５】
この発明の利点は、ＮＤＲ特性のオンセットをトラップエネルギーレベルの目標値の選択により制御できることである。一方、トラップエネルギーレベルを、特定の不純物やトラッピング層誘電体の選択など適切なプロセス制御パラメータを通じて調整できる。
【０１２６】
ＮＤＲ素子を形成すべき領域１０１５に電荷トラッピング領域を選択的に形成するようにマスクを用いることもできる。ある場合には、基板１０００の全領域１０１５に延びずにＮＤＲ ＦＥＴの後続のゲート領域対応の小さい領域、またはそのゲート領域の限られた一部に限定されるようにマスクを用いることができる。また、例えばある場合は、所期のデバイスバイアスおよび動作速度に応じてソース領域の近傍だけ、またはドレーン領域の近傍だけ、トラッピング領域を形成することが求められることもある。例えば、「ソース側」トラッピングを最大にするには、電荷トラップを、ソース領域から延びチャネルからドレーンへの側に延びないように、選択的に配置することもできる。チャネルの長さ方向の電荷トラップの可変分布を用いて、電荷捕獲率が対応の変動を示すようにし切換スピードを高速化するようにすることもできる。
【０１２７】
定型的な実験により、ＮＤＲ ＦＥＴの互いに異なる特性、すなわち切換速度、ＶＮＤＲ、雑音免疫性、漏洩、閾値したスイングＶｔなどの特性の最適化のための多様なトラップ分布が得られるものと見られる。したがって、領域１０１５全体にわたって延びるものとして図示してあるものの、この発明はそのような構成のみには限られず、用途によって多様な電荷トラッピングメカニズムを用いてこの発明の利点を達成することができる。
【０１２８】
次に図８を参照してこの発明の好ましい実施例を引き続き述べるが、同図には、基板の表面の第１の領域１０１５、すなわちこの発明の好ましい実施例を上述のステップ４２５の一部として形成すべき領域１０１５の基板表面に絶縁物層（酸化物層１０１８の除去後）を形成するステップを示す概略的断面図を示している。この絶縁層１０２０はこれから形成されるＮＤＲ ＦＥＴのゲート絶縁膜の一部として作用し、そのＮＤＲ ＦＥＴの電荷トラッピング領域としても作用する。この絶縁層は基板１０００の表面の能動領域１０１５にシリコンの熱酸化などいくつかの周知の技法の一つで形成する。物理的蒸着方法および化学式蒸気堆積方法も用いることができる。絶縁体層１０２０は、全体的に、または部分的に、ＳｉＯ２，ＳｉｘＮｙ、Ｓｉ３Ｎ４，または金属酸化物、メタルシリケート、それらの積層体、二つ以上の互いに異なる材料層の組合せなどで構成できる。
【０１２９】
この明細書で述べた他の加工工程の場合と同様に、この発明の利点は、この層（あとでパターニングする）を慣用のデバイスとＮＤＲ ＦＥＴデバイスとの両方で共用できることである。プロセス一体化の影響の視点から見ると、ＮＤＲ ＦＥＴ形成工程の期間中に非ＮＤＲ領域に上記の層が存在しても、非ＮＤＲ素子の構造、性能または信頼性が損なわれることはないということである。用途によっては、非ＮＤＲ素子を形成すべき領域ではマスキングを施したうえでエッチングを行って、電荷トラッピング領域を基板の全領域にわたって後続の工程で形成することがないようにするのが望ましい場合もある。
【０１３０】
一つの代替の実施例では、チャネル界面における高濃度および層１０２０のバルク領域における低濃度を確保するエネルギーおよび不純物を用いてゲート絶縁層１０２０への直接のイオン打込みで電荷トラップを形成する。
【０１３１】
さらに他の実施例では、複数電荷トラップ形成ステップを、単一ＮＤＲデバイスの標準的な形成プロセスの一部として、微調整プロセスの一部として、または同一基板上での互いに異なる種類のＮＤＲデバイスの標準的な形成プロセスの一部として用いることもできる。例えば、チャネル領域への導入をゲート絶縁層１０２０形成の前にするトラップもあり、トラップエネルギーやトラップ密度やトラップ分布などのトラッププロフィル目標値の達成のためにゲート絶縁層１０２０形成のあとにするトラップもある。トラップの互いに異なる二つの組は、互いに異なる種類の電荷キャリアの捕獲のための互いに異なるトラップエネルギーや互いに異なる割合で捕獲／捕獲解除する互いに異なるトラップタイプなど複数のトラッププロフィルが要求される場合は、互いに異なる不純物や互いに異なるイオン打込み対象物で構成する。互いに異なるＮＤＲデバイスを基板上に同時に形成している場合は、後続のトラップ形成工程を被選択ＮＤＲデバイスのみに施すことを確実にするために、適切なマスキング工程を用いる。
【０１３２】
図９は、ホウ素と反対の導電型の第２の種類の不純物を上述の相互ドーピングステップ４３０の一部として選択的に（少なくとも好ましい実施例のＮＤＲ ＦＥＴを形成すべき領域１０１５に）導入するステップを示す概略的断面図である。好ましいアプローチでは、この第２の種類の不純物は約１＊１０１４ａｔｏｍｓ／ｃｍ３の濃度で比較的低エネルギーでイオン打込みしたヒ素（図９には×印１０３１で表示）である。このステップは、ＮＤＲ ＦＥＴのチャネルの表面領域における正味ｐ型不純物濃度を低下させる効果がある。これによって、閾値（Ｖｔ）特性および閾値以下電圧揺れ（Ｓ）特性の両方を改善する。より詳細に述べると、ＮＤＲ ＦＥＴのＶｔを低下させることができ、急峻な閾値揺れを実現することができる。これらの要素はサブミクロンデバイスの後続の形成における適切なスケーリング性能の確保に重要である。これらの性能向上は、この発明を用いた集積回路用のゲートバイアス電圧の低下およびＰＶＲ値の増大の形で利用できる。
【０１３３】
イオン打込みステップ（電荷トラップ形成や相互ドーピングのための）終了のあと、イオン打込みに誘発された欠陥を減らすために熱アニールステップを行う（図４のステップ４３５に対応）。この工程は、不活性ガス（ＡｒまたはＮ２）または酸化性ガス（Ｏ２またはＨ２Ｏ）の雰囲気の中で、所定温度（例えば５５０℃）で所定時間（例えば数時間）にわたって行う。上記以外の手法（例えばＲＴＡ）、温度、時間なども上述の説明から当業者には明らかであろう。このステップの目的は、電荷トラップの分布をトラッピング層１０２０のバルク領域内でなくチャネルとの界面にさらに確実に集中させることである。
【０１３４】
アニールステップを欠いた場合は、ホウ素が格子欠陥によりトラッピング層のバルク領域により急速に拡散し、ゲート漏洩電流のレベルが高くなり望ましくない。電荷トラップの密度をチャネル・ゲート絶縁層界面で高くし、ゲート絶縁層のバルク領域で比較的低くするのが望ましい。これら密度の差はａｔｏｍｓ／ｃｍ３の値で少なくとも２または３のオーダーの差にするのが望ましい。トラッピングサイトをこの領域（すなわちチャネル界面から約０．５ｎｍ以内の領域）に限ることによって、ゲート漏洩電流をさらに小さくする。この領域の寸法がデバイス結合構造ごとにプロセス技術に応じて異なるのはもちろんである。
【０１３５】
この業界で周知のイオン打込み誘発欠陥の補修のための上記以外の手法（既存のまたは今後開発される）もこの発明に同様に適用できる。イオン打込みによらないまたはゲート領域に過剰のトラップサイトを生じさせないトラップ形成プロセスの場合はアニールステップは不要であろう。例えば、上述のとおりゲート絶縁層を通じた直接イオン打込みでトラップを形成する場合は、それらトラップの分布を電子エネルギーを適切に選ぶことにより特定の領域に集中させることができる。また、熱サイクルの利用によりトラップを界面に形成するように複合体ゲート酸化物（すなわち、イオン打込み、熱酸化および堆積工程、または堆積、イオン打込みおよび熱酸化工程）を用いることもできる。上記以外の工程の変更が可能であることは当業者には明らかであろう。
【０１３６】
いずれにしても、トラッピング層１０２０を基板全体に形成する具体例では、慣用のＦＥＴを形成すべき領域（領域１０１５’）およびそれ以外のトラッピング層不要部分（領域１０１５を含む）からそのトラッピング層を選択的に除去する。
【０１３７】
図１０は、ＮＤＲ ＦＥＴおよびそれ以外の慣用のＦＥＴの両方の高品質ゲート絶縁層として作用する追加の絶縁層１０４０を形成するステップ（図４のステップ４４０に対応）を示す概略的断面図である。このゲート絶縁層１０４０は、物理的蒸着、化学的蒸着などのいくつかの手法の一つで形成できる。ゲート絶縁層１０４０は、ＳｉＯ２、ＳｉＯｘＮｙ、これら材料の組合せ、金属酸化物またはメタルシリケイトまたはそれの積層体で、その全体または一部を構成する。
【０１３８】
ゲート絶縁層１０４０を熱酸化により形成する場合は層１０２０の下に配置してＮＤＲ ＦＥＴ形成部（領域１０１５）における厚さをそれ以外の部分（領域１０１５’の中を含む）における厚さよりも薄くすることができる。その場合は、層１０４０は高品質ゲート絶縁層でなく電荷トラッピング層として作用し、電荷トラップは熱酸化プロセスの工程またはその後続の工程の期間中に不純物を含めることによって形成する。
【０１３９】
慣用のＦＥＴを同時に形成しない場合は、層１０２０の一部として単一の酸化物層を十分の厚さで成長させることができるので追加の層１０４０は不要である。ＮＤＲ ＦＥＴ素子および非ＮＤＲ ＦＥＴ素子を同時に形成する実施例においては、追加のゲート絶縁層の必要性を満たすために複合体ゲートのほうが好ましい。
【０１４０】
ゲート絶縁層の形成のあと、追加の熱アニール工程を施して（図４のステップ４４５に対応）電荷トラップの分布をさらに最適化し、すなわちチャネル・ゲート絶縁層界面における密度を高める。この工程は短時間に、すなわち１乃至１０分間に１１００℃で急速熱アニール（ＲＴＡ）することによって行うのが好ましい。上記以外の温度および時間に設定できることは当業者には明らかであろう。さらに、Ｓｉ／ＳｉＯ２界面近傍におけるトラッピングサイトの分布を高める点においてＲＴＡ工程のほうが慣用の炉工程（すなわち１０００℃でＮ２雰囲気中１時間）よりも優れていることを発明者は確認した。
【０１４１】
トラッピングサイトの分布はこの発明のＮＤＲデバイスの最終的なＰＶＲ値を左右するので、この工程の選択／制御をＰＶＲ値の目標値への設定に用いることができる。すなわち、互いに異なるＰＶＲ値を要する互いに異なる用途向けの構成をＲＴＡの時間または温度を調節するだけで、またはＰＶＲ値上昇のために炉工程でなくＲＴＡ工程を選ぶだけで形成することができる。
【０１４２】
図１１はＮＤＲ ＦＥＴおよび慣用のＦＥＴの両方のためのゲート電極層１０５０を堆積するステップを示す概略的断面を示す。ゲート電極材料１０５０は多結晶シリコン（ポリＳｉ）、シリコン・ゲルマニウム合金（ポリＳｉＧｅ）で構成し、または金属、合金、導電性金属窒化物、もしくは導電性金属酸化物で構成する。ＮＤＲ ＦＥＴおよび慣用のＦＥＴの両方のゲートは同じ材料で同時に形成できるので、この発明の利点は明らかである。
【０１４３】
ゲート電極材料１０５０がポリＳｉまたはポリＳｉＧｅである場合は、堆積プロセスの期間中に本来の位置でドープでき、また低抵抗率および適切な仕事関数値の達成のためにイオン打込みや拡散により本来の位置外でドープできる。最終的なゲート電極は多層スタックで構成して、最下層で所望のゲート仕事関数値を提供しその上に重なる層で十分な厚みと導電率を提供することができる。
【０１４４】
次に、ゲート電極層１０５０を標準的なリソグラフィおよびエッチングプロセスによりパターニングして多層ゲート電極１０６０および１０６０’（図１２）を形成する。このステップではステップ４５０（図４）に対応する。この時点で、ゲート絶縁層のゲート電極端部沿いの部分への損傷を修復するとともに電荷トラップの密度（または形成）をさらに高めるために、オプションのゲートエッチング工程後再酸化アニール工程（図４におけるステップ４５５）を施す例もある。
【０１４５】
ある実施例では上記アニール工程（例えば上記雰囲気中７５０℃で１０分、それに続きＮ２雰囲気中１０５０℃で１分）を用い得るが、そのアプローチでは作用効果は全具体例にわたって一様になることはない。すなわち、この工程の効果はゲート絶縁層を薄く（すなわち５．５ｎｍ）した構成では得られるが、より厚く（すなわち７ｎｍ）した構成では得られない。これは、Ｓｉ／ＳｉＯ２界面近傍で新たな水ベースのトラップの形成が蒸気により助長されるのに対して、高温度への露出がトラップ関連不純物原子の一部を上記界面からバルク領域に放出して上述の効果を打ち消すように作用することに起因するものと見られる。ゲートが比較的厚い場合は、上述の現象の結果上記界面近傍のトラップのマイグレーション／密度低下が生じ、性能が低下する。したがって、慣用のゲートエッチング工程後再酸化アニール工程が薄いゲート酸化層の場合にはより有用であるとみられる。しかし、新たなトラップを形成するとともに既存トラップの拡散を最小にする上述と同等のアニーリング機構であれば、ゲート絶縁層が厚い場合も薄い場合も同様に適用できる。
【０１４６】
図１３は、好ましい実施例のＮＤＲ ＦＥＴのチャネル界面における電荷トラップ１０３７の密度を高めるのに用いる上述の１回またはそれ以上のアニール工程の効果の簡単な図解を示す概略的な断面図である。この図における諸要素、すなわち電荷トラップ、トラップ位置などは縮尺表示ではないこと、図示はこの発明の特徴の説明だけを意図するものであることは理解されよう。
【０１４７】
図１４は図４のステップ４６０に対応する低濃度ドープしたソース／ドレーン領域を形成するステップを示す概略的断面図である。好ましい実施例ではヒ素などのｎ型ドーパント（＊印で図示）をエネルギー１０ｋｅＶおよび線量３＊１０１５ａｔｏｍｓ／ｃｍ２でイオン打込みする。この発明のＮＤＲデバイスにより高いＰＶＲ値を達成するにはリンよりもヒ素が優れていると判断される。その理由は完全には明らかになっていないが、ヒ素の拡散はリンよりも低速であって、ヒ素のほうが高い不純物濃度をもたらすことによるものとみられる。これによって、チャネルのドレーン領域における電界強度最大値が高くなり、エネルギーレベルのより高い電子を生じ電荷トラッピングが増加する。同じ理由により、より低いＶＮＤＲ値が得られる。
【０１４８】
したがって、ＬＤＤドーパント、エネルギーなどを適切に選ぶことにより、ＮＤＲデバイスについての所望のＰＶＲ値をある程度制御することができる。なお、ＮＤＲ−ＦＥＴ部分１０１５における浅いソース／ドレーン延長領域の形成をＩＧＦＥＴ部分１０１５’における浅いソース／ドレーン延長領域と同時並行的に行うことができる。上記ＮＤＲ ＦＥＴの浅いソース／ドレーン延長領域のドーパント濃度および接合の深さは、必要に応じて選択的（マスク利用の）イオン打込みによりＩＧＦＥＴと同じ値にすることもでき異なる値にすることもできる。また、実施例によっては、後述の高濃度ドープしたソース／ドレーン領域の形成のあと浅いソース／ドレーン領域を形成するのが望ましい。
【０１４９】
慣用のアニール工程は、損傷の修復およびＰＶＲ目標値の達成のためにＬＤＤイオン打込みのあと（ステップ４６５で記述のとおり）行う。
【０１５０】
図１５はＮＤＲ ＦＥＴのより高濃度にドープしたドレーン／ソース領域１０７０および１０７１と慣用のＦＥＴとを形成するステップ（ステップ４７０−４７５で記述のとおり）を示す概略的断面図である。この例では、深いソース領域およびドレーン領域は、ゲート電極の側壁に沿って形成したスペーサ１０２５によりゲート電極の端部からオフセットされている。これら側壁スペーサは、慣用の方法でスペーサ膜を堆積し異方性エッチングすることにより形成する。このスペーサ膜の厚さによって側壁スペーサの幅が定まり、したがってゲート電極からのオフセットの大きさが定まる。スペーサ形成には多様な技法が周知であり、それら技法をこの発明に用いることができる。ＮＤＲ ＦＥＴおよび非ＮＤＲ ＦＥＴの両方についてこれら側壁スペーサを同時に形成するのが好ましい。
ソース領域およびドレーン領域１０７０および１０７１（図４のステップ４７５）を、ヒ素やリンなどのｎ型ドーパントのイオン打込みおよびそれに続く損傷補修およびドーパント活性化のための慣用の手法による熱アニール工程（ステップ４８０）を用いて形成する。この特定の構成例では、ゲート電極１０６０は、その下の基板１００表面に打込みイオンが達することを防ぐのに十分な厚さを備える。
【０１５１】
簡略化した構成図である図１６に示すとおり、デバイス製造工程の最後には、（図４のステップ４８５，４９０および４９５）、シリサイト１０８５および１０８５を低抵抗金属・半導体コンタクト形成用にソースコンタクト領域、ドレーンコンタクト領域およびゲート電極に形成し、次に、一つ以上の絶縁性属間膜１０７５および１０７７の堆積、コンタクト孔の形成およびこれら孔への金属プラグ１０８１および１０８６の充填、相互接続用の一つ以上の金属層１０８３および１０８７の堆積およびパターニング、および水素含有雰囲気または重水素含有雰囲気の中での低温（３６０℃乃至４５０℃）アニールを行う。
【０１５２】
必要があれば金属配線形成用の多重金属層を絶縁層および金属層の交互積層の堆積およびパターニングにより形成する。シリサイトコンタクト１０８０および１０８５を、ケイ化チタン、ケイ化モリブデン、ケイ化コバルトまたはケイ化ニッケル組成物の低抵抗層で形成し、用途に応じて、ゲート領域またはソース／ドレーン領域の一方だけに接続するようにすることができる。プラグ１０８１および１０８６はタングステン、アルミニウム、銅その他の金属材料で形成できる。絶縁膜１０７５および１０７７はＣＶＤ膜や、スピンオンガラスや、空隙ほかの慣用の絶縁材料で構成できる。金属の相互接続層１０８３および１０８７はアルミニウム、銅その他の低抵抗金属で構成する。
【０１５３】
上述の方法により、一つ以上のＩＧＦＥＴ素子および一つ以上のＮＤＲ ＦＥＴ素子を含む半導体デバイスを慣用のプロセス技術の工程を用いて製造できる。上述の工程が、シリコン利用の共振トンネルダイオード、ダイオード動作用の２端子ＮＤＲ ＦＥＴ、サイリスタなど上記以外のＮＤＲデバイスの製造など上記以外の製造環境にも有用であることは当業者に認識されよう。
【０１５４】
図には明示していないが、ＮＤＲ ＦＥＴと慣用のＦＥＴとは、後続の工程でパターニングする共通層で構成される多数の領域、すなわち共通基板１０００，ゲート絶縁膜１０４０および１０４０’、導電性ゲート電極層１０６０および１０６０’、層間絶縁層１０７５および１０７７，および金属プラグ／層１０８１，１０８３，１０８６および１０８７などの領域を有する。また、両者はアイソレーション領域１０１０の一部を共用し、共通イオン打込み／アニール工程で同時並行的に形成するソース／ドレーン領域１０７０，１０７１，１０７０’および１０７１’を備える。
【０１５５】
ＮＤＲ ＦＥＴのドレーンがＩＧＦＥＴのドレーン／ソースに対応するように、またその逆の対応が得られるように、上記領域を直接に共用できる場合もある。２端子ダイオード動作用との間で上記領域を共用できることはもちろんである。上に述べた工程や層以外の工程や層を追加できること、上述の例がこの発明の内容の例示のみを目的とするものであることは理解されよう。例えば、ＩＣでは追加の相互接続層や絶縁層が通常用いられ、それらは共用され得る。
【０１５６】
実験結果のデータ
ゲート長１２０ｎｍのＮＤＲ ＦＥＴを、基本パラメータ、すなわちゲート絶縁層の厚さ７ｎｍ、チャネルイオン打込み線量２×１０１４ａｔｏｍｓ／ｃｍ２、ゲート酸化物形成後のＲＴＡアニール温度１１００℃、３×１０１５／ｃｍ２でヒ素ドープしたＬＤＤで試作した。
【０１５７】
なお、この試作プロセスは上述の好ましいプロセスと同一ではない。例えば、ゲート酸化膜堆積の前には熱アニールは施していない。また、Ｖｔの低下および閾値下揺れのためのチャネルへの相互ドーピング（例えばヒ素）も施していない。単一層のゲート絶縁材料層を用いた。すなわち、この試作プロセスは、ＮＤＲデバイスの所期の特徴および性能の試験、把握および慣用のＭＯＳ回路応用分野への適合性の確認を主たる目的とするものである。したがって、ここに得られた結果は、特定のデザインルールまたは特定の加工装置を用いて特定の製造施設内で特定のチャネル結合構造で実際に具体化したこの発明の特定の具体例または市場向け製造について得られる実際の結果をそのまま反映するとは限らない。
【０１５８】
しかし、この発明の多数の基本的特徴および利点の例示にこれら試験結果は有用であると発明者は考える。また、これらのデータは、切換可能なＮＤＲ付きのＦＥＴなどこの発明による製品の基本的動作の特徴をさらに裏付けるのに有用である。
【０１５９】
ゲートバイアスおよびゲート長への依存性
ＮＤＲ ＦＥＴの電流対電圧（Ｉ−Ｖ）特性のゲートバイアスおよびゲート長への依存性を測定した。図１７Ａはゲートバイアスの変化に伴うトランジスタ電流の変動を示す。ＶＮＤＲ以下のドレーンバイアスでは通常の変動傾向が見られるが、ゲート駆動電圧Ｖｇｓ−Ｖｔの増加とともにトランジスタ電流は直線的に変化する。ＶＮＤＲ以上のドレーンバイアスでは、電流はＶｄの増加とともに指数関数的に減少する。電流最低値はゲート駆動電圧の上昇とともに増加するが、電流最大値ほどに急速には増加しない。
【０１６０】
図１７Ｂおよび１７Ｃは、ゲートバイアスおよびゲート長の変動に伴う上記電流最大値および電流最小値をそれぞれ示す。
【０１６１】
図１７Ｂでは、ドレーン電流最大値が予想どおりゲート駆動電圧の上昇およびゲート長の減少とともに増加することが示されている。
【０１６２】
図１３Ｃには、ドレーン電流最小値もゲート駆動電圧の上昇とともに増加することが示されており、これはもっとものことと思われる。しかし、ドレーン電流最小値はゲート長の減少とともに減少している。これにも理由があるとみられる。すなわち、エネルギーレベルの高いキャリア（チャネルのドレーン側端部で発生）は高いドレーンバイアスでトラップされ、Ｖｔの上昇の原因となるからである。ゲート長の減少に伴って、これらのキャリアはチャネルのソース側端部近傍にトラップされ、Ｖｔをより効率的に上昇させる。
【０１６３】
図１７に示されるとおり、ゲート長の正味の効果はＰＶＲ値の大幅な増加である。なお、ドレーンバイアスの高い値では、チャネルにおけるドーピングのレベルが相対的に高いために、逆バイアスｐｎ接合降伏電流がドレーン電流の主要な成分となる。したがって、ＮＤＲトランジスタの電流最低値を把握するにはソース電流をモニタしなければならない。ソース電流についてのＰＶＲ値依存性を図１７Ｅに示す。ゲート長を１２５ｎｍに減少させるに伴ってＰＶＲ値は１００まで増加する。したがって、この試験結果に見られるとおり、この発明のＮＤＲ実施例はスケール則に合致しており、将来のサブミクロンプロセス技術への有用性を確保している。
【０１６４】
このＮＤＲデバイスの電流最低値を慣用のＭＯＳＦＥＴのオフ時漏洩電流と比較して有利になれば理想的である。このＮＤＲ ＦＥＴデバイスでは、オフ電流を２次元トラップ密度（単位面積あたりのトラップ数）によりごく効果的に（最新式のＦＥＴと異なったやり方で）制御することができる。
【０１６５】
温度依存性データ
電子の平均運動エネルギーは温度が高い場合に上昇するので、理論的にはこの発明は他のＮＤＲ構成よりも温度特性が優れているものと期待される。すなわち、トラッピング速度およびトラッピング解除速度、したがってＮＤＲ ＦＥＴの応答速度が温度上昇とともに改善されるものと期待される。しかし、チャネルにおける電子の平均自由行程は減少するので、ＮＤＲ効果を生ずるのに十分なエネルギーレベルの電子を生ずるにはより大きい強度の電界が必要になると考えられる。この必要性を満たす手法は上述のとおり多様である。
【０１６６】
ＮＤＲデバイスの一つの実施例についての追加の温度依存性データを図１７Ｆに示す。このデバイスは試験用に作成したが、この発明の多様な実施例の動作の特徴、すなわちＰＶＲ値が２５℃から１２５℃に至る広い温度範囲にわたってほぼ一定であるなどの特徴を表している。すなわち、この図から理解されるとおり、電流最大値が温度とともに増加する一方、電流最低値も増加するからである。したがって、この発明の実施例には、かなり広い温度範囲にわたって相対的温度依存性をもって動作するように設計できるものもある。
【０１６７】
図１７Ｆのグラフに示してあるとおり、温度が１２５℃に上昇するに伴って電流最大値および電流最小値の両方が小幅ながら上昇する。このグラフに対する注釈には、ドレーン電流Ｉｄに対応する線、およびソース電流Ｉｓに対応する記号などがある。黒丸の記号および太線は２５℃における測定値を示し、白丸の記号および点線は１２５℃における測定値を示す。
【０１６８】
電流最大値は約２０％だけ増加し、電流最小値は全温度範囲にわたり３倍以下程度の増加を示す。漏洩電流が温度に対して指数関数的に増加する慣用のＭＯＳＦＥＴに比べてこの変化は相対的に小さい。しかし、全体としてＮＤＲ ＦＥＴのＰＶＲ値（ＮＤＲデバイスの主たる性能指標）は広い温度範囲にわたってほぼ一定の値を保つ。
【０１６９】
したがって、この発明のＮＤＲ ＦＥＴは市販のＩＣ製品の動作温度仕様を十分に満たすことができる。上述の好ましいプロセスを用いて最適化したこの発明の実施例はごく広い温度範囲にわたって１０６以上のＰＶＲ値を達成し、軍用、航空宇宙用、車両用など厳しい温度環境における動作に適している。この特徴は、慣用のＣＭＯＳプロセスとのプロセス互換性と併せて、このＮＤＲ ＦＥＴを高密度ＩＣ用として有望なものとしている。
【０１７０】
トンネルダイオードや共振トンネルダイオードやサイリスタや空間転送トランジスタなど従来技術によるＮＤＲデバイスが高い温度で大幅に性能劣化することに注目すべきである。例えば、サイリスタ利用のメモリは、７５℃で安定動作を保証するには、比較的高い（＞１ｎＡ）保持電流で動作させる必要がある。いわゆる単一トランジスタ（ＤＲＡＭ利用の）ＳＲＡＭは、高温度動作では消費電力が大幅に増大する。トランジスタ経由の漏洩の増大を補償するためにリフレッシュ周波数を上げる必要があるからである。
【０１７１】
種々のプロセスパラメータを通じたＰＶＲ値およびＶＮＤＲ値の制御
諸プロセスパラメータがＰＶＲ特性およびＶＮＤＲ特性に及ぼす影響を併せて精査した。この調査は試作品に現れる多様な測定結果についてＰＶＲ値およびＶＮＤＲ値を調べることによって行った。図１７Ｇにみられるとおり、図１７Ａ乃至図１７Ｆの結果を生じたゲート酸化膜厚７ｎｍのＮＤＲ試験デバイスウェーハＡ３対応の記号Ｗ＃Ａ３で示した。これ以外のウェーハプロトタイプも次の項目を含む諸変動パラメータについて試験した。すなわち、
（１）電荷トラップ形成のための互いに異なるチャネルイオン打込み線量（すなわち、ホウ素２＊１０１４ａｔｏｍｓ／ｃｍ２または３＊１０１４ａｔｏｍｓ／ｃｍ２）、
（２）互いに異なる低濃度ドープした不純物（Ｐ＋またはＡｓ＋）、および線量、
（３）互いに異なるゲート酸化膜形成後のアニール工程の条件（ＲＴＡまたは炉）、
（４）互いに異なる上記再酸化工程の条件、
（５）互いに異なるゲート絶縁膜厚。
【０１７２】
ゲート長１８０ｎｍのＮＤＲ ＦＥＴのＰＶＲ値およびＶＮＤＲ値を図１７Ｇおよび図１７Ｈにそれぞれ総括してある。これら図においては、ドレーン電流値を編みかけつきの棒グラフで、ソース電流値を太線棒グラフでそれぞれ示してある。いくつかの基本的観測がこの試験データから得られ、ＮＤＲの特定の具体例についてのＰＶＲ値やＶＮＤＲ値の高精度制御に有用である。より詳細に述べると、製造プロセス進行中に一つ以上の標準的加工工程を微調整することによって所望のＰＶＲ／ＶＮＤＲ目標値を実現できることが分かる。これによって、広い範囲のＰＶＲ値やＶＮＤＲ値が可能になり、ＮＤＲプロセスについて予測可能で信頼性の高い結果が確実に得られるようになる。
【０１７３】
好ましい実施例ではＶＮＤＲを電源電圧Ｖｄｄの半分よりも僅かに低い値に、すなわちＶＮＤＲ≦Ｖｄｄ／２に設定する。しかし、上述の適切なプロセス制御により半導体基板の互いに異なる領域に互いに異なるＶＮＤＲ値を達成することができる。
【０１７４】
上述の試験結果のデータが示すとおり、この発明に特有の構造および特徴的動作により、一つ以上の慣用の加工工程を用いた慣用の製造施設内で所望のＰＶＲ値特性やＶＮＤＲ値特性を容易に設定し制御することができる。したがって、多様な用途について適切なＰＶＲ値およびＶＮＤＲ値の目標値を確実に達成することができる。ＰＶＲ値およびＶＮＤＲ値の制御に用い得るプロセス変形の多数の例を上述の説明は提供するが、当業者にはそれら以外の例も自明であろう。したがって、この発明は上述のＰＶＲやＶＮＤＲのプロセス制御技術の単一の変形またはそれら変形の組合せに限定されるものではない。
【０１７５】
チャネルイオン打込み線量の制御を通じたＰＶＲ値およびＶＮＤＲ値の制御
図１７Ｇは、ホウ素イオン打込み線量を上げると高いＰＶＲ値が得られることを示している。電荷トラップの密度とＳｉ／ＳｉＯ２界面近傍の酸化物層にとり込まれるホウ素との間には相関関係があるので上述の結果は予期されたとおりである。しかし、前に述べたとおり、電荷トラップの密度はトラップ相互間伝導の回避のために高くしすぎてはならない。
【０１７６】
図１７Ｈは、反転層における縦方向電界の平均値が高いために、ホウ素イオン打込み線量の高い値に対してＶＮＤＲ値が少し低いことを示している（Ｖｔが大きいために１Ｖのゲート駆動電圧を得るにはＶｇの値を大きくする必要がある）。縦方向電界の大きい値に対しては、横方向電界（したがってＶｄ）は、トラップされ得るホットエレクトロンの発生のために大きくする必要はない。
【０１７７】
したがって、任意の製造環境で用いるイオン打込みの種類／線量の選択によって所望の、または目標のＰＶＲ値／ＶＮＤＲ値を得ることができる。
【０１７８】
ゲート酸化層形成後のアニール工程を通じたＰＶＲ値およびＶＮＤＲ値の制御
図１７Ｇに示されるとおり、１０００℃炉アニール工程に比べて１１００℃ＲＴＡでは大幅に大きいＰＶＲ値が得られる。これは、Ｓｉ／ＳｉＯ２界面における電荷トラップの密度が１１００℃ＲＴＡではより高くなることを示している。したがって、任意の製造環境で用いる熱アニール工程のタイプを選ぶことによって、所望のＰＶＲ値を得ることができる。
【０１７９】
この場合は、ゲート酸化層形成後のアニール工程の条件へのＶＮＤＲ値の強い依存性は実験データ（図１７Ｈに示される）には示されていない。
【０１８０】
ＬＤＤイオン打込み線量を通じたＰＶＲ値およびＶＮＤＲ値の制御
図１２Ｇに示されるとおり、リンでドープしたＬＤＤに比べてヒ素でドープしたＬＤＤの場合にＰＶＲ値は大幅に大きくなる。これは、ヒ素の拡散がリンよりも低速であり、したがってＬＤＤドーピング濃度はヒ素の場合の方が高くなるためであるとみられる。これによって、チャネルのドレーン領域における電界の最大値が高くなり、より程度の高いホットエレクトロンが生じ、より多くの電荷トラップが生ずる。実験に用いたウェーハではＬＤＤイオン打込みによる損傷は、ヒ素イオン打込みの高線量（３×１０１５ａｔｏｍｓ／ｃｍ２）については完全にはアニールされておらず、そのために電流最大値は低下し最小電流値は上昇し、したがってＰＶＲ値は劣化している。この状態は周知のアニール手法により補修できる。
【０１８１】
図１７Ｈには、リンでドープしたＬＤＤに比べてヒ素でドープしたＬＤＤの場合にＶＮＤＲ値が小さいことが示されている。これは、チャネルのドレーン領域における電界の臨界最大値を達成するのに必要なドレーンバイアスが低いことによる（ＬＤＤドーピング濃度が高いために）。
【０１８２】
したがって、ＬＤＤ工程は慣用のＭＯＳプロセスを用いた所望のＰＶＲ／ＶＮＤＲ値微調整設定のもう一つの手法を提供する。
【０１８３】
ゲート酸化物層の厚さによるＰＶＲ値およびＶＮＤＲ値の制御
図１７Ｊおよび図１７Ｋは同様のＰＶＲ値およびＶＮＤＲ値の試験データをそれぞれ示すが、ゲート酸化膜の厚さが僅かに小さい（５．５ｎｍ）ことだけが異なっている。可変ＰＶＲ値の実現のもう一つの手法をプロセス設計者に提供するのでこのデータも有用である。すなわち、これらの図に示されるとおり、ゲート絶縁層の厚さ７ｎｍの比較対象ＮＤＲデバイスに対して、他のパラメータをすべて等しくしたこの例のデバイスではＰＶＲ値が全体として小さくなっている。
【０１８４】
したがって、ゲート酸化物層を厚くするとより大きいＰＶＲ値が得られる。この結果は、電荷トラップの密度（ＮＴ）が一定であればゲート誘電体層の厚みが大きいほどＶｔの上昇への影響が大きいこと、すなわち、
ΔＶｔ≒ｑ＊ＮＴ／Ｃｏｘ
であることから予期される。
【０１８５】
例えば、ＮＴ＝５×１０１２／ｃｍ２およびＳｉＯ２ゲート誘電体層厚さ７ｎｍの場合、Ｖｔ≒１．６であり、１０６に近いＰＶＲ値が得られる（Ｖｇｓ−Ｖｔ＝１Ｖ，Ｓは約１００ｍＶ／ｄｅｃと仮定）。また、実効的ＰＶＲ値は、電流最大値を上げたり電流最小値を下げたりするようにゲートバイアスを動的に変えることによって、上げることが（１００×まで）できる。この種のＮＤＲデバイスの動作中の回路内ＰＶＲ値調整はある種の実施態様で利用できるこの発明のもう一つの利点である。
【０１８６】
図１７Ｋは、ゲート酸化物層の厚さがより大きい場合に、反転層内の縦電界の平均値が大きくなるために、ＶＮＤＲ値が僅かに低くなることを示す（Ｖｔが高いためにゲート駆動電圧１Ｖを得るのにＶｇを高くする必要がある）。縦電界が大きい場合はトラップされ得るエネルギーレベルが高い電子の発生のために横電界（したがってＶｄ）を高くする必要はない。
【０１８７】
上述の理由により、所望のＰＶＲ値／ＶＮＤＲ値を任意の製造環境の中でのゲート絶縁物の種類と厚さとの選択によって得ることができる。
【０１８８】
蒸気アニールによるＰＶＲ値およびＶＮＤＲ値制御
蒸気アニール工程の効果は、上述の実験結果から明確な形で確認することはできない。図１７Ｊに示されるとおり、ゲート酸化物層が比較的薄い（５．５ｎｍ）場合は、蒸気アニール工程の採用によりＰＶＲ値は高くなる。しかし、図１７Ｇに示されるとおり、ゲート酸化物層が厚い場合は、蒸気アニール工程の採用により最低限の（しかし一貫して）減少がみられる。
【０１８９】
蒸気アニール工程を用いるとＶＮＤＲ値は全般的に下がる。
【０１９０】
これらの実験結果は、前にも述べたとおり、蒸気アニール工程はＳｉ／ＳｉＯ２界面近傍に追加の電荷トラップを形成するのに有用であることを示唆している。しかし、ゲート酸化物層が厚い場合は、蒸気アニール工程によりホウ素拡散が上記界面から離れた部位で高まる（したがって界面でのトラップ状態の密度を低下させる）こともある。
【０１９１】
したがって、ある種の結合構造については、ＮＤＲデバイスの製造に蒸気アニールプロセスを用いることによって所望のＰＶＲ値／ＶＮＤＲ値を得ることができる。
【０１９２】
ＮＤＲ ＦＥＴの信頼性
ＮＤＲ ＦＥＴでは、Ｖｄｓ＞ＶＮＤＲの場合に、電荷キャリアが極度に薄い界面間酸化物膜をトラップに入る向きまたはトラップから出る向きに通り抜ける。これらキャリアの大部分は、新たなトラップを「トンネル酸化物」内に形成させるに十分な運動のエネルギーを備えていない。新たなトラップを「トンネル酸化物」の内部に形成しようとする場合も（例えば電子エネルギー分布の末尾領域における高エネルギー電子により）、それら新たなトラップは当初からのトラップの近傍よりもＳｉ／ＳｉＯ２界面の近傍に形成されるので、ＮＤＲ ＦＥＴの動作速度を上げる作用をする。
【０１９３】
ＮＤＲ ＦＥＴの信頼性は明確な形では試験していないが、ＳｉＯ２に関する既存の周知技術からみると、慣用のＭＯＳＦＥＴと同等またはそれを上回る信頼性を備えると考えられる。酸化物層の厚さを小さくするに伴って降伏電荷ＱＢＤが増加する傾向（厚さが零になると無限大になる）からみると、ＮＤＲ ＦＥＴの「反復使用可能性」は極めて高い（例えば、高Ｖｔ値と低Ｖｔ値との間の反復１０１２回以上）と考えるのが妥当である。
【０１９４】
チャネル内の慣用のホットキャリア（すなわち、＞３．１ｅＶ）は、周知のとおり、酸化物界面および酸化物バルク領域に損傷を与え、それによってＭＯＳＦＥＴの性能を低下させる。ＮＤＲ ＦＥＴデバイスではホットキャリアの量はエネルギーの高いキャリア（すなわち約０．５ｅＶ）のみが生じ高いＶｄｓではトランジスタがオフ状態になるので限られており、そのためにこの種のデバイスはより優れた実験結果を生ずるものとみられる。酸化物層の中に埋め込まれたトラップに入り込む高エネルギーの電子は損傷を生ずるに十分なほどには「ホット」でない。したがって、このＮＤＲ ＦＥＴデバイスは通常の用途に用いる妥当な程度に高い信頼性をもたらすものとみられる。
【０１９５】
ＮＤＲ試験／ストレス付与／トラップ機能強化
図１８は製造工程の進行中にＮＤＲデバイスの試験や電界トラップ分布の強化に使うことのできる基本プロセス１８００を図解する。この発明のＮＤＲデバイスに用いるメカニズムの性質のために、通常の製造工程の進行中または終了後にトラッピング層の中のトラップの密度や分布を意図的に変えることが可能である。他の例では、出荷後の使用中における予測可能で安定な性能を確保するように、特定のトラップ分布を試験進行中などに修正するのが望ましい。
【０１９６】
したがって、図１８に示すとおり、第１のステップ１８１０はこの明細書または前掲のKingほか名義の出願に記載した多数の技法の一つを用いて電荷トラップを形成することに関連している。次に、ステップ１８１２において、実際のデバイスまたは試作構造についてＮＤＲ性能特性を測定する。
【０１９７】
界面近傍に追加のトラップを形成することやデバイス内に既存のトラップの分布を変えることなどのために、「ストレス」ステップ１８１５を次に用いる（製造工程進行中または試験／焼込み段階で）。これら試験のパラメータ（すなわち、時間、強度など）は、フィールドで遭遇する程度以上のストレスをデバイスにかける目的で設定する。その詳細は用途によって異なり、周知の手法および実地試験によって設定できる。このようにして、デバイスの販売前にそのデバイスの特性を修正する製造／試験プロセスの進行中に新たなトラップを形成したり既存のトラップ分布を変更したりすることができるものと期待される。すなわち、上記デバイスを含むウェーハを、ＮＤＲ特性が実際の使用中にドリフトしたり変わったりすることがないように、前もってストレスに曝すのである。
【０１９８】
上述のストレスを与えるのに好ましい手法は、ＮＤＲデバイス（または試作構造）のゲート領域、本体領域、ソース領域およびドレーン領域にバイアスをかけて、ステップ１８２０に示すとおり、予め定めた時間長にわたり、または予め定めた反復回数にわたり、ゲート絶縁層を通り抜ける高エネルギー電子を多数発生するようにする手法である。例えば、ゲート・本体間バイアス電圧を適切に高めることによって、チャネルからゲート絶縁層を通じて（トンネル注入を通じて）電流を流すことができる。このストレス付与により、絶縁層の中にもトラップが形成される。ＮＤＲデバイスの製造工程進行中に試験を行う場合は、トラップ分布を上述のとおり変えるのに追加の熱処理工程を用いることができる。ホットキャリアの生成やトラップ分布の変更などには、光線照射など上記以外の手法も用いることができる。
【０１９９】
ステップ１８２５では、ＮＤＲデバイス（または試験用構造）のＮＤＲ性能の２番目の測定、すなわち性能指標が目標値に達したかまたは横這いになったかを調べるための切換速度、ＰＶＲ値、ＶＮＤＲ値などの測定を行う。目標値到達または横這い状態のチェックの場合は、ストレス試験は反復して行うことができ、反復のある回と次の回との間で改善がみられないときは試験を中止する。
【０２００】
ステップ１８３０で追加のストレス試験／バイアス付与が適切であるとみられた場合は、ストレス付与サイクルを所定の時間またはサイクル数にわたり再び課する。反復のある回から次の回へバイアス強度を高めて最高レベルまでデバイスへのストレスを強めることが望ましい場合もある。
【０２０１】
ＮＤＲ特性の改善が横這いになるか性能目標値に達した場合はステップ１８３５において試験は完結する。
【０２０２】
プロセス１８００の利点は、上述のストレス付与ステップがトラッピング領域に追加の恒常的トラップを形成するという副産物を伴うことである。それら追加のトラップは、界面近傍にある場合は、ＮＤＲ切換速度をさらに高める作用がある。すなわち、慣用のＭＯＳＦＥＴの製造の場合と対照的に、トラッピングサイトの追加を有利な形で利用できる場合があるのである。
【０２０３】
また、当業者には明らかなとおり、この発明の実施例は、デバイスの正常動作に起因する「新たなトラップ」形成プロセスの自然発生に一部基づきフィールドでの時間の経過とともに動作特性が改善される。したがって、この発明の実施例では、市販ＩＣにおける使用の場合、時間の経過とともに動作速度が実際に上昇する。
【０２０４】
なお、上述のプロセスを特定用途の特定施設で実施するときは単一の試験／較正ウェーハのみに全面的に適用して、ストレス付与プロセスは追加の個々の測定を要しない後続のウェーハプロセス工程で較正できるようにする。すなわち、ストレス試験プロセスそのものは、特定の施設で得られるウェーハのうちの一つ以上の代表的ウェーハからの結果に基づいて設計し最適化することができる。そのあと、ストレス試験をＮＤＲ性能のチェックまたは再確認を要することなく自動的に行う。
【０２０５】
代替的には、試験プロセス１８００を、ＮＤＲ特性のモニタおよび目標性能達成の有無の判定のために、製造施設で重要なＮＤＲ工程のあとの任意の時点で行うこともできる。ステップ１８２５で得られた判定結果は、それ以降のプロセス工程を不一致解消用修正のために変更するのに用いる。
【０２０６】
この発明の主要点を明らかにするために、実施上の詳細は上の説明において省略してある。モニタリング、ストレス付与および制御プログラムの詳細は、多くの場合、用途に応じて適宜判定できるので、述べていない。また、これらの実施例は好ましいＮＤＲ ＦＥＴデバイスやトラッピング利用のデバイスに関連して説明したが、この発明の原理はこの明細書の記載内容よりも広く、ＮＤＲ／トラッピング特性のモニタを要する諸用途に使えることは当業者には明らかであろう。したがって、この発明はここに述べた実施の態様に限定されない。
【０２０７】
ＮＤＲ動的ＰＶＲ調節
この発明のもう一つの側面は、製造プロセス進行中にＮＤＲデバイスが完成したあとでも、この明細書で総括的に動的ＰＶＲ調整プロセスと呼ぶプロセスにより、ＮＤＲデバイスのＰＶＲ値を調節することができる。これによって、従来技術では不可能であって「適応型」ＮＤＲデバイスが得られる。
【０２０８】
換言すると、通常の回路動作の進行中にＰＶＲ特性を変える必要のあるような、すなわち適応的特性を要する環境ではこの発明のいくつかの実施例を利用できる。このような形で、一つの回路を一つの時点では第１のＰＶＲ値で動作させ、それよりもあとの時点では第２のＰＶＲ値で動作するのに適応させることができる。ＰＶＲ値は、所望の動作電圧、電力またはクロック周波数などの変化に応答して、急速に変えることができる。したがって、例えば、ＮＤＲ（または電荷トラップ）デバイスを含む回路を、休止モードの期間中に、漏洩電流を減らすように低電力動作化できる。上述の説明からこれ以外の例も明らかであろう。
【０２０９】
図１９Ａに示すとおり、集積回路１９００は、ＮＤＲ利用の論理回路１９０５およびＮＤＲ利用のメモリ回路１９１０の一方または両方と、追加の非ＮＤＲ回路１９１５とを含む。この発明の実施例は上述の例の場合と同様に慣用のＭＯＳトランジスタと互換性のある加工工程を用いて形成できるので、多数の用途についてこれら実施例および慣用のＭＯＳトランジスタを一体化することができる。ＮＤＲ論理ＰＶＲ制御回路１９２０およびＮＤＲメモリＰＶＲ制御回路１９２５により、ＮＤＲ利用論理回路１９０５およびＮＤＲ利用メモリ回路１９１０のＰＶＲ特性を後述のとおり選択的にそれぞれ制御する。当業者には明らかなとおり、この図は簡略化した図解であり、集積回路１９００が論理回路とメモリ回路との両方を利用したり必要としたりするとは限らない。
【０２１０】
なお、ＮＤＲ利用のメモリ回路１９１０は、第１の特定のＰＶＲ値を要する第１の種類のＮＤＲ素子を含む一つ以上のメモリアレー、ラッチ、レジスタなどを備え得る。ＮＤＲ利用の論理回路は、算術演算、論理演算などを行うように構成した標準的論理ゲートで構成することができ、第２の特定のＰＶＲ値を要する第２の種類のＮＤＲ素子を含む。これら二つの種類のＮＤＲ素子は両方ともＮＤＲ ＦＥＴとするのが好ましいが、ＮＤＲ ＦＥＴとそれ以外のＮＤＲ素子（ダイオード、サイリスタ）との組合せでも、後者が何らかの変形可能なＰＶＲ特性を備える限り、差し支えない。
【０２１１】
数多くの用途について、メモリ回路１９１０で用いる第１の種類のＮＤＲ素子と、論理回路１９０５で用いる第２の種類のＮＤＲ素子とは所要動作要件が異なり、所要ＮＤＲ特性も異なる。したがって、この発明を用いた「混合」型のシステムには、互いに異なるＰＶＲ値、ＶＮＤＲ値、ゲートバイアス電圧値、ソース／ドレーンバイアス値などのＮＤＲ特性を有する互いに異なる種類のＮＤＲ素子を用いるものもあるとみられる。
【０２１２】
また、互いに異なる種類のＮＤＲ素子が、図１９Ｂに示すとおり、互いに異なる動作期間に互いに異なるバイアス値を備える場合もある。この種の動作の利点は注目に値する。すなわち、ＮＤＲデバイスは、第１の期間中は第１のＰＶＲ特性に基づき電流最大値ＩＨＩＧＨおよび電流最小値Ｉ１ＬＯＷで動作できる。あとの時点では、ＮＤＲデバイスの電流最小値をＮＤＲ ＦＥＴへのゲートバイアス電圧をただ下げることにより減らすことができる。その結果最小電流はＩ２ＬＯＷになり、ＮＤＲデバイスのＰＶＲ値が変化する。すなわち、ＩＨＩＧＨ／Ｉ２ＬＯＷの比がＩＨＩＧＨ／Ｉ１ＬＯＷの比を大幅に上回るからである。これは、ＮＤＲ ＦＥＴの休止状態の電力消費が動作中に変動して電力消費特性をさらに改善できることを意味する。この点は、ゲート電圧ＶＧに伴ってソース／ドレーン電流も増加することを示す図１７Ａからも明らかである。同様に、ゲート電圧の低下により、ソース／ドレーン電流も減少する。したがって、この発明の好ましい実施例には適応型ＮＤＲ特性を示して動作するように構成できるものもある。
【０２１３】
図１９Ｂを参照すると、ＮＤＲメモリ回路１９１０またはＮＤＲ論理回路１９０５の所望の動作特性の変化にそれぞれ応答して、ＮＤＲメモリＰＶＲ制御回路１９２５またはＮＤＲ論理ＰＶＲ制御回路１９２０（場合に応じて）による制御のもとにＩ１ＬＯＷからＩ２ＬＯＷへの遷移が起こる。この例では、図１９Ｂに示すとおり、遷移は初めに大電流状態から小電流状態になされ、次にその小電流状態からさらに低い電流状態になされて電力の減少に導く。ＮＤＲデバイスを正常ＰＶＲ値状態に復帰させるには、正常ゲートバイアス電圧を再び印加し、デバイスを最小電流（Ｉ１ＬＯＷ）の若干高い状態に切り換える。このあとソース／ドレーン電圧が非ＮＤＲモードに変わると、チャネル内の電流は特定の電圧ＶＮＤＲで再びＩＨＩＧＨに到達する。
【０２１４】
特定の低電力モードでは不要な電力消費を削減するのが望ましく、この発明はその動作を行う例を提供する。また、メモリ用および論理用の両方のために漏洩電流を減らすのが望ましく、上述の手法は二つの種類の回路に使うことができる。例えば、メモリ回路の場合は、正常のアクセス動作（読出し／書込み動作）の期間中はある量の駆動電流が必要になり、そのために比較的大きいＩＨＩＧＨを提供するのが望ましい。しかし、データ蓄積の場合は、電力消費を最小にするのが望ましく、できれば電流最小値をＩ１ＬＯＷからＩ２ＬＯＷに遷移させるのが好ましい。例えば、ＳＲＡＭセルでは、データラッチするには高いＰＶＲ値は必要でないが、低い待機電力のために高いＰＶＲ値が望ましい。同様に、ＮＤＲデバイスの高速ディジタル論理用途では、低電力動作には大きいＰＶＲ値が望ましいものの回路の適切な動作にはＰＶＲ値は大きい値である必要はない（たいていの回路には１０以下で十分）。ＰＶＲ値が大きすぎる場合は、ＮＤＲデバイスが「最小」電流状態から「最大」電流状態に遷移するのにより長い時間を要するので、回路動作は低速度になる。
【０２１５】
したがって、この発明の役に立つ一つの用途は、適応型ＮＤＲデバイス、すなわち高アクティヴィティ動作（通常は高速動作）を確保するためにＰＶＲ値を高く設定し、低アクティヴィティ動作（例えば１パーセント以下のアクティヴィティ率のＳＲＡＭ）のためにＰＶＲ値を低く設定した適応型ＮＤＲデバイスである。したがって、特定の用途のためのＰＶＲ値を所望の動作モードを許容するように動的に変えることができる。ＰＶＲ値を調節するか否かの決定は、集積回路／計算システムの電力調整回路により慣用の形で発生した制御信号に応答して、行うことができる。
【０２１６】
逆に、図１９Ｃに示すとおり、ＮＤＲデバイスが小電流状態（最小電流状態も含めて）にあるとすると、スイッチオンの時点で、印加ゲートバイアス電圧が幾分高いことに基づき、デバイスを正常ハイの電流Ｉ２ＨＩＧＨよりも少し高い電流値に遷移させることができる。この動作モードがあまり使われない場合は、ＮＤＲデバイスの通常動作の期間中に特定のＰＶＲ値を増加させるもう一つの機会を提供する。
【０２１７】
同様にして、ＮＤＲデバイスのＰＶＲ値を必要に応じてゲートバイアス電圧を変えるだけで一つのモードから次のモードに変えることができ、それによって、比較的高い最小電流値から（すなわちＩ１ＬＯＷから）比較的低い最大電流値に遷移させることができる。これは動作速度の利点をもたらし、ＰＶＲ値が臨界的でない場合は有利な特徴となり得る。
【０２１８】
ＮＤＲデバイスのＰＶＲ値を変えるもう一つの手法はこのデバイスをＮＤＲモードへまたはＮＤＲモードから切り換える動作速度を変えることによる手法である。すなわち、図１９Ｂを参照して、ソース／ドレーンバイアスを第１の期間中にＩＨＩＧＨの点で第１の速度でオンオフ切り換えすると、第１の数のキャリアをトラップできる。それらトラップされたキャリアはチャネルを空乏化するように作用し、ＮＤＲ効果によりチャネルを遮断するようにする（またはチャネルをＩ２ＬＯＷのレベルにする）。他の動作モードの期間中にＩＨＩＧＨから始めて切換え速度を上げた場合は（すなわち、期間を短くした場合は）より少数のキャリアがトラップされ、ＰＶＲ値が小さくなる。電流がレベルＩ１ＬＯＷまで低下するのは、それらトラップされたキャリアによるものであるからである。切換え速度を逆に下げると、それに対応してＰＶＲ値は増加する。したがって、実際には同一のＮＤＲ構成がソース／ドレーンバイアスの切換え速度によって互いに異なるＮＤＲの振舞を示す。ＰＶＲ値をある目標値（例えば１０）以上にする必要のない論理回路の場合は、切換え速度を上げて狭いＩＨＩＧＨ値およびＩＬＯＷ値の範囲で動作させて全く差し支えない（または望ましい）。
【０２１９】
この発明のもう一つの利用可能な特徴は、ＮＤＲ ＦＥＴにおいては上記チャネル界面近傍のゲート絶縁物にトラップが分布することである。この界面またはその隣接部位にあるトラップは電子の捕獲および捕獲解除をより低速で行う。したがって、ＮＤＲ ＦＥＴのＰＶＲ値は、初期（１ｐｓ以内）には低い値（１０以下）で始め、より高い値に向かって落ち着く（例えば１ナノ秒後）ようにすることができる。これによって、切換え頻度の低い回路（例えばメモリ）には大きいＰＶＲ値を、切換え頻度の高い回路（例えば論理回路）には小さいＰＶＲ値を、すなわち自然な形の動的ＰＶＲ値を提供する。
【０２２０】
動的ＰＶＲ値制御手順のプロセス流れ図を図１９Ｄに示す。可変ＰＶＲを備えるＮＤＲデバイス（またはそれ以外のトラップ利用デバイス）をステップ１９３５において集積回路内に形成する。ＰＶＲ公称値をステップ１９４０において設定する（すなわち、上述の一つ以上の加工工程を通じて）。このデバイスのフィールドにおける動作中など上記よりもあとの時点のステップ１９４５でＰＶＲ値調節の要否で判定する。用途によって定まる必要性に応じて、一つ以上のＮＤＲ回路（論理回路やメモリ回路）のＰＶＲ値をステップ１９５０で切換え速度の調節やゲートバイアス変動により調節する。これらは単なる例であり、これら以外の動的ＰＶＲ値達成方法も当業者に自明であろう。
【０２２１】
また、この発明をＮＤＲ ＦＥＴ素子について上に述べてきたが、動的ＰＶＲ値または適応型ＮＤＲデバイスの利用が、可変ＰＶＲ振舞を含み得るダイオード、サイリスタなど上記以外のＮＤＲ素子にも可能であることは理解されよう。
【０２２２】
共通基板上などの可変ＰＶＲ値および可変ＶＮＤＲ値ＮＤＲ回路
図２０Ａ乃至図２０Ｂを参照してこの発明のさらに他の実施例を説明する。これらの実施例は、この発明のＮＤＲデバイス製造プロセスがごく柔軟性に富んでおり、互いに異なる特性の多様なＮＤＲデバイスを提供可能にすることに基づいている。
【０２２３】
図２０Ａに示した最も単純な実施例の一つでは、製造ライン（ｆａｂ）の中の半導体プロセス装置２０００（すなわち、イオン打込み装置、炉、薄膜堆積反応器など）を基板（シリコンウェーハなど）上のＮＤＲ特性、例えばＰＶＲ値などについての所望の目標値設定のために予め確定ずみの「レシピ」２００１にしたがってプログラムできる。例えば、第１のタイプの基板上のＮＤＲデバイスの第１のタイプに対しては、不純物の種類（ホウ素）と所定のエネルギーおよび線量（例えば２＊１０１４ａｔｏｍｓ／ｃｍ２）でイオン打込み装置をプログラムできる。第２のタイプの基板上の第２のタイプのＮＤＲデバイスに対しては、同じイオン打込み装置をより高い線量（すなわち３＊１０１４ａｔｏｍｓ／ｃｍ２）にプログラムできる。
【０２２４】
イオン打込みを特定する情報は、ウェーハ２００２または一群のウェーハに対して用いるべきレシピを製造装置オペレータに指示する「指示カード」に符号で示す。オペレータはその符号を制御モジュール２００３に入力し、ローダ２００４からの基板２００２がアンローダ２００６に進む過程でプロセス装置２００５からレシピどおりの加工を受けるようにする。製造施設の中の上記以外の装置に対しても同様のプログラミングを行い、互いに異なる基板／ウェーハ／回路の互いに異なる用途について適切なＮＤＲ特性が製造中に自動的に得られるようにする。
【０２２５】
例えば、堆積装置は、ＮＤＲデバイスおよび非ＮＤＲデバイスの両方のゲート絶縁層の形成を同時並行的に、しかもＮＤＲデバイスの種類に応じて互いに異なる厚さで形成するように、ゲート絶縁物の二つの別々の材料を順次に堆積するようにプログラムできる。すなわち、多様なＮＤＲデバイスの製造を、慣用の製造施設内の既存の装置で容易に一体化する途切れないやり方で達成することができる。
【０２２６】
図２０Ｂに示すとおり単一の基板２０１０内に互いに異なる種類のＮＤＲデバイスを含めることを設計者が意図する場合もあろう。このような構成は、例えば、第１の種類のＮＤＲデバイスをメモリ回路に用い第２の種類のＮＤＲデバイスを論理回路に用いたシステムオンチップ構成などの混成回路環境に有用であろう。前述のとおり、ＮＤＲ利用のＳＲＡＭセルには低電力動作用に比較的大きいＰＶＲ値が重要である。しかし、ＮＤＲ利用の論理ゲートではＰＶＲ値は相対的に小さく（すなわち１０のオーダーの値）できる。したがって、ＮＤＲ論理回路およびＮＤＲメモリ回路の両方を共通の基板に形成する必要がある場合は、スループットと一体化の改善のために製造工程を共通にする一方、互いに異なる種類のＮＤＲデバイスを個々に最適化できるようにすることが多くの場合可能である。
【０２２７】
二つの互いに異なる種類のメモリデバイス、または二つの互いに異なる種類の論理デバイスに別々の種類のＮＤＲ特性を用いることもできる。ＮＤＲデバイスの従来技術による製造方法では共通の製造プロセスの期間中にＮＤＲ特性に十分な差をつけることは容易ではない。しかし、この発明の実施例の中には、ＮＤＲ領域＃１，ＮＤＲ領域＃２，・・・、ＮＤＲ領域＃Ｎで示した複数の互いに別々のＮＤＲ領域２０１２と、非ＮＤＲ領域＃１，非ＮＤＲ領域＃２，・・・、非ＮＤＲ領域＃Ｎで示した複数の互いに別々の非ＮＤＲ領域２０１１とを単一の基板２０１０に形成することができる実施例もある。
【０２２８】
互いに異なるＮＤＲ領域を形成する簡単な方法は、ウェーハの加工中に互いに異なる加工条件に互いに異なる領域を曝すように選択性マスキングを用いる方法である。選択性マスキングの手法は半導体製造技術の分野で周知であり、この発明はそれら周知の手法の任意のものを用いることができる。例えば最初のイオン打込み工程中には特定の第１のイオン打込み材料を特定の線量および分布でＮＤＲ領域＃１だけが受けるように、基板２０１０にマスキングを施す。前述のとおり、トラップ形成のためのＮＤＲイオン打込みの特定の材料、線量およびエネルギーは、ＮＤＲデバイスのＰＶＲ値やＶＮＤＲ値の目標値の画定および設定に用いることができる。次に、第２のイオン打込みの工程中には、ＮＤＲ領域ＮＤＲ＃２のみが第２のイオン打込み材料、線量および分布でイオン打込みを受けるように基板２０１０をマスキングする。もちろんこれは一つの例に過ぎず、他に多数の変形があることは当業者には明らかであろう。
【０２２９】
もう一つの代替的手法では第１のＮＤＲ領域のゲート長を第２のＮＤＲ領域のゲート長と異ならせる。この発明は前述のとおりチャネルサイズのスケール則を維持するので、二つの互いに異なるゲート長により二つの互いに異なるＮＤＲ特性を得ることができる。二つの互いに異なる種類のＮＤＲデバイスを全く同一のプロセス条件で製造し、両者間のゲート長の差だけによって周知で予測可能なＰＶＲ値およびＶＮＤＲ値を与えることができる。論理回路とメモリ回路には互いに異なるデザインルール（チャネル長を含む）を用いることが多いので、これら二つの互いに異なる回路に別々のＮＤＲ特性を与えるもう一つの手法として使える。
【０２３０】
さらに、論理回路とメモリ回路とではクロック周波数、電源電圧、消費電力などが異なることが多いので、上記別々の領域の中のＮＤＲ構成も互いに異なる場合が多く、動作特性の差の付与に利用できる。例えば、メモリセルのＶＮＤＲは、同一基板の中の論理ゲートのＶＮＤＲよりも実質的に高い値に設定される。すなわち、メモリセルの用いる電源電圧が論理回路よりも高いからである。これら以外の例も当業者には自明であり、したがってこの発明はこれらの例に限定されない。
【０２３１】
さらにもう一つの代替的構成では、互いに異なるＮＤＲ領域に互いに異なるゲート絶縁膜厚または互いに異なるゲート絶縁層材料を用いることができる。前述のとおり、ＰＶＲ値（およびＶＮＤＲ値）はこれらのパラメータによっても設定でき、シリコン基板加工の慣用の工程を用いて上記特徴を付与することは簡単にできる。例えば、ＮＤＲ領域全部についてゲート絶縁層を第１の厚さに成長させ、次に、一つ以上の領域でその領域における厚さを減らすようにエッチング工程を選択的にかける。または、ゲート絶縁層を開始から所望の厚さまで互いに異なる形で成長させる。この工程にはこれら以外に多数の変形が可能であり、この発明は特定の例に限定されない。
【０２３２】
さらにもう一つの例では、互いに異なるＮＤＲ特性を得るように、互いに異なるトラッピング領域を二つの別々の工程で形成する。すなわち、二つの別々のイオン打込みを行い、別々のアニール工程にかけ、またはトラップの分布を適切にするための共通のアニール工程にかける。捕獲速度・捕獲解除速度の異なる互いに別々の種類のトラップまたは電荷キャリアをトラップする互いに異なるエネルギーなど複数トラッププロフィールが必要な場合は、互いに異なるトラップの組を互いに異なる不純物やイオン打込み材料で形成する。互いに異なるＮＤＲデバイスを一つの基板上に同時に形成している場合は、後続のトラップ形成工程を確実に被選択ＮＤＲデバイスのみについて施すように、適切なマスキング工程を用いることができる。
【０２３３】
図２０Ｂが簡略化した図示であって、慣用のマスキング手法により容易に達成できるとおり、単一の領域の中に互いに異なる種類のＮＤＲが含まれる場合があることは理解されよう。
【０２３４】
上に示したデータから、機能の大幅に異なる互いに別々の種類のＮＤＲデバイス（すなわち、１０以上の差のあるＰＶＲ値）をほぼ全面的に共通のプロセス工程により単一の基板内に形成できる（したがって共存させ動作させることができる）ことが明らかである。多くの場合、製造工程の相違はごく僅かであり、ＮＤＲデバイスの種類の各々に特有の追加の工程はごく少数に限られる。それら追加の工程を、二つの互いに異なる種類のＮＤＲデバイスの特性の最適化に用い得ることはもちろんである。
【０２３５】
さらに、上述の例はＰＶＲ値やＶＮＤＲ値などへの言及によりＮＤＲ特性の変動を対象としてきたが、上述の諸手法がＮＤＲデバイスの上記以外の特性の改善に容易に拡張できることは明らかである。例えば、ＮＤＲデバイスの切換え速度は、チャネル内のトラップの分布の変更、異なるゲート絶縁層、不純物、チャネル長などの使用により変えることができる。また、温度特性も、あるＮＤＲデバイスではＰＶＲ特性がほぼ一定になり他のＮＤＲデバイスではＰＶＲ特性が変動するように、変えることができる。すなわち、捕獲／捕獲解除動作の温度特性を特定の温度、温度変化などを検出しそれに応答するために利用できる。ＮＤＲ相互間の区別に適合させた多様な変形が可能であるのでこの発明は特定の特性に限定されない。
【０２３６】
この発明が、トンネルダイオード、サイリスタその他上記以外のシリコン利用のＮＤＲデバイス（およびトラッピングデバイス）またはこの明細書で述べたそれらデバイスとＮＤＲ ＦＥＴとの組合せに適用可能であることは当業者には明らかであろう。また、この発明はほぼ全面的に慣用のＭＯＳ加工プロセス工程を用いて単一の基板、すなわち純粋なシリコンに限られず例えばＳＯＩやＳｉＣでも差し支えない基板の中に多様な種類のＮＤＲデバイスを形成し収容できる。
【０２３７】
例示のための実施例についてこの発明を上に説明してきたが、この説明は限定的な意味に解釈されることを意図するものではない。この説明が例示のみを目的とするものであってこの発明の範囲への限定ではないこと、この発明が慣用の技術により形成される多様な集積回路に利用できることは当業者には明らかに理解されよう。この発明の上述の実施例およびこれら以外の実施例の多様な変形および組合せが当業者にはこの明細書の記載から自明であろう。それらの変形および組合せは、この明細書に記載した内容の代わりにまたはそれら内容に加えて周知の技術を用いることもできよう。この発明によるデバイスおよび方法（多様な実施態様が可能）に特有の諸特性およびこの技術分野における急速な進展からみて、現時点で未開発の材料、構造およびプロセスの利用による追加の実施例がこの発明に基づいて開発されることが期待される。
【０２３８】
したがって、この出願の特許請求の範囲の記載はそれら変形、改良および将来の実施例を含めることを意図するものである。特許請求の範囲の欄に記載した請求項はこの明細書に記載した実施例に基づいているが、この明細書の記載内容がこの明細書に明示的または黙示的に開示した新規なまたは非自明的な特徴項（またはそれらの組合せ）に、請求項の記載如何に関わりなく、また明細書記載の解決すべき課題の解決や緩和の有無に関わりなく、該当することは当業者には明らかであろう。また、この出願（および／または関連出願）の審査中において上記新たな非自明的な特徴項を対象とする新たな追加の請求項を提出する権利を出願人は留保する。
【産業上の利用可能性】
【０２３９】
慣用のＭＯＳ製造プロセスとプロセス互換性を備え最大電流対最小電流比（ＰＶＲ）などの特性を多様な方法で調整できるＮＤＲデバイスを提供できる。
【図面の簡単な説明】
【０２４０】
【図１】この発明の負性微分抵抗（ＮＤＲ）電界効果トランジスタ（ＦＥＴ）の好ましい実施例の断面図。
【図２】図１のＮＤＲ ＦＥＴの代表的電流対電圧特性曲線。
【図３Ａ】伝導帯、価電子帯および電荷トラッピング領域の電荷トラッピングサイトのエネルギー関係をこの発明の好ましい実施例で利用可能な変形とともに概略的に示す図。
【図３Ｂ】ＮＤＲ ＦＥＴの一つの実施例における不純物濃度の分布を示す図。
【図４】この発明のＮＤＲ ＦＥＴを含むＮＤＲデバイスを製造するための好ましいプロセスの工程の説明図。
【図５】この発明の好ましい実施例のＮＤＲ ＦＥＴおよび従来技術による半導体素子およびデバイスを含むＮＤＲ素子の製造のための出発基板の概略的断面図。
【図６】上記基板の表面の電気的に分離された能動領域を形成する過程を示す概略的断面図。
【図７】好ましい実施例のＮＤＲ ＦＥＴを形成する領域で基板表面に絶縁層を形成する過程を示す概略的断面図。
【図８】好ましい実施例のＮＤＲ ＦＥＴを形成する領域で基板表面に第１の種類の不純物を選択的に導入する過程を示す概略的断面図。
【図９】好ましい実施例のＮＤＲ ＦＥＴを形成する領域で基板表面に第２の種類の不純物を相互ドーピング過程の一部として選択的に導入する過程を示す概略的断面図。
【図１０】好ましい実施例のＮＤＲ ＦＥＴおよび従来技術によるＦＥＴを形成する領域で基板表面に追加の絶縁層を選択的に導入する過程を示す概略的断面図。
【図１１】ＮＤＲ ＦＥＴおよび従来技術のＦＥＴの両方にゲート膜を堆積させる過程を示す概略的断面図。
【図１２】ＮＤＲ ＦＥＴおよび従来技術のＦＥＴの両方につき上記ゲート膜をゲート電極にパターニングする過程を示す概略的断面図。
【図１３】好ましい実施例のＮＤＲ ＦＥＴのチャネル界面における電界トラップの密度を高めるために用いるゲート酸化工程後の一つ以上のアニール過程の効果を示す概略的断面図。
【図１４】ヒ素イオン打込みでソースおよびドレーン延長領域を形成する過程を示す概略的断面図。
【図１５】ＮＤＲ ＦＥＴおよびそれ以外の従来型のＦＥＴの高濃度ドープしたソース／ドレーンコンタクト領域を形成する過程を示す概略的断面図。
【図１６】絶縁性層間膜を堆積させる過程、層間膜にコンタクト孔を設ける過程、金属層を堆積させる過程、およびＮＤＲ ＦＥＴおよび従来型ＦＥＴへの相互接続を形成するようにその金属層をパターニングする過程を経た結果を示す概略的断面図。
【図１７Ａ】ＮＤＲ ＦＥＴデバイスの多様な実施例について得られた実験データのグラフ。
【図１７Ｂ】ＮＤＲ ＦＥＴデバイスの多様な実施例について得られた実験データのグラフ。
【図１７Ｃ】ＮＤＲ ＦＥＴデバイスの多様な実施例について得られた実験データのグラフ。
【図１７Ｄ】ＮＤＲ ＦＥＴデバイスの多様な実施例について得られた実験データのグラフ。
【図１７Ｅ】ＮＤＲ ＦＥＴデバイスの多様な実施例について得られた実験データのグラフ。
【図１７Ｆ】ＮＤＲ ＦＥＴデバイスの多様な実施例について得られた実験データのグラフ。
【図１７Ｇ】ＮＤＲ ＦＥＴデバイスの多様な実施例について得られた実験データのチャート。
【図１７Ｈ】ＮＤＲ ＦＥＴデバイスの多様な実施例について得られた実験データのチャート。
【図１７Ｊ】ＮＤＲ ＦＥＴデバイスの多様な実施例について得られた実験データのチャート。
【図１７Ｋ】ＮＤＲ ＦＥＴデバイスの多様な実施例について得られた実験データのチャート。
【図１８】ＮＤＲデバイスおよび電荷トラッピング利用のデバイスの機能強化／確認工程に用い得る試験／ストレスプロセスの流れ図。
【図１９Ａ】ＮＤＲ素子のＰＶＲ値の調節のためのＰＶＲコントローラを含む集積回路の実施例を示す図。
【図１９Ｂ】適応型ＮＤＲデバイスの実施例の動作を示す図。
【図１９Ｃ】適応型ＮＤＲデバイスの実施例の動作を示す図。
【図１９Ｄ】この発明の特定の実施例に用い得るＰＶＲ調整プロセスを示す図。
【図２０Ａ】従来の工場において複数の互いに異なるＮＤＲプロセスレシピを実行するのに適合した半導体加工装置を単純化して示す図。
【図２０Ｂ】基板の互いに異なる領域の中に互いに異なる種類のＮＤＲ素子を含む集積回路の単純化した構成図。
【符号の説明】
【０２４１】
１００ 負性微分抵抗（ＮＤＲ）電界効果トランジスタ（ＦＥＴ）
１１０ ゲート電極
１２０ 基板
１３０ ゲート絶縁層
１３５ チャネル
１３７ 電荷トラッピング領域
１４０ ソース領域
１５０ ドレーン領域
３１０ ゲート電極（多結晶Ｓｉ）
３２０ 半導体（Ｓｉ）
３３０ ゲート誘電体（ＳｉＯ２）
３３５ エネルギーレベルＥＣ以上の電荷トラップ
３３６ エネルギーレベルＥＣ以下の電荷トラップ
４００ 慣用のＣＭＯＳ論理回路／メモリと一体化したＮＤＲデバイスの製造プロセス流れ図
４０５ 出発基板
４１０ 基板にアイソレーション領域を形成する
４１５ 酸化膜形成
４２０ Ｐ−ウェル Ｎ−ウェル
４２５ ＮＤＲトラップを導入
４３０ ＮＤＲチャネル相互ドーピング
４３５ アニール
４４０ ゲート絶縁層を形成する
４４５ アニール
４５０ ゲート電極
４５５ ゲート電極形成後のエッチング再酸化アニール
４６０ ＬＤＤイオン打込み
４６５ アニール
４７０ 側壁スペーサ形成
４７１ 持上げソース／ドレーン形成
４７５ ソース／ドレーンドーピング
４８０ アニール
４８５ シリサイト
４９０ コンタクト
４９５ 相互接続
１８１０ （ＮＤＲ）デバイス内に電荷トラップを形成する
１８１２ ＮＤＲ性能を測定する
１８１５ 電荷トラップ領域近傍にホットエレクトロンの高密度領域を形成（トラップ形成）
１８２０ 予め定めた時間またはサイクル数ののちＮＤＲデバイスを評価／モニタする
１８２５ ＮＤＲ性能達成？または横這い？
１８３０ バイアスを変えるか否か判定
１９３５ 可変ＰＶＲ値でＮＤＲを形成
１９４０ 公称ＰＶＲ値を設定
１９４５ ＮＤＲ ＰＶＲ値調節必要か？
１９５０ デバイス動作速度またはゲートバイアスを調節
【特許請求の範囲】
【請求項１】
集積回路の中のシリコン利用の適応型負性微分抵抗（ＮＤＲ）デバイスを動作させる方法であって、
前記シリコン利用の適応型ＮＤＲデバイスを第１の期間のあいだ第１の電流−電圧関係で動作させる過程と、
前記シリコン利用の適応型ＮＤＲデバイスを第２の期間のあいだ第２の電流−電圧関係で動作させる過程と
を含み、前記第１の電流−電圧関係と前記第２の電流−電圧関係とが、第１の動作モードおよび第２の動作モードをそれぞれ含む二つの別々の動作モードを前記シリコン利用の適応型ＮＤＲデバイスがもつことができるように、互いに十分に異なっており、
前記集積回路の中の制御回路の発生した制御信号に応答して前記シリコン利用の適応型ＮＤＲデバイスを前記第１の動作モードと前記第２の動作モードとの間で切り換える過程と
を含む方法。
【請求項２】
前記第１の電流−電圧関係および前記第２の電流−電圧関係を、前記シリコン利用のＮＤＲデバイスのゲート端子に第１のゲートバイアス電圧および第２のゲートバイアス電圧を印加することによりそれぞれ生ずる請求項１記載の方法。
【請求項３】
前記第１の電流−電圧関係および前記第２の電流−電圧関係を、前記シリコン利用のＮＤＲデバイスに第１のクロック周波数で第１のゲート信号を、第２のクロック周波数で第２のゲート信号を印加することによりそれぞれ生ずる請求項１記載の方法。
【請求項４】
前記制御信号が前記集積回路で用いる電力消費モード、すなわち前記第２の動作モードの期間中における前記シリコン利用の適応型ＮＤＲデバイスの消費電力が前記第１の動作モードの期間中よりも小さくなる電力消費モードに基づいている請求項１記載の方法。
【請求項５】
前記シリコン利用の適応型ＮＤＲデバイスが前記第１の動作モードの期間中に特定のバイアス状態に対して用いる第１の電流が前記第２の動作モードの期間中に用いる第２の電流よりも大きい請求項１記載の方法。
【請求項６】
前記制御信号が前記集積回路で用いる速度モード、すなわち前記第２の動作モードの期間中における前記シリコン利用の適応型ＮＤＲデバイスの動作速度が前記第１の動作モードの期間中よりも低くなる速度モードに基づいている請求項１記載の方法。
【請求項７】
前記第１の動作モードにおける前記シリコン利用の適応型ＮＤＲデバイスの第１の最大ＮＤＲ電流と第１の最小ＮＤＲ電流との間の切換えを、前記第２の動作モードにおける第２の最大ＮＤＲ電流と第２の最小ＮＤＲ電流との間の切換えよりも高速で行う請求項１記載の方法。
【請求項８】
前記シリコン利用の適応型ＮＤＲデバイスがメモリセルで用いてあり、前記制御信号が読出し／書込みコマンドであり、前記第１の動作モードが読出しまたは書込み動作と関連づけられ、前記第２の動作モードが休止蓄積動作に関連づけられている請求項１記載の方法。
【請求項９】
前記シリコン利用の適応型ＮＤＲデバイスが論理回路に用いてあり、前記第１の動作モードが平常電力モード動作に関連づけられ、前記第２の動作モードが低電力モード動作に関連づけられている請求項１記載の方法。
【請求項１０】
適応型の負性微分抵抗（ＮＤＲ）素子を含む回路を動作させる方法であって、
（ａ）前記回路が処理動作を行っている第１の期間のあいだ前記適応型のＮＤＲ素子を第１の最大電流対最小電流比（ＰＶＲ）で動作させる過程と、
（ｂ）前記回路が処理動作を行っていない第２の期間のあいだは、前記適応型のＮＤＲ素子をその消費電流を減少させるように、前記第１のＰＶＲ値との間でその第１のＰＶＲ値が少なくとも５０％大きいという大小関係を有する第２のＰＶＲ値で動作させる過程と
を含み、前記適応型ＮＤＲ素子の最大電流対最小電流比特性を前記回路の動作要件に適応させることができる方法。
【請求項１１】
前記回路が論理回路であって、前記処理動作がブーレ代数論理演算である請求項１０記載の方法。
【請求項１２】
前記回路がメモリセルであり、前記処理動作がそのメモリセルに蓄積したデータ値へのアクセス動作である請求項１０記載の方法。
【請求項１３】
半導体回路を製造する方法であって、
第１の期間のあいだは第１の電流−電圧関係で、第２の期間のあいだは第２の電流−電圧関係で動作できるシリコン利用の適応型ＮＤＲデバイスを形成する過程を含み、
前記第１の電流−電圧関係と前記第２の電流−電圧関係とが、第１の動作モードおよび第２の動作モードをそれぞれ含む二つの別々の動作モードを前記シリコン利用の適応型ＮＤＲデバイスがもつことができるように、互いに十分に異なっており、
前記シリコン利用の適応型ＮＤＲデバイスを前記第１の動作モードと前記第２の動作モードとの間で切り換える制御回路を形成する過程
をさらに含む方法。
【請求項１４】
前記半導体回路を中に形成した集積回路の消費電力を調整する電力調整回路を形成する過程と、前記制御回路を前記電力調整回路に接続する過程とをさらに含む請求項１３記載の方法。
【請求項１５】
最大電流値対最小電流値比（ＰＶＲ）の公称値を製造加工の期間中に前記シリコン利用の適応型ＮＤＲデバイスに設定し、前記公称ＰＶＲ値を前記制御回路により調節できる請求項１３記載の方法。
【請求項１６】
第２のシリコン利用のＮＤＲデバイスを前記シリコン利用の適応型ＮＤＲデバイスと共通の基板に形成する過程をさらに含み、前記シリコン利用の適応型ＮＤＲデバイスが前記第２のシリコン利用のＮＤＲデバイスの第２のＰＶＲ値と実質的に異なる第１のＰＶＲ値を有する請求項１３記載の方法。
【請求項１７】
前記第２のシリコン利用のＮＤＲデバイスも適応型であって、前記制御回路からの制御信号に応答して互いに異なる電流−電圧関係で動作する請求項１６記載の方法。
【請求項１８】
半導体回路であって、
第１の期間のあいだは第１の電流−電圧関係で動作するとともに第２の期間のあいだは第２の電流−電圧関係で動作するのに適合したシリコン利用の適応型ＮＤＲデバイスを含み、
前記第１の電流−電圧関係と前記第２の電流−電圧関係とが、第１の動作モードおよび第２の動作モードをそれぞれ含む二つの別々の動作モードを前記シリコン利用の適応型ＮＤＲデバイスがもつことができるように、互いに十分に異なっており、
前記シリコン利用の適応型ＮＤＲデバイスを前記第１の動作モードと前記第２の動作モードとの間で切り換える制御回路
をさらに含む半導体回路。
【請求項１９】
前記制御回路が前記シリコン利用の適応型ＮＤＲデバイスの最大電流対最小電流比（ＰＶＲ）値を制御する請求項１８記載の半導体回路。
【請求項２０】
前記シリコン利用の適応型ＮＤＲデバイスがメモリセルの一部として構成されている請求項１８記載の半導体回路。
【請求項２１】
前記シリコン利用の適応型ＮＤＲデバイスが論理ゲートの一部として構成されている請求項１８記載の半導体回路。
【請求項２２】
第２の制御回路をさらに含み、前記制御回路がメモリ回路に用いた複数の第１の種類の前記シリコン利用の適応型ＮＤＲデバイスの最大電流対最小電流比（ＰＶＲ）値を制御し、前記第２の制御回路が論理回路に用いた複数の第２の種類の前記シリコン利用の適応型ＮＤＲデバイスの最大電流対最小電流比（ＰＶＲ）値を制御する請求項１８記載の半導体回路。
【請求項２３】
シリコン利用の負性微分抵抗（ＮＤＲ）デバイスにおける改良であって、
第１の期間のあいだ最小電流が減少してその第１の期間のあいだに対応の増加を最大電流対最小電流比（ＰＶＲ）値に生じさせる自己適応を示すように構成されたＮＤＲデバイス
を含み、前記ＮＤＲデバイスの前記ＰＶＲ値の変更に外部制御回路を必要としないＮＤＲデバイスの改良。
【請求項２４】
前記デバイスの前記ＰＶＲ値を前記デバイスの切換スピードの制御により制御し、前記デバイスについてのＰＶＲ値を増加させるのにより低い切換え速度を用いることができる請求項２３記載のＮＤＲデバイスの改良。
【請求項２５】
前記デバイスについての前記ＰＶＲ値が前記第１の期間の少なくとも一部のあいだ１０を上回る請求項２３記載のＮＤＲデバイスの改良。
【請求項２６】
制御ゲート、ソース領域およびドレーン領域を有する半導体デバイスを形成する方法であって、
（ａ）第１の導電型の基板を準備する過程と、
（ｂ）前記ソース領域と前記ドレーン領域との間で電荷キャリアを搬送するチャネルを前記ソース領域と前記ドレーン領域との間に、第１のチャネルドーピング工程および第２のチャネルドーピング工程、すなわち
（ｉ）前記第１の導電型の第１のチャネル不純物で前記チャネルをドーピングする第１のチャネルドーピング工程、および
（ii）前記第１の導電型と反対の第２の導電型の第２のチャネル不純物で前記チャネルを相互ドーピングする第２のチャネルドーピング工程
から成る二つの別々の工程により形成する過程であって、
前記第１のドーピング工程および前記第２のドーピング工程により前記チャネルを正味で第１の導電型を備えるチャネル領域として形成する過程と、
（ｃ）前記チャネルとの間で界面を有し、電荷トラッピング領域、すなわち前記電荷キャリアを前記界面沿いに一時的にトラップするトラッピングサイトを有し前記デバイスが負性微分抵抗特性で動作することを可能にする電荷トラッピング領域を形成する過程と
を含み、
前記電荷トラッピングサイトが、前記界面に実質的に集中した電荷トラップ分布を形成する前記第１のチャネル不純物に少なくとも一部起因する方法。
【請求項２７】
前記第２のドーピング工程にヒ素を用いた請求項２６記載の方法。
【請求項２８】
前記第１のドーピング工程にホウ素を用いた請求項２６記載の方法。
【請求項２９】
前記電荷トラッピング領域が前記チャネルとの間の前記界面の長さ全体にわたっては延びていない請求項２６記載の方法。
【請求項３０】
前記電荷トラッピング領域が、ソース側のトラッピングを高めるようにソース領域から延びている請求項２９記載の方法。
【請求項３１】
前記電荷トラッピング領域が前記半導体デバイスのゲート絶縁層の一部として形成されている請求項２６記載の方法。
【請求項３２】
前記電荷トラッピング領域における電荷トラッピングサイトを前記第１のチャネル不純物により形成した請求項２６記載の方法。
【請求項３３】
前記第１のチャネル不純物の前記界面における濃度が、前記チャネル領域の正味のドーピング濃度よりも少なくとも１オーダーだけ大きい請求項２６記載の方法。
【請求項３４】
前記電荷トラッピングサイトが、前記界面沿いでエネルギーレベルの高い電荷キャリアに可変のトラッピング率を与えるように前記界面沿いに不均一に分布している請求項２６記載の方法。
【請求項３５】
前記可変のトラッピング率が前記界面沿いの距離に実質的に比例して上昇する請求項３４記載の方法。
【請求項３６】
前記可変のトラッピング率が関連のソース領域近傍においてドレーン領域近傍よりも高い請求項３４記載の方法。
【請求項３７】
前記電荷トラッピング領域における前記電荷トラッピングサイトの形成を、前記電荷トラッピングサイトを生じさせる不純物イオン打込み工程と前記電荷トラッピングサイトを変性させる熱処理工程とを含む二つの別々の工程により行う請求項２６記載の方法。
【請求項３８】
制御ゲート、ソース領域およびドレーン領域を有するトランジスタを形成する方法であって、
（ａ）第１の導電型の基板を準備する過程と、
（ｂ）前記ソース領域と前記ドレーン領域との間で電荷キャリアを搬送する前記トランジスタのチャネルを前記ソース領域と前記ドレーン領域との間に形成する過程と、
（ｃ）前記トランジスタのゲート絶縁層を形成する過程と、
（ｄ）前記ゲート絶縁層の形成のあと第１の不純物をそのゲート絶縁層の中におよびそのゲート絶縁層を通じてイオン打込みし、前記第１の不純物の一部が前記電荷キャリアを前記チャネルとの間の界面沿いに一時的にトラップするのに適合したエネルギーレベルの電荷トラッピングサイトを形成し、前記第１の不純物の他の一部が前記チャネルの中の電界強度を高める形で分布するようにするイオン打込み過程と
を含み、前記トランジスタが負性微分抵抗特性を持って動作するトランジスタである方法。
【請求項３９】
前記第１の不純物と反対導電型の第２の不純物を前記トランジスタの閾値電圧を低下させるように前記チャネルにイオン打ち込みする過程をさらに含む請求項３８記載の方法。
【請求項４０】
前記チャネルが前記第１の不純物と同一の正味の導電型を有する請求項３９記載の方法。
【請求項４１】
制御ゲート、ソース領域およびチャネル経由で前記ソース領域に結合されたドレーン領域を有する半導体デバイスを第１の導電型の基板に形成する方法であって、
（ａ）第２の導電型の不純物をチャネルを形成するように前記半導体デバイスのチャネル領域にイオン打込みする過程と、
（ｂ）前記チャネルとの間の界面を構成する第１の導電体層を形成するように少なくとも前記チャネル領域において熱酸化を行う過程であって、
その過程（ｂ）の期間中に、前記電荷キャリアを前記界面沿いに一時的にトラップするのに適合したエネルギーレベルの電荷トラッピングサイトを形成するように前記不純物を前記第１の誘電体層に含ませる過程と、
（ｃ）前記第１の誘電体層の上に第２の誘電体層、すなわち前記第１の誘電体層とともに前記半導体デバイスのゲート絶縁層の一部または全部を形成する第２の誘電体層を形成するように堆積を行う過程と、
を含み、前記半導体デバイスが負性微分抵抗特性で動作するデバイスである方法。
【請求項４２】
前記過程（ａ）に用いた第１の導電型の不純物と、前記第１の導電型とは反対の第２の導電型の不純物であって後続の相互ドーピング過程で用いる第２の導電型の不純物とを含む不純物の二つの別々のイオン打込み工程を前記チャネルにおいて行う請求項４１記載の方法。
【請求項４３】
前記二つの別々のイオン打込み工程を行ったあとのアニール工程をさらに含む請求項４２記載の方法。
【請求項４４】
シリコン利用の負性微分抵抗（ＮＤＲ）半導体デバイスを形成する方法であって、
（ａ）基板を準備する過程と、
（ｂ）前記シリコン利用のＮＤＲ半導体デバイスの電荷キャリアの流れを搬送するチャネル領域を形成する過程と、
（ｃ）前記チャネル領域に第１の不純物をイオン打込みする過程と、
（ｄ）前記チャネルとの間で界面を有する第１の誘電体層を形成する過程と、
（ｅ）前記イオン打込みによる欠陥を減らすとともに前記第１の不純物をそれら不純物が前記チャネルとの界面沿いに集中する形で分布させるようにアニールする過程と
を含み、
前記界面沿いに分布した前記第１の不純物が、ＮＤＲ特性を生ずるように前記電荷キャリアを一時的にトラッピングするのに適したエネルギーレベルの電荷トラッピングサイトを形成する方法。
【請求項４５】
前記第１の不純物が前記基板と同一の第１の導電型を有する請求項４４記載の方法。
【請求項４６】
前記シリコン利用のＮＤＲ半導体デバイスが電界効果トランジスタ（ＦＥＴ）である請求項４４記載の方法。
【請求項４７】
前記ＦＥＴのゲート絶縁層を形成する過程をさらに含む請求項４６記載の方法。
【請求項４８】
前記ゲート絶縁層の形成のあともう一つのアニール加工を行う過程をさらに含む請求項４７記載の方法。
【請求項４９】
前記過程（ｅ）を、前記シリコン利用の負性微分抵抗（ＮＤＲ）半導体デバイスのゲートの形成の前に行う請求項４４記載の方法。
【請求項５０】
半導体デバイスを形成する方法であって、
（ａ）トランジスタチャネル領域に隣接してトラッピング層、すなわち前記チャネル領域からの電荷キャリアをトラップするとともにトラップ解除するように構成したキャリアトラッピングサイトを含むトラッピング層を形成する過程と、
（ｂ）前記半導体装置に複数の別々のアニーリング工程、すなわち少なくとも第１の一つが前記キャリアトラッピングサイトを前記トランジスタチャネル領域との界面沿いに分布させて集中させ、前記トラッピング層のバルク領域では低密度になるようにするアニーリング工程を施す過程とを含み、前記トランジスタチャネルが負性微分抵抗を発揮するような前記誘電体層の中の密度および分布をもつように前記トラッピングサイトを形成する方法。
【請求項５１】
前記複数の別々のアニーリング工程の第２の一つが、前記界面沿いに前記電荷トラッピングサイトの密度および分布の少なくとも一つを変えるのに適合している請求項５０記載の方法。
【請求項５２】
前記複数の別々のアニーリング工程の前記第１の一つだけが前記トラッピングサイトを分布させるように作用する請求項５０記載の方法。
【請求項５３】
前記第１の不純物の前記チャネル領域における正味ドーピング濃度が前記第１の不純物の形成した前記界面におけるキャリアトラッピングサイトの密度よりも少なくともオーダー一つだけ低い請求項５０記載の方法。
【請求項１】
集積回路の中のシリコン利用の適応型負性微分抵抗（ＮＤＲ）デバイスを動作させる方法であって、
前記シリコン利用の適応型ＮＤＲデバイスを第１の期間のあいだ第１の電流−電圧関係で動作させる過程と、
前記シリコン利用の適応型ＮＤＲデバイスを第２の期間のあいだ第２の電流−電圧関係で動作させる過程と
を含み、前記第１の電流−電圧関係と前記第２の電流−電圧関係とが、第１の動作モードおよび第２の動作モードをそれぞれ含む二つの別々の動作モードを前記シリコン利用の適応型ＮＤＲデバイスがもつことができるように、互いに十分に異なっており、
前記集積回路の中の制御回路の発生した制御信号に応答して前記シリコン利用の適応型ＮＤＲデバイスを前記第１の動作モードと前記第２の動作モードとの間で切り換える過程と
を含む方法。
【請求項２】
前記第１の電流−電圧関係および前記第２の電流−電圧関係を、前記シリコン利用のＮＤＲデバイスのゲート端子に第１のゲートバイアス電圧および第２のゲートバイアス電圧を印加することによりそれぞれ生ずる請求項１記載の方法。
【請求項３】
前記第１の電流−電圧関係および前記第２の電流−電圧関係を、前記シリコン利用のＮＤＲデバイスに第１のクロック周波数で第１のゲート信号を、第２のクロック周波数で第２のゲート信号を印加することによりそれぞれ生ずる請求項１記載の方法。
【請求項４】
前記制御信号が前記集積回路で用いる電力消費モード、すなわち前記第２の動作モードの期間中における前記シリコン利用の適応型ＮＤＲデバイスの消費電力が前記第１の動作モードの期間中よりも小さくなる電力消費モードに基づいている請求項１記載の方法。
【請求項５】
前記シリコン利用の適応型ＮＤＲデバイスが前記第１の動作モードの期間中に特定のバイアス状態に対して用いる第１の電流が前記第２の動作モードの期間中に用いる第２の電流よりも大きい請求項１記載の方法。
【請求項６】
前記制御信号が前記集積回路で用いる速度モード、すなわち前記第２の動作モードの期間中における前記シリコン利用の適応型ＮＤＲデバイスの動作速度が前記第１の動作モードの期間中よりも低くなる速度モードに基づいている請求項１記載の方法。
【請求項７】
前記第１の動作モードにおける前記シリコン利用の適応型ＮＤＲデバイスの第１の最大ＮＤＲ電流と第１の最小ＮＤＲ電流との間の切換えを、前記第２の動作モードにおける第２の最大ＮＤＲ電流と第２の最小ＮＤＲ電流との間の切換えよりも高速で行う請求項１記載の方法。
【請求項８】
前記シリコン利用の適応型ＮＤＲデバイスがメモリセルで用いてあり、前記制御信号が読出し／書込みコマンドであり、前記第１の動作モードが読出しまたは書込み動作と関連づけられ、前記第２の動作モードが休止蓄積動作に関連づけられている請求項１記載の方法。
【請求項９】
前記シリコン利用の適応型ＮＤＲデバイスが論理回路に用いてあり、前記第１の動作モードが平常電力モード動作に関連づけられ、前記第２の動作モードが低電力モード動作に関連づけられている請求項１記載の方法。
【請求項１０】
適応型の負性微分抵抗（ＮＤＲ）素子を含む回路を動作させる方法であって、
（ａ）前記回路が処理動作を行っている第１の期間のあいだ前記適応型のＮＤＲ素子を第１の最大電流対最小電流比（ＰＶＲ）で動作させる過程と、
（ｂ）前記回路が処理動作を行っていない第２の期間のあいだは、前記適応型のＮＤＲ素子をその消費電流を減少させるように、前記第１のＰＶＲ値との間でその第１のＰＶＲ値が少なくとも５０％大きいという大小関係を有する第２のＰＶＲ値で動作させる過程と
を含み、前記適応型ＮＤＲ素子の最大電流対最小電流比特性を前記回路の動作要件に適応させることができる方法。
【請求項１１】
前記回路が論理回路であって、前記処理動作がブーレ代数論理演算である請求項１０記載の方法。
【請求項１２】
前記回路がメモリセルであり、前記処理動作がそのメモリセルに蓄積したデータ値へのアクセス動作である請求項１０記載の方法。
【請求項１３】
半導体回路を製造する方法であって、
第１の期間のあいだは第１の電流−電圧関係で、第２の期間のあいだは第２の電流−電圧関係で動作できるシリコン利用の適応型ＮＤＲデバイスを形成する過程を含み、
前記第１の電流−電圧関係と前記第２の電流−電圧関係とが、第１の動作モードおよび第２の動作モードをそれぞれ含む二つの別々の動作モードを前記シリコン利用の適応型ＮＤＲデバイスがもつことができるように、互いに十分に異なっており、
前記シリコン利用の適応型ＮＤＲデバイスを前記第１の動作モードと前記第２の動作モードとの間で切り換える制御回路を形成する過程
をさらに含む方法。
【請求項１４】
前記半導体回路を中に形成した集積回路の消費電力を調整する電力調整回路を形成する過程と、前記制御回路を前記電力調整回路に接続する過程とをさらに含む請求項１３記載の方法。
【請求項１５】
最大電流値対最小電流値比（ＰＶＲ）の公称値を製造加工の期間中に前記シリコン利用の適応型ＮＤＲデバイスに設定し、前記公称ＰＶＲ値を前記制御回路により調節できる請求項１３記載の方法。
【請求項１６】
第２のシリコン利用のＮＤＲデバイスを前記シリコン利用の適応型ＮＤＲデバイスと共通の基板に形成する過程をさらに含み、前記シリコン利用の適応型ＮＤＲデバイスが前記第２のシリコン利用のＮＤＲデバイスの第２のＰＶＲ値と実質的に異なる第１のＰＶＲ値を有する請求項１３記載の方法。
【請求項１７】
前記第２のシリコン利用のＮＤＲデバイスも適応型であって、前記制御回路からの制御信号に応答して互いに異なる電流−電圧関係で動作する請求項１６記載の方法。
【請求項１８】
半導体回路であって、
第１の期間のあいだは第１の電流−電圧関係で動作するとともに第２の期間のあいだは第２の電流−電圧関係で動作するのに適合したシリコン利用の適応型ＮＤＲデバイスを含み、
前記第１の電流−電圧関係と前記第２の電流−電圧関係とが、第１の動作モードおよび第２の動作モードをそれぞれ含む二つの別々の動作モードを前記シリコン利用の適応型ＮＤＲデバイスがもつことができるように、互いに十分に異なっており、
前記シリコン利用の適応型ＮＤＲデバイスを前記第１の動作モードと前記第２の動作モードとの間で切り換える制御回路
をさらに含む半導体回路。
【請求項１９】
前記制御回路が前記シリコン利用の適応型ＮＤＲデバイスの最大電流対最小電流比（ＰＶＲ）値を制御する請求項１８記載の半導体回路。
【請求項２０】
前記シリコン利用の適応型ＮＤＲデバイスがメモリセルの一部として構成されている請求項１８記載の半導体回路。
【請求項２１】
前記シリコン利用の適応型ＮＤＲデバイスが論理ゲートの一部として構成されている請求項１８記載の半導体回路。
【請求項２２】
第２の制御回路をさらに含み、前記制御回路がメモリ回路に用いた複数の第１の種類の前記シリコン利用の適応型ＮＤＲデバイスの最大電流対最小電流比（ＰＶＲ）値を制御し、前記第２の制御回路が論理回路に用いた複数の第２の種類の前記シリコン利用の適応型ＮＤＲデバイスの最大電流対最小電流比（ＰＶＲ）値を制御する請求項１８記載の半導体回路。
【請求項２３】
シリコン利用の負性微分抵抗（ＮＤＲ）デバイスにおける改良であって、
第１の期間のあいだ最小電流が減少してその第１の期間のあいだに対応の増加を最大電流対最小電流比（ＰＶＲ）値に生じさせる自己適応を示すように構成されたＮＤＲデバイス
を含み、前記ＮＤＲデバイスの前記ＰＶＲ値の変更に外部制御回路を必要としないＮＤＲデバイスの改良。
【請求項２４】
前記デバイスの前記ＰＶＲ値を前記デバイスの切換スピードの制御により制御し、前記デバイスについてのＰＶＲ値を増加させるのにより低い切換え速度を用いることができる請求項２３記載のＮＤＲデバイスの改良。
【請求項２５】
前記デバイスについての前記ＰＶＲ値が前記第１の期間の少なくとも一部のあいだ１０を上回る請求項２３記載のＮＤＲデバイスの改良。
【請求項２６】
制御ゲート、ソース領域およびドレーン領域を有する半導体デバイスを形成する方法であって、
（ａ）第１の導電型の基板を準備する過程と、
（ｂ）前記ソース領域と前記ドレーン領域との間で電荷キャリアを搬送するチャネルを前記ソース領域と前記ドレーン領域との間に、第１のチャネルドーピング工程および第２のチャネルドーピング工程、すなわち
（ｉ）前記第１の導電型の第１のチャネル不純物で前記チャネルをドーピングする第１のチャネルドーピング工程、および
（ii）前記第１の導電型と反対の第２の導電型の第２のチャネル不純物で前記チャネルを相互ドーピングする第２のチャネルドーピング工程
から成る二つの別々の工程により形成する過程であって、
前記第１のドーピング工程および前記第２のドーピング工程により前記チャネルを正味で第１の導電型を備えるチャネル領域として形成する過程と、
（ｃ）前記チャネルとの間で界面を有し、電荷トラッピング領域、すなわち前記電荷キャリアを前記界面沿いに一時的にトラップするトラッピングサイトを有し前記デバイスが負性微分抵抗特性で動作することを可能にする電荷トラッピング領域を形成する過程と
を含み、
前記電荷トラッピングサイトが、前記界面に実質的に集中した電荷トラップ分布を形成する前記第１のチャネル不純物に少なくとも一部起因する方法。
【請求項２７】
前記第２のドーピング工程にヒ素を用いた請求項２６記載の方法。
【請求項２８】
前記第１のドーピング工程にホウ素を用いた請求項２６記載の方法。
【請求項２９】
前記電荷トラッピング領域が前記チャネルとの間の前記界面の長さ全体にわたっては延びていない請求項２６記載の方法。
【請求項３０】
前記電荷トラッピング領域が、ソース側のトラッピングを高めるようにソース領域から延びている請求項２９記載の方法。
【請求項３１】
前記電荷トラッピング領域が前記半導体デバイスのゲート絶縁層の一部として形成されている請求項２６記載の方法。
【請求項３２】
前記電荷トラッピング領域における電荷トラッピングサイトを前記第１のチャネル不純物により形成した請求項２６記載の方法。
【請求項３３】
前記第１のチャネル不純物の前記界面における濃度が、前記チャネル領域の正味のドーピング濃度よりも少なくとも１オーダーだけ大きい請求項２６記載の方法。
【請求項３４】
前記電荷トラッピングサイトが、前記界面沿いでエネルギーレベルの高い電荷キャリアに可変のトラッピング率を与えるように前記界面沿いに不均一に分布している請求項２６記載の方法。
【請求項３５】
前記可変のトラッピング率が前記界面沿いの距離に実質的に比例して上昇する請求項３４記載の方法。
【請求項３６】
前記可変のトラッピング率が関連のソース領域近傍においてドレーン領域近傍よりも高い請求項３４記載の方法。
【請求項３７】
前記電荷トラッピング領域における前記電荷トラッピングサイトの形成を、前記電荷トラッピングサイトを生じさせる不純物イオン打込み工程と前記電荷トラッピングサイトを変性させる熱処理工程とを含む二つの別々の工程により行う請求項２６記載の方法。
【請求項３８】
制御ゲート、ソース領域およびドレーン領域を有するトランジスタを形成する方法であって、
（ａ）第１の導電型の基板を準備する過程と、
（ｂ）前記ソース領域と前記ドレーン領域との間で電荷キャリアを搬送する前記トランジスタのチャネルを前記ソース領域と前記ドレーン領域との間に形成する過程と、
（ｃ）前記トランジスタのゲート絶縁層を形成する過程と、
（ｄ）前記ゲート絶縁層の形成のあと第１の不純物をそのゲート絶縁層の中におよびそのゲート絶縁層を通じてイオン打込みし、前記第１の不純物の一部が前記電荷キャリアを前記チャネルとの間の界面沿いに一時的にトラップするのに適合したエネルギーレベルの電荷トラッピングサイトを形成し、前記第１の不純物の他の一部が前記チャネルの中の電界強度を高める形で分布するようにするイオン打込み過程と
を含み、前記トランジスタが負性微分抵抗特性を持って動作するトランジスタである方法。
【請求項３９】
前記第１の不純物と反対導電型の第２の不純物を前記トランジスタの閾値電圧を低下させるように前記チャネルにイオン打ち込みする過程をさらに含む請求項３８記載の方法。
【請求項４０】
前記チャネルが前記第１の不純物と同一の正味の導電型を有する請求項３９記載の方法。
【請求項４１】
制御ゲート、ソース領域およびチャネル経由で前記ソース領域に結合されたドレーン領域を有する半導体デバイスを第１の導電型の基板に形成する方法であって、
（ａ）第２の導電型の不純物をチャネルを形成するように前記半導体デバイスのチャネル領域にイオン打込みする過程と、
（ｂ）前記チャネルとの間の界面を構成する第１の導電体層を形成するように少なくとも前記チャネル領域において熱酸化を行う過程であって、
その過程（ｂ）の期間中に、前記電荷キャリアを前記界面沿いに一時的にトラップするのに適合したエネルギーレベルの電荷トラッピングサイトを形成するように前記不純物を前記第１の誘電体層に含ませる過程と、
（ｃ）前記第１の誘電体層の上に第２の誘電体層、すなわち前記第１の誘電体層とともに前記半導体デバイスのゲート絶縁層の一部または全部を形成する第２の誘電体層を形成するように堆積を行う過程と、
を含み、前記半導体デバイスが負性微分抵抗特性で動作するデバイスである方法。
【請求項４２】
前記過程（ａ）に用いた第１の導電型の不純物と、前記第１の導電型とは反対の第２の導電型の不純物であって後続の相互ドーピング過程で用いる第２の導電型の不純物とを含む不純物の二つの別々のイオン打込み工程を前記チャネルにおいて行う請求項４１記載の方法。
【請求項４３】
前記二つの別々のイオン打込み工程を行ったあとのアニール工程をさらに含む請求項４２記載の方法。
【請求項４４】
シリコン利用の負性微分抵抗（ＮＤＲ）半導体デバイスを形成する方法であって、
（ａ）基板を準備する過程と、
（ｂ）前記シリコン利用のＮＤＲ半導体デバイスの電荷キャリアの流れを搬送するチャネル領域を形成する過程と、
（ｃ）前記チャネル領域に第１の不純物をイオン打込みする過程と、
（ｄ）前記チャネルとの間で界面を有する第１の誘電体層を形成する過程と、
（ｅ）前記イオン打込みによる欠陥を減らすとともに前記第１の不純物をそれら不純物が前記チャネルとの界面沿いに集中する形で分布させるようにアニールする過程と
を含み、
前記界面沿いに分布した前記第１の不純物が、ＮＤＲ特性を生ずるように前記電荷キャリアを一時的にトラッピングするのに適したエネルギーレベルの電荷トラッピングサイトを形成する方法。
【請求項４５】
前記第１の不純物が前記基板と同一の第１の導電型を有する請求項４４記載の方法。
【請求項４６】
前記シリコン利用のＮＤＲ半導体デバイスが電界効果トランジスタ（ＦＥＴ）である請求項４４記載の方法。
【請求項４７】
前記ＦＥＴのゲート絶縁層を形成する過程をさらに含む請求項４６記載の方法。
【請求項４８】
前記ゲート絶縁層の形成のあともう一つのアニール加工を行う過程をさらに含む請求項４７記載の方法。
【請求項４９】
前記過程（ｅ）を、前記シリコン利用の負性微分抵抗（ＮＤＲ）半導体デバイスのゲートの形成の前に行う請求項４４記載の方法。
【請求項５０】
半導体デバイスを形成する方法であって、
（ａ）トランジスタチャネル領域に隣接してトラッピング層、すなわち前記チャネル領域からの電荷キャリアをトラップするとともにトラップ解除するように構成したキャリアトラッピングサイトを含むトラッピング層を形成する過程と、
（ｂ）前記半導体装置に複数の別々のアニーリング工程、すなわち少なくとも第１の一つが前記キャリアトラッピングサイトを前記トランジスタチャネル領域との界面沿いに分布させて集中させ、前記トラッピング層のバルク領域では低密度になるようにするアニーリング工程を施す過程とを含み、前記トランジスタチャネルが負性微分抵抗を発揮するような前記誘電体層の中の密度および分布をもつように前記トラッピングサイトを形成する方法。
【請求項５１】
前記複数の別々のアニーリング工程の第２の一つが、前記界面沿いに前記電荷トラッピングサイトの密度および分布の少なくとも一つを変えるのに適合している請求項５０記載の方法。
【請求項５２】
前記複数の別々のアニーリング工程の前記第１の一つだけが前記トラッピングサイトを分布させるように作用する請求項５０記載の方法。
【請求項５３】
前記第１の不純物の前記チャネル領域における正味ドーピング濃度が前記第１の不純物の形成した前記界面におけるキャリアトラッピングサイトの密度よりも少なくともオーダー一つだけ低い請求項５０記載の方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図１７Ｄ】
【図１７Ｅ】
【図１７Ｆ】
【図１７Ｇ】
【図１７Ｈ】
【図１７Ｊ】
【図１７Ｋ】
【図１８】
【図１９Ａ】
【図１９Ｂ】
【図１９Ｃ】
【図１９Ｄ】
【図２０Ａ】
【図２０Ｂ】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図１７Ｄ】
【図１７Ｅ】
【図１７Ｆ】
【図１７Ｇ】
【図１７Ｈ】
【図１７Ｊ】
【図１７Ｋ】
【図１８】
【図１９Ａ】
【図１９Ｂ】
【図１９Ｃ】
【図１９Ｄ】
【図２０Ａ】
【図２０Ｂ】
【公表番号】特表２００６−５１１９４１（Ｐ２００６−５１１９４１Ａ）
【公表日】平成１８年４月６日（２００６．４．６）
【国際特許分類】
【出願番号】特願２００４−５６３７０３（Ｐ２００４−５６３７０３）
【出願日】平成１５年１２月１７日（２００３．１２．１７）
【国際出願番号】ＰＣＴ／ＵＳ２００３／０４０２６８
【国際公開番号】ＷＯ２００４／０５９６９７
【国際公開日】平成１６年７月１５日（２００４．７．１５）
【出願人】（５０５００１２４７）プログレッサント テクノロジーズ，インコーポレーテッド (2)
【Ｆターム（参考）】
【公表日】平成１８年４月６日（２００６．４．６）
【国際特許分類】
【出願日】平成１５年１２月１７日（２００３．１２．１７）
【国際出願番号】ＰＣＴ／ＵＳ２００３／０４０２６８
【国際公開番号】ＷＯ２００４／０５９６９７
【国際公開日】平成１６年７月１５日（２００４．７．１５）
【出願人】（５０５００１２４７）プログレッサント テクノロジーズ，インコーポレーテッド (2)
【Ｆターム（参考）】
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