半導体デバイス（１０）は、Ｐチャンネルゲート層（３８）を有し、Ｐチャンネルゲート層（３８）は、第１メタル（１８）と、同第１メタル（１８）上に第２メタル（２０）とを備えている。また、半導体デバイス（１０）は、Ｎチャンネルゲート層（４０）を有し、Ｎチャンネルゲート層（４０）は、ゲート誘電体（１４）と直接接する第２メタル（１８）を備えている。Ｎチャンネルゲート層（４０）、及びＰチャンネルゲート層（３８）の一部には、ドライエッチングによるエッチング処理が施される。Ｐチャンネルゲート層（３８）は、ウェットエッチングにより仕上げられる。ウェットエッチングは、ゲート誘電体（１４）と第２メタルとの両方に対して極めて選択的である。そのため、Ｎチャンネルトランジスタは、Ｐチャンネルゲート層（３８）のエッチング仕上げによる影響を受けない。
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【課題】ジャンクジョンブレークダウン電圧（ＪＢＶ）の低下なしで電流誘導能力を向上させることが可能なフラッシュメモリ素子の製造方法を提供する。
【解決手段】高電圧ＰＭＯＳトランジスタ領域および低電圧素子領域を有する半導体基板上に多数のゲートを形成する段階と、前記高電圧ＰＭＯＳトランジスタ領域のゲート両側半導体基板内に低濃度ｐ型イオン注入領域を形成する段階と、前記高電圧ＰＭＯＳトランジスタ領域に高濃度ＢＦ_２イオンを注入して前記低濃度ｐ型イオン注入領域内に高濃度ｐ型イオン注入領域を形成する段階と、前記高電圧ＰＭＯＳトランジスタ領域および低電圧素子領域に低濃度のｎ型不純物イオンを注入する段階とを含む。 （もっと読む）

【課題】ＳＴＩの微細化を図る。
【解決手段】半導体装置は、半導体基板１０１内に設けられたＳＴＩ構造の素子分離溝１０６ａ，１０６ｂと、この素子分離溝１０６ａ，１０６ｂ内に形成され、金属酸化物を主成分とする絶縁膜１０８と、この絶縁膜１０８上に形成され、素子分離溝１０６ａ，１０６ｂを埋め込むポリシラザン膜１０９とを具備する。 （もっと読む）

【課題】 ゲート酸化膜が、素子分離膜に隣接する部分で薄膜化することを抑制できる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１上に、開口パターンを有するマスク膜を形成する工程と、前記マスク膜をマスクとして半導体基板１を等方性エッチングすることにより、半導体基板１に、側面が傾斜している溝１ａを形成する工程と、溝１ａに絶縁膜を埋め込むことにより素子分離膜４ａを形成する工程と、半導体基板１を熱酸化することにより、トランジスタのゲート酸化膜１３を形成する工程とを具備する。 （もっと読む）

この発明は凹まされたアクセス装置（１８０，１８２，１８４，１８６）を形成する方法を含む。基板（１０２）は、その中に、凹まれたアクセス装置溝を有するように設けられた。一対の凹されたアクセス装置（１１０）は互いに隣接する。導電体材料（１４４）はその凹されたアクセス装置溝内に形成され、そしてソース／ドレイン領域（１７０、１７２、１７４、１７６、１７８、１８０）は導電体材料の近くに形成される。導電体材料とソース／ドレイン領域は共に一対の隣接の凹されたアクセス装置に組み込まれる。凹されたアクセス装置溝が基板内に形成された後、溝化隔離領域を形成するために、隔離領域溝（１３０）が隣接の凹されたアクセス装置内に形成され、電気的に絶縁性の材料（１３６）によって充填される。 （もっと読む）

【課題】膜厚測定を簡易化出来る半導体装置及びその製造方法を提供すること。
【解決手段】半導体基板10の第１領域に、設けられた第１の半導体層13と、半導体基板10の第２領域上に、絶縁膜11を介在して設けられた第２の半導体層12と、半導体基板10の第３領域上に、絶縁膜11及び第２の半導体層12を介在して設けられた第３の半導体層13とを備え、第３領域内の第３の半導体層13の上面の高さは第２領域内の第２の半導体層12の上面の高さよりも高いことを特徴としている。 （もっと読む）

【課題】可撓性を有し、曲げ等の物理的変化に対して耐性を有する半導体装置および当該半導体装置の作製方法を提供することを目的とする。
【解決手段】可撓性を有する基板上に設けられた、半導体膜、半導体膜上にゲート絶縁膜を介して設けられたゲート電極およびゲート電極を覆って設けられた層間絶縁膜とを有する複数のトランジスタと、複数のトランジスタの間に設けられた屈折部分とを有し、屈折部分は、層間絶縁膜に設けられた開口部に層間絶縁膜より弾性率が低い物質が充填されて設けられている。また、本発明では、開口部に充填する物質として他にも、層間絶縁膜よりガラス転移点が低い物質や塑性を有する物質を設けることができる。 （もっと読む）

【課題】微細化されたＭＯＳトランジスタのソース、ドレインの抵抗値を正確に抽出して、より精度の高い入出力特性などを有するライブラリデータを生成することができるセルのライブラリデータ生成方法を提供する。
【解決手段】ソース、ドレイン領域の面積が第１の面積領域ではソース、ドレイン抵抗を面積Ｓに依存する抵抗値とし、面積が第１の面積領域よりも広い第２の面積領域では前記ソース、ドレイン抵抗を面積Ｓに依存しない固定抵抗値Ｒ０とする抵抗計算式によりまたは抵抗抽出参照ファイルを参照して、ＭＯＳトランジスタのソース、ドレイン抵抗を、当該ソース、ドレイン領域の面積に応じて抽出する抵抗抽出工程と、抵抗抽出工程で抽出されたソース抵抗、ドレイン抵抗を含むＭＯＳトランジスタモデル及びその接続情報を有するネットリストと、入力信号とから前記セルの入出力特性を生成するシミュレーション工程とを有する。 （もっと読む）

【課題】本発明は、ＣＭＯＳトランジスタにおいて、ｎチャネル型トランジスタとｐチャネル型トランジスタの両方に同一のメタルゲート材料を用いて好ましい、半導体装置と製造工程の効率が向上する製造方法を提供する。
【解決手段】ｎチャネル型トランジスタは、不純物領域と、ゲート酸化膜、ゲート電極からなるゲート電極側壁絶縁膜を有していない第1のゲート積層体と、半導体基板の表面および前記第1のゲート積層体を覆う引張応力を有する第1のシリコン窒化膜とを備え、前記半導体基板の第２の領域に配置されてなるｐチャネル型トランジスタは、不純物領域と、ゲート酸化膜、ゲート電極およびゲート電極側壁絶縁膜からなる第２のゲート積層体と、半導体基板の表面および前記第２のゲート積層体を覆う圧縮応力を有する第２のシリコン窒化膜とを備える。 （もっと読む）

【課題】高機能化、多機能化及び付加価値化を実現した半導体装置の提供を課題とする。
【解決手段】基板上に、正確な周波数の信号を出力する回路（フェーズ・ロックド・ループ回路、ＰＬＬ回路）を設けた半導体装置を提供する。ＰＬＬ回路は、供給される信号を基に、一定の倍率の周波数の信号を出力する回路である。ＰＬＬ回路は、位相比較器、ループフィルタ、電圧制御発振器及び分周器を含む。基板上にＰＬＬ回路を設けることにより、高機能化、多機能化及び高付加価値化を実現することができる。 （もっと読む）

【課題】 近年の、半導体素子の微細化に伴い、ＮＢＴＩ寿命が劣化することを防止することを目的とする。
【解決手段】 少なくともライナー膜または第２の側壁絶縁膜として、Ｓｉ−Ｈ結合が１×１０²¹ｃｍ^-3以下のシリコン窒化膜を用いることでｐ型ＭＯＳＦＥＴのＮＢＴＩ寿命を１×１０⁹秒に改善でき、半導体集積回路装置の寿命を確保できる。 （もっと読む）

【課題】ゲート電極とソース／ドレイン領域の間のオーバラップ容量を低減し製造プロセスにより設定されるチャネル連結部の抵抗も低減した電界効果トランジスタ構造を提供する。
【解決手段】電界効果トランジスタのスペーサー構造２４２ｐ、２４２ｎには、束縛された電荷キャリアが部分的に濃縮されており、移動可能な電荷キャリアの濃縮帯１３ｎ、１３ｐが該スペーサー構造の下の半導体基板１の中に生じる。この濃縮帯１３ｎ、１３ｐは、各ソース／ドレイン領域６１、６２と、ゲート電極２１の電位によって制御されているチャネル領域６３との間のチャネル連結部の抵抗を低減し、ゲート電極２１と各ソース／ドレイン領域６１、６２との間のオーバーラップ容量を低減する。 （もっと読む）

異なる系統の電力増幅回路を含む半導体装置を小型にする。２つの周波数帯の高周波信号を取り扱うことが可能なデュアル方式のデジタル携帯電話機のＲＦパワーモジュールを構成する系統の異なる電力増幅回路２Ａ，２Ｂを同一のＩＣチップ１Ｃ内に配置した。この場合、電力増幅回路２Ａ，２ＢをＩＣチップ１Ｃの周辺に配置し、周辺回路３を電力増幅回路２Ａ，２Ｂの間に配置させた。これにより、異なる系統の電力増幅回路２Ａ，２Ｂを同一のＩＣチップ１Ｃ内に設けて小型化が図れる上、異なる系統の電力増幅回路２Ａ，２Ｂを同一のＩＣチップ１Ｃに設けても電力増幅回路２Ａ，２Ｂ間の距離が確保されるので電力増幅回路２Ａ，２Ｂ間の結合を抑制させることができ、電力増幅回路２Ａ，２Ｂ間でのクロストークを抑制できる。
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本発明は、高誘電体材料からなるゲート絶縁膜を有する半導体装置の製造において、前記ゲート絶縁膜のエッチングの制御性を良好とすることを目的とする。 そのため、本発明ではＳｉ基板上に素子が形成されてなる半導体装置の製造方法であって、前記Ｓｉ基板上にＺｒまたはＨｆの酸化物を含む絶縁膜を形成する第１の工程と、前記絶縁膜上にゲート電極膜を形成する第２の工程と、前記ゲート電極膜をエッチングする第３の工程とを有し、前記第３の工程の後にハロゲンを含む処理ガス雰囲気中で前記絶縁膜を加熱処理する第４の工程と、前記加熱処理された前記絶縁膜を除去する第５の工程を有することを特徴とする半導体装置の製造方法を用いた。
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【課題】ゲート電極を全て合金化（フルシリサイド化）させる一方で、ソース・ドレイン領域においては合金化反応を抑制することができ、接合リークの発生を抑制することができる半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体基板１上にゲート絶縁膜２を介してゲート電極を形成した後、ゲート電極の側壁にサイドウォール絶縁膜４を形成する。ゲート電極およびサイドウォール絶縁膜４をマスクとしたイオン注入により、ソース・ドレイン領域６を形成する。その後、ゲート電極を被覆するように半導体基板１上に高融点金属膜８を堆積させ、アニール処理を行う。本発明では、アニール処理において、ゲート電極材料のバンドギャップよりも大きいエネルギーをもつ電磁波を照射する。これにより、フルシリサイド化したゲート電極３ａが形成され、ソース・ドレイン領域６中には浅いシリサイド層７ａが形成される。 （もっと読む）

トランジスタと抵抗等複数種類の半導体素子を簡略化した工程で作成する。 半導体装置の製造方法は、半導体基板にアスペクト比１以上の素子分離領域を形成し、ゲート絶縁膜を形成し、シリコン層を堆積し、パターニングしてゲート電極と抵抗素子を形成し、ゲート電極の側壁サイドウォールを形成し、第１の活性領域に高濃度の燐を、第２の活性領域及び抵抗素子に高濃度のｐ型不純物を、イオン注入し、５００℃以下の温度でサリサイドブロック層を形成し、サリサイドブロック層を覆うように金属層を堆積し、選択的に金属シリサイド層を形成する。厚いゲート絶縁膜と著しく薄いゲート絶縁膜を形成し、サイドウォール形成前、厚いゲート絶縁膜は貫通しない第１導電型のイオン注入と、厚いゲート絶縁膜も貫通する逆導電型の斜めイオン注入を行う。
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【課題】Ｐチャネル型の薄膜トランジスタとＮチャネル型の薄膜トランジスタを有する構成において、要求される特性を満足する構造を提供する。
【解決手段】基板上に形成されたチャネル領域を有する結晶性シリコン膜と、結晶性シリコン膜を覆って形成された酸化珪素膜からなる第１のゲイト絶縁膜と、第１のゲイト絶縁膜上に形成された窒化珪素膜からなる第２のゲイト絶縁膜と、第１および第２のゲイト絶縁膜を介してチャネル領域上にテーパー状に形成されたゲイト電極と、第１のゲイト絶縁膜、第２のゲイト絶縁膜およびゲイト電極を覆って形成された層間絶縁膜と、によって薄膜トランジスタを構成する。 （もっと読む）

シリコン基板１０上に形成された絶縁層１２上に、ＮＭＯＳトランジスタ領域１６において、シリコン層３４と、シリコン層３４上に形成された格子緩和状態のシリコンゲルマニウム層２２と、シリコンゲルマニウム層２２上に形成された引っ張り歪状態のシリコン層２４と、シリコン層２４上にゲート絶縁膜２６を介して形成されたゲート電極２８とを有するＮＭＯＳトランジスタ１４が形成され、ＰＭＯＳトランジスタ領域２０において、シリコン層３４と、シリコン層３４上に形成された圧縮歪状態のシリコンゲルマニウム層３６と、シリコンゲルマニウム層３６上にゲート絶縁膜２６を介して形成されたゲート電極２８とを有するＰＭＯＳトランジスタ１８が形成されている。
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【課題】主としてチャネル方向のみに引っ張り歪あるいは圧縮歪を有する半導体装置およびその製造方法を提供することにある。
【解決手段】半導体基板１上には、ゲート絶縁膜２１を介してゲート電極２２ｎ、２２ｐが形成されている。ゲート電極２２ｎ、２２ｐ下におけるチャネル形成領域を挟むように、半導体基板１とは格子間隔の異なる材料の半導体層４，５が半導体基板１に埋め込まれて形成されている。ゲート電極２２ｎ、２２ｐの両側における半導体基板１および前記半導体層４，５上には、ソース・ドレイン層２６ｎ，２６ｐが形成されている。 （もっと読む）

シリコン基板１０上に形成されたポリシリコン膜よりなる抵抗素子２６を有する半導体装置であって、抵抗素子２６は、抵抗値が所定の値に設定された抵抗部２６ａと、抵抗部２６ａの両端部に形成され、固定電位を印加する配線が接続されるコンタクト部２６ｂと、コンタクト部２６ｂに接続された放熱部２６ｃとを有する。したがって、寄生容量が小さく、且つ放熱性に優れた抵抗素子を有する半導体装置を提供することができる。
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